JP4513782B2 - メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 - Google Patents
メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 Download PDFInfo
- Publication number
- JP4513782B2 JP4513782B2 JP2006149661A JP2006149661A JP4513782B2 JP 4513782 B2 JP4513782 B2 JP 4513782B2 JP 2006149661 A JP2006149661 A JP 2006149661A JP 2006149661 A JP2006149661 A JP 2006149661A JP 4513782 B2 JP4513782 B2 JP 4513782B2
- Authority
- JP
- Japan
- Prior art keywords
- sector area
- sector
- data
- position information
- written
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Description
Ns<Na<Nb<Ne
Na−Ns≦(Ne−Ns)/2
Nb−Na≦(Ne−Ns)/2
Ne−Nb≦(Ne−Ns)/2
を満たし
かつ、前記第1のセクタ領域と前記第2のセクタ領域の一方が前記第1のインターフェース側の物理ブロック内のセクタ領域に、他方が前記第2のインターフェース側の物理ブロック内のセクタ領域になるように前記変数A及び変数Bの値が設定されることを特徴とする。
また、前記先頭位置情報が示す番号Nsと前記末尾位置情報が示す番号Neとの差が1となったときに、前記先頭位置情報が示す番号Nsから前記仮想ブロック内のデータが書き込まれているセクタ領域の末尾を判別する第1のセクタ領域判別手段を有するようにすることができる。
また、前記先頭位置情報が示す番号Nsと前記末尾位置情報が示す番号Neとの差が1となったときに、前記末尾位置情報が示す番号Neから前記仮想ブロック内のデータが書き込まれていないセクタ領域の先頭を判別する第2セクタ領域判別手段を有するようにすることができる。
また、前記変数A及び変数Bの値は、(Ne−Ns)/3又は(Ne−Ns)/4とすることができる。
本発明のフラッシュメモリシステムは、上記のメモリコントローラと、このメモリコントローラによりアクセスが制御されるフラッシュメモリとを備えることを特徴とする。
本発明のフラッシュメモリの制御方法は、ブロック単位で記憶データの消去が行われるフラッシュメモリに対するアクセスを制御するフラッシュメモリの制御方法であって、前記フラッシュメモリにアクセスするための第1のインターフェースに接続されたフラッシュメモリ内の物理ブロックと前記フラッシュメモリにアクセスするための第2のインターフェースに接続されたフラッシュメモリ内の物理ブロックとを仮想的に結合した仮想ブロックを形成し、該仮想ブロックの前記第1のインターフェース側の物理ブロック内のセクタ領域と前記第2のインターフェース側の物理ブロック内のセクタ領域とにデータを書き込むステップと、前記仮想ブロック内の検索範囲を特定する情報として、検索範囲の先頭セクタ領域の番号を示す先頭位置情報と検索範囲の末尾セクタ領域の番号を示す末尾位置情報とを保持するステップと、前記先頭位置情報が示す番号Nsに所定の変数Aを加算をした番号Naに対応する第1のセクタ領域と前記末尾位置情報が示す番号Neから所定の変数Bを減算をした番号Nbに対応する第2のセクタ領域にデータが書き込まれているか否かを判断し、第1のセクタ領域と第2のセクタ領域の双方にデータが書き込まれていないと判断した場合は、前記末尾位置情報が示す番号Neを番号Naに変更し、第1のセクタ領域だけにデータが書き込まれていると判断した場合は、前記先頭位置情報が示す番号Nsを番号Naに変更するとともに前記末尾位置情報が示す番号Neを番号Nbに変更し、第1のセクタ領域と第2のセクタ領域の双方にデータが書き込まれていると判断した場合は、前記先頭位置情報が示す番号Nsを番号Nbに変更するステップとを有し、前記番号Ns、番号Ne、番号Na及び番号Nbが、番号Neと番号Nsの差が3以上の範囲で、
Ns<Na<Nb<Ne
Na−Ns≦(Ne−Ns)/2
Nb−Na≦(Ne−Ns)/2
Ne−Nb≦(Ne−Ns)/2
を満たし
かつ、前記第1のセクタ領域と前記第2のセクタ領域の一方が前記第1のインターフェース側の物理ブロック内のセクタ領域に、他方が前記第2のインターフェース側の物理ブロック内のセクタ領域になるように前記変数A及び変数Bの値が設定されることを特徴とする。
また、前記先頭位置情報が示す番号Nsと前記末尾位置情報が示す番号Neとの差が1となったときに、前記先頭位置情報が示す番号Nsから前記仮想ブロック内のデータが書き込まれているセクタ領域の末尾を判別するステップを有するようにすることができる。
また、前記先頭位置情報が示す番号Nsと前記末尾位置情報が示す番号Neとの差が1となったときに、前記末尾位置情報が示す番号Neから前記仮想ブロック内のデータが書き込まれていないセクタ領域の先頭を判別するステップを有するようにすることができる。
また、前記変数A及び変数Bの値は、(Ne−Ns)/3又は(Ne−Ns)/4とすることができる。
以上のように、本発明のメモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法では、先頭位置情報が示す番号Nsに所定の変数Aを加算した番号Naに対応する第1のセクタ領域と末尾位置情報が示す番号Neから所定の変数Bを減算した番号Nbに対応する第2のセクタ領域にデータが書き込まれているか否かを並行して判断し、第1のセクタ領域と第2のセクタ領域の双方にデータが書き込まれていないと判断した場合は、末尾位置情報が示す番号Neを番号Naに変更し、第1のセクタ領域だけにデータが書き込まれていると判断した場合は、先頭位置情報が示す番号Nsを番号Naに変更するとともに末尾位置情報が示す番号Neを番号Nbに変更し、第1のセクタ領域と第2のセクタ領域の双方にデータが書き込まれていると判断した場合は、先頭位置情報が示す番号Nsを番号Nbに変更する。
ここで、前記番号Ns、番号Ne、番号Na及び番号Nbが、番号Neと番号Nsの差が3以上の範囲で、
Ns<Na<Nb<Ne
Na−Ns≦(Ne−Ns)/2
Nb−Na≦(Ne−Ns)/2
Ne−Nb≦(Ne−Ns)/2
を満たすように変数A、変数Bの値を設定すれば、前記先頭位置情報が示す番号Nsと前記末尾位置情報が示す番号Neを更新した後の検索範囲は更新前の1/2以下になる。
また、前記第1のインターフェース側の物理ブロック内のセクタ領域に偶数のセクタ番号を割り当て、前記第2のインターフェース側の物理ブロック内のセクタ領域に奇数のセクタ番号を割り当て、番号Naと番号Nbの一方が偶数で他方が奇数になるように変数A、変数Bの値を設定すれば、前記第1のセクタ領域と前記第2のセクタ領域の一方が前記第1のインターフェース側の物理ブロック内のセクタ領域に、他方が前記第2のインターフェース側の物理ブロック内のセクタ領域になる。
そして、先頭位置情報が示す番号Nsと末尾位置情報が示す番号Neとの差が1となったときに、先頭位置情報が示す番号Nsから仮想ブロック内のデータが書き込まれているセクタ領域の末尾を判別する。
また、先頭位置情報が示す番号Nsと末尾位置情報が示す番号Neとの差が1となったときに、末尾位置情報が示す番号Neから仮想ブロック内のデータが書き込まれていないセクタ領域の先頭を判別する。
Ns<Na<Nb<Ne (1)
Na−Ns≦(Ne−Ns)/2 (2)
Nb−Na≦(Ne−Ns)/2 (3)
Ne−Nb≦(Ne−Ns)/2 (4)
Na=X+(Y−X)/4 (5)
Nb=Y−(Y−X)/4 (6)
Na=X+1 (7)
Nb=Y−1 (8)
スタートポインタXの初期値0とエンドポインタYの初期値512に基づいてNaの値128(=0+(512−0)/4)とNbの値384(=512−(512−0)/4)を算出し、NaとNbの双方が偶数なのでNaの値を129(=128+1)にする。セクタ番号SNが#129の第1のセクタ領域に対応する部分冗長領域とセクタ番号SNが#384の第2のセクタ領域に対応する部分冗長領域を参照する。参照した結果、第1のセクタ領域にデータが有り第2のセクタ領域にデータが無いと判断し、スタートポインタXの値をNaの値129に変更すると共にエンドポインタYの値をNbの値384に変更する。
スタートポインタXの値129とエンドポインタYの値384に基づいてNaの値192(=129+(384−129)/4)とNbの値321(=384−(384−129)/4)を算出する。セクタ番号SNが#192の第1のセクタ領域に対応する部分冗長領域とセクタ番号SNが#321の第2のセクタ領域に対応する部分冗長領域を参照する。参照した結果、第1のセクタ領域にデータが有り第2のセクタ領域にデータが無いと判断し、スタートポインタXの値をNaの値192に変更すると共にエンドポインタYの値をNbの値321に変更する。
スタートポインタXの値192とエンドポインタYの値321に基づいてNaの値224(=192+(321−192)/4)とNbの値289(=321−(321−192)/4)を算出する。セクタ番号SNが#224の第1のセクタ領域に対応する部分冗長領域とセクタ番号SNが#289の第2のセクタ領域に対応する部分冗長領域を参照する。参照した結果、第1のセクタ領域と第2のセクタ領域の双方にデータが有ると判断し、スタートポインタXの値をNbの値289に変更する。
スタートポインタXの値289とエンドポインタYの値321に基づいてNaの値297(=289+(321−289)/4)とNbの値313(=321−(321−289)/4)を算出し、NaとNbの双方が奇数なのでNaの値を298(=297+1)にする。セクタ番号SNが#298の第1のセクタ領域に対応する部分冗長領域とセクタ番号SNが#313の第2のセクタ領域に対応する部分冗長領域を参照する。参照した結果、第1のセクタ領域にデータが有り第2のセクタ領域にデータが無いと判断し、スタートポインタXの値をNaの値298に変更すると共にエンドポインタYの値をNbの値313に変更する。
スタートポインタXの値298とエンドポインタYの値313に基づいてNaの値301(=298+(313−298)/4)とNbの値310(=313−(313−298)/4)を算出する。セクタ番号SNが#301の第1のセクタ領域に対応する部分冗長領域とセクタ番号SNが#310の第2のセクタ領域に対応する部分冗長領域を参照する。参照した結果、第1のセクタ領域と第2のセクタ領域の双方にデータが無いと判断し、エンドポインタYの値をNaの値301に変更する。
スタートポインタXの値298とエンドポインタYの値301の差が4より小さいので、スタートポインタXの値298に1を加算したNaの値299とエンドポインタYの値301から1を減算したNbの値300を求める。セクタ番号SNが#299の第1のセクタ領域に対応する部分冗長領域とセクタ番号SNが#300の第2のセクタ領域に対応する部分冗長領域を参照する。参照した結果、第1のセクタ領域と第2のセクタ領域の双方にデータが有ると判断し、スタートポインタXの値をNbの値300に変更する。
スタートポインタXの値298とエンドポインタYの値313に基づいてNaの値301(=298+(313−298)/4)とNbの値310(=313−(313−298)/4)を算出する。セクタ番号SNが#301の第1のセクタ領域に対応する部分冗長領域とセクタ番号SNが#310の第2のセクタ領域に対応する部分冗長領域を参照する。参照した結果、第1のセクタ領域にデータが有り第2のセクタ領域にデータが無いと判断し、スタートポインタXの値をNaの値301に変更すると共にエンドポインタYの値をNbの値310に変更する。
スタートポインタXの値301とエンドポインタYの値310に基づいてNaの値303(=301+(310−301)/4)とNbの値308(=310−(310−301)/4)を算出する。セクタ番号SNが#303の第1のセクタ領域に対応する部分冗長領域とセクタ番号SNが#308の第2のセクタ領域に対応する部分冗長領域を参照する。参照した結果、第1のセクタ領域にデータが有り第2のセクタ領域にデータが無いと判断し、スタートポインタXの値をNaの値303に変更すると共にエンドポインタYの値をNbの値308に変更する。
スタートポインタXの値303とエンドポインタYの値308に基づいてNaの値304(=303+(308−303)/4)とNbの値307(=308−(308−303)/4)を算出する。セクタ番号SNが#304の第1のセクタ領域に対応する部分冗長領域とセクタ番号SNが#307の第2のセクタ領域に対応する部分冗長領域を参照する。参照した結果、第1のセクタ領域にデータが有り第2のセクタ領域にデータが無いと判断し、スタートポインタXの値をNaの値304に変更すると共にエンドポインタYの値をNbの値307に変更する。
スタートポインタXの値304とエンドポインタYの値307の差が4より小さいので、スタートポインタXの値304に1を加算したNaの値305とエンドポインタYの値307から1を減算したNbの値306を求める。セクタ番号SNが#305の第1のセクタ領域に対応する部分冗長領域とセクタ番号SNが#306の第2のセクタ領域に対応する部分冗長領域を参照する。参照した結果、第1のセクタ領域にデータが有り第2のセクタ領域にデータが無いと判断し、スタートポインタXの値をNaの値305に変更すると共にエンドポインタYの値をNbの値306に変更する。
スタートポインタXの値301とエンドポインタYの値310に基づいてNaの値303(=301+(310−301)/4)とNbの値308(=310−(310−301)/4)を算出する。セクタ番号SNが#303の第1のセクタ領域に対応する部分冗長領域とセクタ番号SNが#308の第2のセクタ領域に対応する部分冗長領域を参照する。参照した結果、第1のセクタ領域と第2のセクタ領域の双方にデータが有ると判断し、スタートポインタXの値をNbの値308に変更する。
スタートポインタXの値308とエンドポインタYの値310の差が4より小さいので、スタートポインタXの値308に1を加算したNaの値309とエンドポインタYの値310から1を減算したNbの値309を求める。ここで、NaとNbの値は同じなので、番号Naの調整は行わずに、セクタ番号SNが#309の第1のセクタ領域及び第2のセクタ領域に対応する部分冗長領域を参照する。参照した結果、第1のセクタ領域と第2のセクタ領域の双方にデータが有ると判断し、スタートポインタXの値をNbの値309に変更する。
2 フラッシュメモリ
3 メモリコントローラ
4 ホストシステム
6 マイクロプロセッサ(インターフェース手段、書き込み手段、検索範囲保持手段 、セクタ領域検索手段、第1のセクタ領域判別手段、第2のセクタ領域判別手 段)
7 ホストインターフェースブロック
8 ワークエリア
9 バッファ
10 フラッシュメモリインターフェースブロック
11 ECCブロック
12 ROM
13 外部バス
14 内部バス
25 ユーザ領域
26 冗長領域
R1 コマンドレジスタ
R2 セクタ数レジスタ
R3 LBAレジスタ
R11 物理ブロックアドレスレジスタ
R12 セクタ番号レジスタ
R13 カウンタ
Claims (9)
- ブロック単位で記憶データの消去が行われるフラッシュメモリに対するアクセスを制御するメモリコントローラであって、
前記フラッシュメモリにアクセスするための第1のインターフェースと第2のインターフェースとを有するインターフェース手段と、
前記第1のインターフェースに接続されたフラッシュメモリ内の物理ブロックと前記第2のインターフェースに接続されたフラッシュメモリ内の物理ブロックとを仮想的に結合した仮想ブロックを形成し、該仮想ブロックの前記第1のインターフェース側の物理ブロック内のセクタ領域と前記第2のインターフェース側の物理ブロック内のセクタ領域とにデータを書き込む書き込み手段と、
前記仮想ブロック内の検索範囲を特定する情報として、検索範囲の先頭セクタ領域の番号を示す先頭位置情報と検索範囲の末尾セクタ領域の番号を示す末尾位置情報とを保持する検索範囲保持手段と、
前記先頭位置情報が示す番号Nsに所定の変数Aを加算した番号Naに対応する第1のセクタ領域と前記末尾位置情報が示す番号Neから所定の変数Bを減算した番号Nbに対応する第2のセクタ領域にデータが書き込まれているか否かを判断し、第1のセクタ領域と第2のセクタ領域の双方にデータが書き込まれていないと判断した場合は、前記末尾位置情報が示す番号Neを番号Naに変更し、第1のセクタ領域だけにデータが書き込まれていると判断した場合は、前記先頭位置情報が示す番号Nsを番号Naに変更するとともに前記末尾位置情報が示す番号Neを番号Nbに変更し、第1のセクタ領域と第2のセクタ領域の双方にデータが書き込まれていると判断した場合は、前記先頭位置情報が示す番号Nsを番号Nbに変更するセクタ領域検索手段とを備え、
前記番号Ns、番号Ne、番号Na及び番号Nbが、番号Neと番号Nsの差が3以上の範囲で、
Ns<Na<Nb<Ne
Na−Ns≦(Ne−Ns)/2
Nb−Na≦(Ne−Ns)/2
Ne−Nb≦(Ne−Ns)/2
を満たし
かつ、前記第1のセクタ領域と前記第2のセクタ領域の一方が前記第1のインターフェース側の物理ブロック内のセクタ領域に、他方が前記第2のインターフェース側の物理ブロック内のセクタ領域になるように前記変数A及び変数Bの値が設定される
ことを特徴とするメモリコントローラ。 - 前記先頭位置情報が示す番号Nsと前記末尾位置情報が示す番号Neとの差が1となったときに、前記先頭位置情報が示す番号Nsから前記仮想ブロック内のデータが書き込まれているセクタ領域の末尾を判別する第1のセクタ領域判別手段を有することを特徴とする請求項1に記載のメモリコントローラ。
- 前記先頭位置情報が示す番号Nsと前記末尾位置情報が示す番号Neとの差が1となったときに、前記末尾位置情報が示す番号Neから前記仮想ブロック内のデータが書き込まれていないセクタ領域の先頭を判別する第2のセクタ領域判別手段を有することを特徴とする請求項1に記載のメモリコントローラ。
- 前記変数A及び変数Bの値が、(Ne−Ns)/3又は(Ne−Ns)/4であることを特徴とする請求項1乃至3のいずれか1項に記載のメモリコントローラ。
- 請求項1乃至4のいずれか1項に記載のメモリコントローラと、このメモリコントローラによりアクセスが制御されるフラッシュメモリとを備えることを特徴とするフラッシュメモリシステム。
- ブロック単位で記憶データの消去が行われるフラッシュメモリに対するアクセスを制御するフラッシュメモリの制御方法であって、
前記フラッシュメモリにアクセスするための第1のインターフェースに接続されたフラッシュメモリ内の物理ブロックと前記フラッシュメモリにアクセスするための第2のインターフェースに接続されたフラッシュメモリ内の物理ブロックとを仮想的に結合した仮想ブロックを形成し、該仮想ブロックの前記第1のインターフェース側の物理ブロック内のセクタ領域と前記第2のインターフェース側の物理ブロック内のセクタ領域とにデータを書き込むステップと、
前記仮想ブロック内の検索範囲を特定する情報として、検索範囲の先頭セクタ領域の番号を示す先頭位置情報と検索範囲の末尾セクタ領域の番号を示す末尾位置情報とを保持するステップと、
前記先頭位置情報が示す番号Nsに所定の変数Aを加算した番号Naに対応する第1のセクタ領域と前記末尾位置情報が示す番号Neから所定の変数Bを減算した番号Nbに対応する第2のセクタ領域にデータが書き込まれているか否かを判断し、第1のセクタ領域と第2のセクタ領域の双方にデータが書き込まれていないと判断した場合は、前記末尾位置情報が示す番号Neを番号Naに変更し、第1のセクタ領域だけにデータが書き込まれていると判断した場合は、前記先頭位置情報が示す番号Nsを番号Naに変更するとともに前記末尾位置情報が示す番号Neを番号Nbに変更し、第1のセクタ領域と第2のセクタ領域の双方にデータが書き込まれていると判断した場合は、前記先頭位置情報が示す番号Nsを番号Nbに変更するステップとを有し、
前記番号Ns、番号Ne、番号Na及び番号Nbが、番号Neと番号Nsの差が3以上の範囲で、
Ns<Na<Nb<Ne
Na−Ns≦(Ne−Ns)/2
Nb−Na≦(Ne−Ns)/2
Ne−Nb≦(Ne−Ns)/2
を満たし
かつ、前記第1のセクタ領域と前記第2のセクタ領域の一方が前記第1のインターフェース側の物理ブロック内のセクタ領域に、他方が前記第2のインターフェース側の物理ブロック内のセクタ領域になるように前記変数A及び変数Bの値が設定される
ことを特徴とするフラッシュメモリの制御方法。 - 前記先頭位置情報が示す番号Nsと前記末尾位置情報が示す番号Neとの差が1となったときに、前記先頭位置情報が示す番号Nsから前記仮想ブロック内のデータが書き込まれているセクタ領域の末尾を判別するステップを有することを特徴とする請求項6に記載のフラッシュメモリの制御方法。
- 前記先頭位置情報が示す番号Nsと前記末尾位置情報が示す番号Neとの差が1となったときに、前記末尾位置情報が示す番号Neから前記仮想ブロック内のデータが書き込まれていないセクタ領域の先頭を判別するステップを有することを特徴とする請求項6に記載のフラッシュメモリの制御方法。
- 前記変数A及び変数Bの値が、(Ne−Ns)/3又は(Ne−Ns)/4であることを特徴とする請求項6乃至8のいずれか1項に記載のフラッシュメモリの制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006149661A JP4513782B2 (ja) | 2006-05-30 | 2006-05-30 | メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006149661A JP4513782B2 (ja) | 2006-05-30 | 2006-05-30 | メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007323138A JP2007323138A (ja) | 2007-12-13 |
JP4513782B2 true JP4513782B2 (ja) | 2010-07-28 |
Family
ID=38855924
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006149661A Active JP4513782B2 (ja) | 2006-05-30 | 2006-05-30 | メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4513782B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4539621B2 (ja) * | 2006-08-11 | 2010-09-08 | Tdk株式会社 | メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 |
JP5093294B2 (ja) | 2010-05-14 | 2012-12-12 | Tdk株式会社 | メモリコントローラ、メモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003203007A (ja) * | 2002-01-07 | 2003-07-18 | Nec Corp | 携帯電話機のメモリの不揮発エリア管理方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11184858A (ja) * | 1997-12-25 | 1999-07-09 | Kawasaki Steel Corp | 二分探索方法及び装置 |
-
2006
- 2006-05-30 JP JP2006149661A patent/JP4513782B2/ja active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003203007A (ja) * | 2002-01-07 | 2003-07-18 | Nec Corp | 携帯電話機のメモリの不揮発エリア管理方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2007323138A (ja) | 2007-12-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4171749B2 (ja) | メモリコントローラおよびフラッシュメモリシステム | |
JP4501881B2 (ja) | メモリコントローラ及びフラッシュメモリシステム | |
JP4235646B2 (ja) | メモリコントローラおよびフラッシュメモリシステム | |
JP4661497B2 (ja) | メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 | |
JP4513782B2 (ja) | メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 | |
JP4153535B2 (ja) | メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びに、フラッシュメモリの制御方法 | |
JP4661191B2 (ja) | メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 | |
JP4636005B2 (ja) | メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法 | |
JP4434171B2 (ja) | メモリコントローラ及びフラッシュメモリシステム | |
JP4641338B2 (ja) | 不揮発性半導体記憶装置及びシステム | |
JP4609406B2 (ja) | メモリコントローラ、メモリコントローラを備えるフラッシュメモリシステム、並びに、フラッシュメモリの制御方法 | |
JP4241741B2 (ja) | メモリコントローラ及びフラッシュメモリシステム | |
JP4539621B2 (ja) | メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 | |
JP4655034B2 (ja) | メモリコントローラ及びフラッシュメモリシステム並びにフラッシュメモリの制御方法 | |
JP4661566B2 (ja) | アクセスコントローラ、フラッシュメモリシステム及びアクセス制御方法 | |
JP4497124B2 (ja) | メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 | |
JP4254933B2 (ja) | メモリコントローラ及びフラッシュメモリシステム | |
JP4697146B2 (ja) | メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法 | |
JP3934659B1 (ja) | メモリコントローラ及びフラッシュメモリシステム | |
JP4000124B2 (ja) | メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びに、フラッシュメモリの制御方法 | |
JP4661748B2 (ja) | メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法 | |
JP2005292925A (ja) | メモリコントローラ、フラッシュメモリシステム、並びに、フラッシュメモリの制御方法 | |
JP4213166B2 (ja) | メモリコントローラおよびフラッシュメモリシステム | |
JP4569554B2 (ja) | メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法 | |
JP4227989B2 (ja) | メモリコントローラ及びフラッシュメモリシステム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100415 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100420 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100503 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4513782 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140521 Year of fee payment: 4 |