JP4434498B2 - アンチヒューズプログラミング回路 - Google Patents
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- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にアンチヒューズ素子にストレスを加えることなくプログラミング動作を行なうことのできるアンチヒューズプログラミング回路に関する。
【０００２】
【従来の技術】
図1は、従来のアンチヒューズプログラミング回路を示す回路図である。
【０００３】
従来のアンチヒューズプログラミング回路10は、プログラム信号発生器11と、アンチヒューズ素子12と、ソースとゲートが接続された（以下「ダイオード接続(diode-connected)」と記す）NMOSトランジスタ13とを備える。プログラム信号発生器11は、アンチヒューズ素子12をプログラムするために用いられる負の電圧を供給する。プログラムされない状態(unprogrammed state)においては、ダイオード接続NMOSトランジスタ13とアンチヒューズ素子12との間のノードNはフローティング状態となる。
【０００４】
しきい値電圧(−Vt)よりも低い負の電圧がノードNに印加されると、アンチヒューズ素子12の両端子間の電圧差が大きくなり、アンチヒューズ素子12の形成に用いられた絶縁物質は破壊され、アンチヒューズ素子が電気的に導通することとなる。フローティング状態ではしきい値電圧(−Vt)がノードNに印加される。この状態においては、アンチヒューズ素子12の両端子間の電圧差は破壊電圧よりも小さく、アンチヒューズ素子の電気絶縁物質は破壊されない。
【０００５】
しかし、負のしきい電圧(−Vt)による持続的なストレスが加えられることによって、アンチヒューズ素子12の寿命が減少する問題が発生する。
【０００６】
【発明が解決しようとする課題】
本発明は、アンチヒューズ素子にストレスを加えずにプログラミング動作を行なうことのできるアンチヒューズプログラミング回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記した目的を達成するために、本発明にかかるアンチヒューズプログラミング回路は、両端子間の電圧差によってプログラムされるアンチヒューズ素子と、内部アドレス信号と外部アドレス信号とに応答して制御信号を生成する制御ロジック手段と、第１ノードを介して前記アンチヒューズ素子に接続され、負の電圧信号を発生させる負電圧発生手段と、前記アンチヒューズ素子がプログラムされない状態である場合、前記制御信号に応答して前記負電圧発生手段の出力端を接地端に接続させる電源接続制御手段とを備え、前記電源接続制御手段は、電源電圧端に接続され電源電圧をプルダウンするプルダウン手段と、前記プルダウン手段に接続され、前記制御信号を反転させる第1反転手段と、前記プルダウン手段及び前記第１ノードの間に接続され、前記第1反転手段の出力信号を反転させる第2反転手段と、該第2反転手段の出力信号に応じたスイッチング動作によって、前記負電圧発生手段の出力端と接地端との間を接続または開放するスイッチング手段とを備える。
【０００８】
【発明の実施の形態】
以下、本発明が属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の好ましい実施の形態を添付した図面を参照して説明する。
【０００９】
図2は、本発明の実施の形態にかかるアンチヒューズプログラミング回路を示す回路図である。
【００１０】
図2に示すように、実施の形態にかかるアンチヒューズプログラミング回路20は、制御ロジック回路21、電圧接続制御器22、負電圧発生器23、及びアンチヒューズ素子24を備える。
【００１１】
電圧接続制御器22と負電圧発生器23とは制御ロジック回路21による制御の下で動作する。すなわち、プログラムされない状態において負電圧発生器23の出力端は、電圧接続制御器22を介して接地端GNDに電気的に接続される。
【００１２】
制御ロジック回路21は、内部アドレス信号REPAIR＿X＿ADD、REPAIR＿Y＿ADDと外部アドレス信号PGM＿ACT＿DLYとが入力されて負電圧発生器23の出力を制御するための制御信号を発生する。制御ロジック回路21は、内部アドレス信号REPAIR＿X＿ADD及びREPAIR＿Y＿ADDを否定論理和するNORゲート211と、NORゲート211の出力信号を反転させるインバータ212と、外部アドレス信号PGM＿ACT＿DLY及びインバータ212の出力信号を否定論理積するNANDゲート213とを備える。
【００１３】
電圧接続制御器22は、電源電圧VCCをプルダウンさせるプルダウン部220と、プルダウン部220に接続され入力される制御信号を反転させる第1反転部221と、プルダウン部220に接続され第1反転部221の出力信号を反転させる第2反転部222と、第2反転部222の出力信号に応答して負電圧発生器23の出力端を接地端GNDに接続させるスイッチング部223とを備える。
【００１４】
プルダウン部220は、電源電圧端VCCと第1反転部221との間に直列接続された複数のダイオード接続PMOSトランジスタP3及びP4を備える。
【００１５】
スイッチング部223は、接地端GNDとアンチヒューズ素子24との間に接続され、ゲートに第2反転部222の出力信号が入力されるNMOSトランジスタM3を備える。
【００１６】
制御ロジック回路21がハイレベルの制御信号を供給する場合、第1反転部221のNMOSトランジスタM1がターンオンし、PMOSトランジスタP1はターンオフする。従って、第1反転部221は出力ノードN2を介してローレベルの信号を出力し、第2反転部222内のPMOSトランジスタP2がターンオンされる。その結果、ノードN3の電圧レベルが、ターンオンされたPMOSトランジスタP2を介して第2反転部222の出力ノードN4に伝達される。
【００１７】
この場合、外部電源電圧VCCがスイッチング部223内のNMOSトランジスタM3のゲートに直接印加され、負の電圧がNMOSトランジスタM3のソースに印加されれば、NMOSトランジスタM3のゲートとソースとの間の電圧差が大きくなってNMOSトランジスタM3が破壊される。しかし、この現象は、プルダウン部220により防止され得る。
【００１８】
ノードN3の電圧レベルは、ダイオード接続PMOSトランジスタの数に比例して減少する。従って、減少した電圧レベルがNMOSトランジスタM3のゲートに印加されることによって、NMOSトランジスタM3は正常的に動作することとなる。
【００１９】
すなわち、NMOSトランジスタM3は、第2反転部222の出力に応答してターンオンして、負電圧発生器23の出力端が接地端GNDに電気的に接続される。従って、負のしきい値電圧（−Vt）によって発生するアンチヒューズ素子に対するストレスを防止し得る。
【００２０】
制御ロジック回路21がローレベルの信号を供給する場合には、第1反転部221のNMOSトランジスタM1はターンオフし、PMOSトランジスタP1はターンオンする。従って、ノードN3の電圧レベルが第1反転部221の出力ノードN2に伝達される。
【００２１】
次いで、プルダウン部220を介してプルダウンされた電圧レベルがNMOSトランジスタM2のゲートに印加されて、NMOSトランジスタM2がターンオンする。ターンオンしたNMOSトランジスタM2を介して、負電圧発生器23からの負の電圧信号がNMOSトランジスタM3のゲートに印加されることとなり、NMOSトランジスタM3がターンオフとなり、負電圧発生器23の出力端は接地端GNDと電気的に隔絶される。これによって、アンチヒューズ素子24の端子間に大きい電圧差が発生して、アンチヒューズ素子24がプログラムされる。
【００２２】
【発明の効果】
上記したように、本発明にかかるアンチヒューズプログラミング回路は、プログラムされない状態において負電圧発生器の出力端を接地端に接続させてアンチヒューズ素子に対するストレスを防止することによって、アンチヒューズ素子の寿命を延長できる効果を奏する。
【図面の簡単な説明】
【図１】 従来のアンチヒューズプログラミング回路を示す回路図である。
【図２】 本発明の実施の形態にかかるアンチヒューズプログラミング回路を示す回路図である。
【符号の説明】
２１ 制御ロジック回路
２２ 電源接続制御器
２３ 負電圧発生器
【発明の属する技術分野】
本発明は、半導体装置に関し、特にアンチヒューズ素子にストレスを加えることなくプログラミング動作を行なうことのできるアンチヒューズプログラミング回路に関する。
【０００２】
【従来の技術】
図1は、従来のアンチヒューズプログラミング回路を示す回路図である。
【０００３】
従来のアンチヒューズプログラミング回路10は、プログラム信号発生器11と、アンチヒューズ素子12と、ソースとゲートが接続された（以下「ダイオード接続(diode-connected)」と記す）NMOSトランジスタ13とを備える。プログラム信号発生器11は、アンチヒューズ素子12をプログラムするために用いられる負の電圧を供給する。プログラムされない状態(unprogrammed state)においては、ダイオード接続NMOSトランジスタ13とアンチヒューズ素子12との間のノードNはフローティング状態となる。
【０００４】
しきい値電圧(−Vt)よりも低い負の電圧がノードNに印加されると、アンチヒューズ素子12の両端子間の電圧差が大きくなり、アンチヒューズ素子12の形成に用いられた絶縁物質は破壊され、アンチヒューズ素子が電気的に導通することとなる。フローティング状態ではしきい値電圧(−Vt)がノードNに印加される。この状態においては、アンチヒューズ素子12の両端子間の電圧差は破壊電圧よりも小さく、アンチヒューズ素子の電気絶縁物質は破壊されない。
【０００５】
しかし、負のしきい電圧(−Vt)による持続的なストレスが加えられることによって、アンチヒューズ素子12の寿命が減少する問題が発生する。
【０００６】
【発明が解決しようとする課題】
本発明は、アンチヒューズ素子にストレスを加えずにプログラミング動作を行なうことのできるアンチヒューズプログラミング回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記した目的を達成するために、本発明にかかるアンチヒューズプログラミング回路は、両端子間の電圧差によってプログラムされるアンチヒューズ素子と、内部アドレス信号と外部アドレス信号とに応答して制御信号を生成する制御ロジック手段と、第１ノードを介して前記アンチヒューズ素子に接続され、負の電圧信号を発生させる負電圧発生手段と、前記アンチヒューズ素子がプログラムされない状態である場合、前記制御信号に応答して前記負電圧発生手段の出力端を接地端に接続させる電源接続制御手段とを備え、前記電源接続制御手段は、電源電圧端に接続され電源電圧をプルダウンするプルダウン手段と、前記プルダウン手段に接続され、前記制御信号を反転させる第1反転手段と、前記プルダウン手段及び前記第１ノードの間に接続され、前記第1反転手段の出力信号を反転させる第2反転手段と、該第2反転手段の出力信号に応じたスイッチング動作によって、前記負電圧発生手段の出力端と接地端との間を接続または開放するスイッチング手段とを備える。
【０００８】
【発明の実施の形態】
以下、本発明が属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の好ましい実施の形態を添付した図面を参照して説明する。
【０００９】
図2は、本発明の実施の形態にかかるアンチヒューズプログラミング回路を示す回路図である。
【００１０】
図2に示すように、実施の形態にかかるアンチヒューズプログラミング回路20は、制御ロジック回路21、電圧接続制御器22、負電圧発生器23、及びアンチヒューズ素子24を備える。
【００１１】
電圧接続制御器22と負電圧発生器23とは制御ロジック回路21による制御の下で動作する。すなわち、プログラムされない状態において負電圧発生器23の出力端は、電圧接続制御器22を介して接地端GNDに電気的に接続される。
【００１２】
制御ロジック回路21は、内部アドレス信号REPAIR＿X＿ADD、REPAIR＿Y＿ADDと外部アドレス信号PGM＿ACT＿DLYとが入力されて負電圧発生器23の出力を制御するための制御信号を発生する。制御ロジック回路21は、内部アドレス信号REPAIR＿X＿ADD及びREPAIR＿Y＿ADDを否定論理和するNORゲート211と、NORゲート211の出力信号を反転させるインバータ212と、外部アドレス信号PGM＿ACT＿DLY及びインバータ212の出力信号を否定論理積するNANDゲート213とを備える。
【００１３】
電圧接続制御器22は、電源電圧VCCをプルダウンさせるプルダウン部220と、プルダウン部220に接続され入力される制御信号を反転させる第1反転部221と、プルダウン部220に接続され第1反転部221の出力信号を反転させる第2反転部222と、第2反転部222の出力信号に応答して負電圧発生器23の出力端を接地端GNDに接続させるスイッチング部223とを備える。
【００１４】
プルダウン部220は、電源電圧端VCCと第1反転部221との間に直列接続された複数のダイオード接続PMOSトランジスタP3及びP4を備える。
【００１５】
スイッチング部223は、接地端GNDとアンチヒューズ素子24との間に接続され、ゲートに第2反転部222の出力信号が入力されるNMOSトランジスタM3を備える。
【００１６】
制御ロジック回路21がハイレベルの制御信号を供給する場合、第1反転部221のNMOSトランジスタM1がターンオンし、PMOSトランジスタP1はターンオフする。従って、第1反転部221は出力ノードN2を介してローレベルの信号を出力し、第2反転部222内のPMOSトランジスタP2がターンオンされる。その結果、ノードN3の電圧レベルが、ターンオンされたPMOSトランジスタP2を介して第2反転部222の出力ノードN4に伝達される。
【００１７】
この場合、外部電源電圧VCCがスイッチング部223内のNMOSトランジスタM3のゲートに直接印加され、負の電圧がNMOSトランジスタM3のソースに印加されれば、NMOSトランジスタM3のゲートとソースとの間の電圧差が大きくなってNMOSトランジスタM3が破壊される。しかし、この現象は、プルダウン部220により防止され得る。
【００１８】
ノードN3の電圧レベルは、ダイオード接続PMOSトランジスタの数に比例して減少する。従って、減少した電圧レベルがNMOSトランジスタM3のゲートに印加されることによって、NMOSトランジスタM3は正常的に動作することとなる。
【００１９】
すなわち、NMOSトランジスタM3は、第2反転部222の出力に応答してターンオンして、負電圧発生器23の出力端が接地端GNDに電気的に接続される。従って、負のしきい値電圧（−Vt）によって発生するアンチヒューズ素子に対するストレスを防止し得る。
【００２０】
制御ロジック回路21がローレベルの信号を供給する場合には、第1反転部221のNMOSトランジスタM1はターンオフし、PMOSトランジスタP1はターンオンする。従って、ノードN3の電圧レベルが第1反転部221の出力ノードN2に伝達される。
【００２１】
次いで、プルダウン部220を介してプルダウンされた電圧レベルがNMOSトランジスタM2のゲートに印加されて、NMOSトランジスタM2がターンオンする。ターンオンしたNMOSトランジスタM2を介して、負電圧発生器23からの負の電圧信号がNMOSトランジスタM3のゲートに印加されることとなり、NMOSトランジスタM3がターンオフとなり、負電圧発生器23の出力端は接地端GNDと電気的に隔絶される。これによって、アンチヒューズ素子24の端子間に大きい電圧差が発生して、アンチヒューズ素子24がプログラムされる。
【００２２】
【発明の効果】
上記したように、本発明にかかるアンチヒューズプログラミング回路は、プログラムされない状態において負電圧発生器の出力端を接地端に接続させてアンチヒューズ素子に対するストレスを防止することによって、アンチヒューズ素子の寿命を延長できる効果を奏する。
【図面の簡単な説明】
【図１】 従来のアンチヒューズプログラミング回路を示す回路図である。
【図２】 本発明の実施の形態にかかるアンチヒューズプログラミング回路を示す回路図である。
【符号の説明】
２１ 制御ロジック回路
２２ 電源接続制御器
２３ 負電圧発生器
Claims (5)
- 両端子間の電圧差によってプログラムされるアンチヒューズ素子と、
内部アドレス信号と外部アドレス信号とに応答して制御信号を生成する制御ロジック手段と、
第１ノードを介して前記アンチヒューズ素子に接続され負の電圧信号を発生する負電圧発生手段と、
前記アンチヒューズ素子がプログラムされない状態である場合に、前記制御信号に対応して前記負電圧発生手段の出力端を接地端に接続させる電源接続制御手段とを備え、
前記電源接続制御手段が、
電源電圧端に接続され電源電圧をプルダウンするプルダウン手段と、
前記プルダウン手段に接続され、前記制御信号を反転させる第1反転手段と、
前記プルダウン手段及び前記第１ノードの間に接続され、前記第1反転手段の出力信号を反転させる第2反転手段と、
該第2反転手段の出力信号に応じたスイッチング動作によって、前記負電圧発生手段の出力端と接地端との間を接続または開放するスイッチング手段とを備えるアンチヒューズプログラミング回路。 - 前記プルダウン手段は、前記電源電圧端と前記第1反転手段との間に直列接続された複数のダイオード接続されたトランジスタを含んで構成されていることを特徴とする請求項１に記載のアンチヒューズプログラミング回路。
- 前記ダイオード接続されたトランジスタは、PMOSトランジスタであることを特徴とする請求項２に記載のアンチヒューズプログラミング回路。
- 前記スイッチング手段は、前記接地端と前記アンチヒューズ素子との間に接続され、ゲートに前記第2反転手段の出力信号が入力されるNMOSトランジスタであることを特徴とする請求項３に記載のアンチヒューズプログラミング回路。
- 前記制御ロジック手段は、複数の内部アドレス信号を否定論理和するNORゲートと、該NORゲートの出力信号を反転させるインバータと、該インバータの出力信号及び前記外部アドレス信号を否定論理積して前記制御信号を生成するNANDゲートとを備えることを特徴とする請求項１に記載のアンチヒューズプログラミング回路。
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