JP4380215B2

JP4380215B2 - 制御ｉｃ

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Publication number: JP4380215B2
Application number: JP2003133521A
Authority: JP
Inventors: 幸治安藤
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2003-05-12
Filing date: 2003-05-12
Publication date: 2009-12-09
Anticipated expiration: 2023-05-12
Also published as: JP2004335979A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板と、制御回路とともに半導体基板上に形成され制御回路を静電破壊から保護する保護回路を有する制御ＩＣに関する。
【０００２】
【従来の技術】
機器をスイッチングする半導体素子を、内部制御回路を含む制御ＩＣ装置（チップ）で制御することがある。例えば、内燃機関用点火装置の点火時期を、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を含む制御ＩＣで制御する場合である。制御ＩＣではチップの組立やパッケージの搬送時にパッケージのピン等を通して過大な電流及び電圧が流入し、ｐｎ接合部等を静電破壊することがある。近年、制御ＩＣの高集積化、微細化に伴い静電破壊の問題が顕著になっている。
【０００３】
従来の車両の内燃機関用点火装置（イグナイタ）を例にとって説明する。図２３（ａ）（ｂ）において、点火コイル（不図示）がイグナイタ５００のＩＧＢＴ５０８で駆動され、ＩＧＢＴ５０８を制御ＩＣ５１６で制御するようになっている。詳述すると、樹脂モールド５０２上に第１フレーム５０４が搭載され、第１フレーム５０４上にＩＧＢＴ５０８が搭載されている。第２フレーム５１２上に搭載された基板５１４上に制御ＩＣ５１６及びコンデンサ５１８等が搭載されている。第２フレーム５１２にコイル端子５２２が接続され、基板５１４にＧＮＤ端子５２４及び入力端子５２６等が接続されている。
【０００４】
イグナイタ５００は静電気や点火火花等のサージノイズが流入し易い環境にある。入力端子５２６から流入した静電気、又は火花点火によるサージノイズは、基板５１４上に搭載されたコンデンサ５１８や基板５１４の内部の印刷抵抗５２８により吸収、緩和されていた。
【０００５】
この他、基板を含む半導体装置として特開２０００−３５３７０９号（特許文献１参照）や、特許第３４８２９２５号（特許文献２参照）が知られている。
【０００６】
次に、従来の静電破壊の保護回路（特許文献３参照）について図２４（ａ）（ｂ）を参照しつつ説明する。ｐ型半導体基板６３０の表面にｎ型半導体領域６２９及び６３１が所定間隔で形成され、ｎ型半導体領域６２９からフィールド酸化膜６２４で絶縁、分離してｎ型半導体領域６２７が形成され、ｎ型半導体領域６３１に近接してｐ型半導体領域６１８が形成されている。ｎ型半導体領域６２９に接続された第１電極（エミッタ電極）６２６，ｎ型半導体領域６１９に接続された第２電極（コレクタ電極）６２７，ｐ型半導体領域６１８に接続された第３電極（ベース電極）６２８が形成されている。
【０００７】
また、基板６３０にはゲート酸化膜６２５を介してサイドウォールスペース６２３を持つゲート電極６２２が形成されている。サイドウォールスペース６２３の下方にはｎ型半導体領域に近接してｎ型半導体領域６２９，６３１に隣接してｐ型半導体領域６２０，６２１が形成されている。
【０００８】
ｎ型半導体領域６２９，基板６３０及びｎ型半導体領域６３１とで寄生ｎｐｎバイポーラトランジスタＱ１が形成される。ｎ型半導体領域６３１，基板６３０及びｎ型半導体領域６１９が寄生ｎｐｎバイポーラトランジスタＧ２を形成し、ｎ型半導体領域６２９，基板６３０及びｎ型半導体領域６１９が寄生ｎｐｎバイポーラトランジスタＱ３を形成している。
【０００９】
外部からＰＡＤにサージ電圧が入力されると、ｎ型半導体領域６２９は寄生バイポーラトランジスタＱ２及びＱ３のコレクタとして作用し、ブレークダウン電圧に達するまではオフ状態である。一方、ブレークダウン電圧を超えると、ｎ型半導体領域６２９と基板との間のコレクタ接合がブレークダウンし、バイポーラトランジスタＱ２及びＱ３がオンし、更にバイポーラトランジスタＱ１もオンする。こうして、入力された過大電流、過大電圧はこれらの寄生バイポーラトランジスタＱ１、Ｑ２及びＱ３により外部に放出、放電される。
【００１０】
【特許文献１】
特開２０００−３５３７０９号
【特許文献２】
特許第３２８４９２５号
【特許文献３】
特開平１１−６８０５１号
【００１１】
【発明が解決しようとする課題】
上記図２３の従来例では、基板５１４上に制御ＩＣ５１６及びサージノイズ保護用の印刷抵抗５２８やコンデンサ５１８を搭載していた。その結果、イグナイタ５００の縦方向寸法及び横方向寸法が大きくなり、これはイグナイタの小型化の要求に反する。引用文献１及び２の半導体装置も基板を含み、同様の問題がある。
【００１２】
上記図２４の従来例では、ｐ型半導体領域６１８及びベース電極６２８を設けた分、制御ＩＣの大きさが大きくなるとともに、コレクタやエミッタの表面積が狭くなっている。さりとて、コレクタやエミッタの表面積を広くすると制御ＩＣが大きくなる。また、保護回路が少数の保護素子から成るので、大きな電流、電圧の静電気が流入すると、耐量が小さい特定の静電破壊保護素子が破損するおそれがある。これでは、保護回路全体としての静電気の吸収機能が低下する。
【００１３】
本発明は上記事情に鑑みてなされたもので、大きな電流、電圧の静電気でも確実に吸収できる保護回路を内蔵した制御ＩＣを提供することを目的とする。
【００１４】
【課題を解決するための手段】
本願の発明者は、制御回路とこの制御回路を静電破壊から保護する小型の保護回路とを同一の半導体基板内に内蔵することを思い付いて、本発明を完成した。
（１）本願の第１発明による制御ＩＣは請求項１に記載したように、半導体基板と、半導体基板上に形成された制御回路と、半導体基板上に形成され該制御回路を静電破壊から保護する保護回路と、から成る。保護回路は、ｐ⁻層上に積層されたｎ⁻層、ｎ⁻層に形成されたｐ^＋ベース領域、ｐ^＋ベース領域に形成されたｎ^＋コレクタ領域、及びｎ⁻層に形成され前記ｐ^＋ベース領域とオーバラップしたｎ^＋エミッタ領域で形成されたｎｐｎトランジスタを含む。ｎｐｎトランジスタのコレクタが入力端子に接続され、エミッタがＧＮＤ端子に接続され、ベースが開放されている。保護回路は更に、開放された前記ベースとＧＮＤ端子との間に配置された寄生ｐｎｐトランジスタを含み、寄生ｐｎｐトランジスタのエミッタ ⁻ ベース間のＶｆはｎｐｎトランジスタのベース ⁻ エミッタ間のＶｆよりも小さい。
【００１５】
この制御ＩＣにおいて、入力端子等から比較的小さいサージ電流が流入すると、ｎｐｎトランジスタのベース−コレクタ間がブレークダウンし、開放されたベースに接続されたｐｎｐトランジスタがオンし、サージ電流を引き込む。サージ電流が大きい場合、ｐｎｐトランジスタの動作抵抗によりそのベース電圧が持ち上げられｎｐｎトランジスタがオンし、ＧＮＤ端子に放電する。これは、次述する第２の制御ＩＣでも基本的に同じである。
【００１７】
請求項２の制御ＩＣは、請求項１において、保護回路は更に、ｐ^＋ベース領域とｎ^＋エミッタ領域に配線されたｎ⁻層との間に寄生ダイオードを含み、寄生ダイオードのＶｆは、ｎｐｎトランジスタのベース−エミッタ間のＶｆよりも小さい。請求項３の制御ＩＣは、請求項１において、保護回路はｎｐｎトランジスタから成り並列接続された複数の保護素子を含む。
（２）第２発明による制御ＩＣは、請求項４に記載したように、半導体基板と、半導体基板上に形成された制御回路と、半導体基板上に形成され制御回路を静電破壊から保護する保護回路と、から成る。保護回路は、ｐ⁻層上に積層されたｎ⁻層、ｎ⁻層に形成されたｐ^＋ベース領域及びｎ^＋領域、ｐ^＋ベース領域に形成されたｎ^＋コレクタ領域、及びｎ^＋エミッタ領域で形成されたｎｐｎトランジスタを含む。ｎｐｎトランジスタのコレクタが入力端子に接続され、エミッタがＧＮＤ端子に接続され、ベースは開放されている。保護回路は更に、開放されたベースとＧＮＤ端子との間に配置された寄生ｐｎｐトランジスタを含み、寄生ｐｎｐトランジスタのエミッタ−ベース間のＶｆは、ｎｐｎトランジスタのベース−エミッタ間のＶｆよりも小さい。
【００１８】
請求項５の制御ＩＣは、請求項４において、保護回路は更に、ｐ^＋ベース領域と前記ｎ^＋エミッタ領域との間に配置された寄生ダイオードを含み、寄生ダイオードのＶｆはｎｐｎトランジスタのベース−エミッタ間のＶｆよりも小さい。請求項６の制御ＩＣは、請求項４において、保護回路は、ｎｐｎトランジスタから成り並列接続された複数の保護素子を含む。
【００２２】
【発明の実施の形態】
＜制御ＩＣ＞
（１）制御ＩＣは、半導体基板上に形成され制御対象に接続された半導体素子を制御する制御回路と、半導体基板上に形成され制御回路を静電破壊から保護する保護回路とから成る。保護回路は１つの保護素子又は複数の保護素子から成る。保護素子は少なくともｎｐｎバイポーラトランジスタを含み、そのｐ^＋ベース拡散は開放されている。保護素子は更に寄生ｐｎｐバイポーラトランジスタ及び／又は寄生ダイオードを含むことができる。
【００２３】
複数の保護素子は入力端子とＧＮＤとの間に並列に配置したり、制御回路に直列に配置したり、又は入力端子とＧＮＤとの間に並列でかつ制御回路に直列に配置することができる。
【００２４】
開放されているｐ^＋ベース拡散は、寄生ｐｎｐバイポーラトランジスタ又は寄生ダイオードにより結線される。ここで、寄生ｐｎｐトランジスタのエミッタ⁻ベース間のＶｆ（順方向電圧降下）は、第１ｎｐｎトランジスタのベース⁻エミッタ間のＶｆよりも小さい。
（２）ｎｐｎバイポーラトランジスタはｐ⁻層、ｐ⁻層に積層されたｎ⁻層、ｎ⁻層に形成されたｐ^＋ベース領域、ｐ^＋ベース領域に形成されたｎ^＋コレクタ領域、及びｎ^＋エミッタ領域で形成される。ｎ^＋エミッタ領域はｐ^＋ベース領域に形成したり（図１２及び図１５参照）、ｎ ⁻ 層に形成することができる。但し、ｎ⁻層に形成されその一部がｐ^＋ベース領域とオーバラップしている（図４、図８、図１０、図１７、図２０（ｂ）及び図２１（ｂ）参照）ことが望ましい。
（３）寄生ｐｎｐバイポーラトランジスタには複数のタイプがある。例えば、ＧＮＤ電極に結線されているｐ⁻基板及びｐ^＋アイソレーションと、ｐ^＋ベース領域と、エミッタ領域によりＧＮＤに結線されるｎ⁻層とで形成できる（図４参照）。但し、ｎ^＋エミッタ領域は埋込みｎ^＋層に接触していても良い（図８参照）。
また、ｎ⁻層、ｎ⁻層に形成されたｐ^＋ベース領域、ｎ⁻層に形成されその一部がｐ^＋ベース領域とオーバラップしているｎ^＋エミッタ領域、及びｐ^＋アイソレーション領域、ｐ^＋アイソレーション領域及びｐ^＋領域から成ることもある（図１０参照）。さらに、ｎ⁻層、ｐ^＋ベース領域、ｎ^＋領域及びｐ^＋アイソレーション領域とから成ったり（図１２参照）、ｎ⁻層、ｎ⁻層に形成されたｐ^＋ベース領域、ｐ^＋ベース領域に形成されたｎ^＋エミッタ領域及びｐ^＋アイソレーション領域から成ることができる（図１５参照）。
（４）第１タイプの寄生ダイオードは、ｐ^＋ベース領域とｎ^＋エミッタ領域に配線されたｎ⁻層との間に形成されている。第２タイプではｐ^＋ベース領域とｎ^＋エミッタ領域との間に配置されている。
＜内燃機関用点火装置＞
代表的な内燃機関は自動車のエンジンである。点火装置において、樹脂モールドが第１半導体基板（フレーム）及び第２半導体基板（フレーム）を包囲する。第２半導体基板に搭載された制御ＩＣの内部制御回路が半導体素子を制御し、保護回路が制御回路を静電破壊から保護する。制御ＩＣから延びた入力端子は樹脂モールドにより保持することができ、この入力端子を通して制御ＩＣに制御回路の駆動信号が入力される。第２半導体基板から延びたＧＮＤ端子は樹脂モールドにより保持することができ、このＧＮＤ端子が制御ＩＣを接地する。点火装置は更に、制御対象に接続される端子（例えばコイル端子）を含むことができる。
【００２５】
【実施例】
以下、本発明の実施例を添付図面を参照しつつ説明する。
＜第１実施例＞
（構成）
図１から図５に第１実施例を示す。図１に示すようにイグナイタ７０は樹脂モールド１０と、半導体材料からなり樹脂モールド１０上に搭載された第１フレーム１１及び第２フレーム１２と、第１フレーム１１上に搭載されたＩＧＢＴ１４と、第２フレーム１２に搭載された制御ＩＣ（チップ）２０と、樹脂モールド１０に埋設されたコイル端子１７、ＧＮＤ端子１９及び入力端子１８とから成る。図２に示すように、ＩＧＢＴ１４のコレクタが点火コイル２１の１次コイルに接続されている。
【００２６】
制御ＩＣ２２はＩＧＢＴ１４を制御する制御回路２３と、この制御回路２３を静電破壊から保護する保護回路２５とを含む。
【００２７】
図３及び図４から明らかなように、保護回路２５は、４つのｎｐｎバイポーラトランジスタ（以下、実施例では「ｎｐｎトランジスタ」と呼ぶ）３０等と、４つの寄生ｐｎｐバイポーラトランジスタ（以下、実施例では「ｐｎｐトランジスタ」と呼ぶ）４０等とを含む。１つのｎｐｎトランジスタと１つの寄生ｐｎｐトランジスタとで１つの保護素子が構成される。よって、保護回路２５は４つの保護素子から成る。以下、最も左方の第１保護素子を中心に詳述する。
【００２８】
ｐ^-層（基板）２７上に埋込みｎ⁺層２８及びｎ^-層２６が形成され、ｐ⁺アイソレーション領域４４で分離されている。ｐ⁺アイソレーション領域４４は、ｐ^-基板４１を介してＧＮＤ電極１９及び４２に接続されている。ｎ^-層２６上に左方ｐ⁺ベース領域２９及び右方ｐ⁺ベース領域３１が離れて形成され、左方ｐ⁺ベース領域２９内に左方ｎ⁺コレクタ領域３３が形成され、右方ベースｎ⁺領域３１内に右方ｎ⁺コレクタ領域３５がそれぞれ形成されている。
【００２９】
ｎ^-層２６の左方部２６ａ内に左方ｎ⁺エミッタ領域３７が形成され、その一側（右側）が左方ｐ⁺ベース領域２９とオーバラップしている。左方ｐ⁺ベース領域２９、左方コレクタ領域３３及び左方エミッタ領域３７により第１ｎｐｎトランジスタ３０が形成されている。コレクタは左方ｎ⁺コレクタ領域３３に形成されたコレクタ電極３４を介して入力端子１８に接続され、エミッタは左方ｎ⁺エミッタ領域３７に形成されたエミッタ電極３８を介してＧＮＤ端子１９に接続されている。ベースは開放されており、ベース電極は存在しない。
【００３０】
図２において、第１ｎｐｎトランジスタ３０のコレクタとコレクタ端子３４との間には配線抵抗５１が存在し、エミッタとエミッタ端子３８との間には配線抵抗５２が存在する。
【００３１】
図３，４に戻って、ＧＮＤ電極４２に結線されているｐ^-基板４１及びｐ⁺アイソレーション４４と、左方ｐ⁺ベース領域２９と、エミッタ領域３７によりＧＮＤに結線されるｎ^-層２６とで第１寄生ｐｎｐトランジスタ４０が形成されている。図２に示すように、第１ｐｎｐトランジスタ４０のコレクタ及びベースとＧＮＤ電極４２との間にはｎ^-層２６の抵抗５４及び５５が存在する。
【００３２】
第１ｎｐｎトランジスタ３０と第１ｐｎｐトランジスタ４０とで第１保護素子が形成される。ｎ⁺領域３７及び４６とｎ^-層２６とでは不純物濃度が異なる。その結果、第１寄生ｐｎｐトランジスタ４０等のエミッタ^-ベース間のＶｆ（順方向電圧降下）は、第１ｎｐｎトランジスタ３０等のベース^-エミッタ間のＶｆよりも小さい。
【００３３】
なお、ｎ⁺コレクタ領域３３と、ｐ⁺ベース領域ｐ⁺２９と、エミッタとしてのｎ^-層２６とで、第１ｎｐｎトランジスタ３０と並列な寄生ｎｐｎトランジスタ４８が形成される。この寄生ｎｐｎトランジスタ４８は、ベースとしてのｐ⁺ベース領域２９とエミッタとしてのｎ^-層２６との不純物濃度の差のせいで、ｈｆｅ（エミッタを接地したときの電流増幅率）が非常に小さく、かつエミッタ^-ベース間のＶｆ（順方向電圧降下）は、第１ｎｐｎトランジスタ３０等のベース^-エミッタ間のＶｆよりも小さい。そのため増幅作用は殆んど果たさず、専らダイオードして作用するに過ぎない。
【００３４】
左方コレクタｎ⁺領域３３に対して左方ｎ⁺エミッタ領域３７と中間ｎ⁺エミッタ領域４６とは対称になっている。また、コレクタ端子３４に対してエミッタ端子３８とエミッタ電極４７とは対称になっている。ここで、「対称」とは、エミッタ領域３７、４６及びエミッタ端子３８、４７の幅（３及び図４で左右方向の寸法）及び長さ（図３で上下方向の寸法の寸法）及び厚さ（図４で上下方向の寸法）が等しいことを意味する。
【００３５】
尚、図３に示すように、上記ＧＮＤ電極１９は基部１９ａと、エミッタ電極３８に接触する左方延長部１９ｂ、コレクタ電極４７に接触する中間延長部１９ｃ及びエミッタ電極６９に接触する右方延長部１９ｄとを持つ。また、入力電極１８は左方延長部１９ｂと中間延長部１９ｃとの間に位置する左方電極部１８ａと、中間延長部１９ｃと右方延長部１９ｄとの間に位置する右方電極部１８ｂとを持つ。
【００３６】
左方ｐ⁺ベース領域２９、左方ｎ⁺コレクタ領域３３及び中間ｎ⁺エミッタ領域４６により第２ｎｐｎトランジスタ６０が形成されている。コレクタはコレクタ電極３４を介して入力端子１８に接続され、エミッタは中間ｎ⁺エミッタ領域４６に形成されたエミッタ電極４７を介してＧＮＤ端子１９に接続されている。ベースは開放されており、ベース電極は存在しない。
【００３７】
左方ｐ⁺ベース領域２９は、第１保護素子と同様、第１ｐｎｐ寄生トランジスタ４０を介してＧＮＤ端子１９に結線されている。第２ｎｐｎトランジスタ６０と第２ｐｎｐトランジスタ６２とで第２保護素子が形成される。
【００３８】
尚、ｎ⁺層２８と、ｎ⁺エミッタ領域３７及び４６と、ｎ⁺コレクタ領域３３とは不純物濃度は同じである。図４でこれらのハッチングを変えたのは説明の都合上である。
【００３９】
図３及び図４に示すように、保護回路２５は中間ｎ⁺エミッタ領域４６及びエミッタ電極４７に対して左右対称に形成されており、右半分には第３ｎｐｎトランジスタ６４及び第４ｎｐｎトランジスタ６６から成る第３保護素子、第４ｐｎｐトランジスタ（不図示）及び第４ｐｎｐトランジスタ６７から成る第４保護素子、右方ｎ⁺コレクタ領域３５上のコレクタ電極３６、右方ｎ⁺エミッタ領域６８及びエミッタ電極６９等が配置されている。その結果、配線抵抗５１の抵抗値と配線抵抗５２の抵抗値との合計は、４つの保護素子においてすべて等しくなっている。
（作用）
先ず、通常の作動時は、図２において、入力端子１８に使用電圧（第１、第２、第３及び第４ｎｐｎトランジスタ３０，６０，６４及び６６のコレクタ^-ベース間がブレークダウンしない電圧）が加わり、コレクタ−ベース間にリーク電流が流れる。しかし、第１、第２、第３及び第４寄生ｐｎｐトランジスタ４０、６２及び６７があるためベース電圧が持ち上がらず、第１から第４ｎｐｎトランジスタ３０等の誤作動が防止される。
【００４０】
次に、入力端子１８から正の静電気が入力された場合について説明する。第１から第４ｎｐｎトランジスタ３０，６０，６４及び６６のブレークダウン電圧以上の比較的小さい正の静電気が入力されると、コレクタ−ベース間がブレークする。ベースから第１から第４寄生ｐｎｐトランジスタ４０、６２及び６７等のエミッタに電流が流れ、第１寄生ｐｎｐトランジスタ４０等がオンする。電流の大きさは電圧が高いほど高い（図５中Ａ参照）。
【００４１】
すると、第１から第４寄生ｐｎｐトランジスタ４０、６２及び６７等が第１から第４ｎｐｎトランジスタ３０、６０、６４及び６６のコレクタ−ベース間のサージ電流を引き込み、エピＧＮＤ電極４１及びエピ端子４２を通して放電する。ｎ⁺領域３７及び４６と、ｎ^-層２６との不純物濃度の差により、第１寄生ｐｎｐトランジスタ４０等のエミッタ^-ベース間のＶｆが、第１ｎｐｎトランジスタ３０等のベース^-エミッタ間のＶｆよりも小さいからである。
【００４２】
サージ電流が大きいときは、第１から第４ｎｐｎトランジスタ３０、６０、６４及び６６がオンする。第１ｎｐｎトランジスタ３０のベース電圧が第１ｐｎｐトランジスタ４０の動作抵抗により持ち上げられるからである。第２から第４ｎｐｎトランジスタ６０，６４及び６６についても同様である。これにより、電圧が上昇しないで大きな電流を吸収することができる（図５中Ｂ参照）。その結果、サージ電流がＧＮＤ端子１９及びエピＧＮＤ端子４２から放電される。
【００４３】
尚、負の静電気が入流したときはＧＮＤ端子１９側がコレクタとなる。こうして、何れの場合も、静電気は保護回路２５により吸収され、制御回路２３が静電破壊から保護される。
（効果）
本実施例によれば、第１に、誤作動の心配がなく、しかも微細で静電耐量の高い保護回路２５を内蔵した制御ＩＣ２２が実現できた。これは、第１、第２、第３及び第４ｎｐｎトランジスタ３０、６０、６４及び６６のベースを開放し、この開放したベースを第１から第４ｐｎｐトランジスタ４０及び６２等を介してＧＮＤ端子１９に結線したことによる。
【００４４】
これにより、制御ＩＣ２２の表面にゲート電極及びそのための配線を設けることが不要となるのみならず、制御ＩＣの同じ表面積で考えた場合、エミッタとコレクタとの対向長さ（図３で上下方向寸法）が長くなる。
【００４５】
第２に、上記制御ＩＣ２２を備え小型のイグナイタが実現できた。これは、第１の効果に関連して、制御ＩＣ装置２２を、従来例の基板を介することなく、直接第２半導体基板１２上に搭載したことによる。
【００４６】
第３に、たとえイグナイタのＧＮＤ端子１９と入力端子１８とが逆に接続されて保護回路２５に逆電圧が印加されても、第１ｎｐｎトランジスタ３０等に大電流が流れることがない。これは、第１から第４ｎｐｎトランジスタ３０、６０、６４及び６６のベースをＧＮＤ端子１９に接続しないためである。よって、第１ｎｐｎトランジスタ３０等に保護抵抗を追加することなく、保護回路２５の破壊を防止することができる。
【００４７】
第４に、制御ＩＣ２２の第１から第４の保護素子の何れかのみにスナップバック（ブレークダウン）が発生しても、サージ電流がその保護素子に集中することが回避される。これは、イグナイタの入力端子１８と制御回路２３との間に並列に配置した４つの保護素子の配線抵抗を等しくしたからである。スナップバックが発生した保護素子にサージ電流が他の保護素子に分散され、特定の保護素子への集中が回避される。
＜第１実施例の変形例＞
この変形例では、図６に示すように入力端子１８とＧＮＤ端子１９との間に１つのｎｐｎトランジスタ７２及び１つの寄生ｐｎｐトランジスタ７４が配置されている。そのためには、前記図４において、ｎ^-層２６内にｐ⁺ベース領域２９を形成し、その両側にｎ⁺コレクタ領域３３及びｎ⁺エミッタ領域３７をオーバラップさせて形成すれば良い。この変形例によれば、上記特定の保護素子へのサージ電流の集中の回避を除き、第１実施例と同じ効果が享受できる。
＜第２実施例＞
図７及び図８に左半分を示す（右半分はこれと対称）第２実施例では、第１及び第２ｎｐｎトランジスタ９０及び９３のエミッタを形成する左方ｎ⁺エミッタ領域９１及び中間ｎ⁺エミッタ領域９４の拡散深さを深くし、埋込みｎ⁺層２８と接触させている。この実施例によれば、第１ｐｎｐトランジスタ９５の動作抵抗が小さくなり、サージ電流がエピＧＮＤ端子４２から放電され易くなる。
＜第３実施例＞
図９及び図１０に左半分を示す（右半分はこれと対称）第３実施例では、第１実施例のエピＧＮＤ電極４１を廃止している。その代わりに、ｐ⁺アイソレーション領域４４に、これよりも不純物濃度の濃いｐ⁺領域１０２を形成し、これにＧＮＤ電極１０３を設けている。また、ＧＮＤ電極１０３に接触する延長部１９ｅをＧＮＤ端子１９に設けている。そして、ｐｎｐトランジスタ１００のコレクタをｐ⁺領域１０２及びＧＮＤ電極１０３を介してＧＮＤ端子１９に接続している。
【００４８】
この実施例によれば、ｐ⁺領域４４がＧＮＤになり、リーク電流はｎｐｎトランジスタ３０により近い位置に形成されたｐｎｐトランジスタ１００により吸収される。また、ｎｐｎトランジスタ３０の誤動作の危険性が減少する。
＜第４実施例＞
図１１，図１２及び図１３に示す第４実施例では、広く長い１つのｐ⁺ベース領域１１１内に２つのｎ⁺コレクタ領域１１２及び１１３と、３つのｎ⁺エミッタ領域１１５，１１６及び１１７とが互いに離れて形成されている。ｎ^-層２６の右方部２６ｃにリーク電流の逃げ場としてｎ⁺領域１２１を形成し、これにＧＮＤ電極１２２が形成している。
【００４９】
第１、第２，第３及び第４ｎｐｎトランジスタ１２３，１２４，１２５及び１２６のベースはオープンとなっている。右方部２６ｃ、ｐ⁺ベース領域１２９、ｎ⁺領域１２２及びｐ⁺アイソレーション領域４４で１つのｐｎｐトランジスタ１２８が形成されている。また、ＧＮＤ端子１９はＧＮＤ電極１２２に接触する延長部１９ｆを持っている。
【００５０】
この実施例によれば、ｐ⁺ベース領域１２９とｎ⁺コレクタ領域１１２及び１１３とのオーバラップ、及びｐ⁺ベース領域１２９とｎ⁺エミッタ領域１１５，１１６及び１１７とのオーバラップがないので、ｎｐｎトランジスタの作動がより安定する。
＜第４実施例の変形例＞
図１４及び１５に示す第４実施例の変形例では、上記ｎ⁺領域１２１を形成する代わりに、左方ｎ⁺エミッタ領域１３１及び右方ｎ⁺エミッタ領域１３３の長さ（図１４で上下方向の寸法）をｐ⁺ベース領域１２９の幅（図１４で上下方向の寸法）よりも長くしている。その結果、左方ｎ⁺エミッタ領域１３１の両端及び右方ｎ⁺エミッタ領域１３３の両端がｐ⁺ベース領域１２９から突出している。
【００５１】
そして、右方部２６ｃ、ｐ⁺ベース領域１２９、ｎ⁺領域１３３及びｐ⁺アイソレーション領域４４で１つのｐｎｐトランジスタ１３５が形成されている。この実施例によれば、第４実施例と同様の効果を得ることができる。
＜第５実施例＞
図１６、図１７及び図１８に左半分を示す（右半分は左半分と対称）第５実施例では、第１実施例の寄生ｐｎｐトランジスタ４０の代わりに、ダイオード１４０及び１４５を配置している。左方ｐ⁺ベース領域２９と左方ｎ⁺エミッタ領域３７に配線されるｎ^-層２６の左方部２６ａとの間に第１ダイオード１４０が形成され、ｐ⁺ベース領域２９側がアノードで、左方ｎ⁺エミッタ領域３７側がカソードになっている。また、左方ｐ⁺ベース領域２９と中間ｎ⁺エミッタ領域４６との間に第２ダイオード１４５（図１８参照）が形成され、左方ｐ⁺ベース領域２９側がアノードで、中間ｎ⁺エミッタ領域４６側がカソードになっている。
【００５２】
ダイオード１４０のＶｆ特性は、ｐｎｐトランジスタ４０のＶｂｅ特性よりも低く、ｎｐｎトランジスタ３０のブレークダウンを利用して作動し、サージ電流を吸収する。
＜第６実施例＞
図１９に示す第６実施例では、入力端子１８とＧＮＤ端子１９との間に並列に配置された４つの保護素子群（２つの保護素子群１５０及び１６０のみ図示）のそれぞれが、制御回路２３に対して直列に接続された３つの保護素子から成る。例えば、左方の保護素子群１５０はｎｐｎトランジスタ１５１及びｐｎｐトランジスタ１５２を含む第１保護素子１５３と、ｎｐｎトランジスタ１５４及びｐｎｐトランジスタ１５５を含む第２保護素子１５６と、ｎｐｎトランジスタ１５７及びｐｎｐトランジスタ１５８を含む第３保護素子１５９とを含む。
【００５３】
第１、第２及び第３ｐｎｐトランジスタ１５１、１５４及び１５７のコレクタはＧＮＤに結線されている。この実施例によれば、入力端子１８の使用電圧が各保護素子１５１，１５４及び１５７のブレークダウンよりも高い場合でも、サージ電流を確実に吸収することができる。
＜第７実施例＞
図２０（ａ）（ｂ）及び（ｃ）に示す第７実施例では、上記第１実施例に比べて、左方ｎ⁺エミッタ領域１７１、中間ｎ⁺エミッタ領域１７２及び右方ｎ⁺エミッタ領域１７３の拡散深さが深く、埋込みｎ⁺層２８に接触している。左半分では、ｎ^-層２６、左方ｐ⁺ベース層２９、埋込みｎ⁺層２８及び左方ｎ⁺エミッタ層１７１で第１ｎｐｎトランジスタ１７５が形成されている。そのコレクタは入力端子１８に、エミッタはＧＮＤ端子１９に接続され、ベースは開放されている。
【００５４】
ｎ^-層２６、左方ｐ⁺ベース層２９、埋込みｎ⁺層２８及び中間ｎ⁺エミッタ層１７２で第２ｎｐｎトランジスタ１７７が形成されている。そのコレクタは入力端子１８にエミッタはＧＮＤ端子１９に接続され、ベースは開放されている。右半分は左半分と対称に形成されている。
【００５５】
図２０（ａ）（ｂ）から明らかなように、左方ｎ⁺エミッタ領域１７１と左方コレクタｎ⁺領域３５との間の第１ベース部分、左方コレクタｎ⁺領域３３と中間ｎ⁺エミッタ領域１７２との間の第２ベース部分、中間ｎ⁺エミッタ領域１７２と右方コレクタｎ⁺領域３５との間の第３ベース部分、及び右方コレクタｎ⁺領域３５と右方ｎ⁺エミッタ領域１７３との間の第４ベース部分の長さは全て等しい。また、図２０（ｃ）から明らかなように、入力端子１８とＧＮＤ端子１９との間に４つの保護素子（２つのみ図示）が並列に配置されている。この事情は次述する変形例及び第８実施例でも同じである。
【００５６】
第１、第２、第３及び第４ｎｐｎトランジスタ１７５、１７７、１７８及び１７９はベース電極を持たず、専らツェナダイオードとして作用し、サージ電流を吸収する。
＜第８実施例＞
図２１（ａ）（ｂ）（ｃ）に示す第８実施では、上記第７実施例の中間ｎ⁺エミッタ領域１７２を廃止し、その代わりにベース電極１８６を設けている。１つのｐ⁺ベース領域１８１の両端に左方ｎ⁺コレクタ領域１８２及び右方ｎ⁺コレクタ領域１８４が形成されている。ｐ⁺ベース領域１８１の中間にベース電極１８６が形成されている。
【００５７】
右半分では、ｎ^-層２６には、一部がｐ⁺ベース領域１８１とオーバラップし埋込みｎ⁺層２８に接触した左方ｎ⁺エミッタ領域１８８及び右方ｎ⁺エミッタ領域１８９が形成されている。ｎ^-層２６、ｐ⁺ベース領域１８１、右方ｎ⁺コレクタ領域１８４及び右方ｎ⁺エミッタ領域１８９でｎｐｎトランジスタ１８０が形成されている。ベース電極１８６左方ｎ⁺コレクタ領域１８２及び右方ｎ⁺コレクタ領域１８４との間の部分がツェナダイオード１８５を形成している。左半分は右半分と対称である。
【００５８】
この実施例では、サージ電流はｎｐｎトランジスタ１８０及びツェナダイオード１８５により吸収される。
＜参考例＞
図２２（ａ）（ｂ）（ｃ）に示す参考例では、ｎ⁻層２６に左方ｐ^＋ベース領域２０１及び右方ｐ^＋ベース領域２０６が離れて形成され、左方ｐ^＋ベース領域２０１に左方ｎ^＋コレクタ領域２０２が形成され、右方ｐ^＋ベース領域２０６に右方ｎ^＋コレクタ領域２０７が形成されている。ｎ⁻層２６の左方部２６ａに左方ｎ^＋エミッタ領域２０３が形成され、中間部２６ｂに中間ｎ^＋エミッタ領域２０５が形成され、右方部２６ｃに左方ｎ^＋エミッタ領域２０８が形成されている。その結果、左方ｐ^＋ベース領域２０１と左方ｎ^＋エミッタ領域２０３及び中間ｎ^＋エミッタ領域２０５との間にｎ⁻層２６の左方延長部２６ｄ及び２６ｅが入り込み、右方ｐ^＋ベース領域２０６と右方ｎ^＋エミッタ領域２０８及び中間ｎ^＋エミッタ領域２０５との間にｎ⁻層の右方延長部２６ｆ及び２６ｇが入り込んでいる。
【００５９】
左半分では、左方ｐ⁺ベース領域２０１、左方ｎ⁺コレクタ領域２０２、左方延長部２６ｄ及び左方ｎ⁺エミッタ領域２０３で第１ｎｐｎトランジスタ２１０が形成され、左方ｐ⁺ベース領域２０１、左方ｎ⁺コレクタ領域２０２、左方延長部２６ｅ及び中間ｎ⁺エミッタ領域２０５で第２ｎｐｎトランジスタ２１２が形成されている。コレクタは入力端子１８に接続され、エミッタはＧＮＤ端子１９に接続され、ベースは開放されている。右半分は左半分と対称である。
【００６０】
この実施例によれば、延長部２６ｄ及び２６ｅの存在によりｎｐｎトランジスタ２１０のｈｆｅが小さくなり、その結果サージ電流による誤動作の影響が小さくできる。
【００６１】
【発明の効果】
以上述べてきたように、第１発明及び第２発明の制御ＩＣによれば、入力端子や半導体素子から流入する静電気を半導体基板上に制御回路とともに搭載された保護回路が吸収し、制御回路を静電破壊から保護する。保護回路の保護素子はゲートが開放されているので、ゲート電極及びゲート配線が不要となる。その結果、コレクタとエミッタとの対向面積が増大し、保護回路ひいては制御ＩＣの誤作動が防止される。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１実施例のイグナイタを示す平面図、（ｂ）はその断面図である。
【図２】イグナイタの保護回路を示す説明図（等価回路）である。
【図３】保護回路の保護素子を示す平面図である。
【図４】同じく断面図である。
【図５】保護素子の作動説明図である。
【図６】第１実施例の変形例を示す説明図（等価回路）である。
【図７】保護素子の第２実施例を示す平面図（但し左半分、右半分は省略）である。
【図８】同じく断面図である。
【図９】保護素子の第２実施例を示す平面図（但し左半分、右半分は省略）である。
【図１０】同じく断面図である。
【図１１】保護素子の第３実施例を示す平面図である。
【図１２】同じく断面図である。
【図１３】同じく等価回路図である。
【図１４】保護素子の第４実施例を示す平面図である。
【図１５】同じく断面図である。
【図１６】保護素子の第５実施例を示す平面図である。
【図１７】同じく断面図である。
【図１８】同じく等価回路図である。
【図１９】保護回路の第６実施例を示す等価回路図である
【図２０】（ａ）は保護素子の第７実施例を示す平面図、（ｂ）は同じく断面図、（ｃ）は同じく等価回路図である。
【図２１】（ａ）は保護素子の第８実施例を示す平面図、（ｂ）は同じく断面図、（ｃ）は同じく等価回路図である。
【図２２】（ａ）は保護素子の参考例を示す平面図、（ｂ）は同じく断面図、（ｃ）は同じく等価回路図である。
【図２３】（ａ）は第１従来例のイグナイタを示す平面図、（ｂ）はその断面図である。
【図２４】（ａ）は第２従来例の等価回路図、（ｂ）は損断面図である。
【符号の説明】
１０：樹脂モールド１０、１１：フレーム
１４：半導体素子１８：入力端子
１９：ＧＮＤ端子２２：制御ＩＣ
２３：制御回路２５：保護回路
２６：ｎ⁻層２９，３１：ｐ^＋ベース領域
３３，３５：ｎ^＋コレクタ領域
３０、６０，６４，６６：ｎｐｎトランジスタ
３７，４６，６８：ｎ^＋エミッタ領域
４０、６２、６６：ｐｎｐトランジスタ

Claims

半導体基板と、
該半導体基板上に形成された制御回路と、
該半導体基板上に形成され該制御回路を静電破壊から保護する保護回路と、から成り、
前記保護回路は、ｐ⁻層上に積層されたｎ⁻層、該ｎ⁻層に形成されたｐ^＋ベース領域、該ｐ^＋ベース領域に形成されたｎ^＋コレクタ領域、及び前記ｎ⁻層に形成され前記ｐ^＋ベース領域とオーバラップしたｎ^＋エミッタ領域で形成されたｎｐｎトランジスタを含み、該ｎｐｎトランジスタのコレクタが入力端子に接続され、エミッタがＧＮＤ端子に接続され、ベースが開放され、開放された前記ベースと前記ＧＮＤ端子との間に配置された寄生ｐｎｐトランジスタを含み、該寄生ｐｎｐトランジスタのエミッタ−ベース間のＶｆは前記ｎｐｎトランジスタのベース−エミッタ間のＶｆよりも小さいことを特徴とする制御ＩＣ。
前記保護回路は更に、前記ｐ ^＋ベース領域とｎ ^＋エミッタ領域に配線された前記ｎ ⁻ 層との間に寄生ダイオードを含み、該寄生ダイオードのＶｆは前記ｎｐｎトランジスタのベース−エミッタ間のＶｆよりも小さい請求項１に記載の制御ＩＣ。
前記保護回路は前記ｎｐｎトランジスタから成り並列接続された複数の保護素子を含む請求項１に記載の制御ＩＣ。
半導体基板と、
該半導体基板上に形成された制御回路と、
該半導体基板上に形成され該制御回路を静電破壊から保護する保護回路と、から成り、
前記保護回路は、ｐ ⁻ 層上に積層されたｎ ⁻ 層、該ｎ ⁻ 層に形成されたｐ ^＋ベース領域及びｎ ^＋領域、該ｐ ^＋ベース領域に形成されたｎ ^＋コレクタ領域、及びｎ ^＋エミッタ領域で形成されたｎｐｎトランジスタを含み、該ｎｐｎトランジスタのコレクタが前記入力端子に接続され、エミッタがＧＮＤ端子に接続され、ベースは開放され、開放された前記ベースと前記ＧＮＤ端子との間に配置された寄生ｐｎｐトランジスタを含み、該寄生ｐｎｐトランジスタのエミッタ−ベース間のＶｆは、前記ｎｐｎトランジスタのベース−エミッタ間のＶｆよりも小さいことを特徴とする制御ＩＣ。
前記保護回路は更に、前記ｐ ^＋ベース領域と前記ｎ ^＋エミッタ領域との間に配置された寄生ダイオードを含み、該寄生ダイオードのＶｆは前記ｎｐｎトランジスタのベース−エミッタ間のＶｆよりも小さい請求項４に記載の制御ＩＣ。
前記保護回路は前記ｎｐｎトランジスタから成り並列接続された複数の保護素子を含む請求項４に記載の制御ＩＣ。