JP4380215B2 - 制御ic - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体基板と、制御回路とともに半導体基板上に形成され制御回路を静電破壊から保護する保護回路を有する制御ICに関する。
【0002】
【従来の技術】
機器をスイッチングする半導体素子を、内部制御回路を含む制御IC装置(チップ)で制御することがある。例えば、内燃機関用点火装置の点火時期を、絶縁ゲート型バイポーラトランジスタ(IGBT)を含む制御ICで制御する場合である。制御ICではチップの組立やパッケージの搬送時にパッケージのピン等を通して過大な電流及び電圧が流入し、pn接合部等を静電破壊することがある。近年、制御ICの高集積化、微細化に伴い静電破壊の問題が顕著になっている。
【0003】
従来の車両の内燃機関用点火装置(イグナイタ)を例にとって説明する。図23(a)(b)において、点火コイル(不図示)がイグナイタ500のIGBT508で駆動され、IGBT508を制御IC516で制御するようになっている。詳述すると、樹脂モールド502上に第1フレーム504が搭載され、第1フレーム504上にIGBT508が搭載されている。第2フレーム512上に搭載された基板514上に制御IC516及びコンデンサ518等が搭載されている。第2フレーム512にコイル端子522が接続され、基板514にGND端子524及び入力端子526等が接続されている。
【0004】
イグナイタ500は静電気や点火火花等のサージノイズが流入し易い環境にある。入力端子526から流入した静電気、又は火花点火によるサージノイズは、基板514上に搭載されたコンデンサ518や基板514の内部の印刷抵抗528により吸収、緩和されていた。
【0005】
この他、基板を含む半導体装置として特開2000−353709号(特許文献1参照)や、特許第3482925号(特許文献2参照)が知られている。
【0006】
次に、従来の静電破壊の保護回路(特許文献3参照)について図24(a)(b)を参照しつつ説明する。p型半導体基板630の表面にn型半導体領域629及び631が所定間隔で形成され、n型半導体領域629からフィールド酸化膜624で絶縁、分離してn型半導体領域627が形成され、n型半導体領域631に近接してp型半導体領域618が形成されている。n型半導体領域629に接続された第1電極(エミッタ電極)626,n型半導体領域619に接続された第2電極(コレクタ電極)627,p型半導体領域618に接続された第3電極(ベース電極)628が形成されている。
【0007】
また、基板630にはゲート酸化膜625を介してサイドウォールスペース623を持つゲート電極622が形成されている。サイドウォールスペース623の下方にはn型半導体領域に近接してn型半導体領域629,631に隣接してp型半導体領域620,621が形成されている。
【0008】
n型半導体領域629,基板630及びn型半導体領域631とで寄生npnバイポーラトランジスタQ1が形成される。n型半導体領域631,基板630及びn型半導体領域619が寄生npnバイポーラトランジスタG2を形成し、n型半導体領域629,基板630及びn型半導体領域619が寄生npnバイポーラトランジスタQ3を形成している。
【0009】
外部からPADにサージ電圧が入力されると、n型半導体領域629は寄生バイポーラトランジスタQ2及びQ3のコレクタとして作用し、ブレークダウン電圧に達するまではオフ状態である。一方、ブレークダウン電圧を超えると、n型半導体領域629と基板との間のコレクタ接合がブレークダウンし、バイポーラトランジスタQ2及びQ3がオンし、更にバイポーラトランジスタQ1もオンする。こうして、入力された過大電流、過大電圧はこれらの寄生バイポーラトランジスタQ1、Q2及びQ3により外部に放出、放電される。
【0010】
【特許文献1】
特開2000−353709号
【特許文献2】
特許第3284925号
【特許文献3】
特開平11−68051号
【0011】
【発明が解決しようとする課題】
上記図23の従来例では、基板514上に制御IC516及びサージノイズ保護用の印刷抵抗528やコンデンサ518を搭載していた。その結果、イグナイタ500の縦方向寸法及び横方向寸法が大きくなり、これはイグナイタの小型化の要求に反する。引用文献1及び2の半導体装置も基板を含み、同様の問題がある。
【0012】
上記図24の従来例では、p型半導体領域618及びベース電極628を設けた分、制御ICの大きさが大きくなるとともに、コレクタやエミッタの表面積が狭くなっている。さりとて、コレクタやエミッタの表面積を広くすると制御ICが大きくなる。また、保護回路が少数の保護素子から成るので、大きな電流、電圧の静電気が流入すると、耐量が小さい特定の静電破壊保護素子が破損するおそれがある。これでは、保護回路全体としての静電気の吸収機能が低下する。
【0013】
本発明は上記事情に鑑みてなされたもので、大きな電流、電圧の静電気でも確実に吸収できる保護回路を内蔵した制御ICを提供することを目的とする。
【0014】
【課題を解決するための手段】
本願の発明者は、制御回路とこの制御回路を静電破壊から保護する小型の保護回路とを同一の半導体基板内に内蔵することを思い付いて、本発明を完成した。
(1)本願の第1発明による制御ICは請求項1に記載したように、半導体基板と、半導体基板上に形成された制御回路と、半導体基板上に形成され該制御回路を静電破壊から保護する保護回路と、から成る。保護回路は、p−層上に積層されたn−層、n−層に形成されたp+ベース領域、p+ベース領域に形成されたn+コレクタ領域、及びn−層に形成され前記p+ベース領域とオーバラップしたn+エミッタ領域で形成されたnpnトランジスタを含む。npnトランジスタのコレクタが入力端子に接続され、エミッタがGND端子に接続され、ベースが開放されている。保護回路は更に、開放された前記ベースとGND端子との間に配置された寄生pnpトランジスタを含み、寄生pnpトランジスタのエミッタ − ベース間のVfはnpnトランジスタのベース − エミッタ間のVfよりも小さい。
【0015】
この制御ICにおいて、入力端子等から比較的小さいサージ電流が流入すると、npnトランジスタのベース−コレクタ間がブレークダウンし、開放されたベースに接続されたpnpトランジスタがオンし、サージ電流を引き込む。サージ電流が大きい場合、pnpトランジスタの動作抵抗によりそのベース電圧が持ち上げられnpnトランジスタがオンし、GND端子に放電する。これは、次述する第2の制御ICでも基本的に同じである。
【0017】
請求項2の制御ICは、請求項1において、保護回路は更に、p+ベース領域とn+エミッタ領域に配線されたn−層との間に寄生ダイオードを含み、寄生ダイオードのVfは、npnトランジスタのベース−エミッタ間のVfよりも小さい。請求項3の制御ICは、請求項1において、保護回路はnpnトランジスタから成り並列接続された複数の保護素子を含む。
(2)第2発明による制御ICは、請求項4に記載したように、半導体基板と、半導体基板上に形成された制御回路と、半導体基板上に形成され制御回路を静電破壊から保護する保護回路と、から成る。保護回路は、p−層上に積層されたn−層、n−層に形成されたp+ベース領域及びn+領域、p+ベース領域に形成されたn+コレクタ領域、及びn+エミッタ領域で形成されたnpnトランジスタを含む。npnトランジスタのコレクタが入力端子に接続され、エミッタがGND端子に接続され、ベースは開放されている。保護回路は更に、開放されたベースとGND端子との間に配置された寄生pnpトランジスタを含み、寄生pnpトランジスタのエミッタ−ベース間のVfは、npnトランジスタのベース−エミッタ間のVfよりも小さい。
【0018】
請求項5の制御ICは、請求項4において、保護回路は更に、p+ベース領域と前記n+エミッタ領域との間に配置された寄生ダイオードを含み、寄生ダイオードのVfはnpnトランジスタのベース−エミッタ間のVfよりも小さい。請求項6の制御ICは、請求項4において、保護回路は、npnトランジスタから成り並列接続された複数の保護素子を含む。
【0022】
【発明の実施の形態】
<制御IC>
(1)制御ICは、半導体基板上に形成され制御対象に接続された半導体素子を制御する制御回路と、半導体基板上に形成され制御回路を静電破壊から保護する保護回路とから成る。保護回路は1つの保護素子又は複数の保護素子から成る。保護素子は少なくともnpnバイポーラトランジスタを含み、そのp+ベース拡散は開放されている。保護素子は更に寄生pnpバイポーラトランジスタ及び/又は寄生ダイオードを含むことができる。
【0023】
複数の保護素子は入力端子とGNDとの間に並列に配置したり、制御回路に直列に配置したり、又は入力端子とGNDとの間に並列でかつ制御回路に直列に配置することができる。
【0024】
開放されているp+ベース拡散は、寄生pnpバイポーラトランジスタ又は寄生ダイオードにより結線される。ここで、寄生pnpトランジスタのエミッタ−ベース間のVf(順方向電圧降下)は、第1npnトランジスタのベース−エミッタ間のVfよりも小さい。
(2)npnバイポーラトランジスタはp−層、p−層に積層されたn−層、n−層に形成されたp+ベース領域、p+ベース領域に形成されたn+コレクタ領域、及びn+エミッタ領域で形成される。n+エミッタ領域はp+ベース領域に形成したり(図12及び図15参照)、n − 層に形成することができる。但し、n−層に形成されその一部がp+ベース領域とオーバラップしている(図4、図8、図10、図17、図20(b)及び図21(b)参照)ことが望ましい。
(3)寄生pnpバイポーラトランジスタには複数のタイプがある。例えば、GND電極に結線されているp−基板及びp+アイソレーションと、p+ベース領域と、エミッタ領域によりGNDに結線されるn−層とで形成できる(図4参照)。 但し、n+エミッタ領域は埋込みn+層に接触していても良い(図8参照)。
また、n−層、n−層に形成されたp+ベース領域、n−層に形成されその一部がp+ベース領域とオーバラップしているn+エミッタ領域、及びp+アイソレーション領域、p+アイソレーション領域及びp+領域から成ることもある(図10参照)。さらに、n−層、p+ベース領域、n+領域及びp+アイソレーション領域とから成ったり(図12参照)、n−層、n−層に形成されたp+ベース領域、p+ベース領域に形成されたn+エミッタ領域及びp+アイソレーション領域から成ることができる(図15参照)。
(4)第1タイプの寄生ダイオードは、p+ベース領域とn+エミッタ領域に配線されたn−層との間に形成されている。第2タイプではp+ベース領域とn+エミッタ領域との間に配置されている。
<内燃機関用点火装置>
代表的な内燃機関は自動車のエンジンである。点火装置において、樹脂モールドが第1半導体基板(フレーム)及び第2半導体基板(フレーム)を包囲する。第2半導体基板に搭載された制御ICの内部制御回路が半導体素子を制御し、保護回路が制御回路を静電破壊から保護する。制御ICから延びた入力端子は樹脂モールドにより保持することができ、この入力端子を通して制御ICに制御回路の駆動信号が入力される。第2半導体基板から延びたGND端子は樹脂モールドにより保持することができ、このGND端子が制御ICを接地する。点火装置は更に、制御対象に接続される端子(例えばコイル端子)を含むことができる。
【0025】
【実施例】
以下、本発明の実施例を添付図面を参照しつつ説明する。
<第1実施例>
(構成)
図1から図5に第1実施例を示す。図1に示すようにイグナイタ70は樹脂モールド10と、半導体材料からなり樹脂モールド10上に搭載された第1フレーム11及び第2フレーム12と、第1フレーム11上に搭載されたIGBT14と、第2フレーム12に搭載された制御IC(チップ)20と、樹脂モールド10に埋設されたコイル端子17、GND端子19及び入力端子18とから成る。図2に示すように、IGBT14のコレクタが点火コイル21の1次コイルに接続されている。
【0026】
制御IC22はIGBT14を制御する制御回路23と、この制御回路23を静電破壊から保護する保護回路25とを含む。
【0027】
図3及び図4から明らかなように、保護回路25は、4つのnpnバイポーラトランジスタ(以下、実施例では「npnトランジスタ」と呼ぶ)30等と、4つの寄生pnpバイポーラトランジスタ(以下、実施例では「pnpトランジスタ」と呼ぶ)40等とを含む。1つのnpnトランジスタと1つの寄生pnpトランジスタとで1つの保護素子が構成される。よって、保護回路25は4つの保護素子から成る。以下、最も左方の第1保護素子を中心に詳述する。
【0028】
p-層(基板)27上に埋込みn+層28及びn-層26が形成され、p+アイソレーション領域44で分離されている。p+アイソレーション領域44は、p-基板41を介してGND電極19及び42に接続されている。n-層26上に左方p+ベース領域29及び右方p+ベース領域31が離れて形成され、左方p+ベース領域29内に左方n+コレクタ領域33が形成され、右方ベースn+領域31内に右方n+コレクタ領域35がそれぞれ形成されている。
【0029】
n-層26の左方部26a内に左方n+エミッタ領域37が形成され、その一側(右側)が左方p+ベース領域29とオーバラップしている。左方p+ベース領域29、左方コレクタ領域33及び左方エミッタ領域37により第1npnトランジスタ30が形成されている。コレクタは左方n+コレクタ領域33に形成されたコレクタ電極34を介して入力端子18に接続され、エミッタは左方n+エミッタ領域37に形成されたエミッタ電極38を介してGND端子19に接続されている。ベースは開放されており、ベース電極は存在しない。
【0030】
図2において、第1npnトランジスタ30のコレクタとコレクタ端子34との間には配線抵抗51が存在し、エミッタとエミッタ端子38との間には配線抵抗52が存在する。
【0031】
図3,4に戻って、GND電極42に結線されているp-基板41及びp+アイソレーション44と、左方p+ベース領域29と、エミッタ領域37によりGNDに結線されるn-層26とで第1寄生pnpトランジスタ40が形成されている。図2に示すように、第1pnpトランジスタ40のコレクタ及びベースとGND電極42との間にはn-層26の抵抗54及び55が存在する。
【0032】
第1npnトランジスタ30と第1pnpトランジスタ40とで第1保護素子が形成される。n+領域37及び46とn-層26とでは不純物濃度が異なる。その結果、第1寄生pnpトランジスタ40等のエミッタ-ベース間のVf(順方向電圧降下)は、第1npnトランジスタ30等のベース-エミッタ間のVfよりも小さい。
【0033】
なお、n+コレクタ領域33と、p+ベース領域p+29と、エミッタとしてのn-層26とで、第1npnトランジスタ30と並列な寄生npnトランジスタ48が形成される。この寄生npnトランジスタ48は、ベースとしてのp+ベース領域29とエミッタとしてのn-層26との不純物濃度の差のせいで、hfe(エミッタを接地したときの電流増幅率)が非常に小さく、かつエミッタ-ベース間のVf(順方向電圧降下)は、第1npnトランジスタ30等のベース-エミッタ間のVfよりも小さい。そのため増幅作用は殆んど果たさず、専らダイオードして作用するに過ぎない。
【0034】
左方コレクタn+領域33に対して左方n+エミッタ領域37と中間n+エミッタ領域46とは対称になっている。また、コレクタ端子34に対してエミッタ端子38とエミッタ電極47とは対称になっている。ここで、「対称」とは、エミッタ領域37、46及びエミッタ端子38、47の幅(3及び図4で左右方向の寸法)及び長さ(図3で上下方向の寸法の寸法)及び厚さ(図4で上下方向の寸法)が等しいことを意味する。
【0035】
尚、図3に示すように、上記GND電極19は基部19aと、エミッタ電極38に接触する左方延長部19b、コレクタ電極47に接触する中間延長部19c及びエミッタ電極69に接触する右方延長部19dとを持つ。また、入力電極18は左方延長部19bと中間延長部19cとの間に位置する左方電極部18aと、中間延長部19cと右方延長部19dとの間に位置する右方電極部18bとを持つ。
【0036】
左方p+ベース領域29、左方n+コレクタ領域33及び中間n+エミッタ領域46により第2npnトランジスタ60が形成されている。コレクタはコレクタ電極34を介して入力端子18に接続され、エミッタは中間n+エミッタ領域46に形成されたエミッタ電極47を介してGND端子19に接続されている。ベースは開放されており、ベース電極は存在しない。
【0037】
左方p+ベース領域29は、第1保護素子と同様、第1pnp寄生トランジスタ40を介してGND端子19に結線されている。第2npnトランジスタ60と第2pnpトランジスタ62とで第2保護素子が形成される。
【0038】
尚、n+層28と、n+エミッタ領域37及び46と、n+コレクタ領域33とは不純物濃度は同じである。図4でこれらのハッチングを変えたのは説明の都合上である。
【0039】
図3及び図4に示すように、保護回路25は中間n+エミッタ領域46及びエミッタ電極47に対して左右対称に形成されており、右半分には第3npnトランジスタ64及び第4npnトランジスタ66から成る第3保護素子、第4pnpトランジスタ(不図示)及び第4pnpトランジスタ67から成る第4保護素子、右方n+コレクタ領域35上のコレクタ電極36、右方n+エミッタ領域68及びエミッタ電極69等が配置されている。その結果、配線抵抗51の抵抗値と配線抵抗52の抵抗値との合計は、4つの保護素子においてすべて等しくなっている。
(作用)
先ず、通常の作動時は、図2において、入力端子18に使用電圧(第1、第2、第3及び第4npnトランジスタ30,60,64及び66のコレクタ-ベース間がブレークダウンしない電圧)が加わり、コレクタ−ベース間にリーク電流が流れる。しかし、第1、第2、第3及び第4寄生pnpトランジスタ40、62及び67があるためベース電圧が持ち上がらず、第1から第4npnトランジスタ30等の誤作動が防止される。
【0040】
次に、入力端子18から正の静電気が入力された場合について説明する。第1から第4npnトランジスタ30,60,64及び66のブレークダウン電圧以上の比較的小さい正の静電気が入力されると、コレクタ−ベース間がブレークする。ベースから第1から第4寄生pnpトランジスタ40、62及び67等のエミッタに電流が流れ、第1寄生pnpトランジスタ40等がオンする。電流の大きさは電圧が高いほど高い(図5中A参照)。
【0041】
すると、第1から第4寄生pnpトランジスタ40、62及び67等が第1から第4npnトランジスタ30、60、64及び66のコレクタ−ベース間のサージ電流を引き込み、エピGND電極41及びエピ端子42を通して放電する。n+領域37及び46と、n-層26との不純物濃度の差により、第1寄生pnpトランジスタ40等のエミッタ-ベース間のVfが、第1npnトランジスタ30等のベース-エミッタ間のVfよりも小さいからである。
【0042】
サージ電流が大きいときは、第1から第4npnトランジスタ30、60、64及び66がオンする。第1npnトランジスタ30のベース電圧が第1pnpトランジスタ40の動作抵抗により持ち上げられるからである。第2から第4npnトランジスタ60,64及び66についても同様である。これにより、電圧が上昇しないで大きな電流を吸収することができる(図5中B参照)。その結果、サージ電流がGND端子19及びエピGND端子42から放電される。
【0043】
尚、負の静電気が入流したときはGND端子19側がコレクタとなる。こうして、何れの場合も、静電気は保護回路25により吸収され、制御回路23が静電破壊から保護される。
(効果)
本実施例によれば、第1に、誤作動の心配がなく、しかも微細で静電耐量の高い保護回路25を内蔵した制御IC22が実現できた。これは、第1、第2、第3及び第4npnトランジスタ30、60、64及び66のベースを開放し、この開放したベースを第1から第4pnpトランジスタ40及び62等を介してGND端子19に結線したことによる。
【0044】
これにより、制御IC22の表面にゲート電極及びそのための配線を設けることが不要となるのみならず、制御ICの同じ表面積で考えた場合、エミッタとコレクタとの対向長さ(図3で上下方向寸法)が長くなる。
【0045】
第2に、上記制御IC22を備え小型のイグナイタが実現できた。これは、第1の効果に関連して、制御IC装置22を、従来例の基板を介することなく、直接第2半導体基板12上に搭載したことによる。
【0046】
第3に、たとえイグナイタのGND端子19と入力端子18とが逆に接続されて保護回路25に逆電圧が印加されても、第1npnトランジスタ30等に大電流が流れることがない。これは、第1から第4npnトランジスタ30、60、64及び66のベースをGND端子19に接続しないためである。よって、第1npnトランジスタ30等に保護抵抗を追加することなく、保護回路25の破壊を防止することができる。
【0047】
第4に、制御IC22の第1から第4の保護素子の何れかのみにスナップバック(ブレークダウン)が発生しても、サージ電流がその保護素子に集中することが回避される。これは、イグナイタの入力端子18と制御回路23との間に並列に配置した4つの保護素子の配線抵抗を等しくしたからである。スナップバックが発生した保護素子にサージ電流が他の保護素子に分散され、特定の保護素子への集中が回避される。
<第1実施例の変形例>
この変形例では、図6に示すように入力端子18とGND端子19との間に1つのnpnトランジスタ72及び1つの寄生pnpトランジスタ74が配置されている。そのためには、前記図4において、n-層26内にp+ベース領域29を形成し、その両側にn+コレクタ領域33及びn+エミッタ領域37をオーバラップさせて形成すれば良い。この変形例によれば、上記特定の保護素子へのサージ電流の集中の回避を除き、第1実施例と同じ効果が享受できる。
<第2実施例>
図7及び図8に左半分を示す(右半分はこれと対称)第2実施例では、第1及び第2npnトランジスタ90及び93のエミッタを形成する左方n+エミッタ領域91及び中間n+エミッタ領域94の拡散深さを深くし、埋込みn+層28と接触させている。この実施例によれば、第1pnpトランジスタ95の動作抵抗が小さくなり、サージ電流がエピGND端子42から放電され易くなる。
<第3実施例>
図9及び図10に左半分を示す(右半分はこれと対称)第3実施例では、第1実施例のエピGND電極41を廃止している。その代わりに、p+アイソレーション領域44に、これよりも不純物濃度の濃いp+領域102を形成し、これにGND電極103を設けている。また、GND電極103に接触する延長部19eをGND端子19に設けている。そして、pnpトランジスタ100のコレクタをp+領域102及びGND電極103を介してGND端子19に接続している。
【0048】
この実施例によれば、p+領域44がGNDになり、リーク電流はnpnトランジスタ30により近い位置に形成されたpnpトランジスタ100により吸収される。また、npnトランジスタ30の誤動作の危険性が減少する。
<第4実施例>
図11,図12及び図13に示す第4実施例では、広く長い1つのp+ベース領域111内に2つのn+コレクタ領域112及び113と、3つのn+エミッタ領域115,116及び117とが互いに離れて形成されている。n-層26の右方部26cにリーク電流の逃げ場としてn+領域121を形成し、これにGND電極122が形成している。
【0049】
第1、第2,第3及び第4npnトランジスタ123,124,125及び126のベースはオープンとなっている。右方部26c、p+ベース領域129、n+領域122及びp+アイソレーション領域44で1つのpnpトランジスタ128が形成されている。また、GND端子19はGND電極122に接触する延長部19fを持っている。
【0050】
この実施例によれば、p+ベース領域129とn+コレクタ領域112及び113とのオーバラップ、及びp+ベース領域129とn+エミッタ領域115,116及び117とのオーバラップがないので、npnトランジスタの作動がより安定する。
<第4実施例の変形例>
図14及び15に示す第4実施例の変形例では、上記n+領域121を形成する代わりに、左方n+エミッタ領域131及び右方n+エミッタ領域133の長さ(図14で上下方向の寸法)をp+ベース領域129の幅(図14で上下方向の寸法)よりも長くしている。その結果、左方n+エミッタ領域131の両端及び右方n+エミッタ領域133の両端がp+ベース領域129から突出している。
【0051】
そして、右方部26c、p+ベース領域129、n+領域133及びp+アイソレーション領域44で1つのpnpトランジスタ135が形成されている。この実施例によれば、第4実施例と同様の効果を得ることができる。
<第5実施例>
図16、図17及び図18に左半分を示す(右半分は左半分と対称)第5実施例では、第1実施例の寄生pnpトランジスタ40の代わりに、ダイオード140及び145を配置している。左方p+ベース領域29と左方n+エミッタ領域37に配線されるn-層26の左方部26aとの間に第1ダイオード140が形成され、p+ベース領域29側がアノードで、左方n+エミッタ領域37側がカソードになっている。また、左方p+ベース領域29と中間n+エミッタ領域46との間に第2ダイオード145(図18参照)が形成され、左方p+ベース領域29側がアノードで、中間n+エミッタ領域46側がカソードになっている。
【0052】
ダイオード140のVf特性は、pnpトランジスタ40のVbe特性よりも低く、npnトランジスタ30のブレークダウンを利用して作動し、サージ電流を吸収する。
<第6実施例>
図19に示す第6実施例では、入力端子18とGND端子19との間に並列に配置された4つの保護素子群(2つの保護素子群150及び160のみ図示)のそれぞれが、制御回路23に対して直列に接続された3つの保護素子から成る。例えば、左方の保護素子群150はnpnトランジスタ151及びpnpトランジスタ152を含む第1保護素子153と、npnトランジスタ154及びpnpトランジスタ155を含む第2保護素子156と、npnトランジスタ157及びpnpトランジスタ158を含む第3保護素子159とを含む。
【0053】
第1、第2及び第3pnpトランジスタ151、154及び157のコレクタはGNDに結線されている。この実施例によれば、入力端子18の使用電圧が各保護素子151,154及び157のブレークダウンよりも高い場合でも、サージ電流を確実に吸収することができる。
<第7実施例>
図20(a)(b)及び(c)に示す第7実施例では、上記第1実施例に比べて、左方n+エミッタ領域171、中間n+エミッタ領域172及び右方n+エミッタ領域173の拡散深さが深く、埋込みn+層28に接触している。左半分では、n-層26、左方p+ベース層29、埋込みn+層28及び左方n+エミッタ層171で第1npnトランジスタ175が形成されている。そのコレクタは入力端子18に、エミッタはGND端子19に接続され、ベースは開放されている。
【0054】
n-層26、左方p+ベース層29、埋込みn+層28及び中間n+エミッタ層172で第2npnトランジスタ177が形成されている。そのコレクタは入力端子18にエミッタはGND端子19に接続され、ベースは開放されている。右半分は左半分と対称に形成されている。
【0055】
図20(a)(b)から明らかなように、左方n+エミッタ領域171と左方コレクタn+領域35との間の第1ベース部分、左方コレクタn+領域33と中間n+エミッタ領域172との間の第2ベース部分、中間n+エミッタ領域172と右方コレクタn+領域35との間の第3ベース部分、及び右方コレクタn+領域35と右方n+エミッタ領域173との間の第4ベース部分の長さは全て等しい。また、図20(c)から明らかなように、入力端子18とGND端子19との間に4つの保護素子(2つのみ図示)が並列に配置されている。この事情は次述する変形例及び第8実施例でも同じである。
【0056】
第1、第2、第3及び第4npnトランジスタ175、177、178及び179はベース電極を持たず、専らツェナダイオードとして作用し、サージ電流を吸収する。
<第8実施例>
図21(a)(b)(c)に示す第8実施では、上記第7実施例の中間n+エミッタ領域172を廃止し、その代わりにベース電極186を設けている。1つのp+ベース領域181の両端に左方n+コレクタ領域182及び右方n+コレクタ領域184が形成されている。p+ベース領域181の中間にベース電極186が形成されている。
【0057】
右半分では、n-層26には、一部がp+ベース領域181とオーバラップし埋込みn+層28に接触した左方n+エミッタ領域188及び右方n+エミッタ領域189が形成されている。n-層26、p+ベース領域181、右方n+コレクタ領域184及び右方n+エミッタ領域189でnpnトランジスタ180が形成されている。ベース電極186左方n+コレクタ領域182及び右方n+コレクタ領域184との間の部分がツェナダイオード185を形成している。左半分は右半分と対称である。
【0058】
この実施例では、サージ電流はnpnトランジスタ180及びツェナダイオード185により吸収される。
<参考例>
図22(a)(b)(c)に示す参考例では、n−層26に左方p+ベース領域201及び右方p+ベース領域206が離れて形成され、左方p+ベース領域201に左方n+コレクタ領域202が形成され、右方p+ベース領域206に右方n+コレクタ領域207が形成されている。n−層26の左方部26aに左方n+エミッタ領域203が形成され、中間部26bに中間n+エミッタ領域205が形成され、右方部26cに左方n+エミッタ領域208が形成されている。その結果、左方p+ベース領域201と左方n+エミッタ領域203及び中間n+エミッタ領域205との間にn−層26の左方延長部26d及び26eが入り込み、 右方p+ベース領域206と右方n+エミッタ領域208及び中間n+エミッタ領域205との間にn−層の右方延長部26f及び26g が入り込んでいる。
【0059】
左半分では、左方p+ベース領域201、左方n+コレクタ領域202、左方延長部26d及び左方n+エミッタ領域203で第1npnトランジスタ210が形成され、左方p+ベース領域201、左方n+コレクタ領域202、左方延長部26e及び中間n+エミッタ領域205で第2npnトランジスタ212が形成されている。コレクタは入力端子18に接続され、エミッタはGND端子19に接続され、ベースは開放されている。右半分は左半分と対称である。
【0060】
この実施例によれば、延長部26d及び26eの存在によりnpnトランジスタ210のhfeが小さくなり、その結果サージ電流による誤動作の影響が小さくできる。
【0061】
【発明の効果】
以上述べてきたように、第1発明及び第2発明の制御ICによれば、入力端子や半導体素子から流入する静電気を半導体基板上に制御回路とともに搭載された保護回路が吸収し、制御回路を静電破壊から保護する。保護回路の保護素子はゲートが開放されているので、ゲート電極及びゲート配線が不要となる。その結果、コレクタとエミッタとの対向面積が増大し、保護回路ひいては制御ICの誤作動が防止される。
【図面の簡単な説明】
【図1】(a)は本発明の第1実施例のイグナイタを示す平面図、(b)はその断面図である。
【図2】イグナイタの保護回路を示す説明図(等価回路)である。
【図3】保護回路の保護素子を示す平面図である。
【図4】同じく断面図である。
【図5】保護素子の作動説明図である。
【図6】第1実施例の変形例を示す説明図(等価回路)である。
【図7】保護素子の第2実施例を示す平面図(但し左半分、右半分は省略)である。
【図8】同じく断面図である。
【図9】保護素子の第2実施例を示す平面図(但し左半分、右半分は省略)である。
【図10】同じく断面図である。
【図11】保護素子の第3実施例を示す平面図である。
【図12】同じく断面図である。
【図13】同じく等価回路図である。
【図14】保護素子の第4実施例を示す平面図である。
【図15】同じく断面図である。
【図16】保護素子の第5実施例を示す平面図である。
【図17】同じく断面図である。
【図18】同じく等価回路図である。
【図19】保護回路の第6実施例を示す等価回路図である
【図20】(a)は保護素子の第7実施例を示す平面図、(b)は同じく断面図、(c)は同じく等価回路図である。
【図21】(a)は保護素子の第8実施例を示す平面図、(b)は同じく断面図、(c)は同じく等価回路図である。
【図22】(a)は保護素子の参考例を示す平面図、(b)は同じく断面図、(c)は同じく等価回路図である。
【図23】(a)は第1従来例のイグナイタを示す平面図、(b)はその断面図である。
【図24】(a)は第2従来例の等価回路図、(b)は損断面図である。
【符号の説明】
10:樹脂モールド 10、11:フレーム
14:半導体素子 18:入力端子
19:GND端子 22:制御IC
23:制御回路 25:保護回路
26:n−層 29,31:p+ベース領域
33,35:n+コレクタ領域
30、60,64,66:npnトランジスタ
37,46,68:n+エミッタ領域
40、62、66:pnpトランジスタ
Claims (6)
- 半導体基板と、
該半導体基板上に形成された制御回路と、
該半導体基板上に形成され該制御回路を静電破壊から保護する保護回路と、から成り、
前記保護回路は、p−層上に積層されたn−層、該n−層に形成されたp+ベース領域、該p+ベース領域に形成されたn+コレクタ領域、及び前記n−層に形成され前記p+ベース領域とオーバラップしたn+エミッタ領域で形成されたnpnトランジスタを含み、該npnトランジスタのコレクタが入力端子に接続され、エミッタがGND端子に接続され、ベースが開放され、開放された前記ベースと前記GND端子との間に配置された寄生pnpトランジスタを含み、該寄生pnpトランジスタのエミッタ−ベース間のVfは前記npnトランジスタのベース−エミッタ間のVfよりも小さいことを特徴とする制御IC。 - 前記保護回路は更に、前記p + ベース領域とn + エミッタ領域に配線された前記n − 層との間に寄生ダイオードを含み、該寄生ダイオードのVfは前記npnトランジスタのベース−エミッタ間のVfよりも小さい請求項1に記載の制御IC。
- 前記保護回路は前記npnトランジスタから成り並列接続された複数の保護素子を含む請求項1に記載の制御IC。
- 半導体基板と、
該半導体基板上に形成された制御回路と、
該半導体基板上に形成され該制御回路を静電破壊から保護する保護回路と、から成り、
前記保護回路は、p − 層上に積層されたn − 層、該n − 層に形成されたp + ベース領域及びn + 領域、該p + ベース領域に形成されたn + コレクタ領域、及びn + エミッタ領域で形成されたnpnトランジスタを含み、該npnトランジスタのコレクタが前記入力端子に接続され、エミッタがGND端子に接続され、ベースは開放され、開放された前記ベースと前記GND端子との間に配置された寄生pnpトランジスタを含み、該寄生pnpトランジスタのエミッタ−ベース間のVfは、前記npnトランジスタのベース−エミッタ間のVfよりも小さいことを特徴とする制御IC。 - 前記保護回路は更に、前記p + ベース領域と前記n + エミッタ領域との間に配置された寄生ダイオードを含み、該寄生ダイオードのVfは前記npnトランジスタのベース−エミッタ間のVfよりも小さい請求項4に記載の制御IC。
- 前記保護回路は前記npnトランジスタから成り並列接続された複数の保護素子を含む請求項4に記載の制御IC。
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