JP4350070B2

JP4350070B2 - A / D converter

Info

Publication number: JP4350070B2
Application number: JP2005192344A
Authority: JP
Inventors: 浩司坂田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2005-06-30
Filing date: 2005-06-30
Publication date: 2009-10-21
Anticipated expiration: 2025-06-30
Also published as: JP2007013641A

Description

本発明は、Ａ／Ｄ変換装置に関するものである。 The present invention relates to an A / D conversion device.

情報通信機器における信号処理のディジタル化、高速化、機器の軽量・小型化に伴い、それに搭載されるＡ／Ｄ変換装置も高速化・高性能化が求められる。現在、高ビットレート化が進む無線機器などにおいて、高速サンプリング動作が可能なＡ／Ｄ変換装置が提案されている（例えば、特許文献１）。 Along with the digitization and speeding up of signal processing in information communication equipment and the lightening and downsizing of equipment, A / D conversion devices mounted thereon are also required to be fast and high performance. At present, an A / D conversion apparatus capable of performing a high-speed sampling operation in a wireless device or the like whose bit rate is increasing has been proposed (for example, Patent Document 1).

このＡ／Ｄ変換装置は、複数の参照電圧を出力する参照電圧発生回路と、いずれかの参照電圧とアナログ入力信号とを比較する複数のコンパレータと、コンパレータの結果からディジタル信号を出力するエンコーダとを備えたものである。
特開２００３−１０１４１１号公報 The A / D converter includes a reference voltage generation circuit that outputs a plurality of reference voltages, a plurality of comparators that compare any of the reference voltages with an analog input signal, and an encoder that outputs a digital signal from the result of the comparators It is equipped with.
JP 2003-101411 A

特許文献１に記載されたＡ／Ｄ変換装置は、数多くのコンパレータを必要とし、それぞれのコンパレータにクロックを供給することになるため、その内部のクロックツリーが大きくなる。このようなＡ／Ｄ変換装置を高速に動作させるためには、これらのクロックスキューをできるだけ合わせておくことが求められるが、製造上ゆらぎや、温度の変化・電源電圧の低下などによる動作環境の変化によって、実動作の段階で設計どおりにクロックスキューが合わない。そして、Ａ／Ｄ変換装置内部のクロックスキューがそろっていない状況では、Ａ／Ｄ変換装置内部でのデータの伝播時間が不十分となり、出力信号のＳＮ比が劣化してしまう、という問題があった。 The A / D conversion device described in Patent Document 1 requires a large number of comparators and supplies clocks to the respective comparators, so that the internal clock tree becomes large. In order to operate such an A / D converter at high speed, it is required to match these clock skews as much as possible. However, the operating environment due to manufacturing fluctuation, temperature change, power supply voltage drop, etc. Due to the change, the clock skew does not match as designed at the stage of actual operation. When the clock skews in the A / D converter are not aligned, there is a problem that the data propagation time in the A / D converter is insufficient and the SN ratio of the output signal is deteriorated. It was.

本発明はこうした状況に鑑みてなされたものであり、その目的は、ＳＮ比のよい高速サンプリング動作可能なＡ／Ｄ変換装置を提供することである。 The present invention has been made in view of such circumstances, and an object of the present invention is to provide an A / D conversion device capable of high-speed sampling operation with a good S / N ratio.

本発明のある態様は、Ａ／Ｄ変換装置に関する。この装置は、アナログ信号を少なくとも２つの機能ブロックを経てディジタル信号に変換するもので、それぞれの機能ブロックがパイプライン動作するように構成されたＡ／Ｄ変換装置であって、前記Ａ／Ｄ変換装置によって変換されたディジタル信号のＳＮ比に基づいて、各機能ブロックに供給するクロックのスキューを調整するクロック制御部を備える。 One embodiment of the present invention relates to an A / D conversion device. This apparatus converts an analog signal into a digital signal via at least two functional blocks, and each A / D converter is configured so that each functional block performs a pipeline operation. A clock control unit is provided for adjusting the skew of the clock supplied to each functional block based on the S / N ratio of the digital signal converted by the apparatus.

この態様によれば、Ａ／Ｄ変換後のディジタル信号からＳＮ比に基づいて、Ａ／Ｄ変換装置内部のクロックのスキューを調整する。これにより、Ａ／Ｄ変換装置を高速サンプリング動作させた場合に、Ａ／Ｄ変換装置内部の信号の伝播が正確に行えず、Ａ／Ｄ変換されたディジタル信号のＳＮ比が低下した場合であっても、ディジタル信号のＳＮ比が高くなるように、各クロックのスキューを調整することができ、Ａ／Ｄ変換されたディジタル信号のＳＮ比を高くすることができる。したがって、ＳＮ比のよい高速サンプリング動作可能なＡ／Ｄ変換装置を実現することが可能である。 According to this aspect, the skew of the clock inside the A / D converter is adjusted based on the S / N ratio from the digital signal after A / D conversion. As a result, when the A / D converter is operated at high speed, signal propagation inside the A / D converter cannot be performed accurately, and the S / N ratio of the A / D converted digital signal is reduced. However, the skew of each clock can be adjusted so that the SN ratio of the digital signal is increased, and the SN ratio of the A / D converted digital signal can be increased. Therefore, it is possible to realize an A / D conversion device capable of high-speed sampling operation with a good SN ratio.

この態様において、前記クロック制御部は、各機能ブロックに供給するクロック毎に、クロック信号の遅延時間を増減させることにより、前記スキューの調整を行ってもよい。パイプラインの各段に供給するクロック信号の遅延時間をそれぞれ増減させることにより、クロックスキューを細かく調整することが可能となる。 In this aspect, the clock control unit may adjust the skew by increasing or decreasing the delay time of the clock signal for each clock supplied to each functional block. The clock skew can be finely adjusted by increasing or decreasing the delay time of the clock signal supplied to each stage of the pipeline.

また、この態様において、前記ＳＮ比が所定のレベル以下である間は、前記スキューの調整を繰り返して行ってもよい。これにより、Ａ／Ｄ変換後のディジタル信号が所定のレベルに到達するまで、Ａ／Ｄ変換装置内部のクロックのスキューを調整することができるので、ＳＮ比のよい高速サンプリング動作可能なＡ／Ｄ変換装置を実現することが可能である。 In this aspect, the skew adjustment may be repeatedly performed while the SN ratio is equal to or lower than a predetermined level. As a result, the skew of the clock in the A / D converter can be adjusted until the digital signal after A / D conversion reaches a predetermined level. A conversion device can be realized.

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。 Note that any combination of the above-described constituent elements, and those in which the constituent elements and expressions of the present invention are mutually replaced between methods, apparatuses, systems, and the like are also effective as an aspect of the present invention.

本発明によれば、ＳＮ比のよい高速サンプリング動作可能なＡ／Ｄ変換装置を得ることができる。 According to the present invention, it is possible to obtain an A / D converter capable of high-speed sampling operation with a good SN ratio.

本発明の実施の形態は、シンボル単位で周波数ホッピングがなされる通信システムでの受信装置に使用されるＡ／Ｄ変換装置である。周波数ホッピングされるシンボルには、ＯＦＤＭ（ＯｒｔｈｏｇｏｎａｌＦｒｅｑｕｅｎｃｙＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅｘｉｎｇ）変調方式が適用され、この通信システムは、ＭＢ−ＯＦＤＭ（ＭｕｌｔｉｂａｎｄＯＦＤＭ）変調方式を適用したＵＷＢ（ＵｌｔｒａＷｉｄｅＢａｎｄ）を対象とする。 The embodiment of the present invention is an A / D conversion device used for a reception device in a communication system in which frequency hopping is performed in symbol units. An OFDM (Orthogonal Frequency Division Multiplexing) modulation scheme is applied to a frequency hopped symbol, and this communication system targets an UWB (Ultra Wide Band) to which an MB-OFDM (Multiband OFDM) modulation scheme is applied.

図１は、本発明の実施の形態に係る受信装置１００の構成を示す。受信装置１００は、アンテナ１０、無線部１２、Ａ／Ｄ変換装置１４、ベースバンド処理部１６、制御部１８を含む。 FIG. 1 shows a configuration of receiving apparatus 100 according to an embodiment of the present invention. The receiving device 100 includes an antenna 10, a radio unit 12, an A / D conversion device 14, a baseband processing unit 16, and a control unit 18.

アンテナ１０は、無線区間を介して、図示しない送信装置から信号を受信する。受信する信号には、ＯＦＤＭ変調方式とＦＨ（ＦｒｅｑｕｅｎｃｙＨｏｐｐｉｎｇ）方式が適用されている。それぞれのサブキャリアは、ＱＰＳＫ（ＱｕａｄｒａｔｕｒｅＰｈａｓｅＳｈｉｆｔＫｅｙｉｎｇ）によって位相変調されている。さらに、ＯＦＤＭ変調方式におけるひとつの単位であるＯＦＤＭシンボルは、所定のホッピングパターンによって周波数ホッピングされている。ここで、ＯＦＤＭシンボルについては、後述する。なお、受信する信号は、所定の無線周波数を有している。 The antenna 10 receives a signal from a transmission device (not shown) via a wireless section. An OFDM modulation scheme and an FH (Frequency Hopping) scheme are applied to received signals. Each subcarrier is phase-modulated by QPSK (Quadrature Phase Shift Keying). Further, an OFDM symbol which is one unit in the OFDM modulation scheme is frequency hopped by a predetermined hopping pattern. Here, the OFDM symbol will be described later. The received signal has a predetermined radio frequency.

無線部１２は、アンテナ１０において受信した無線周波数の信号をベースバンド信号に周波数変換する。無線部１２には、所定のホッピングパターンによって周波数ホッピングを実行するために符号発生器が備えられており、符号発生器から発生される擬似ランダム符号信号が、受信した無線周波数の信号でのホッピングパターンに同期している。符号発生器は、所定の方法によって、受信した無線周波数の信号でのホッピングパターンとの同期を実行する。なお、ベースバンド信号は、同相成分と直交成分を含んでいるので、一般的にふたつの信号線によって示されるべきであるが、ここでは、説明の明瞭化のためにひとつの信号線によって示すものとする。以下も同様である。 The radio unit 12 converts the radio frequency signal received by the antenna 10 into a baseband signal. The radio unit 12 includes a code generator for performing frequency hopping according to a predetermined hopping pattern, and a pseudo-random code signal generated from the code generator is a hopping pattern in a received radio frequency signal. Synchronized with. The code generator performs synchronization with the hopping pattern on the received radio frequency signal by a predetermined method. Since the baseband signal includes in-phase components and quadrature components, it should generally be indicated by two signal lines. Here, for the sake of clarity, the signal is indicated by one signal line. And The same applies to the following.

Ａ／Ｄ変換装置１４は、無線部１２から入力されたアナログ信号であるベースバンド信号をディジタル信号に変換する。このＡ／Ｄ変換装置１４が本発明に特徴的な構成を有している。すなわち、Ａ／Ｄ変換装置１４において、ディジタル信号に変換後の信号を用いてＳＮ比を評価し、所定のＳＮ比が得られるまで、Ａ／Ｄ変換装置１４内部のクロックツリーのスキューを調整する。このＡ／Ｄ変換装置１４の構成及び動作については、後述する。 The A / D converter 14 converts a baseband signal that is an analog signal input from the wireless unit 12 into a digital signal. The A / D converter 14 has a configuration characteristic of the present invention. That is, the A / D converter 14 evaluates the SN ratio using the signal converted into the digital signal, and adjusts the skew of the clock tree in the A / D converter 14 until a predetermined SN ratio is obtained. . The configuration and operation of the A / D converter 14 will be described later.

ベースバンド処理部１６は、Ａ／Ｄ変換装置１４でディジタル信号に変換されたベースバンド信号を復調する。制御部１８は、受信装置１００が所定の処理を実行できるように、受信装置１００全体を制御する。 The baseband processing unit 16 demodulates the baseband signal converted into a digital signal by the A / D conversion device 14. The control unit 18 controls the entire receiving apparatus 100 so that the receiving apparatus 100 can execute a predetermined process.

図２は、受信装置１００において受信される信号のシンボルの構成を示す。図２（ａ）は、送信装置において、ＩＦＦＴ（ＩｎｖｅｒｓｅＦａｓｔＦｏｕｒｉｅｒＴｒａｎｓｆｏｒｍ）がなされた信号（以下、「ＩＦＦＴ信号」という）を示す。送信装置において、周波数領域の信号は、ＩＦＦＴされて時間領域の信号に変換される。ここで、送信装置のＩＦＦＴおよび受信装置のＦＦＴは、ともに１２８のデータをひとつの単位にして、すなわちＦＦＴウインドウとして実行される（以下、１２８のデータのうちのひとつに対応したタイミングを「ＦＦＴポイント」という）。図２（ａ）は、１２８ＦＦＴポイントのデータを前から順に「Ｄ１」、「Ｄ２」、「Ｄ３」、「Ｄ４」として示す。 FIG. 2 shows a symbol configuration of a signal received by receiving apparatus 100. FIG. 2A shows a signal (hereinafter referred to as “IFFT signal”) on which IFFT (Inverse Fast Fourier Transform) is performed in the transmission apparatus. In the transmission apparatus, the frequency domain signal is IFFT and converted into a time domain signal. Here, the IFFT of the transmission device and the FFT of the reception device are both executed as a unit, that is, as an FFT window (hereinafter, the timing corresponding to one of the 128 data is referred to as “FFT point”). "). FIG. 2A shows the data of 128 FFT points as “D1”, “D2”, “D3”, and “D4” in order from the front.

図２（ｂ）は、図２（ａ）に示したＩＦＦＴ信号にガードインターバル（ＧＩ）をそれぞれ付加した信号を示す。図示のごとく、１２８ＦＦＴポイントのデータである「Ｄ１」、「Ｄ２」、「Ｄ３」、「Ｄ４」のそれぞれの後方に、「ＧＩ」が付加されている。ここで、「ＧＩ」は、何も信号を送信しない部分、すなわち無送信区間に対応するものとする。さらに、１２８ＦＦＴポイントのデータと「ＧＩ」の組み合わせを前述の「ＯＦＤＭシンボル」という。例えば、「Ｄ１」と「ＧＩ」がひとつのＯＦＤＭシンボルに相当する。「Ｄ２」、「Ｄ３」、「Ｄ４」についても同様である。 FIG. 2B shows a signal obtained by adding a guard interval (GI) to the IFFT signal shown in FIG. As shown in the drawing, “GI” is added to the back of each of “D1”, “D2”, “D3”, and “D4”, which is data of 128 FFT points. Here, “GI” corresponds to a portion where no signal is transmitted, that is, a non-transmission section. Further, a combination of 128 FFT point data and “GI” is referred to as the “OFDM symbol” described above. For example, “D1” and “GI” correspond to one OFDM symbol. The same applies to “D2”, “D3”, and “D4”.

図３は、受信装置１００において受信される信号の波形を示す。図３（ａ）は、図２（ｂ）に対応した信号の波形を示す。図示のごとく、ＯＦＤＭシンボルは、ＩＦＦＴ信号に対応した有送信の区間と、ＧＩに対応した無送信の区間の繰り返しによって形成される。図３（ｂ）は、無線伝送路を介して、図２（ａ）の信号をアンテナ１０によって受信する際の信号の波形を示す。無線伝送路において遅延波が生じるので、アンテナ１０は、ＧＩの区間においても所定の信号を受信する。しかしながら、ＧＩの区間の信号強度は、ＩＦＦＴ信号の区間よりも小さい。本発明の実施の形態では、このＩＦＦＴ信号の区間とＧＩの区間から、ＳＮ比を導出する。 FIG. 3 shows a waveform of a signal received by the receiving apparatus 100. FIG. 3A shows a waveform of a signal corresponding to FIG. As shown in the figure, the OFDM symbol is formed by repeating a transmission / reception period corresponding to the IFFT signal and a non-transmission period corresponding to the GI. FIG. 3B shows a waveform of a signal when the signal of FIG. 2A is received by the antenna 10 through the wireless transmission path. Since a delayed wave is generated in the wireless transmission path, the antenna 10 receives a predetermined signal even in the GI section. However, the signal strength in the GI section is smaller than that in the IFFT signal section. In the embodiment of the present invention, the SN ratio is derived from this IFFT signal section and GI section.

図４は、Ａ／Ｄ変換装置１４の構成を示したブロック図である。Ａ／Ｄ変換装置１４は並列型のＡ／Ｄ変換装置で、Ａ／Ｄ変換部２０、ラッチ・ドライバ２２、ＳＮ比判定部２４、クロック制御部２６を含む。このＡ／Ｄ変換装置１４は、Ａ／Ｄ変換部２０を１つの機能ブロックとし、ラッチ・ドライバ２０を１つの機能ブロックとして、これら２つの機能ブロックがパイプライン動作するように構成されている。 FIG. 4 is a block diagram showing the configuration of the A / D conversion device 14. The A / D converter 14 is a parallel A / D converter, and includes an A / D converter 20, a latch driver 22, an SN ratio determination unit 24, and a clock controller 26. The A / D converter 14 is configured so that the A / D converter 20 is one functional block and the latch driver 20 is one functional block, and these two functional blocks perform a pipeline operation.

Ａ／Ｄ変換部２０は、アナログ信号（無線部１２が出力したベースバンド信号）２００をｎビットのディジタル信号２０２に変換する。このＡ／Ｄ変換部２０は、２^ｎ個の参照電圧を出力する参照電圧発生回路と、２^ｎ個のコンパレータと、エンコーダとを備える。そして、各コンパレータにて、アナログ信号２００と参照電圧発生回路で生成した各参照電圧とを比較し、エンコーダによって各コンパレータの出力を符号化してｎビットのディジタル信号２０２を出力する。また、Ａ／Ｄ変換部２０は、クロック制御部２６でクロックスキューが調整されたクロックＣＫ１に同期して動作する。 The A / D converter 20 converts an analog signal (baseband signal output from the wireless unit 12) 200 into an n-bit digital signal 202. The A / D converter 20 includes a reference voltage generation circuit that outputs 2 ⁿ reference voltages, 2 ⁿ comparators, and an encoder. Each comparator compares the analog signal 200 with each reference voltage generated by the reference voltage generation circuit, encodes the output of each comparator by an encoder, and outputs an n-bit digital signal 202. The A / D converter 20 operates in synchronization with the clock CK1 whose clock skew is adjusted by the clock controller 26.

ラッチ・ドライバ２２は、Ａ／Ｄ変換部２０によって出力されたｎビットのディジタル信号２０２をラッチするとともに、ラッチしたディジタル信号２０４を後段のベースバンド処理部１６へ出力する。また、ラッチ・ドライバ２２が出力するディジタル信号２０４は、ＳＮ比判定部２４にも入力される。このラッチ・ドライバ２２は、クロック制御部２６でクロックスキューが調整されたクロックＣＫ２に同期して動作する。 The latch driver 22 latches the n-bit digital signal 202 output from the A / D conversion unit 20 and outputs the latched digital signal 204 to the baseband processing unit 16 at the subsequent stage. The digital signal 204 output from the latch driver 22 is also input to the SN ratio determination unit 24. The latch driver 22 operates in synchronization with the clock CK <b> 2 whose clock skew is adjusted by the clock control unit 26.

ＳＮ比判定部２４は、ラッチ・ドライバ２２から出力されたディジタル信号２０４のＳＮ比を判定する。前述の通り、ディジタル信号２０４には、ＩＦＦＴ信号に対応した有送信の区間と、ＧＩに対応した無送信の区間が存在する。ＳＮ比の判定は、このＩＦＦＴ信号とＧＩに対応した区間の信号からディジタル信号２０４のＳＮ比を算出し、算出したＳＮ比が所定のＳＮ比よりも大きいか否かを判定する。算出したＳＮ比が所定のＳＮ比以下の場合、ＳＮ比判定部２４はクロック制御回路２６にパルス２０６を出力する。所定のＳＮ比の値は、予めＳＮ比判定部２４に記憶された値であってもよい。また、制御部１８によって設定された値であってもよい。 The SN ratio determination unit 24 determines the SN ratio of the digital signal 204 output from the latch driver 22. As described above, the digital signal 204 has a transmission / reception interval corresponding to the IFFT signal and a non-transmission interval corresponding to the GI. The SN ratio is determined by calculating the SN ratio of the digital signal 204 from the IFFT signal and the signal in the section corresponding to the GI, and determining whether the calculated SN ratio is larger than a predetermined SN ratio. When the calculated SN ratio is equal to or lower than the predetermined SN ratio, the SN ratio determination unit 24 outputs a pulse 206 to the clock control circuit 26. The value of the predetermined SN ratio may be a value stored in the SN ratio determination unit 24 in advance. Further, it may be a value set by the control unit 18.

ここで、ディジタル信号２０４のＳＮ比の算出方法を説明する。まず、ひとつのＯＦＤＭシンボルにおけるＩＦＦＴ信号の区間の電力を積算する。ここでは、ベースバンド処理部１６が動作するサンプリング間隔によって、入力されるＩＦＦＴ信号の区間の電力を積算する。また、ひとつのＯＦＤＭシンボルにおけるＧＩの区間の電力を積算する。ここでは、ベースバンド処理部１６が動作するサンプリング間隔によって、入力されるＧＩの区間の電力を積算する。なお、ＯＦＤＭシンボルにおけるＩＦＦＴ信号の区間とＧＩの区間の分離は、ベースバンド処理部１６から入力されるＩＦＦＴ信号の区間とＧＩの区間との境界に関する情報にもとづいてなされる。 Here, a method for calculating the SN ratio of the digital signal 204 will be described. First, the power in the section of the IFFT signal in one OFDM symbol is integrated. Here, the power in the interval of the input IFFT signal is integrated according to the sampling interval at which the baseband processing unit 16 operates. Also, the power in the GI section in one OFDM symbol is integrated. Here, the power of the input GI section is integrated according to the sampling interval at which the baseband processing unit 16 operates. The separation of the IFFT signal section and the GI section in the OFDM symbol is performed based on information about the boundary between the IFFT signal section and the GI section input from the baseband processing unit 16.

次に、ＩＦＦＴ信号の区間でのサンプル数に応じて、積算したＩＦＦＴ信号の区間の電力を平均する。また、ＧＩの区間でも同様の処理を実行する。すなわち、ＩＦＦＴ信号の区間とＧＩの区間は長さが異なるので、積算したＩＦＦＴ信号の区間の電力と、積算したＧＩの区間の電力とを直接処理の対象とすることは困難である。そのため、これらの間で処理を実行できるように、平均処理を実行する。 Next, the integrated power in the IFFT signal section is averaged according to the number of samples in the IFFT signal section. The same processing is also executed in the GI section. That is, since the IFFT signal section and the GI section have different lengths, it is difficult to directly process the integrated power of the IFFT signal section and the integrated power of the GI section. Therefore, an average process is executed so that the process can be executed between them.

そして、平均したＧＩの区間の電力によって、平均したＩＦＦＴ信号の区間の電力を除算して、ＳＮ比を算出する。厳密にいえば、ＧＩの区間では、遅延波も受信されるので、平均したＧＩの区間の電力は、完全な雑音レベルとは異なるが、平均したＩＦＦＴ信号の区間の電力よりも一般的に低いので、雑音レベルとみなすことができる。なお、平均したＧＩの区間の電力として、ＧＩの区間の中でも、後方の部分における電力を平均してもよい。これによって、遅延波の影響を小さくできる。 Then, the SN ratio is calculated by dividing the average power of the IFFT signal section by the average power of the GI section. Strictly speaking, since the delayed wave is also received in the GI section, the average power of the GI section is different from the complete noise level, but is generally lower than the power of the average IFFT signal section. Therefore, it can be regarded as a noise level. Note that, as the average power in the GI section, the power in the rear portion may be averaged in the GI section. Thereby, the influence of the delayed wave can be reduced.

クロック制御部２６は、ＳＮ比判定部２４からパルス２０６が入力されると、Ａ／Ｄ変換部２０及びラッチ・ドライバ２２に入力するクロックＣＫ１及びＣＫ２のクロックスキューを調整する。クロックスキューの調整は、クロックＣＫ１及びＣＫ２の遅延時間を増減させることによって行う。 When the pulse 206 is input from the SN ratio determination unit 24, the clock control unit 26 adjusts the clock skew of the clocks CK1 and CK2 input to the A / D conversion unit 20 and the latch driver 22. The clock skew is adjusted by increasing or decreasing the delay time of the clocks CK1 and CK2.

図５は、クロック制御部２６の構成を示した図である。このクロック制御部２６は、ビットカウンタ３０と２つの遅延制御部３２、３４を含む。 FIG. 5 is a diagram illustrating a configuration of the clock control unit 26. The clock control unit 26 includes a bit counter 30 and two delay control units 32 and 34.

ビットカウンタ３０は、（ｍ１＋ｍ２）ビットのカウンタで、ＳＮ比判定部２４から入力されたパルス２０６の数をカウントする。すなわち、パルス２０６が入力される毎に、ビットカウンタ３０は１ずつインクリメントされる。ビットカウンタ３０のうち、上位ｍ１ビットの信号Ｑ２は遅延制御部３２に入力され、下位ｍ２ビットの信号Ｑ２は遅延制御部３４に入力される。 The bit counter 30 is a counter of (m1 + m2) bits and counts the number of pulses 206 input from the SN ratio determination unit 24. That is, every time the pulse 206 is input, the bit counter 30 is incremented by one. In the bit counter 30, the upper m1 bit signal Q <b> 2 is input to the delay control unit 32, and the lower m2 bit signal Q <b> 2 is input to the delay control unit 34.

遅延制御部３２は、入力クロックＣＬＫを遅延させてＡ／Ｄ変換部２０のクロックＣＫ１を生成する。また、遅延制御部３４は、入力クロックＣＬＫを遅延させてラッチ・ドライバ２２のクロックＣＫ２を生成する。それぞれの遅延量は、ビットカウンタ３０の値によって決定される。すなわち、遅延制御部３２の遅延量は、ビットカウンタ３０の上位ｍ１ビットの信号Ｑ１の値に基づいて決まり、遅延制御部３４の遅延量は、ビットカウンタ３０の下位ｍ２ビットの信号Ｑ２の値に基づいて決まる。そして、ビットカウンタ３０をカウントアップすることで、信号Ｑ１、Ｑ２の値を変化させることにより、遅延制御部３２、３４の遅延量が増減するようになっている。このように、遅延制御部３２、３４は、ビットカウンタ３０の値に基づいて入力クロックＣＬＫをそれぞれ別個に遅延させることにより、Ａ／Ｄ変換部２０のクロックＣＫ１とラッチ・ドライバ２２のクロックＣＫ２のクロックスキューを調整する。 The delay control unit 32 generates the clock CK1 of the A / D conversion unit 20 by delaying the input clock CLK. Further, the delay control unit 34 delays the input clock CLK and generates the clock CK2 of the latch driver 22. Each delay amount is determined by the value of the bit counter 30. That is, the delay amount of the delay control unit 32 is determined based on the value of the upper m1 bit signal Q1 of the bit counter 30, and the delay amount of the delay control unit 34 is set to the value of the lower m2 bit signal Q2 of the bit counter 30. Determined based on. Then, by counting up the bit counter 30, the delay amounts of the delay control units 32 and 34 are increased or decreased by changing the values of the signals Q1 and Q2. As described above, the delay control units 32 and 34 individually delay the input clock CLK based on the value of the bit counter 30, so that the clock CK 1 of the A / D conversion unit 20 and the clock CK 2 of the latch driver 22 are delayed. Adjust the clock skew.

図６は、ビットカウンタ３０から入力される信号Ｑ１が３ビットである場合の遅延制御部３２の構成を示した図である。この遅延制御部３２は、７個の遅延セル４０〜４６が縦列接続され、初段の遅延セル４０に入力クロックＣＬＫが入力される。また、最終段の遅延セル４６の出力がＡ／Ｄ変換部２０のクロックＣＫ１として出力される。 FIG. 6 is a diagram illustrating a configuration of the delay control unit 32 when the signal Q1 input from the bit counter 30 is 3 bits. In the delay control unit 32, seven delay cells 40 to 46 are connected in cascade, and the input clock CLK is input to the first-stage delay cell 40. Further, the output of the delay cell 46 at the final stage is output as the clock CK1 of the A / D converter 20.

図７に各遅延セル４０〜４６の構成例を示す。図７（ａ）は、抵抗によって遅延セルを構成した例である。信号Ｑ１が「１」の場合は、抵抗が接続された側のスイッチがＯＮ、抵抗が接続されていない側のスイッチがＯＦＦとなり、入力信号ＩＮが遅延されて出力信号ＯＵＴとして出力される。また信号Ｑ１が「０」の場合は、抵抗が接続されていない側のスイッチがＯＮ、抵抗が接続された側のスイッチがＯＦＦとなり、入力信号ＩＮが遅延されずそのまま出力信号ＯＵＴとして出力される。図７（ｂ）に示した遅延セルは、図７（ａ）で示した抵抗を２つのインバータに置き換えた例である。動作は図７（ａ）と同様である。 FIG. 7 shows a configuration example of the delay cells 40 to 46. FIG. 7A shows an example in which a delay cell is configured by a resistor. When the signal Q1 is “1”, the switch to which the resistor is connected is turned on, the switch to which the resistor is not connected is turned off, and the input signal IN is delayed and output as the output signal OUT. When the signal Q1 is “0”, the switch to which the resistor is not connected is turned on, the switch to which the resistor is connected is turned off, and the input signal IN is output as it is without being delayed. . The delay cell shown in FIG. 7B is an example in which the resistor shown in FIG. 7A is replaced with two inverters. The operation is the same as in FIG.

図７（ｃ）は、２つのインバータと１つのキャパシタによって遅延セルを構成した例である。信号Ｑ１が「０」の場合、入力信号ＩＮは２つのインバータで遅延されて出力信号ＯＵＴとして出力される。一方、信号Ｑ１が「１」の場合、２つのインバータの中間点と接地点との間にキャパシタが挿入される構成となり、入力信号ＩＮはキャパシタによって大きく遅延されて出力信号ＯＵＴとして出力される。 FIG. 7C shows an example in which a delay cell is configured by two inverters and one capacitor. When the signal Q1 is “0”, the input signal IN is delayed by two inverters and output as the output signal OUT. On the other hand, when the signal Q1 is “1”, a capacitor is inserted between the intermediate point of the two inverters and the ground point, and the input signal IN is greatly delayed by the capacitor and output as the output signal OUT.

なお、図７（ａ）〜（ｃ）の遅延セルにおいて、信号Ｑ１の極性を逆にしてもよい。この場合、信号Ｑ１が「０」の場合に、入力信号ＩＮが大きく遅延されて出力信号ＯＵＴとして出力される。 In the delay cells of FIGS. 7A to 7C, the polarity of the signal Q1 may be reversed. In this case, when the signal Q1 is “0”, the input signal IN is greatly delayed and output as the output signal OUT.

図７（ａ）〜（ｃ）の構成を持つ遅延セル４０〜４６を備えた図６の遅延制御部３２において、３ビットの信号Ｑ１のうち、最下位ビットＱ１［０］は１個の遅延セル４６に、真ん中のビットＱ１［１］は２個の遅延セル４４、４５に、最上位ビットＱ１［２］は４個の遅延セル４０〜４３に接続される。そして、信号Ｑ１［０］が「１」の場合、遅延セル４６によって入力クロックＣＬＫが遅延セル１段分遅延されることになり、信号Ｑ１［１］が「１」の場合、遅延セル４４、４５によって入力クロックＣＬＫが遅延セル２段分遅延されることになる。また、信号Ｑ１［２］が「１」の場合は、遅延セル４０〜４３によって入力クロックＣＬＫが遅延セル４段分遅延される。結果として、３ビットの信号Ｑ１を「０」〜「７」と変化させることにより、入力クロックＣＬＫを遅延させずに、或いは遅延セル１段分〜７段分遅延させて、Ａ／Ｄ変換部２０へのクロックＣＫ１として出力される。 In the delay control unit 32 of FIG. 6 including the delay cells 40 to 46 having the configurations of FIGS. 7A to 7C, the least significant bit Q1 [0] of the 3-bit signal Q1 is one delay. In the cell 46, the middle bit Q1 [1] is connected to the two delay cells 44 and 45, and the most significant bit Q1 [2] is connected to the four delay cells 40-43. When the signal Q1 [0] is “1”, the input clock CLK is delayed by one delay cell by the delay cell 46. When the signal Q1 [1] is “1”, the delay cell 44, 45 delays the input clock CLK by two delay cells. When the signal Q1 [2] is “1”, the input clock CLK is delayed by four delay cells by the delay cells 40-43. As a result, by changing the 3-bit signal Q1 from “0” to “7”, the input clock CLK is not delayed or delayed by one to seven delay cells, and the A / D converter 20 is output as clock CK1.

なお、図６では信号Ｑ１が３ビットの場合の遅延制御部３２の例を示したが、信号Ｑ１がｍ１ビットの場合は、２^ｍ１個の遅延セルを縦列接続させて遅延制御部３２を構成すればよい。このとき、第ｋビットＱ１［ｋ］（０≦ｋ＜ｍ１）には２ｋ個の遅延セルを接続させればよい。これにより、ｍ１ビットの信号Ｑ１を変化させることにより、入力クロックＣＬＫを遅延させずに、或いは遅延セル１段分〜２^ｍ１段分遅延させて、Ａ／Ｄ変換部２０へのクロックＣＫ１として出力させることができる。 Although FIG. 6 shows an example of the delay control unit 32 when the signal Q1 is 3 bits, when the signal Q1 is m1 bits, the delay control unit 32 is configured by cascading 2 ^m1 delay cells. do it. At this time, 2k delay cells may be connected to the kth bit Q1 [k] (0 ≦ k <m1). Thus, by changing the m1 bit signal Q1, the input clock CLK is output as the clock CK1 to the A / D converter 20 without delaying or by delaying the delay cell by one stage to two ^m1 stages. Can be made.

また、遅延制御部３４も図６と同様の構成によって実現できる。すなわち、信号Ｑ２がｍ２ビットである場合、２^ｍ２個の遅延セルを縦列接続させて遅延制御部３４を構成する。このとき、第ｌビットＱ２［ｌ］（０≦ｌ＜ｍ２）には２ｌ個の遅延セルを接続させればよい。これにより、ｍ２ビットの信号Ｑ２を変化させることにより、入力クロックＣＬＫを遅延させずに、或いは遅延セル１段分〜２^ｍ２段分遅延させて、ラッチ・ドライバ２２へのクロックＣＫ２として出力させることができる。 The delay control unit 34 can also be realized by the same configuration as that in FIG. That is, when the signal Q2 is m2 bits, 2 ^m2 delay cells are connected in cascade to form the delay control unit 34. At this time, 2l delay cells may be connected to the l-th bit Q2 [l] (0 ≦ l <m2). Thus, by changing the m2 bit signal Q2, the input clock CLK is output as the clock CK2 to the latch driver 22 without delaying the input clock CLK or by delaying the delay cell by one stage to two ^m2 stages. Can do.

以上の構成による受信装置１００の動作について説明する。無線部１２は、ＯＦＤＭシンボル単位で周波数ホッピングされた信号に対して、その周波数を無線周波数からベースバンド周波数に変換し、受信信号２００として出力する。Ａ／Ｄ変換装置１４は、アナログ信号である受信信号２００をディジタル信号に変換する。このとき、Ａ／Ｄ変換装置１４内部のクロック制御部２６に備えられたビットカウンタ３０は任意の値に設定されており、Ａ／Ｄ変換部２０を駆動するクロックＣＫ１の入力クロックＣＬＫに対する遅延量と、ラッチ・ドライバ２２を駆動するクロックＣＫ２の入力クロックＣＬＫに対する遅延量は、ビットカウンタ３０の値に基づいて決定されている。 The operation of receiving apparatus 100 having the above configuration will be described. The radio unit 12 converts the frequency-hopped signal in units of OFDM symbols from a radio frequency to a baseband frequency and outputs the received signal 200. The A / D converter 14 converts the received signal 200, which is an analog signal, into a digital signal. At this time, the bit counter 30 provided in the clock control unit 26 in the A / D conversion device 14 is set to an arbitrary value, and the delay amount of the clock CK1 driving the A / D conversion unit 20 with respect to the input clock CLK. The delay amount of the clock CK2 for driving the latch driver 22 with respect to the input clock CLK is determined based on the value of the bit counter 30.

Ａ／Ｄ変換装置１４にて変換されたディジタル信号２０４は、ベースバンド処理部１６に入力され、ベースバンド信号が復調される。また、ディジタル信号２０４は、Ａ／Ｄ変換装置１４内部のＳＮ比判定部２４にも入力される。ＳＮ比判定部２４は、ディジタル信号２０４のＳＮ比を算出し、算出したＳＮ比が所定のＳＮ比よりも大きい値が否かを判定する。ＳＮ比判定部２４において、算出したＳＮ比が所定のＳＮ比よりも大きいと判定した場合、クロック制御部２６内のビットカウンタ３０の値を変更せず、入力クロックＣＬＫに対するクロックＣＫ１の遅延量と、クロックＣＫ２の遅延量は、そのまま保たれる。 The digital signal 204 converted by the A / D converter 14 is input to the baseband processing unit 16, and the baseband signal is demodulated. The digital signal 204 is also input to the SN ratio determination unit 24 inside the A / D conversion device 14. The S / N ratio determination unit 24 calculates the S / N ratio of the digital signal 204 and determines whether or not the calculated S / N ratio is larger than a predetermined S / N ratio. When the S / N ratio determining unit 24 determines that the calculated S / N ratio is larger than the predetermined S / N ratio, the value of the bit counter 30 in the clock control unit 26 is not changed, and the delay amount of the clock CK 1 with respect to the input clock CLK The delay amount of the clock CK2 is kept as it is.

一方、ＳＮ比判定部２４において、算出したＳＮ比が所定のＳＮ比以下と判定した場合、ＳＮ比判定部２４はパルスを生成し、クロック制御部２６に対してこのパルスを入力する。クロック制御部２６は、ＳＮ比判定部２４からのパルスを受け取ると、ビットカウンタ３０の値を１つインクリメントする。クロックＣＫ１及びＣＫ２は、インクリメント後のビットカウンタ３０の値に基づいて、新たに入力クロックＣＬＫに対する遅延量が決定されることにより、それぞれのクロックスキューが調整される。そして、新たなクロックスキューを持つＣＫ１及びＣＫ２を用いて、再度Ａ／Ｄ変換装置１４は受信信号２００をディジタル信号２０４に変換する。この新しいディジタル信号２０４を用いてＳＮ比判定部２４はＳＮ比判定を行い、ディジタル信号２０４のＳＮ比が所定のＳＮ比以下の場合は、ＳＮ比判定部２４はクロック制御部２６に対しパルスを出力し、再度クロックＣＫ１及びＣＫ２のクロックスキューを調整する。そして、ディジタル信号２０４のＳＮ比が所定のＳＮ比よりも大きくなるまで、クロックＣＫ１及びＣＫ２のクロックスキュー調整を繰り返し行う。 On the other hand, when the S / N ratio determining unit 24 determines that the calculated S / N ratio is equal to or lower than the predetermined S / N ratio, the S / N ratio determining unit 24 generates a pulse and inputs this pulse to the clock control unit 26. When receiving a pulse from the SN ratio determination unit 24, the clock control unit 26 increments the value of the bit counter 30 by one. The clock skews of the clocks CK1 and CK2 are adjusted by newly determining a delay amount with respect to the input clock CLK based on the value of the bit counter 30 after the increment. Then, the A / D converter 14 converts the received signal 200 into the digital signal 204 again using CK1 and CK2 having a new clock skew. Using this new digital signal 204, the S / N ratio determination unit 24 performs S / N ratio determination. When the S / N ratio of the digital signal 204 is equal to or lower than a predetermined S / N ratio, the S / N ratio determination unit 24 sends a pulse to the clock control unit 26. The clock skew of the clocks CK1 and CK2 is adjusted again. Then, the clock skew adjustment of the clocks CK1 and CK2 is repeatedly performed until the SN ratio of the digital signal 204 becomes larger than the predetermined SN ratio.

図８は、Ａ／Ｄ変換装置１４内のＡ／Ｄ変換部２０に入力されるクロックＣＫ１とその出力信号２０２、ラッチ・ドライバ２２に入力されるクロックＣＫ２、及びＳＮ比判定部２４の出力パルス２０６のタイミングチャートの一例を示す。なお、図８の出力信号２０２において、網掛けがされているタイミングでは、出力信号２０２は不定値が出力されていることを示し、白抜きのタイミングでは、出力信号２０２は確定値が出力されていることを示す。 8 shows the clock CK1 input to the A / D converter 20 in the A / D converter 14 and its output signal 202, the clock CK2 input to the latch driver 22, and the output pulse of the SN ratio determination unit 24. An example of a timing chart 206 is shown. In the output signal 202 in FIG. 8, the shaded timing indicates that the output signal 202 is an indeterminate value, and in the outlined timing, the output signal 202 is output with a definite value. Indicates that

図８において、Ａ／Ｄ変換部２０の出力信号２０２は、図に示すようなタイミングでクロックＣＫ１に同期して出力される。また、期間１では、クロックＣＫ１とクロックＣＫ２はクロックスキューが揃っている。このような状況において、クロックＣＫ２の立ち上がりと、Ａ／Ｄ変換部２０の出力信号２０２の変化するタイミングが重なっており、クロックＣＫ２に同期して動作するラッチ・ドライバ２２は、Ａ／Ｄ変換部２０の出力信号２０２を正しくラッチすることはできない。従って、ラッチ・ドライバ２２の出力信号であるディジタル信号２０４のＳＮ比は悪く、ＳＮ比判定回路２４はクロック制御部２６に出力パルス２０６を生成する。クロック制御部２６は、出力パルス２０６を受けて、クロックＣＫ２の遅延量を増やす。 In FIG. 8, the output signal 202 of the A / D converter 20 is output in synchronization with the clock CK1 at the timing shown in the figure. In the period 1, the clock CK1 and the clock CK2 have the same clock skew. In such a situation, the rising edge of the clock CK2 overlaps with the timing at which the output signal 202 of the A / D converter 20 changes, and the latch driver 22 operating in synchronization with the clock CK2 is connected to the A / D converter. Twenty output signals 202 cannot be latched correctly. Therefore, the SN ratio of the digital signal 204 that is the output signal of the latch driver 22 is poor, and the SN ratio determination circuit 24 generates an output pulse 206 in the clock control unit 26. The clock control unit 26 receives the output pulse 206 and increases the delay amount of the clock CK2.

次に、期間２は、クロックＣＫ２の遅延量が増えて、クロックＣＫ１とクロックＣＫ２のクロックスキューが若干増加した状態である。この状態において、クロックＣＫ２の立ち上がり時点では、まだＡ／Ｄ変換部２０の出力信号２０２が確定していない段階であり、クロックＣＫ２に同期して動作するラッチ・ドライバ２２は、Ａ／Ｄ変換部２０の出力信号２０２を正しくラッチできない。従って、期間２においても、ラッチ・ドライバ２２の出力信号であるディジタル信号２０４のＳＮ比は悪く、ＳＮ比判定回路２４はクロック制御部２６に出力パルス２０６を生成する。クロック制御部２６は、出力パルス２０６を受けて、クロックＣＫ２の遅延量を更に増やす。 Next, in period 2, the delay amount of the clock CK2 is increased, and the clock skew between the clock CK1 and the clock CK2 is slightly increased. In this state, when the clock CK2 rises, the output signal 202 of the A / D converter 20 has not yet been determined, and the latch driver 22 operating in synchronization with the clock CK2 The 20 output signals 202 cannot be latched correctly. Therefore, even in the period 2, the SN ratio of the digital signal 204 that is the output signal of the latch driver 22 is poor, and the SN ratio determination circuit 24 generates the output pulse 206 in the clock control unit 26. In response to the output pulse 206, the clock control unit 26 further increases the delay amount of the clock CK2.

次に、期間３は、クロックＣＫ１とクロックＣＫ２のクロックスキューが更に増加した状態である。この状態において、クロックＣＫ２の立ち上がり時点でＡ／Ｄ変換部２０の出力信号２０２が確定しており、クロックＣＫ２に同期して動作するラッチ・ドライバ２２は、Ａ／Ｄ変換部２０の出力信号２０２を正しくラッチすることができる。従って、ラッチ・ドライバ２２の出力信号であるディジタル信号２０４のＳＮ比は良くなり、ＳＮ比判定部２４はクロック制御部２６に出力パルス２０６を生成することなく、クロックスキューの調整は停止する。以後、ディジタル信号２０４のＳＮ比が所定値以下にならない限り、クロック制御部２６におけるそれぞれのクロックの遅延量は一定に保たれる。逆に、温度変化などによりクロックＣＫ１とＣＫ２のクロックスキューの関係に変化が生じたり、内部遅延が変わったりした場合、ディジタル信号２０４のＳＮ比が再び所定値以下になる場合もあり得る。この場合、ＳＮ比判定部２４はクロック制御部２６に対して出力パルス２０６を生成し、再びクロックＣＫ１とＣＫ２のクロックスキューの調整を行う。 Next, in period 3, the clock skew between the clock CK1 and the clock CK2 is further increased. In this state, the output signal 202 of the A / D converter 20 is determined at the rising edge of the clock CK2, and the latch driver 22 operating in synchronization with the clock CK2 outputs the output signal 202 of the A / D converter 20. Can be latched correctly. Therefore, the S / N ratio of the digital signal 204 that is the output signal of the latch driver 22 is improved, and the S / N ratio determination unit 24 stops adjusting the clock skew without generating the output pulse 206 in the clock control unit 26. Thereafter, as long as the SN ratio of the digital signal 204 does not become a predetermined value or less, the delay amount of each clock in the clock control unit 26 is kept constant. On the other hand, when the relationship between the clock skews of the clocks CK1 and CK2 changes due to a temperature change or the internal delay changes, the SN ratio of the digital signal 204 may become a predetermined value or less again. In this case, the SN ratio determination unit 24 generates an output pulse 206 for the clock control unit 26 and adjusts the clock skew of the clocks CK1 and CK2 again.

以上のように、本発明の実施の形態によれば、Ａ／Ｄ変換後のディジタル信号からＳＮ比を算出し、算出したＳＮ比が所定のＳＮ比以下である場合、Ａ／Ｄ変換装置内部のパイプラインの各段に供給するクロック毎に、クロック信号の遅延時間を増減させることにより、クロックスキューを調整する。これにより、高速サンプリング動作させた場合であっても、Ａ／Ｄ変換装置内部の信号の伝播が正確に行えるように各クロックのスキューが調整されるため、Ａ／Ｄ変換されたディジタル信号のＳＮ比を高くすることができる。したがって、高速サンプリング動作可能なＳＮ比のよいＡ／Ｄ変換装置を実現することが可能である。 As described above, according to the embodiment of the present invention, the S / N ratio is calculated from the digital signal after A / D conversion, and when the calculated S / N ratio is equal to or lower than the predetermined S / N ratio, The clock skew is adjusted by increasing or decreasing the delay time of the clock signal for each clock supplied to each stage of the pipeline. Thereby, even when a high-speed sampling operation is performed, the skew of each clock is adjusted so that the propagation of the signal inside the A / D converter can be accurately performed. The ratio can be increased. Therefore, it is possible to realize an A / D conversion device with a high S / N ratio capable of high-speed sampling operation.

また、実際に動作させながら各クロックのスキューを調整することができるため、設計の段階で製造過程や動作環境に応じたクロックスキューのマージンを大きくとる必要がなく、高速サンプリング動作可能なＡ／Ｄ変換装置を簡単に設計することもできる。更に、温度などの実際の動作環境の変化に応じてクロックスキューを調整することができるので、幅広い動作環境にて高速サンプリング動作を補償するＡ／Ｄ変換装置を実現することが可能である。 In addition, since the skew of each clock can be adjusted while actually operating, it is not necessary to increase the clock skew margin according to the manufacturing process and operating environment at the design stage, and an A / D capable of high-speed sampling operation. The conversion device can also be designed easily. Furthermore, since the clock skew can be adjusted in accordance with changes in the actual operating environment such as temperature, it is possible to realize an A / D converter that compensates for the high-speed sampling operation in a wide range of operating environments.

以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。 The present invention has been described based on the embodiments. The embodiments are exemplifications, and it will be understood by those skilled in the art that various modifications can be made to combinations of the respective constituent elements and processing processes, and such modifications are within the scope of the present invention. .

例えば、図４のＳＮ比判定部２４において、ディジタル信号２０４のＳＮ比が所定値以下である場合に、ＳＮ比判定部２４はクロック制御部２６に対しパルスを出力したが、ディジタル信号２０４のＳＮ比が所定値以下となった場合にアクティブとなり、ディジタル信号２０４のＳＮ比が所定値よりも大きくなった場合にノンアクティブとなるイネーブル信号を出力するようにしてもよい。この場合、クロック制御部２６は、イネーブル信号がアクティブ状態にある場合に、パルス信号を１サイクル毎に生成するパルス信号生成回路を備えてもよく、このパルス信号生成回路で生成されたパルス信号をビットカウンタ３０に入力するようにしてもよい。なお、この場合の１サイクルは、Ａ／Ｄ変換部２０でＡ／Ｄ変換を行い、ラッチ・デバイス２２でディジタル信号をラッチして出力し、ＳＮ比判定部２４でディジタル信号２０４のＳＮ比を判定するまでに要する時間であればよい。 For example, in the SN ratio determination unit 24 of FIG. 4, when the SN ratio of the digital signal 204 is less than or equal to a predetermined value, the SN ratio determination unit 24 outputs a pulse to the clock control unit 26, but the SN ratio of the digital signal 204 An enable signal that becomes active when the ratio becomes equal to or smaller than a predetermined value and becomes inactive when the SN ratio of the digital signal 204 becomes larger than the predetermined value may be output. In this case, the clock control unit 26 may include a pulse signal generation circuit that generates a pulse signal every cycle when the enable signal is in an active state, and the pulse signal generated by the pulse signal generation circuit You may make it input into the bit counter 30. FIG. In this case, in one cycle, the A / D converter 20 performs A / D conversion, the latch device 22 latches and outputs the digital signal, and the SN ratio determination unit 24 sets the SN ratio of the digital signal 204. What is necessary is just the time required to judge.

また、図４において、Ａ／Ｄ変換装置１４は、Ａ／Ｄ変換部２０を１つの機能ブロックとし、ラッチ・ドライバ２２を１つの機能ブロックとして、これら２つの機能ブロックがパイプライン動作するように構成した例を示したが、これに限るものではなく、２段以上のパイプラインで構成してもよい。例えば、Ａ／Ｄ変換部２０を、コンパレータとエンコーダの２つの機能ブロックに分け、ラッチ・ドライバ２２とあわせて３段のパイプライン構成としてもよい。また、複数のコンパレータを高速動作させた場合に頻発するバブルエラーを補正するための回路をコンパレータの後段に追加し、これを１つの機能ブロックとして、パイプラインを構成してもよい。なお、Ａ／Ｄ変換装置１４を複数段のパイプラインで構成した場合、クロック制御部２６において、各段のパイプラインに入力されるクロック毎にそれぞれの遅延量を調整するようにすればよい。 In FIG. 4, the A / D converter 14 uses the A / D converter 20 as one functional block and the latch driver 22 as one functional block so that these two functional blocks perform pipeline operation. Although the example which comprised was shown, it does not restrict to this, You may comprise by the pipeline of two or more stages. For example, the A / D conversion unit 20 may be divided into two functional blocks of a comparator and an encoder, and a three-stage pipeline structure including the latch driver 22 may be used. Further, a pipeline for correcting a bubble error that frequently occurs when a plurality of comparators are operated at high speed may be added to the subsequent stage of the comparator, and this may be used as one functional block to configure the pipeline. When the A / D converter 14 is configured with a plurality of stages of pipelines, the clock control unit 26 may adjust each delay amount for each clock input to each stage of the pipeline.

また、本実施の形態において、ＳＮ比判定部をＡ／Ｄ変換装置１４内部に備える構成を示したが、通信システムによっては、ベースバンド処理部１６でＳＮ比判定を行っている場合もあり得る。このような場合は、Ａ／Ｄ変換装置１４内部にＳＮ比判定部１４を備えず、ベースバンド処理部１６に備えられたＳＮ比判定部の結果をＡ／Ｄ変換装置１４にフィードバックするようにしてもよい。 Further, in the present embodiment, the configuration in which the SN ratio determination unit is provided in the A / D conversion device 14 is shown. However, depending on the communication system, the baseband processing unit 16 may perform the SN ratio determination. . In such a case, the S / N ratio determination unit 14 is not provided in the A / D conversion device 14, and the result of the S / N ratio determination unit provided in the baseband processing unit 16 is fed back to the A / D conversion device 14. May be.

本発明の実施の形態に係る受信装置の構成図である。It is a block diagram of the receiver which concerns on embodiment of this invention. 図２（ａ）、（ｂ）は、図１の受信装置において受信される信号のシンボルの構成を示す図である。FIGS. 2A and 2B are diagrams illustrating a symbol configuration of a signal received by the receiving apparatus of FIG. 図３（ａ）、（ｂ）は、図１の受信装置において受信される信号の波形を示す図である。FIGS. 3A and 3B are diagrams illustrating waveforms of signals received by the receiving apparatus of FIG. 本発明の実施の形態に係るＡ／Ｄ変換装置の構成図である。1 is a configuration diagram of an A / D conversion device according to an embodiment of the present invention. 図４のクロック制御部の構成図である。FIG. 5 is a configuration diagram of a clock control unit in FIG. 4. 図５の遅延制御部の構成図である。It is a block diagram of the delay control part of FIG. 図７（ａ）−（ｃ）は、図６の遅延セルの構成を示した一例である。FIGS. 7A to 7C are examples showing the configuration of the delay cell of FIG. 図４に示したＡ／Ｄ変換装置内部の信号のタイミングチャートである。5 is a timing chart of signals inside the A / D conversion device shown in FIG. 4.

符号の説明Explanation of symbols

１０アンテナ
１２無線部
１４Ａ／Ｄ変換装置
１６ベースバンド処理部
１８制御部
２０Ａ／Ｄ変換部
２２ラッチ・ドライバ
２４ＳＮ比判定部
２６クロック制御部
３０ビットカウンタ
３２、３４遅延制御部
４０〜４６遅延セル
１００受信装置 DESCRIPTION OF SYMBOLS 10 Antenna 12 Radio | wireless part 14 A / D converter 16 Baseband process part 18 Control part 20 A / D conversion part 22 Latch driver 24 SN ratio determination part 26 Clock control part 30 Bit counter 32, 34 Delay control part 40-46 Delay cell 100 receiver

Claims

アナログ入力信号を少なくとも２つの機能ブロックを経てディジタル信号に変換し、それぞれの機能ブロックがパイプラインで動作するように構成されたＡ／Ｄ変換装置であって、
前記Ａ／Ｄ変換装置によってディジタル変換されたＯＦＤＭシンボルにおけるＩＦＦＴ信号区間とガードインターバル区間との平均電力比に基づいて、各機能ブロックに供給するクロックのスキューを調整するクロック制御部を備えることを特徴とするＡ／Ｄ変換装置。 An A / D converter configured to convert an analog input signal into a digital signal through at least two functional blocks, each functional block operating in a pipeline,
And a clock control unit configured to adjust a skew of a clock supplied to each functional block based on an average power ratio between an IFFT signal section and a guard interval section in the OFDM symbol digitally converted by the A / D conversion apparatus. A / D conversion device.

前記クロック制御部は、各機能ブロックに供給するクロック毎に、クロック信号の遅延時間を増減させることにより、前記スキューの調整を行うことを特徴とする請求項１に記載のＡ／Ｄ変換装置。 The A / D converter according to claim 1, wherein the clock control unit adjusts the skew by increasing or decreasing a delay time of a clock signal for each clock supplied to each functional block.

前記ＳＮ比が所定のレベル以下である間は、前記スキューの調整を繰り返して行うことを特徴とする請求項１又は２に記載のＡ／Ｄ変換装置。 3. The A / D conversion apparatus according to claim 1, wherein the skew adjustment is repeatedly performed while the SN ratio is equal to or lower than a predetermined level.