JP4350070B2 - A / D converter - Google Patents
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Description
本発明は、A/D変換装置に関するものである。 The present invention relates to an A / D conversion device.
情報通信機器における信号処理のディジタル化、高速化、機器の軽量・小型化に伴い、それに搭載されるA/D変換装置も高速化・高性能化が求められる。現在、高ビットレート化が進む無線機器などにおいて、高速サンプリング動作が可能なA/D変換装置が提案されている(例えば、特許文献1)。 Along with the digitization and speeding up of signal processing in information communication equipment and the lightening and downsizing of equipment, A / D conversion devices mounted thereon are also required to be fast and high performance. At present, an A / D conversion apparatus capable of performing a high-speed sampling operation in a wireless device or the like whose bit rate is increasing has been proposed (for example, Patent Document 1).
このA/D変換装置は、複数の参照電圧を出力する参照電圧発生回路と、いずれかの参照電圧とアナログ入力信号とを比較する複数のコンパレータと、コンパレータの結果からディジタル信号を出力するエンコーダとを備えたものである。
特許文献1に記載されたA/D変換装置は、数多くのコンパレータを必要とし、それぞれのコンパレータにクロックを供給することになるため、その内部のクロックツリーが大きくなる。このようなA/D変換装置を高速に動作させるためには、これらのクロックスキューをできるだけ合わせておくことが求められるが、製造上ゆらぎや、温度の変化・電源電圧の低下などによる動作環境の変化によって、実動作の段階で設計どおりにクロックスキューが合わない。そして、A/D変換装置内部のクロックスキューがそろっていない状況では、A/D変換装置内部でのデータの伝播時間が不十分となり、出力信号のSN比が劣化してしまう、という問題があった。
The A / D conversion device described in
本発明はこうした状況に鑑みてなされたものであり、その目的は、SN比のよい高速サンプリング動作可能なA/D変換装置を提供することである。 The present invention has been made in view of such circumstances, and an object of the present invention is to provide an A / D conversion device capable of high-speed sampling operation with a good S / N ratio.
本発明のある態様は、A/D変換装置に関する。この装置は、アナログ信号を少なくとも2つの機能ブロックを経てディジタル信号に変換するもので、それぞれの機能ブロックがパイプライン動作するように構成されたA/D変換装置であって、前記A/D変換装置によって変換されたディジタル信号のSN比に基づいて、各機能ブロックに供給するクロックのスキューを調整するクロック制御部を備える。 One embodiment of the present invention relates to an A / D conversion device. This apparatus converts an analog signal into a digital signal via at least two functional blocks, and each A / D converter is configured so that each functional block performs a pipeline operation. A clock control unit is provided for adjusting the skew of the clock supplied to each functional block based on the S / N ratio of the digital signal converted by the apparatus.
この態様によれば、A/D変換後のディジタル信号からSN比に基づいて、A/D変換装置内部のクロックのスキューを調整する。これにより、A/D変換装置を高速サンプリング動作させた場合に、A/D変換装置内部の信号の伝播が正確に行えず、A/D変換されたディジタル信号のSN比が低下した場合であっても、ディジタル信号のSN比が高くなるように、各クロックのスキューを調整することができ、A/D変換されたディジタル信号のSN比を高くすることができる。したがって、SN比のよい高速サンプリング動作可能なA/D変換装置を実現することが可能である。 According to this aspect, the skew of the clock inside the A / D converter is adjusted based on the S / N ratio from the digital signal after A / D conversion. As a result, when the A / D converter is operated at high speed, signal propagation inside the A / D converter cannot be performed accurately, and the S / N ratio of the A / D converted digital signal is reduced. However, the skew of each clock can be adjusted so that the SN ratio of the digital signal is increased, and the SN ratio of the A / D converted digital signal can be increased. Therefore, it is possible to realize an A / D conversion device capable of high-speed sampling operation with a good SN ratio.
この態様において、前記クロック制御部は、各機能ブロックに供給するクロック毎に、クロック信号の遅延時間を増減させることにより、前記スキューの調整を行ってもよい。パイプラインの各段に供給するクロック信号の遅延時間をそれぞれ増減させることにより、クロックスキューを細かく調整することが可能となる。 In this aspect, the clock control unit may adjust the skew by increasing or decreasing the delay time of the clock signal for each clock supplied to each functional block. The clock skew can be finely adjusted by increasing or decreasing the delay time of the clock signal supplied to each stage of the pipeline.
また、この態様において、前記SN比が所定のレベル以下である間は、前記スキューの調整を繰り返して行ってもよい。これにより、A/D変換後のディジタル信号が所定のレベルに到達するまで、A/D変換装置内部のクロックのスキューを調整することができるので、SN比のよい高速サンプリング動作可能なA/D変換装置を実現することが可能である。 In this aspect, the skew adjustment may be repeatedly performed while the SN ratio is equal to or lower than a predetermined level. As a result, the skew of the clock in the A / D converter can be adjusted until the digital signal after A / D conversion reaches a predetermined level. A conversion device can be realized.
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。 Note that any combination of the above-described constituent elements, and those in which the constituent elements and expressions of the present invention are mutually replaced between methods, apparatuses, systems, and the like are also effective as an aspect of the present invention.
本発明によれば、SN比のよい高速サンプリング動作可能なA/D変換装置を得ることができる。 According to the present invention, it is possible to obtain an A / D converter capable of high-speed sampling operation with a good SN ratio.
本発明の実施の形態は、シンボル単位で周波数ホッピングがなされる通信システムでの受信装置に使用されるA/D変換装置である。周波数ホッピングされるシンボルには、OFDM(Orthogonal Frequency Division Multiplexing)変調方式が適用され、この通信システムは、MB−OFDM(Multiband OFDM)変調方式を適用したUWB(Ultra Wide Band)を対象とする。 The embodiment of the present invention is an A / D conversion device used for a reception device in a communication system in which frequency hopping is performed in symbol units. An OFDM (Orthogonal Frequency Division Multiplexing) modulation scheme is applied to a frequency hopped symbol, and this communication system targets an UWB (Ultra Wide Band) to which an MB-OFDM (Multiband OFDM) modulation scheme is applied.
図1は、本発明の実施の形態に係る受信装置100の構成を示す。受信装置100は、アンテナ10、無線部12、A/D変換装置14、ベースバンド処理部16、制御部18を含む。
FIG. 1 shows a configuration of receiving
アンテナ10は、無線区間を介して、図示しない送信装置から信号を受信する。受信する信号には、OFDM変調方式とFH(Frequency Hopping)方式が適用されている。それぞれのサブキャリアは、QPSK(Quadrature Phase Shift Keying)によって位相変調されている。さらに、OFDM変調方式におけるひとつの単位であるOFDMシンボルは、所定のホッピングパターンによって周波数ホッピングされている。ここで、OFDMシンボルについては、後述する。なお、受信する信号は、所定の無線周波数を有している。
The
無線部12は、アンテナ10において受信した無線周波数の信号をベースバンド信号に周波数変換する。無線部12には、所定のホッピングパターンによって周波数ホッピングを実行するために符号発生器が備えられており、符号発生器から発生される擬似ランダム符号信号が、受信した無線周波数の信号でのホッピングパターンに同期している。符号発生器は、所定の方法によって、受信した無線周波数の信号でのホッピングパターンとの同期を実行する。なお、ベースバンド信号は、同相成分と直交成分を含んでいるので、一般的にふたつの信号線によって示されるべきであるが、ここでは、説明の明瞭化のためにひとつの信号線によって示すものとする。以下も同様である。
The
A/D変換装置14は、無線部12から入力されたアナログ信号であるベースバンド信号をディジタル信号に変換する。このA/D変換装置14が本発明に特徴的な構成を有している。すなわち、A/D変換装置14において、ディジタル信号に変換後の信号を用いてSN比を評価し、所定のSN比が得られるまで、A/D変換装置14内部のクロックツリーのスキューを調整する。このA/D変換装置14の構成及び動作については、後述する。
The A /
ベースバンド処理部16は、A/D変換装置14でディジタル信号に変換されたベースバンド信号を復調する。制御部18は、受信装置100が所定の処理を実行できるように、受信装置100全体を制御する。
The
図2は、受信装置100において受信される信号のシンボルの構成を示す。図2(a)は、送信装置において、IFFT(Inverse Fast Fourier Transform)がなされた信号(以下、「IFFT信号」という)を示す。送信装置において、周波数領域の信号は、IFFTされて時間領域の信号に変換される。ここで、送信装置のIFFTおよび受信装置のFFTは、ともに128のデータをひとつの単位にして、すなわちFFTウインドウとして実行される(以下、128のデータのうちのひとつに対応したタイミングを「FFTポイント」という)。図2(a)は、128FFTポイントのデータを前から順に「D1」、「D2」、「D3」、「D4」として示す。
FIG. 2 shows a symbol configuration of a signal received by receiving
図2(b)は、図2(a)に示したIFFT信号にガードインターバル(GI)をそれぞれ付加した信号を示す。図示のごとく、128FFTポイントのデータである「D1」、「D2」、「D3」、「D4」のそれぞれの後方に、「GI」が付加されている。ここで、「GI」は、何も信号を送信しない部分、すなわち無送信区間に対応するものとする。さらに、128FFTポイントのデータと「GI」の組み合わせを前述の「OFDMシンボル」という。例えば、「D1」と「GI」がひとつのOFDMシンボルに相当する。「D2」、「D3」、「D4」についても同様である。 FIG. 2B shows a signal obtained by adding a guard interval (GI) to the IFFT signal shown in FIG. As shown in the drawing, “GI” is added to the back of each of “D1”, “D2”, “D3”, and “D4”, which is data of 128 FFT points. Here, “GI” corresponds to a portion where no signal is transmitted, that is, a non-transmission section. Further, a combination of 128 FFT point data and “GI” is referred to as the “OFDM symbol” described above. For example, “D1” and “GI” correspond to one OFDM symbol. The same applies to “D2”, “D3”, and “D4”.
図3は、受信装置100において受信される信号の波形を示す。図3(a)は、図2(b)に対応した信号の波形を示す。図示のごとく、OFDMシンボルは、IFFT信号に対応した有送信の区間と、GIに対応した無送信の区間の繰り返しによって形成される。図3(b)は、無線伝送路を介して、図2(a)の信号をアンテナ10によって受信する際の信号の波形を示す。無線伝送路において遅延波が生じるので、アンテナ10は、GIの区間においても所定の信号を受信する。しかしながら、GIの区間の信号強度は、IFFT信号の区間よりも小さい。本発明の実施の形態では、このIFFT信号の区間とGIの区間から、SN比を導出する。
FIG. 3 shows a waveform of a signal received by the
図4は、A/D変換装置14の構成を示したブロック図である。A/D変換装置14は並列型のA/D変換装置で、A/D変換部20、ラッチ・ドライバ22、SN比判定部24、クロック制御部26を含む。このA/D変換装置14は、A/D変換部20を1つの機能ブロックとし、ラッチ・ドライバ20を1つの機能ブロックとして、これら2つの機能ブロックがパイプライン動作するように構成されている。
FIG. 4 is a block diagram showing the configuration of the A /
A/D変換部20は、アナログ信号(無線部12が出力したベースバンド信号)200をnビットのディジタル信号202に変換する。このA/D変換部20は、2n個の参照電圧を出力する参照電圧発生回路と、2n個のコンパレータと、エンコーダとを備える。そして、各コンパレータにて、アナログ信号200と参照電圧発生回路で生成した各参照電圧とを比較し、エンコーダによって各コンパレータの出力を符号化してnビットのディジタル信号202を出力する。また、A/D変換部20は、クロック制御部26でクロックスキューが調整されたクロックCK1に同期して動作する。
The A /
ラッチ・ドライバ22は、A/D変換部20によって出力されたnビットのディジタル信号202をラッチするとともに、ラッチしたディジタル信号204を後段のベースバンド処理部16へ出力する。また、ラッチ・ドライバ22が出力するディジタル信号204は、SN比判定部24にも入力される。このラッチ・ドライバ22は、クロック制御部26でクロックスキューが調整されたクロックCK2に同期して動作する。
The
SN比判定部24は、ラッチ・ドライバ22から出力されたディジタル信号204のSN比を判定する。前述の通り、ディジタル信号204には、IFFT信号に対応した有送信の区間と、GIに対応した無送信の区間が存在する。SN比の判定は、このIFFT信号とGIに対応した区間の信号からディジタル信号204のSN比を算出し、算出したSN比が所定のSN比よりも大きいか否かを判定する。算出したSN比が所定のSN比以下の場合、SN比判定部24はクロック制御回路26にパルス206を出力する。所定のSN比の値は、予めSN比判定部24に記憶された値であってもよい。また、制御部18によって設定された値であってもよい。
The SN
ここで、ディジタル信号204のSN比の算出方法を説明する。まず、ひとつのOFDMシンボルにおけるIFFT信号の区間の電力を積算する。ここでは、ベースバンド処理部16が動作するサンプリング間隔によって、入力されるIFFT信号の区間の電力を積算する。また、ひとつのOFDMシンボルにおけるGIの区間の電力を積算する。ここでは、ベースバンド処理部16が動作するサンプリング間隔によって、入力されるGIの区間の電力を積算する。なお、OFDMシンボルにおけるIFFT信号の区間とGIの区間の分離は、ベースバンド処理部16から入力されるIFFT信号の区間とGIの区間との境界に関する情報にもとづいてなされる。
Here, a method for calculating the SN ratio of the
次に、IFFT信号の区間でのサンプル数に応じて、積算したIFFT信号の区間の電力を平均する。また、GIの区間でも同様の処理を実行する。すなわち、IFFT信号の区間とGIの区間は長さが異なるので、積算したIFFT信号の区間の電力と、積算したGIの区間の電力とを直接処理の対象とすることは困難である。そのため、これらの間で処理を実行できるように、平均処理を実行する。 Next, the integrated power in the IFFT signal section is averaged according to the number of samples in the IFFT signal section. The same processing is also executed in the GI section. That is, since the IFFT signal section and the GI section have different lengths, it is difficult to directly process the integrated power of the IFFT signal section and the integrated power of the GI section. Therefore, an average process is executed so that the process can be executed between them.
そして、平均したGIの区間の電力によって、平均したIFFT信号の区間の電力を除算して、SN比を算出する。厳密にいえば、GIの区間では、遅延波も受信されるので、平均したGIの区間の電力は、完全な雑音レベルとは異なるが、平均したIFFT信号の区間の電力よりも一般的に低いので、雑音レベルとみなすことができる。なお、平均したGIの区間の電力として、GIの区間の中でも、後方の部分における電力を平均してもよい。これによって、遅延波の影響を小さくできる。 Then, the SN ratio is calculated by dividing the average power of the IFFT signal section by the average power of the GI section. Strictly speaking, since the delayed wave is also received in the GI section, the average power of the GI section is different from the complete noise level, but is generally lower than the power of the average IFFT signal section. Therefore, it can be regarded as a noise level. Note that, as the average power in the GI section, the power in the rear portion may be averaged in the GI section. Thereby, the influence of the delayed wave can be reduced.
クロック制御部26は、SN比判定部24からパルス206が入力されると、A/D変換部20及びラッチ・ドライバ22に入力するクロックCK1及びCK2のクロックスキューを調整する。クロックスキューの調整は、クロックCK1及びCK2の遅延時間を増減させることによって行う。
When the
図5は、クロック制御部26の構成を示した図である。このクロック制御部26は、ビットカウンタ30と2つの遅延制御部32、34を含む。
FIG. 5 is a diagram illustrating a configuration of the
ビットカウンタ30は、(m1+m2)ビットのカウンタで、SN比判定部24から入力されたパルス206の数をカウントする。すなわち、パルス206が入力される毎に、ビットカウンタ30は1ずつインクリメントされる。ビットカウンタ30のうち、上位m1ビットの信号Q2は遅延制御部32に入力され、下位m2ビットの信号Q2は遅延制御部34に入力される。
The bit counter 30 is a counter of (m1 + m2) bits and counts the number of
遅延制御部32は、入力クロックCLKを遅延させてA/D変換部20のクロックCK1を生成する。また、遅延制御部34は、入力クロックCLKを遅延させてラッチ・ドライバ22のクロックCK2を生成する。それぞれの遅延量は、ビットカウンタ30の値によって決定される。すなわち、遅延制御部32の遅延量は、ビットカウンタ30の上位m1ビットの信号Q1の値に基づいて決まり、遅延制御部34の遅延量は、ビットカウンタ30の下位m2ビットの信号Q2の値に基づいて決まる。そして、ビットカウンタ30をカウントアップすることで、信号Q1、Q2の値を変化させることにより、遅延制御部32、34の遅延量が増減するようになっている。このように、遅延制御部32、34は、ビットカウンタ30の値に基づいて入力クロックCLKをそれぞれ別個に遅延させることにより、A/D変換部20のクロックCK1とラッチ・ドライバ22のクロックCK2のクロックスキューを調整する。
The
図6は、ビットカウンタ30から入力される信号Q1が3ビットである場合の遅延制御部32の構成を示した図である。この遅延制御部32は、7個の遅延セル40〜46が縦列接続され、初段の遅延セル40に入力クロックCLKが入力される。また、最終段の遅延セル46の出力がA/D変換部20のクロックCK1として出力される。
FIG. 6 is a diagram illustrating a configuration of the
図7に各遅延セル40〜46の構成例を示す。図7(a)は、抵抗によって遅延セルを構成した例である。信号Q1が「1」の場合は、抵抗が接続された側のスイッチがON、抵抗が接続されていない側のスイッチがOFFとなり、入力信号INが遅延されて出力信号OUTとして出力される。また信号Q1が「0」の場合は、抵抗が接続されていない側のスイッチがON、抵抗が接続された側のスイッチがOFFとなり、入力信号INが遅延されずそのまま出力信号OUTとして出力される。図7(b)に示した遅延セルは、図7(a)で示した抵抗を2つのインバータに置き換えた例である。動作は図7(a)と同様である。
FIG. 7 shows a configuration example of the
図7(c)は、2つのインバータと1つのキャパシタによって遅延セルを構成した例である。信号Q1が「0」の場合、入力信号INは2つのインバータで遅延されて出力信号OUTとして出力される。一方、信号Q1が「1」の場合、2つのインバータの中間点と接地点との間にキャパシタが挿入される構成となり、入力信号INはキャパシタによって大きく遅延されて出力信号OUTとして出力される。 FIG. 7C shows an example in which a delay cell is configured by two inverters and one capacitor. When the signal Q1 is “0”, the input signal IN is delayed by two inverters and output as the output signal OUT. On the other hand, when the signal Q1 is “1”, a capacitor is inserted between the intermediate point of the two inverters and the ground point, and the input signal IN is greatly delayed by the capacitor and output as the output signal OUT.
なお、図7(a)〜(c)の遅延セルにおいて、信号Q1の極性を逆にしてもよい。この場合、信号Q1が「0」の場合に、入力信号INが大きく遅延されて出力信号OUTとして出力される。 In the delay cells of FIGS. 7A to 7C, the polarity of the signal Q1 may be reversed. In this case, when the signal Q1 is “0”, the input signal IN is greatly delayed and output as the output signal OUT.
図7(a)〜(c)の構成を持つ遅延セル40〜46を備えた図6の遅延制御部32において、3ビットの信号Q1のうち、最下位ビットQ1[0]は1個の遅延セル46に、真ん中のビットQ1[1]は2個の遅延セル44、45に、最上位ビットQ1[2]は4個の遅延セル40〜43に接続される。そして、信号Q1[0]が「1」の場合、遅延セル46によって入力クロックCLKが遅延セル1段分遅延されることになり、信号Q1[1]が「1」の場合、遅延セル44、45によって入力クロックCLKが遅延セル2段分遅延されることになる。また、信号Q1[2]が「1」の場合は、遅延セル40〜43によって入力クロックCLKが遅延セル4段分遅延される。結果として、3ビットの信号Q1を「0」〜「7」と変化させることにより、入力クロックCLKを遅延させずに、或いは遅延セル1段分〜7段分遅延させて、A/D変換部20へのクロックCK1として出力される。
In the
なお、図6では信号Q1が3ビットの場合の遅延制御部32の例を示したが、信号Q1がm1ビットの場合は、2m1個の遅延セルを縦列接続させて遅延制御部32を構成すればよい。このとき、第kビットQ1[k](0≦k<m1)には2k個の遅延セルを接続させればよい。これにより、m1ビットの信号Q1を変化させることにより、入力クロックCLKを遅延させずに、或いは遅延セル1段分〜2m1段分遅延させて、A/D変換部20へのクロックCK1として出力させることができる。
Although FIG. 6 shows an example of the
また、遅延制御部34も図6と同様の構成によって実現できる。すなわち、信号Q2がm2ビットである場合、2m2個の遅延セルを縦列接続させて遅延制御部34を構成する。このとき、第lビットQ2[l](0≦l<m2)には2l個の遅延セルを接続させればよい。これにより、m2ビットの信号Q2を変化させることにより、入力クロックCLKを遅延させずに、或いは遅延セル1段分〜2m2段分遅延させて、ラッチ・ドライバ22へのクロックCK2として出力させることができる。
The
以上の構成による受信装置100の動作について説明する。無線部12は、OFDMシンボル単位で周波数ホッピングされた信号に対して、その周波数を無線周波数からベースバンド周波数に変換し、受信信号200として出力する。A/D変換装置14は、アナログ信号である受信信号200をディジタル信号に変換する。このとき、A/D変換装置14内部のクロック制御部26に備えられたビットカウンタ30は任意の値に設定されており、A/D変換部20を駆動するクロックCK1の入力クロックCLKに対する遅延量と、ラッチ・ドライバ22を駆動するクロックCK2の入力クロックCLKに対する遅延量は、ビットカウンタ30の値に基づいて決定されている。
The operation of receiving
A/D変換装置14にて変換されたディジタル信号204は、ベースバンド処理部16に入力され、ベースバンド信号が復調される。また、ディジタル信号204は、A/D変換装置14内部のSN比判定部24にも入力される。SN比判定部24は、ディジタル信号204のSN比を算出し、算出したSN比が所定のSN比よりも大きい値が否かを判定する。SN比判定部24において、算出したSN比が所定のSN比よりも大きいと判定した場合、クロック制御部26内のビットカウンタ30の値を変更せず、入力クロックCLKに対するクロックCK1の遅延量と、クロックCK2の遅延量は、そのまま保たれる。
The
一方、SN比判定部24において、算出したSN比が所定のSN比以下と判定した場合、SN比判定部24はパルスを生成し、クロック制御部26に対してこのパルスを入力する。クロック制御部26は、SN比判定部24からのパルスを受け取ると、ビットカウンタ30の値を1つインクリメントする。クロックCK1及びCK2は、インクリメント後のビットカウンタ30の値に基づいて、新たに入力クロックCLKに対する遅延量が決定されることにより、それぞれのクロックスキューが調整される。そして、新たなクロックスキューを持つCK1及びCK2を用いて、再度A/D変換装置14は受信信号200をディジタル信号204に変換する。この新しいディジタル信号204を用いてSN比判定部24はSN比判定を行い、ディジタル信号204のSN比が所定のSN比以下の場合は、SN比判定部24はクロック制御部26に対しパルスを出力し、再度クロックCK1及びCK2のクロックスキューを調整する。そして、ディジタル信号204のSN比が所定のSN比よりも大きくなるまで、クロックCK1及びCK2のクロックスキュー調整を繰り返し行う。
On the other hand, when the S / N
図8は、A/D変換装置14内のA/D変換部20に入力されるクロックCK1とその出力信号202、ラッチ・ドライバ22に入力されるクロックCK2、及びSN比判定部24の出力パルス206のタイミングチャートの一例を示す。なお、図8の出力信号202において、網掛けがされているタイミングでは、出力信号202は不定値が出力されていることを示し、白抜きのタイミングでは、出力信号202は確定値が出力されていることを示す。
8 shows the clock CK1 input to the A /
図8において、A/D変換部20の出力信号202は、図に示すようなタイミングでクロックCK1に同期して出力される。また、期間1では、クロックCK1とクロックCK2はクロックスキューが揃っている。このような状況において、クロックCK2の立ち上がりと、A/D変換部20の出力信号202の変化するタイミングが重なっており、クロックCK2に同期して動作するラッチ・ドライバ22は、A/D変換部20の出力信号202を正しくラッチすることはできない。従って、ラッチ・ドライバ22の出力信号であるディジタル信号204のSN比は悪く、SN比判定回路24はクロック制御部26に出力パルス206を生成する。クロック制御部26は、出力パルス206を受けて、クロックCK2の遅延量を増やす。
In FIG. 8, the
次に、期間2は、クロックCK2の遅延量が増えて、クロックCK1とクロックCK2のクロックスキューが若干増加した状態である。この状態において、クロックCK2の立ち上がり時点では、まだA/D変換部20の出力信号202が確定していない段階であり、クロックCK2に同期して動作するラッチ・ドライバ22は、A/D変換部20の出力信号202を正しくラッチできない。従って、期間2においても、ラッチ・ドライバ22の出力信号であるディジタル信号204のSN比は悪く、SN比判定回路24はクロック制御部26に出力パルス206を生成する。クロック制御部26は、出力パルス206を受けて、クロックCK2の遅延量を更に増やす。
Next, in
次に、期間3は、クロックCK1とクロックCK2のクロックスキューが更に増加した状態である。この状態において、クロックCK2の立ち上がり時点でA/D変換部20の出力信号202が確定しており、クロックCK2に同期して動作するラッチ・ドライバ22は、A/D変換部20の出力信号202を正しくラッチすることができる。従って、ラッチ・ドライバ22の出力信号であるディジタル信号204のSN比は良くなり、SN比判定部24はクロック制御部26に出力パルス206を生成することなく、クロックスキューの調整は停止する。以後、ディジタル信号204のSN比が所定値以下にならない限り、クロック制御部26におけるそれぞれのクロックの遅延量は一定に保たれる。逆に、温度変化などによりクロックCK1とCK2のクロックスキューの関係に変化が生じたり、内部遅延が変わったりした場合、ディジタル信号204のSN比が再び所定値以下になる場合もあり得る。この場合、SN比判定部24はクロック制御部26に対して出力パルス206を生成し、再びクロックCK1とCK2のクロックスキューの調整を行う。
Next, in period 3, the clock skew between the clock CK1 and the clock CK2 is further increased. In this state, the
以上のように、本発明の実施の形態によれば、A/D変換後のディジタル信号からSN比を算出し、算出したSN比が所定のSN比以下である場合、A/D変換装置内部のパイプラインの各段に供給するクロック毎に、クロック信号の遅延時間を増減させることにより、クロックスキューを調整する。これにより、高速サンプリング動作させた場合であっても、A/D変換装置内部の信号の伝播が正確に行えるように各クロックのスキューが調整されるため、A/D変換されたディジタル信号のSN比を高くすることができる。したがって、高速サンプリング動作可能なSN比のよいA/D変換装置を実現することが可能である。 As described above, according to the embodiment of the present invention, the S / N ratio is calculated from the digital signal after A / D conversion, and when the calculated S / N ratio is equal to or lower than the predetermined S / N ratio, The clock skew is adjusted by increasing or decreasing the delay time of the clock signal for each clock supplied to each stage of the pipeline. Thereby, even when a high-speed sampling operation is performed, the skew of each clock is adjusted so that the propagation of the signal inside the A / D converter can be accurately performed. The ratio can be increased. Therefore, it is possible to realize an A / D conversion device with a high S / N ratio capable of high-speed sampling operation.
また、実際に動作させながら各クロックのスキューを調整することができるため、設計の段階で製造過程や動作環境に応じたクロックスキューのマージンを大きくとる必要がなく、高速サンプリング動作可能なA/D変換装置を簡単に設計することもできる。更に、温度などの実際の動作環境の変化に応じてクロックスキューを調整することができるので、幅広い動作環境にて高速サンプリング動作を補償するA/D変換装置を実現することが可能である。 In addition, since the skew of each clock can be adjusted while actually operating, it is not necessary to increase the clock skew margin according to the manufacturing process and operating environment at the design stage, and an A / D capable of high-speed sampling operation. The conversion device can also be designed easily. Furthermore, since the clock skew can be adjusted in accordance with changes in the actual operating environment such as temperature, it is possible to realize an A / D converter that compensates for the high-speed sampling operation in a wide range of operating environments.
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。 The present invention has been described based on the embodiments. The embodiments are exemplifications, and it will be understood by those skilled in the art that various modifications can be made to combinations of the respective constituent elements and processing processes, and such modifications are within the scope of the present invention. .
例えば、図4のSN比判定部24において、ディジタル信号204のSN比が所定値以下である場合に、SN比判定部24はクロック制御部26に対しパルスを出力したが、ディジタル信号204のSN比が所定値以下となった場合にアクティブとなり、ディジタル信号204のSN比が所定値よりも大きくなった場合にノンアクティブとなるイネーブル信号を出力するようにしてもよい。この場合、クロック制御部26は、イネーブル信号がアクティブ状態にある場合に、パルス信号を1サイクル毎に生成するパルス信号生成回路を備えてもよく、このパルス信号生成回路で生成されたパルス信号をビットカウンタ30に入力するようにしてもよい。なお、この場合の1サイクルは、A/D変換部20でA/D変換を行い、ラッチ・デバイス22でディジタル信号をラッチして出力し、SN比判定部24でディジタル信号204のSN比を判定するまでに要する時間であればよい。
For example, in the SN
また、図4において、A/D変換装置14は、A/D変換部20を1つの機能ブロックとし、ラッチ・ドライバ22を1つの機能ブロックとして、これら2つの機能ブロックがパイプライン動作するように構成した例を示したが、これに限るものではなく、2段以上のパイプラインで構成してもよい。例えば、A/D変換部20を、コンパレータとエンコーダの2つの機能ブロックに分け、ラッチ・ドライバ22とあわせて3段のパイプライン構成としてもよい。また、複数のコンパレータを高速動作させた場合に頻発するバブルエラーを補正するための回路をコンパレータの後段に追加し、これを1つの機能ブロックとして、パイプラインを構成してもよい。なお、A/D変換装置14を複数段のパイプラインで構成した場合、クロック制御部26において、各段のパイプラインに入力されるクロック毎にそれぞれの遅延量を調整するようにすればよい。
In FIG. 4, the A /
また、本実施の形態において、SN比判定部をA/D変換装置14内部に備える構成を示したが、通信システムによっては、ベースバンド処理部16でSN比判定を行っている場合もあり得る。このような場合は、A/D変換装置14内部にSN比判定部14を備えず、ベースバンド処理部16に備えられたSN比判定部の結果をA/D変換装置14にフィードバックするようにしてもよい。
Further, in the present embodiment, the configuration in which the SN ratio determination unit is provided in the A /
10 アンテナ
12 無線部
14 A/D変換装置
16 ベースバンド処理部
18 制御部
20 A/D変換部
22 ラッチ・ドライバ
24 SN比判定部
26 クロック制御部
30 ビットカウンタ
32、34 遅延制御部
40〜46 遅延セル
100 受信装置
DESCRIPTION OF
Claims (3)
前記A/D変換装置によってディジタル変換されたOFDMシンボルにおけるIFFT信号区間とガードインターバル区間との平均電力比に基づいて、各機能ブロックに供給するクロックのスキューを調整するクロック制御部を備えることを特徴とするA/D変換装置。 An A / D converter configured to convert an analog input signal into a digital signal through at least two functional blocks, each functional block operating in a pipeline,
And a clock control unit configured to adjust a skew of a clock supplied to each functional block based on an average power ratio between an IFFT signal section and a guard interval section in the OFDM symbol digitally converted by the A / D conversion apparatus. A / D conversion device.
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