JP4227815B2 - 半導体集積回路装置およびその検査方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、所定の機能を達成する回路を所定の検査項目で検査する半導体集積回路装置の検査方法およびその検査方法を使用する半導体集積回路装置に関する。
【０００２】
【従来の技術】
一般に、半導体集積回路装置には、各種機能を達成するための回路に入力インタフェース部が付加されている。このような半導体集積回路装置を検査する場合には、例えば図６に示すように、テスタ１を外部に接続して信号を与えて検査を行う。このとき例えば、テスタ１から半導体集積回路装置（以下、装置と略す）２に信号を印加し、入力インタフェース部３や内部に設けられた回路４を同時に検査すると、検査が問題なく完了する場合には速やかに終了するものの、検査に問題が生じてしまうと、入力インタフェース部３に問題があるか、回路４に問題があるかを識別することが難しいため、入力インタフェース部３から出力された信号が上述した回路４をパスする信号経路（図示せず）を別途設け、入力インタフェース部３の検査を個別に行うようになっている。
【０００３】
また、装置２内には、例えばコンパレータ（図示せず）が設けられる場合がある。これらのコンパレータには各々所定のしきい値電圧が設定されるようになっているが、検査時には、設定されたしきい値電圧が検査基準の許容範囲内となることを満たしているか否かを判定することによりコンパレータを保証するようになっている。従来より、このしきい値電圧を検査する際には、装置２の外部もしくは内部から所定の信号電圧を印加することでコンパレータの検査が行われている。
尚、本発明の内容に直接関連しないが、公知文献として、例えば特許文献１に開示される公報がある。
【０００４】
【特許文献１】
特開平１−２６２４８３号公報
【０００５】
【発明が解決しようとする課題】
しかしながら近年の技術的進歩に伴い、装置２の入力インタフェース部３の入力端子５の数も相当数（数百以上）にのぼり、これらの入力インタフェース部３の検査を行う場合には、時間を多大に要する。またコンパレータに設定されるしきい値電圧としては、異なる値が設定されることが多く、これらのコンパレータを検査するときには、コンパレータに設定されるしきい値電圧の値が多くなるほど検査時間を多く必要とされ、効率の悪い検査となっている。
【０００６】
具体的な例を用いて説明すると、例えば自動車のエンジン制御用に用いられる装置２は、カスタム（ゲートアレイ等のＡＳＩＣ）で作成されており、センサ信号等の様々な入力電圧に対応するため、例えば入力Ｉ／Ｆ部３に設けられるコンパレータにそれぞれ設定されるしきい値電圧も数十種類にのぼる。このように設定されたしきい値電圧を検査するため、一般的には定電圧測定法が用いられる。この定電圧測定法は、コンパレータのしきい値電圧に近い任意の異なる直流電圧を複数（例えば２〜４）回当該コンパレータに与え、コンパレータの出力するデジタルレベル信号を検出し、しきい値電圧が適正であるか否かを検査することで良品／不良品の判定を行う方法である。しかしながら、上述したように設定されるしきい値電圧が多くなるほど時間を必要とし、しきい値電圧を検査するだけでも例えば数秒程度の時間を必要としている。
【０００７】
また、上述したようなコンパレータの中でも、特にヒステリシス特性を有するコンパレータ（ヒステリシスコンパレータ）が使用される場合には、ヒステリシス特性のトリップ点（コンパレータの出力状態を変化させるのに必要な入力電圧の立上りしきい値電圧および立下りしきい値電圧）を保証しなければならない。このため、特に立上りしきい値電圧および立下りしきい値電圧間の電圧が極端に狭い（０．１Ｖ程度）場合には上述した定電圧測定法による測定では良否判定性能が劣ることから、より高精度な検査法（バイナリーサーチ法、オーダリーサーチ法と称される）により判定を行うことが発明者らにより考えられている（この測定法については、後述する「発明の実施の形態」の欄の説明を参照）。
【０００８】
しかしながら、特にこの検査方法を用いた場合には、例えばヒステリシスコンパレータの立上りしきい値電圧が適正であるか否かを検査するとき、この立上りしきい値電圧を１点だけ検査するだけでも異なる直流電圧を数十回もヒステリシスコンパレータに与える必要を生じるため、ヒステリシス特性を有しないコンパレータの検査に比較して、さらに検査時間を要すると考えられている。
【０００９】
本発明は、上記事情に鑑みてなされたもので、その目的は、外部から入力インタフェース部を介して回路を検査するときに、入力インタフェース部および回路の検査時間を大幅に短縮することができる半導体集積回路装置およびその検査方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明によれば、外部から入力インタフェース部を介して信号が与えられることにより所定の検査項目で回路を検査するときに、当該検査項目で使用されない入力インタフェース部を対象として当該入力インタフェース部が正常に動作するか否かを所定の検査項目の検査に並行して半導体集積回路装置本体内で判定するため、回路を検査するときに当該回路が使用しない入力インタフェース部の検査も装置本体内で並列に行われることになり、検査時間を大幅に短縮することができる。
【００１２】
請求項２記載の発明によれば、特に入力インタフェース部のコンパレータの検査を行うときに前述発明と略同様の作用効果を奏する。
【００１３】
請求項３記載の発明によれば、特に入力インタフェース部のヒステリシスコンパレータの立上りしきい値電圧および立下りしきい値電圧の検査を行うときに前述発明と略同様の作用効果を奏する。
【００１４】
請求項４記載の発明によれば、検査用制御手段は、外部からの検査により所定の検査項目で使用されない入力インタフェース部に対して検査用信号出力手段に検査用信号を出力させ、検査用信号を入力インタフェース部を介して入力することに基づいて入力インタフェース部が正常に動作するか否かを所定の検査項目の検査に並行して判定するため、回路を検査するときに当該回路が使用しない入力インタフェース部の検査も並列に行われることになり、検査時間を大幅に短縮することができる。
【００１６】
請求項５記載の発明によれば、特に入力インタフェース部のコンパレータの検査を行うときに前述発明と略同様の作用効果を奏する。
【００１７】
請求項６記載の発明によれば、特に入力インタフェース部のヒステリシスコンパレータの立上りしきい値電圧および立下りしきい値電圧の検査を行うときに前述発明と略同様の作用効果を奏する。
【００１８】
請求項７記載の発明によれば、請求項４記載の発明において、動作信号出力手段が回路の機能を達成するための動作信号を出力するために設けられている場合には、検査用信号出力手段を動作信号出力手段で構成するため、検査用信号出力手段を別途設けることなく構成することができ、回路構成を極力小さくすることができる。
【００１９】
請求項８記載の発明によれば、請求項５または６に記載の発明において、動作信号電圧出力手段が回路の機能を達成するための動作信号電圧を出力するために設けられている場合には、検査用信号電圧出力手段を動作信号電圧出力手段で構成するため、検査用信号電圧出力手段を別途設けることなく構成することができ、回路構成を極力小さくすることができる。
【００２０】
【発明の実施の形態】
以下、本発明をエンジン制御用の半導体集積回路装置に適用した一実施形態について図１ないし図５を参照しながら説明する。
図１は、エンジン制御用の半導体集積回路装置の機能ブロック図を概略的に示すものである。
この半導体集積回路装置（以下、装置本体と略す）１１には、検査用コントローラ（検査用制御手段）１２および回路ブロック制御用コントローラ（実動作制御手段）１３が別体に設けられている。検査用コントローラ１２は、検査専用に設けられるもので検査用メモリ１４が接続されている。検査用メモリ１４には、検査制御用プログラムが記憶されている。検査用コントローラ１２は、例えば小規模（例えば８ビット）のマイクロコンピュータからなるもので、この検査制御用プログラムに基づいて装置本体１１の全体構成検査を行うようになっている。
【００２１】
回路ブロック制御用コントローラ１３は、回路ブロック部Ｃの各デジタル回路ブロックＤ１〜Ｄｍおよび各アナログ回路ブロックＡ１〜Ａｎの実動作を制御するために設けられるもので、回路制御用メモリ１５が接続されている。回路制御用メモリ１５には、回路ブロック部Ｃの実動作を制御するための実動作用プログラムが記憶されている。回路ブロック制御用コントローラ１３は、検査用コントローラ１２に比較して大規模（例えば１６〜６４ビット）のマイクロコンピュータからなるもので、この実動作用プログラムに基づいて回路ブロック部Ｃの各回路を実際に機能的に動作させる。
【００２２】
これら検査用コントローラ１２，回路ブロック制御用コントローラ１３，検査用メモリ１４および回路制御用メモリ１５を有してなるコントローラ部１６には、Ｄ／Ａ変換器（検査用信号出力手段，検査用信号電圧出力手段，動作信号出力手段，動作信号電圧出力手段）１７が接続されている。Ｄ／Ａ変換器１７は、検査用コントローラ１２もしくは回路ブロック制御用コントローラ１３からデジタル信号電圧が与えられると当該デジタル電圧に応じたアナログ信号電圧を出力するようになっている。出力されたアナログ信号電圧は、回路ブロック部Ｃのアナログ回路ブロックＡ１〜Ａｎに与えられるようになっていると共に、入力インタフェース部（以下、入力Ｉ／Ｆ部と略す）ＩＦ１〜ＩＦｚにも与えられるようになっている。
【００２３】
また、装置本体１１には、上述したアナログ回路ブロックＡ１〜Ａｎと共にデジタル回路ブロックＤ１〜Ｄｍが設けられている（ここで、実際の製品ではブロックの数は数個（複数）程度）。アナログ回路ブロックＡ１〜Ａｎは、それぞれ、Ｄ／Ａ変換器１７から所定のアナログパターン電圧が与えられると所定の処理（例えば増幅処理，レベルシフト処理）を行い出力インタフェース部（図示せず）からアナログ電圧を出力することにより所定の機能を達成するようになっており、デジタル回路ブロックＤ１〜Ｄｍは、入力Ｉ／Ｆ部ＩＦ１〜ＩＦｚを介して外部からデジタルパターン電圧が与えられると所定の処理（カウンタ処理等）を行い出力インタフェース部（図示せず）からデジタル電圧を出力することにより所定の機能を達成するようになっている。これらアナログ回路ブロックＡ１〜Ａｎ、デジタル回路ブロックＤ１〜Ｄｍが、それぞれ、本発明における「回路」に相当している。
【００２４】
尚、入力インタフェース部ＩＦ１〜ＩＦｚから出力された信号が上述した回路ブロック部Ｃをパスする信号経路（図示せず）が別途設けられており、接続されるテスタ１は、入力Ｉ／Ｆ部の検査を個別に行うことができるようになっているが、今回の発明には直接関係しないためその説明を省略する。
【００２５】
ところで、エンジン制御用の半導体集積回路装置本体１１の入力端子Ｔ１〜Ｔｚの数ｚは、少なくとも回路ブロックＤ１〜ＤｍやＡ１〜Ａｎの数よりも多く数百程度あり、回路ブロックＤ１〜ＤｍおよびＡ１〜Ａｎが検査時や実データ（実動作するためのデータ）を入力するために使用する入力Ｉ／Ｆ部，入力端子は予め決められている。実際の製品では、ｍ＋ｎブロック程度の回路ブロック数に対して入力Ｉ／Ｆ部や入力端子の数ｚが数百に達し、夫々の回路ブロックに対応した入力Ｉ／Ｆ部や入力端子がそれぞれ対応していることになる。
【００２６】
しかしこれら全ての説明を行うと発明の説明が難解になるため、例えば本実施形態においては夫々の入力Ｉ／Ｆ部について以下のように設定されているとして以降の説明を行う。すなわち、デジタル回路ブロックＤ１が使用する入力Ｉ／Ｆ部は入力Ｉ／Ｆ部ＩＦ２，ＩＦ４であり、デジタル回路ブロックＤ２が使用する入力Ｉ／Ｆ部は入力Ｉ／Ｆ部ＩＦ２，ＩＦ３，ＩＦ５であり、また、デジタル回路ブロックＤ３が使用する入力Ｉ／Ｆ部は入力Ｉ／Ｆ部ＩＦ１，ＩＦ４であるとして以降の説明を行う（入力端子については入力Ｉ／Ｆ部に対応するもので詳述しないが図３（ａ）参照）。尚、実際の製品においても、検査時等に使用される入力Ｉ／Ｆ部や入力端子は本実施形態に示すように重複する場合もあれば重複しない場合もある。 検査用メモリ１４には、図３（ａ）に示すように、このような回路ブロックＤ１〜ＤｍおよびＡ１〜Ａｎと入力Ｉ／Ｆ部ＩＦ１〜ＩＦｚとの対応関係が予め記憶されている。
【００２７】
＜入力Ｉ／Ｆ部の具体的構成の説明＞
図２（ａ）〜（ｃ）は、入力Ｉ／Ｆ部の具体的構成の一例を概略的に示している。入力Ｉ／Ｆ部ＩＦ１〜ＩＦｚ（図２には理解容易にするため符号「ＩＦ」と付している）は、図２（ａ）に示すようにコンパレータＣＰ１を有してなるものや、図２（ｂ）に示すようにヒステリシス特性を有するコンパレータＣＰ２を有してなるものや、図２（ｃ）に示すように複数のしきい値電圧を設定可能なコンパレータＣＰ３を有してなるものがある。
【００２８】
例えば図２（ａ）に示す入力Ｉ／Ｆ部を説明する。入力Ｉ／Ｆ部ＩＦのコンパレータＣＰ１の非反転入力端子には電圧Ｖｒ１が与えられることによりしきい値電圧Ｖｒ１が予め設定されている。コンパレータＣＰ１の反転入力端子には、スイッチＳＷの可動接点ＳＷａが接続されている。またスイッチＳＷの固定接点ＳＷｂは入力端子Ｔに接続されており、スイッチＳＷの固定接点ＳＷｃには、Ｄ／Ａ変換器１７からのアナログ信号電圧が与えられるようになっている。
【００２９】
スイッチＳＷは、検査用コントローラ１２および回路ブロック制御用コントローラ１３に接続されるＩ／Ｆ選択制御回路１８からの選択切替信号に基づいて可動接点ＳＷａと固定接点ＳＷｂもしくはＳＷｃが導通するように切替わる。
【００３０】
この場合、入力Ｉ／Ｆ部ＩＦは、Ｉ／Ｆ選択制御回路１８からの選択切替信号として外部選択信号が与えられることによりスイッチＳＷの可動接点ＳＷａおよび固定接点ＳＷｂが導通すると、入力端子Ｔ１〜Ｔｚ（図２には説明の理解を容易にするため符号「Ｔ」と付している）に対して装置外部から与えられる信号電圧が、コンパレータＣＰ１の反転入力端子に与えられることで、当該信号電圧をしきい値電圧Ｖｒ１と比較しデジタルレベル信号（「ハイ」or「ロウ」）をコントローラ部１６の検査用コントローラ１２，回路ブロック制御用コントローラ１３および回路ブロック部Ｃの夫々対応する回路ブロックＤ１〜Ｄｍ，Ａ１〜Ａｎ（図３（ａ）参照）に出力するようになっている。
【００３１】
また、入力Ｉ／Ｆ部ＩＦは、Ｉ／Ｆ選択制御回路１８からの選択切替信号として内部検査選択信号が与えられることによりスイッチＳＷの可動接点ＳＷａおよび固定接点ＳＷｃが導通すると、Ｄ／Ａ変換器１７からのアナログ電圧がコンパレータＣＰ１の反転入力端子に与えられることで、当該信号電圧をしきい値電圧Ｖｒ１と比較しデジタルレベル信号（「ハイ」or「ロウ」）をコントローラ部１６の検査用コントローラ１２，回路ブロック制御用コントローラ１３および回路ブロック部Ｃの夫々対応する回路ブロックＤ１〜Ｄｍ，Ａ１〜Ａｎ（図３（ａ）参照）に出力するようになっている。
【００３２】
また、図２（ｂ）に示すように、ヒステリシス特性を有するコンパレータ（ヒステリシスコンパレータ）ＣＰ２が使用される場合もある。ヒステリシスコンパレータＣＰ２は接続される抵抗Ｒ１，Ｒ２および電圧源により立上りしきい値電圧Ｖｒ２Ｈおよび立下りしきい値電圧Ｖｒ２Ｌが所定の値に各々設定される。その他は、図２（ａ）に説明した回路と略同様である。
【００３３】
また、入力Ｉ／Ｆ部ＩＦには、図２（ｃ）に示すように、コンパレータＣＰ３が使用される場合もある。このコンパレータＣＰ３は、複数のしきい値電圧Ｖｒ３およびＶｒ４が切替えられることにより、このうち何れか１つのしきい値電圧が設定される。このとき入力Ｉ／Ｆ部ＩＦには複数のスイッチを有するスイッチＳＷ２が設けられ、Ｉ／Ｆ選択制御回路１８からのしきい値選択信号に基づいてスイッチＳＷ２の各スイッチの導通が切替えられ、複数の電圧Ｖｒ３，Ｖｒ４が切替えられることによりコンパレータＣＰ３の非反転入力端子に対して何れか１つのしきい値電圧が与えられ、コンパレータＣＰ３に所定のしきい値電圧Ｖｒ３もしくはＶｒ４が設定されるようになっている。その他は、図２（ａ）もしくは図２（ｂ）に説明した回路と略同様である。
【００３４】
このようにして、入力Ｉ／Ｆ部ＩＦ１〜ＩＦｚが構成されるが、そのしきい値電圧Ｖｒ１，Ｖｒ２Ｈ，Ｖｒ２Ｌ，Ｖｒ３およびＶｒ４の値は、夫々の入力Ｉ／Ｆ部毎に異なる場合も多い。また、例えば図２（ｃ）のタイプの回路を搭載した実際の製品では、１つの入力Ｉ／Ｆ部に対して数十種類ものしきい値電圧が切替え設定可能に構成されることもある。これは、入力端子Ｔ１〜Ｔｚの外部に接続される回路からの要求仕様に基づくものである。検査用メモリ１４には、入力Ｉ／Ｆ部ＩＦ１〜ＩＦｚの夫々で何れのタイプのコンパレータＣＰ１〜ＣＰ３が使用されているかが記憶されており、また、そのときのしきい値Ｖｒ１，Ｖｒ２Ｈ，Ｖｒ２Ｌ，Ｖｒ３およびＶｒ４も対応して予め記憶されている。検査用コントローラ１２では、この記憶データに基づいて検査するようになっている。
【００３５】
以下、上記構成による検査方法の説明を行う。まず、一般的な半導体集積回路装置の回路検査方法を説明する。
＜装置本体の回路検査方法の一般的説明＞
装置本体１１を製品として出荷する前段階では、その高い信頼性を確保，保証するため各種試験，検査が行われる。その試験の一例として、ＤＣパラメータ試験、ファンクショナル試験、アナログ回路試験等の試験（検査）がある。このうち、ＤＣパラメータ試験では、外部に接続されるテスタ１から電圧等が印加されることにより、各種配線の断線検査や、消費電流検査（静的、動的等）、リーク電流検査等の直流特性検査が行われ、これらの検査項目をチェックすることにより製品規格基準をクリアしているか否かが判定される。
【００３６】
ファンクショナル試験では、外部に設けられたテスタ１から所定のデジタル電圧のテストパターンを与えることにより各種デジタル回路ブロックＤ１〜Ｄｍの機能検査が行われる。また、アナログ回路試験では、外部のテスタから所定のアナログ電圧テストパターンを与えることにより各種アナログ回路ブロックＡ１〜Ａｎの機能検査が行われる。その他、装置本体１１が発振器もしくはクロック生成回路を搭載する場合にはその発振周波数やクロック周波数を検査するための交流試験（図５には図示せず）や、メモリが内蔵される場合にはメモリ試験（図５には図示せず）が行われる。
【００３７】
＜具体的検査手順の概要＞
以下、上述構成により行われる検査の流れについて、図３ないし図５を参照しながら説明する。上述した検査は、従来の技術欄で説明を行ったテスタ１（ＬＳＩテスタ）が装置本体１１の入力端子Ｔ１〜Ｔｚ、テスト端子ＴＥＳＴおよび制御端子（図示せず）に接続されることにより行われる。
【００３８】
図４は、検査用コントローラの動作を示すフローチャートである。
本実施形態においては、入力Ｉ／Ｆ部ＩＦ１〜ＩＦｚに設けられたコンパレータＣＰ１〜ＣＰ３のしきい値電圧の検査を他の検査（上述参照）に並行して行う場合の実施形態を示す。
この検査用コントローラ１２の検査ルーチンは、外部のテスタ１により制御端子に検査開始指示信号が与えられることにより動作するルーチンである。検査用コントローラ１２は、テスト端子ＴＥＳＴに外部から信号として与えられる信号の状態を検出することにより、装置本体１１が検査状態にあるか実動作状態にあるかを判定する（Ｓ１）。
【００３９】
ところでテスタ１は、外部から信号を入力Ｉ／Ｆ部ＩＦ１〜ＩＦｚに与え検査を独自に行うときには、テスト端子ＴＥＳＴにテストモード信号を与えるようになっている。ここで、テスタ１がテスト端子ＴＥＳＴに接続され検査を開始すると、テスタ１がテストモード信号をテスト端子ＴＥＳＴに与えるので、コントローラ部１６の検査用コントローラ１２がこの信号を検出することにより検査状態にあると判定し（Ｓ１：検査状態）、テストモード（Ｓ２以降）に移行する。Ｓ１において、テスタ１がテスト端子ＴＥＳＴに接続されなければ、検査用コントローラ１２がテストモード信号を検出しないので、検査用コントローラ１２は、装置本体１１が実動作状態にあると判定し、Ｓ１に戻り検査状態になるまで待機する。
【００４０】
尚、装置本体１１が実動作状態にあるときには、回路ブロック制御用コントローラ１３がＤ／Ａ変換器１７に動作信号電圧（動作信号）を出力させて回路ブロック部Ｃを制御する。すなわち、回路ブロック制御用コントローラ１３がデジタル回路ブロックＤ１〜Ｄｍおよびアナログ回路ブロックＡ１〜Ａｎの各機能を実動作制御可能となっており、それぞれの機能を実現達成するようになっているが、本発明とは直接関連しないのでその内部説明を省略する。
【００４１】
この後、テスタ１は、ＤＣパラメータ試験を行うときには制御端子を通じて検査項目信号（断線検査、消費電流検査、リーク電流検査を示す情報等）を検査用コントローラ１２に出力する。検査用コントローラ１２は、検査項目信号を入力することに基づいてＩ／Ｆ選択制御回路１８に入力Ｉ／Ｆ部ＩＦ１〜ＩＦｚのスイッチＳＷを固定接点ＳＷｂ側に切替えさせる。これは外部からの信号電圧の入力を有効化するために行われる。
【００４２】
そして、検査用コントローラ１２は、しきい値電圧の検査を並行して行うことが可能な検査項目であるか否かを判定する（Ｓ２）。具体的には、検査用コントローラ１２は、この時点でテスタ１により行われる検査が図３（ａ）に示す検査項目欄に含まれているか否かを判定する。検査用コントローラ１２がこの検査項目信号を受付け、検査用コントローラ１２は、テスタ１によりＤＣパラメータ試験が行われている間は、しきい値電圧の検査を並行して行うことができないためＳ１に戻る。
【００４３】
その後、テスタ１が、ファンクショナル試験の検査項目信号（回路ブロックＤ１〜Ｄｍの検査の信号）を検査用コントローラ１２に出力すると、検査用コントローラ１２は、この検査項目信号を受付ける。検査用コントローラ１２は、この検査項目信号の示す検査項目が図３（ａ）に示す検査項目欄（回路ブロックＤ１〜Ｄｍ）に含まれているため、Ｓ２においてＹＥＳと判定し、入力Ｉ／Ｆ部ＩＦ１〜ＩＦｚのコンパレータＣＰ１〜ＣＰ３のしきい値電圧の検査を回路ブロックＤ１〜Ｄｍの検査に並行して行う（Ｓ３以降）。
【００４４】
テスタ１がデジタル回路ブロックＤ１のファンクショナル試験を行うときには、検査用コントローラ１２は、検査項目信号を入力することに基づいてＩ／Ｆ選択制御回路１８に入力Ｉ／Ｆ部ＩＦ２，ＩＦ４のスイッチＳＷを固定接点ＳＷｂ側に維持させる。したがって、テスタ１は、デジタル回路ブロックＤ１に入力Ｉ／Ｆ部ＩＦ２，ＩＦ４を介して信号を与え、デジタル回路ブロックＤ１から出力されたデジタル信号電圧を図示しない出力インタフェース部を通じて入力することに基づいてデジタル回路ブロックＤ１の検査を行うことができる。
【００４５】
このようにテスタ１がデジタル回路ブロックＤ１の検査を行うのに並行して、検査用コントローラ１２は、図４に示すＳ３以降の処理を行う。Ｓ３において、検査用コントローラ１２は、回路ブロックＤ１の検査に使用されない入力Ｉ／Ｆ部を判定すると共に、検査が終了していない入力Ｉ／Ｆ部があるか否かを判定する（Ｓ４）。テスタ１により回路ブロックＤ１の検査が行われている間に、検査用コントローラ１２は、入力Ｉ／Ｆ部ＩＦ２，ＩＦ４以外の入力Ｉ／Ｆ部の検査が終了しておらず、且つ、使用されていないことを判定するため、これらの入力Ｉ／Ｆ部ＩＦ１，ＩＦ３，ＩＦ５〜ＩＦｚを対象として、Ｓ５〜Ｓ６において、これらの入力Ｉ／Ｆ部が正常に動作するか否かを判定する。
【００４６】
具体的には、検査用コントローラ１２は、これらの入力Ｉ／Ｆ部ＩＦ１，ＩＦ３，ＩＦ５〜ＩＦｚのスイッチＳＷをＩ／Ｆ選択制御回路１８を通じて固定接点ＳＷｃ側に切替えさせ、各コンパレータＣＰ１〜ＣＰ３に対してＤ／Ａ変換器１７に検査用信号電圧（検査用信号）を出力させる。そして、検査用コントローラ１２は、これらの入力Ｉ／Ｆ部ＩＦ１，ＩＦ３，ＩＦ５〜ＩＦｚを構成するコンパレータＣＰ１〜ＣＰ３の出力するデジタルレベル信号（「ハイ」or「ロウ」）を入力することに基づいてコンパレータＣＰ１〜ＣＰ３のしきい値電圧の検査を行う（Ｓ５）。
【００４７】
＜しきい値電圧の検査方法について＞
以下、しきい値電圧の検査方法について図２を参照して概略的に説明する。
１．定電圧検査法について
定電圧検査法は、特に図２（ａ），図２（ｃ）に示すコンパレータＣＰ１，ＣＰ３のしきい値電圧の検査を行う場合に用いられる。例えば図２（ａ）に示すコンパレータのしきい値Ｖｒ１を検査する方法を説明する。検査用コントローラ１２は、デジタル信号電圧をＤ／Ａ変換器１７に与えることで、しきい値電圧Ｖｒ１よりわずかに下回るアナログ信号電圧（例えば、Ｖｒ１−０．１［Ｖ］）をＤ／Ａ変換器１７に出力させる。すると、コンパレータＣＰ１の反転入力端子には、Ｖｒ１を下回っている信号が与えられるため、コンパレータＣＰ１が正常に動作するのであれば、デジタルレベル信号として「ハイ」が出力される。検査用コントローラ１２は、このデジタルレベル信号を入力し、この電圧では正常に動作することを判定する。
【００４８】
同様に、検査用コントローラ１２は、しきい値電圧Ｖｒ１をわずかに上回るアナログ信号電圧（例えば、Ｖｒ１＋０．１［Ｖ］）をＤ／Ａ変換器１７に出力させる。すると、コンパレータＣＰ１の反転入力端子には、しきい値電圧Ｖｒ１を上回っている信号が与えられるため、コンパレータＣＰ１が正常に動作するのであれば、デジタルレベル信号として「ロウ」が出力される。検査用コントローラ１２は、このデジタルレベル信号を入力し、この電圧では正常に動作することを判定する。逆に検査用コントローラ１２は、この許容範囲内にＶｒ１が設定されていない場合には、正常に動作しないと判定する。このようにして行われるしきい値電圧の検査法が定電圧検査法である。
【００４９】
２．オーダリーサーチ法およびバイナリーサーチ法について
オーダリーサーチ法もしくはバイナリ−サーチ法は、特に図２（ｂ）に示すヒステリシスコンパレータＣＰ２のしきい値電圧を検査する場合に用いられる。
２−１．オーダリーサーチ法
検査用コントローラ１２が、例えば立上りしきい値電圧を検査する場合には、コンパレータＣＰ２の反転入力端子に対してＤ／Ａ変換器１７に出力させるアナログ信号定電圧を下限電圧（例えば、０Ｖ）から上限電圧（例えば、５Ｖ）間で徐々（例えば、０．１Ｖ単位）に変化させ、コンパレータＣＰ２が出力するデジタルレベル信号の変化を判定し、デジタルレベル信号が変化したときのアナログ信号定電圧の電圧値を立上りしきい値電圧として概略的に算出し、この算出された値が許容値を満たしているか否かを判定する。この検査法がオーダリーサーチ法である。（立下りしきい値電圧を測定する場合はその逆でありその説明を省略する）。
【００５０】
２−２．バイナリーサーチ法
バイナリ−サーチ法において、検査用コントローラ１２が例えば立上りしきい値電圧を測定する場合には、コンパレータＣＰ２の反転入力端子に対してＤ／Ａ変換器１７に出力させるアナログ信号定電圧を下限電圧（例えば、０Ｖ）から上限電圧（例えば、５Ｖ）間で所定の規則で変化させ、コンパレータＣＰ２が出力するデジタルレベル信号の変化を判定して立上りしきい値電圧を概略的に算出し、この算出された値が許容値を満たしているか否かを判定する方法である。
【００５１】
このとき、検査用コントローラ１２およびＤ／Ａ変換器１７が行う動作を概略的に説明する。例えば、下限電圧０Ｖ、上限電圧５Ｖ、立上りしきい値電圧Ｖｒ２Ｈが２．７Ｖで設定されている場合に、立上りしきい値電圧Ｖｒ２Ｈが許容範囲内にあるか否かを検査するときには、まず下側設定電圧０Ｖを反転入力端子に与える。この場合、コンパレータＣＰ２が正常なしきい値電圧Ｖｒ２Ｈで設定されている場合には、検査用コントローラ１２はコンパレータＣＰ２から「ハイ」信号を得て、次に上側設定電圧５Ｖを反転入力端子に与えることによりコンパレータＣＰ２から「ロウ」信号を得る。このとき、「ハイ」信号と「ロウ」信号が得られたので、検査用コントローラ１２が、上側設定電圧５Ｖと下側設定電圧０Ｖの１／２の２．５Ｖを下側設定電圧に設定する。そして、再度下限電圧０Ｖを与えることによりコンパレータＣＰ２の出力を「ハイ」に戻し、下側設定電圧２．５Ｖおよび上側設定電圧５Ｖの定電圧を与える。
【００５２】
それぞれ、コンパレータＣＰ２から「ハイ」信号および「ロウ」信号が得られるので、検査用コントローラ１２が、上側設定電圧５Ｖと下側設定電圧２．５Ｖの１／２の３．７５Ｖを下側設定電圧に設定する。そして、再度下限電圧０Ｖを与えることによりコンパレータＣＰ２の出力を「ハイ」に戻し、下側設定電圧３．７５Ｖおよび上側設定電圧５Ｖの定電圧を与える。するとそれぞれ、コンパレータＣＰ２から「ロウ」信号および「ロウ」信号が得られるので、検査用コントローラ１２は、前回の下側設定電圧２．５Ｖを再度下側設定電圧に設定し、今回の下側設定電圧３．７５Ｖを上側設定電圧に設定する。このようにして、処理が例えば数十回繰り返されることにより、下側設定電圧および上側設定電圧が徐々に立上りしきい値電圧Ｖｒ２Ｈ２．７Ｖに近づく。検査用コントローラ１２は、所定回数この処理を繰り返すことにより、この下側設定電圧および上側設定電圧が許容誤差範囲内にあるか否かを判定することにより検査を行う。このようにして行われる検査法がバイナリーサーチ法と称される検査法であるが、このように設定直流電圧を数十回もヒステリシスコンパレータＣＰ２に与える必要があり、従来の検査方法では特に検査時間を要する方法である。
図４に戻って説明すると、検査用コントローラ１２およびＤ／Ａ変換器１７により、それぞれのコンパレータＣＰ１〜ＣＰ３に適した方法によりしきい値電圧の検査が上述のように行われ、しきい値電圧が検査基準をクリアしているか否かが判定される（Ｓ６）。
【００５３】
このとき、しきい値電圧が１つでも検査基準をクリアしていなければ、テスタ１にＮＧ出力して（Ｓ８）終了するが、しきい値電圧が検査基準をクリアしていれば（Ｓ６：ＹＥＳ）、検査用コントローラ１２は、入力Ｉ／Ｆ部ＩＦ１，ＩＦ３，ＩＦ５〜ＩＦｚのコンパレータＣＰ１〜ＣＰ３が検査済みであることを検査用メモリ１４に記憶させるとともに、その検査結果を検査用メモリ１４に記憶させる（Ｓ７）。このときの検査用メモリ１４の記憶内容を図３（ｂ）に示している。入力Ｉ／Ｆ部のうち、ＩＦ２およびＩＦ４のみが検査済みでないことを表わしている。
【００５４】
その後、検査用コントローラ１２は、Ｓ１において、非定期的に検査状態であるか実動作状態であるかを判定しながら、Ｓ２〜Ｓ７を繰り返し処理する。このとき、デジタル回路ブロックＤ２の検査処理時には、Ｓ３において、デジタル回路ブロックＤ２の検査に使用されない入力Ｉ／Ｆ部ＩＦ１，ＩＦ４，ＩＦ６〜ＩＦｚのうちＩＦ４のコンパレータのしきい値電圧の検査がＳ５において行われる。さらに、デジタル回路ブロックＤ３の検査処理時には、Ｓ３において、デジタル回路ブロックＤ３の検査に使用されない入力Ｉ／Ｆ部ＩＦ２〜ＩＦ３，ＩＦ５〜ＩＦｚのうちＩＦ２のコンパレータのしきい値電圧の検査がＳ５において行われる。
【００５５】
その後、検査用コントローラ１２は、Ｓ４において、検査が終了していない入力Ｉ／Ｆ部ＩＦ１〜ＩＦｚがあるか否かを、検査用メモリ１４に記憶された検査済テーブル（図３（ｂ）参照）に基づいて判定し、検査用メモリ１４に記憶されているしきい値検査結果を判定する（Ｓ９）。すなわち、検査用コントローラ１２は、全てのしきい値検査結果を再度確認し、全てのしきい値検査結果がＯＫであるか否かを判定し、ＯＫであればテスタ１にＯＫ信号を出力し（Ｓ１０）、ＮＧであればＳ８においてテスタ１にＮＧ信号を出力する。
【００５６】
一方テスタ１側では、アナログ回路試験等を行い独自に全ての試験を完了する。そして、テスタ１側では、検査用コントローラ１２からのＯＫ出力もしくはＮＧ出力、およびテスタ１が独自に行った各種試験、検査（ＤＣパラメータ試験、ファンクショナル試験、アナログ回路試験等）を含めて総合的な判定を行い、装置本体１１が出荷に適した製品であるか否かを判定する。すなわち、テスタ１側で行われた試験を全てクリアしたとしても、検査用コントローラ１２からＮＧ出力が得られれば、入力Ｉ／Ｆ部ＩＦ１〜ＩＦｚの何れかに不具合を生じていると判定することができ、また逆に、検査用コントローラ１２からＯＫ出力が得られたとしても、テスタ１側で行われた試験がクリアできていない場合には、入力Ｉ／Ｆ部ＩＦ１〜ＩＦｚに不具合が生じることなく、テスタ１が行った検査（ＤＣパラメータ試験，ファンクショナル試験，アナログ回路試験）で不具合が生じていることが確認される。これにより、しきい値電圧の検査結果とその他の各種検査の結果を切り分けて判別することができる。
【００５７】
このような一連の検査のタイミングチャートを図５（ａ）に示しているが、しきい値電圧検査をＤＣパラメータ試験として行う従来の検査方法（並行検査を行わない場合；図５（ｂ）参照）に比較して検査時間を大幅に短縮することができる。
【００５８】
このような実施形態によれば、外部のテスタ１が入力Ｉ／Ｆ部ＩＦ２，ＩＦ４のコンパレータを介してデジタル回路ブロックＤ１に信号電圧を与えることによりデジタル回路ブロックＤ１のファンクショナル試験を行うときに、検査用コントローラ１２が、デジタル回路ブロックＤ１のファンクショナル試験で使用されない入力Ｉ／Ｆ部ＩＦ１，ＩＦ３，ＩＦ５〜ＩＦｚを対象としてコンパレータＣＰ１〜ＣＰ３のしきい値電圧（例えば立上りしきい値電圧および立下りしきい値電圧）の検査を並行して行うため、しきい値電圧の検査時間を大幅に短縮することができる。
【００５９】
Ｄ／Ａ変換器１７が、検査用信号電圧および動作信号電圧を出力する機能を兼ねているので、別途Ｄ／Ａ変換器を設けることなく、回路構成を簡略化して構成することができる。
【００６０】
（他の実施形態）
本発明は、上述実施形態に限定されるものではなく、次のような変形，もしくは拡張が可能である。
入力Ｉ／Ｆ部ＩＦ１〜ＩＦｚにコンパレータＣＰ１〜ＣＰ３が形成された実施形態を示したが、入力Ｉ／Ｆ部ＩＦ１〜ＩＦｚには必ずしもコンパレータＣＰ１〜ＣＰ３が形成されている必要はない。すなわち、入力Ｉ／Ｆ部ＩＦ１〜ＩＦｚがどのような形態であっても良い。一例として、入力Ｉ／Ｆ部ＩＦ１〜ＩＦｚに外部からアナログ信号が与えられる使用条件では、アンプ等により構成されていても良い。この場合、コンパレータのように電圧動作するものに限らず電流動作する回路素子等でも良い。要は、検査用コントローラ１２が、所定の検査項目の検査に並行して入力Ｉ／Ｆ部の構成要素が正常に動作するか否かを判定するように構成されていれば良い。
【００６１】
入力Ｉ／Ｆ部ＩＦ１〜ＩＦｚのコンパレータＣＰ１〜ＣＰ３に適用した実施形態を示したが、装置本体１１内の何れの部位にコンパレータが設けられていても良く、これらのコンパレータのしきい値電圧を検査する方法として適用しても良い。
【００６２】
外部にテスタ１を接続して所定の検査項目（ＤＣパラメータ試験、ファンクショナル試験、アナログ回路試験）の検査を外部から行う実施形態を示したが、コントローラ部１６内に検査用コントローラ１２とは別体にさらに検査専用の制御回路（第２の検査用制御手段）を設け、この制御回路が所定の検査項目（ディジタル回路ブロックＤ１〜Ｄｍの検査）を装置本体１１の内部で行うように構成しても良い。
【図面の簡単な説明】
【図１】 本発明の一実施形態を示す機能ブロック図
【図２】 入力インタフェース部の一例を示す図
【図３】 （ａ）（ｂ）検査用メモリの記憶内容の一例を示す図
【図４】 検査時の動作を示すフローチャート
【図５】 （ａ）検査の流れを示すタイミングチャート，（ｂ）従来の検査の流れを示すタイミングチャート
【図６】 従来例を示す図１対応図
【符号の説明】
１はテスタ、１１は半導体集積回路装置（半導体集積回路装置本体）、１２は検査用コントローラ（検査用制御手段）、１３は回路ブロック制御用コントローラ、１４は検査用メモリ、１７はＤ／Ａ変換器（検査用信号出力手段、検査用信号電圧出力手段、動作信号出力手段、動作信号電圧出力手段）、１８はＩ／Ｆ選択制御回路、ＩＦ１…ＩＦｚは入力インタフェース部、ＣＰ１，ＣＰ３はコンパレータ、ＣＰ２はヒステリシスコンパレータ、Ｃは回路ブロック部、Ｄ１…Ｄｍはデジタル回路ブロック（回路）、Ａ１…Ａｎはアナログ回路ブロック（回路）、Ｔ１〜Ｔｚは入力端子である。

Claims (8)

1. 外部から信号が与えられる入力インタフェース部が所定の機能を達成する回路に付加されてなる半導体集積回路装置の検査方法において、
   外部から前記入力インタフェース部を介して信号が与えられることにより所定の検査項目で前記回路が検査されるときに、当該検査項目で使用されない入力インタフェース部を対象として当該入力インタフェース部が正常に動作するか否かを前記所定の検査項目の検査に並行して半導体集積回路装置本体内で判定することを特徴とする半導体集積回路装置の検査方法。
2. 外部から与えられた信号電圧を予め設定された所定のしきい値電圧と比較しデジタルレベル信号を出力するコンパレータを有してなる入力インタフェース部が所定の機能を達成する回路に付加されてなる半導体集積回路装置の検査方法において、
   外部から前記入力インタフェース部を介して信号が与えられることにより所定の検査項目で前記回路が検査されるときに、当該検査項目の検査で使用されない前記入力インタフェース部のコンパレータを対象として当該コンパレータのしきい値電圧の検査を前記所定の検査項目の検査に並行して半導体集積回路装置本体内で行うことを特徴とする半導体集積回路装置の検査方法。
3. 外部から与えられた信号電圧を予め設定された所定の立上りしきい値電圧および立下りしきい値電圧と比較しデジタルレベル信号を出力するヒステリシスコンパレータを有してなる入力インタフェース部が所定の機能を達成する回路に付加されてなる半導体集積回路装置の検査方法において、
   外部から前記入力インタフェース部を介して信号が与えられることにより所定の検査項目で前記回路が検査されるときに、当該検査項目の検査で使用されない前記入力インタフェース部のヒステリシスコンパレータを対象として当該ヒステリシスコンパレータの立上りしきい値電圧および立下りしきい値電圧の検査を前記所定の検査項目の検査に並行して半導体集積回路装置本体内で行うことを特徴とする半導体集積回路装置の検査方法。
4. 外部から信号が与えられる入力インタフェース部が所定の機能を達成する回路に付加されてなる半導体集積回路装置であって、
   検査用信号出力手段と、
   外部から前記入力インタフェース部を介して信号が前記回路に与えられることにより所定の検査項目で前記回路が検査されるときに、当該検査項目で使用されない入力インタフェース部に対して前記検査用信号出力手段に検査用信号を出力させる検査専用の検査用制御手段とを備え、
   前記検査用制御手段は、前記検査用信号出力手段により出力された検査用信号を前記所定の検査項目で使用されない入力インタフェース部を介して入力することに基づいて当該入力インタフェース部が正常に動作するか否かを前記所定の検査項目の検査に並行して判定するように構成されていることを特徴とする半導体集積回路装置。
5. 外部から与えられた信号電圧を予め設定された所定のしきい値電圧と比較しデジタルレベル信号を出力するコンパレータを有してなる入力インタフェース部が所定の機能を達成する回路に付加されてなる半導体集積回路装置であって、
   検査用信号電圧出力手段と、
   外部から前記入力インタフェース部を介して信号が前記回路に与えられることにより所定の検査項目で前記回路が検査されるときに、当該検査項目で使用されない前記入力インタフェース部のコンパレータに対して検査用信号電圧を前記検査用信号電圧出力手段に出力させる検査専用の検査用制御手段とを備え、
   前記検査用制御手段は、前記検査用信号出力手段の検査用信号電圧が与えられた前記コンパレータが出力するデジタルレベル信号を入力することに基づいて当該コンパレータのしきい値電圧の検査を前記所定の検査項目の検査に並行して行うように構成されていることを特徴とする半導体集積回路装置。
6. 外部から与えられた信号電圧を所定の立上りしきい値電圧および立下りしきい値電圧と比較しデジタルレベル信号を出力するヒステリシスコンパレータを有してなる入力インタフェース部が所定の機能を達成する回路に付加されてなる半導体集積回路装置において、
   検査用信号電圧出力手段と、
   外部から前記入力インタフェース部を介して信号が前記回路に与えられることにより所定の検査項目で前記回路が検査されるときに、当該検査項目の検査で使用されない前記入力インタフェース部のヒステリシスコンパレータに対して検査用信号電圧を前記検査用信号電圧出力手段に出力させる検査専用の検査用制御手段とを備え、
   前記検査用制御手段は、前記検査用信号電圧出力手段の検査用信号電圧が与えられた前記ヒステリシスコンパレータが出力するデジタルレベル信号を入力することに基づいて当該ヒステリシスコンパレータのしきい値電圧の検査を前記所定の検査項目の検査に並行して行うように構成されていることを特徴とする半導体集積回路装置。
7. 前記回路が所定の機能を達成するための動作信号を出力する動作信号出力手段を備えた半導体集積回路装置であって、
   前記検査用信号出力手段は、前記動作信号出力手段により構成されていることを特徴とする請求項４記載の半導体集積回路装置。
8. 前記回路が所定の機能を達成するための動作信号電圧を出力する動作信号電圧出力手段を備えた半導体集積回路装置であって、
   前記検査用信号電圧出力手段は、前記動作信号電圧出力手段により構成されていることを特徴とする請求項５または６に記載の半導体集積回路装置。

Images