JP4162493B2 - 下位レベルのキャッシュを含むアクセスを促進するためのリバースディレクトリ - Google Patents
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Description
(発明の分野)
本発明は、マルチプロセッサシステムの設計に関する。より詳細には、本発明は、下位レベルのキャッシュを介してアクセスを実行する上位レベルのキャッシュを含むオペレーションを促進するために、下位レベルキャッシュに位置するリバースディレクトリを利用する方法と装置に関する。
計算性能の高速化を達成するために、コンピュータシステム設計者は、単一の計算タスクの実行のために並行に動作するマルチプロセッサを利用し始めている。1つの共通のマルチプロセッサ設計は、単一のレベル2(L2)キャッシュ180およびメモリ183を共用するレベル1(L1)キャッシュ161〜164に接続された複数のプロセッサ151〜154を含む(図1を参照されたい)。動作中、プロセッサ151が、ローカルL1キャッシュ161に存在しないデータアイテムにアクセスする場合、システムは、L2キャッシュ180からデータアイテムを取り出すことを試みる。データアイテムが、L2キャッシュ180に存在しない場合、システムは、最初にメモリ180からL2キャッシュ180へデータアイテムを取り出し、続いてL2キャッシュ180からL1キャッシュ161へ取り出す。
しかし、留意すべきは、L2キャッシュ180が、典型的にはL1キャッシュ161〜164よりも多いエントリを有するために、各エントリに対するディレクトリ情報をL2キャッシュ180に格納することは、浪費である。このことは、L2キャッシュ180におけるディレクトリ情報に対するほとんどのエントリが空になることを意味する。
本発明の1つの実施形態は、下位レベルのキャッシュを介してメモリアクセスを実行する上位レベルのキャッシュを有する、複数のプロセッサを含むマルチプロセッサシステムを提供する。このマルチプロセッサシステムはまた、下位レベルのキャッシュに接続されるリバースディレクトリを含み、下位レベルのキャッシュは、上位レベルのキャッシュにおけるラインに対応するエントリを含む。ここで、各エントリは、下位レベルにおける関連するエントリを識別する。
以下の説明は、任意の当業者が本発明を製造し利用することができるように表現されており、特的の用途およびその要件に関連して提供される。開示される実施形態に対する様々な改変が、当業者には容易に理解され、本明細書中で定義される一般原理は、本発明の意図および範囲から逸脱することなく、他の実施形態および用途に適用され得る。従って、本発明は、示される実施形態に限定されることを意図しないが、本明細書中で開示された原理および特徴と一貫する最大範囲が許容され得る。
(マルチプロセッサシステム)
図1Bは、本発明の実施形態に従った、リバースディレクトリを有するマルチプロセッサシステム100を示す。マルチプロセッサシステム100の多くは、単一の半導体チップ101内に配置されていることを留意されたい。より詳細には、半導体チップ101は、複数のプロセッサ110、120、130および140を含み、それらのプロセッサは、レベル1(L1)キャッシュ112、122、132、142をそれぞれ含む。留意すべきは、L1キャッシュ112、122、132および142は、別個の命令およびデータキャッシュであってもよく、もしくは、代替として、統一された命令/データキャッシュであってもよいことである。L1キャッシュ112、122、132および142は、レベル2(L2)キャッシュ106に接続され、L2キャッシュ106は、リバースディレクトリ302を含む。リバースディレクトリ302は、以下の図3〜6を参照して、より詳細が述べられる。L2キャッシュ106は、メモリコントローラ104を介して、オフチップメモリ102に接続される。
(多重バンクを有するL2キャッシュ)
図2は、本発明の実施形態に従った、多重バンクを有するL2キャッシュを示す。この実施形態では、L2キャッシュ106は、4つのバンク202〜205で実装され、4つのバンク202〜205は、スイッチ220を介して、プロセッサ110、120、130、140によって並列にアクセスされ得る。留意すべきは、メモリ要求がどの4つのバンク202〜205指示しているのかを決定するために、2ビットのアドレスだけが必要とされることである。さらに、スイッチ120は、I/Oデバイスと通信するためのI/Oポート150を含む。また留意すべきは、各これらのバンク202〜205は、リバースディレクトリを含むことである。さらに、各バンク202〜205は、それ自体のメモリコントローラ212〜215を有し、メモリコントローラ212〜215は、オフチップメモリ232〜235の関連するバンクに接続される。
(リバースディレクトリ)
図3は、本発明の実施形態に従った、関連するリバースディレクトリ302と一緒のL2バンク202を示す。L2バンク202は、命令およびデータを格納するための8ウェイのセットアソシアティブキャッシュ304を含む。アドレスの一部分は、キャッシュ304内のセットを決定するために利用される。キャッシュ304のセットは、キャッシュ304の行によって表現される。所与のセット内では、8つの異なるエントリが、各8つの異なる「ウェイ位置」に格納され得る。ウェイ位置は、キャッシュ304内の8つの列によって表現される。
(リバースディレクトリエントリ)
図4は、本発明の実施形態に従って、リバースディレクトリエントリ430がどのように生成されるかを示す。
(リバースディレクトリエントリ生成のプロセス)
図5は、本発明の実施形態に従った、リバースディレクトリエントリを生成し、または、アップデートするプロセスを示すフローチャートである。このプロセスは、ラインを取り出す要求が、L1キャッシュ112からL2キャッシュ106で受信されたとき(ステップ502)に開始する。この要求は、アドレス400、L1キャッシュ112を識別するL1キャッシュナンバー、および、ラインが取り出された後に格納されるL1キャッシュ112内のウェイ位置を含む。
(リバースディレクトリエントリを利用するプロセス)
図6は、本発明の実施形態に従って、無効化を実行するために、リバースディレクトリエントリを利用するプロセスを示す。システムは、L2キャッシュ106のアップデートを発生させる要求を受信する(ステップ602)ことによって、開始する。この要求は、別のプロセッサによる目標エントリにおける格納ヒット、ロードミス、または、格納ミスを含む。
Claims (17)
- マルチプロセッサシステムであって、
複数のプロセッサと、
複数のバンクを備えている下位レベルキャッシュと、
該複数のプロセッサに接続された複数の上位レベルキャッシュと、
複数のリバースディレクトリと
を備え、
該複数の上位レベルキャッシュの各々は、該下位レベルキャッシュを介してメモリアクセスを実行するように構成され、
該複数のリバースディレクトリの各々は、該複数のバンクのうちの対応する1つのバンクに接続され、
該複数のリバースディレクトリの各々は、複数のブロックを備え、
該複数の上位レベルキャッシュの各々は、該複数のリバースディレクトリの各々における該複数のブロックのうちの対応する1つのブロックに対応し、
該複数のブロックのうちの該対応する1つのブロックは、該複数の上位レベルキャッシュのうちの対応する1つの上位レベルキャッシュにおけるラインに対するエントリを含み、
各エントリは、該複数のバンクのうちの対応する1つのバンクにおける関連するエントリを識別し、
該下位レベルキャッシュは、
該下位レベルキャッシュからラインを取り出すための上位レベルキャッシュからの要求を受信するように構成され、
該ラインが該下位レベルキャッシュ内に存在する場合に、該下位レベルキャッシュは、
該ラインが該上位レベルキャッシュ内に格納され得るように、該上位レベルキャッシュへ該ラインを送信し、
該ラインが該上位レベルキャッシュ内に格納されていることを指示するために、該複数のブロックのうちの対応する1つのブロックに情報を格納する
ように構成され、
該上位レベルキャッシュは、Nウェイセットアソシアティブキャッシュであり、
該ラインが該下位レベルキャッシュ内に存在する場合に、該下位レベルキャッシュは、該複数のブロックのうちの対応する1つのブロック内の所定の位置に該情報を格納するようにさらに構成され、該所定の位置は、該ラインが格納されるべき上位レベルキャッシュにおけるウェイ位置を識別するウェイ情報に対応し、
該マルチプロセッサシステムは、該上位レベルキャッシュにおける該ラインの該ウェイ位置を決定するために、該上位レベルキャッシュ内のルックアップを実行する必要なく、該上位レベルキャッシュにおける該ラインを無効化する、続く無効化オペレーションの間に、該ウェイ情報を利用するようにさらに構成される、マルチプロセッサシステム。 - 前記下位レベルキャッシュは、前記ラインが該下位レベルキャッシュ内に存在しない場合に、該下位レベルキャッシュへ該ラインを引き出すために、ミスを生成するようにさらに構成される、請求項1に記載のマルチプロセッサシステム。
- 前記下位レベルキャッシュは、
該下位レベルキャッシュ内の目標エントリをアップデートさせるアップデート要求を受信し、
前記複数のリバースディレクトリのうちの1つにおいてルックアップを実行することにより、該目標エントリが1つ以上の上位レベルキャッシュ内に含まれるかどうかを決定し、
該目標エントリを含む各上位レベルキャッシュに対して、
該目標エントリを無効化するために、該上位レベルキャッシュに無効要求を送信し、
該目標エントリが該上位レベルキャッシュ内で無効化されたことを指示するために、該複数のブロックのうちの対応する1つのブロック内の対応するエントリをアップデートする
ようにさらに構成される、請求項1に記載のマルチプロセッサシステム。 - 前記アップデート要求は、
ロードミスと、
格納ミスと、
前記目標エントリ上の格納ヒットと
のうちの1つを含む、請求項3に記載のマルチプロセッサシステム。 - 前記アップデート要求が格納ヒットである場合に、前記下位レベルキャッシュは、前記複数のリバースディレクトリのうちの1つにおいて、前記複数の上位レベルキャッシュのうちの該格納ヒットを発生させた上位レベルキャッシュを除いた上位レベルキャッシュ内の前記目標エントリをルックアップするようにさらに構成される、請求項4に記載のマルチプロセッサシステム。
- 前記複数のブロックの各々は、前記複数の上位レベルキャッシュの各々における各エントリに対応する固定されたエントリを含む、請求項1に記載のマルチプロセッサシステム。
- 各エントリは、前記下位レベルキャッシュ内の対応するエントリの位置を特定する情報を含む、請求項6に記載のマルチプロセッサシステム。
- 前記下位レベルキャッシュは、Mウェイセットアソシアティブキャッシュとして組織化され、
前記複数のブロックのうちの1つのブロック内の各エントリは、
該下位レベルキャッシュ内の対応するエントリのウェイ位置を識別するウェイ識別子と、
該下位レベルキャッシュ内の該対応するエントリのセット位置を識別するセット識別子であって、該複数のブロックのうちの該1つのブロック内の該エントリの位置から推察され得るセット情報を含まないセット識別子と、
該複数のブロックのうちの該1つのブロック内の該エントリが有効であるかどうかを指示する有効フラグと
を含む、請求項6に記載のマルチプロセッサシステム。 - 前記マルチプロセッサシステムは、単一の半導体チップ上に配置される、請求項1に記載のマルチプロセッサシステム。
- 前記下位レベルキャッシュは、L2キャッシュであり、
前記複数の上位レベルキャッシュの各々は、L1キャッシュである、請求項1に記載のマルチプロセッサシステム。 - 前記複数の上位レベルキャッシュは、ライトスルーキャッシュとして組織化されることにより、該複数の上位レベルキャッシュに対するアップデートが、前記下位レベルキャッシュに直ちにライトスルーされる、請求項1に記載のマルチプロセッサシステム。
- 前記下位レベルキャッシュの複数のバンクは、並行にアクセスされ得る、請求項1に記載のマルチプロセッサシステム。
- 単一チップマルチプロセッサシステムであって、
半導体チップと、
該半導体チップ内の複数のプロセッサと、
複数のバンクを備えている該半導体チップ内のL2キャッシュと、
該半導体チップ内にあり、該複数のプロセッサに接続された複数のL1キャッシュと、
複数のリバースディレクトリと
を備え、
該複数のL1キャッシュの各々は、該L2キャッシュを介してメモリアクセスを実行するように構成され、
該複数のL1キャッシュは、ライトスルーキャッシュとして組織化されることにより、該複数のL1キャッシュに対するアップデートが、直ちに該L2キャッシュにライトスルーされ、
該複数のリバースディレクトリの各々は、該複数のバンクのうちの対応する1つのバンクに接続され、
該複数のリバースディレクトリの各々は、複数のブロックを備え、
該複数のL1キャッシュの各々は、該複数のリバースディレクトリの各々における該複数のブロックのうちの対応する1つのブロックに対応し、
該複数のブロックのうちの該対応する1つのブロックは、該複数のL1キャッシュの各々における各エントリに対応する固定されたエントリを含み、
固定されたエントリの各々は、該複数のバンクのうちの対応する1つのバンク内の関連するエントリを識別し、
該L2キャッシュは、
該L2キャッシュからラインを取り出すためのL1キャッシュからの要求を受信するように構成され、
該ラインが該L2キャッシュ内に存在する場合に、該L2キャッシュは、
該ラインが該L1キャッシュ内に格納され得るように、該L1キャッシュへ該ラインを送信し、
該ラインが該L1キャッシュ内に格納されていることを指示するために、該複数のブロックのうちの対応する1つのブロックに情報を格納する
ように構成され、
該L1キャッシュは、Nウェイセットアソシアティブキャッシュであり、
該ラインが該L2キャッシュ内に存在する場合に、該L2キャッシュは、該複数のブロックのうちの対応する1つのブロック内の所定の位置に該情報を格納するようにさらに構成され、該所定の位置は、該ラインが格納されるべきL1キャッシュにおけるウェイ位置を識別するウェイ情報に対応し、
該マルチプロセッサシステムは、該L1キャッシュにおける該ラインの該ウェイ位置を決定するために、該L1キャッシュ内のルックアップを実行する必要なく、該L1キャッシュにおける該ラインを無効化する、続く無効化オペレーションの間に、該ウェイ情報を利用するようにさらに構成される、単一チップマルチプロセッサシステム。 - コンピュータシステム内で動作する方法であって、該コンピュータシステムは、下位レベルキャッシュを介してデータにアクセスする複数の上位レベルキャッシュを含み、該方法は、
該下位レベルキャッシュからラインを取り出すための上位レベルキャッシュからの要求を受信することと、
該ラインが該下位レベルキャッシュ内に存在する場合に、
該ラインが該上位レベルキャッシュ内に格納され得るように、該上位レベルキャッシュへ該ラインを送信することと、
該ラインが該上位レベルキャッシュ内に格納されていることを指示するために、該下位レベルキャッシュに配置されるリバースディレクトリに情報を格納することと
を含み、
該リバースディレクトリは、該複数の上位レベルキャッシュ内のラインに対するエントリを含み、各エントリは、該下位レベルキャッシュ内の関連するエントリを識別し、該リバースディレクトリは、該リバースディレクトリ内の該エントリが有効であるかどうかを指示する有効フラグを含み、
該上位レベルキャッシュは、Nウェイセットアソシアティブキャッシュであり、
該リバースディレクトリに情報を格納することは、該リバースディレクトリの所定の位置に該情報を格納することを含み、該所定の位置は、該ラインが格納されるべき上位レベルキャッシュにおけるウェイ位置を識別するウェイ情報に対応し、
該方法は、該上位レベルキャッシュにおける該ラインの該ウェイ位置を決定するために、該上位レベルキャッシュ内のルックアップを実行する必要なく、該上位レベルキャッシュにおける該ラインを無効化する、続く無効化オペレーションの間に、該ウェイ情報を利用することをさらに含む、方法。 - コンピュータシステム内で動作する方法であって、該コンピュータシステムは、下位レベルキャッシュを介してデータにアクセスする複数の上位レベルキャッシュを含み、該方法は、
該下位レベルキャッシュからラインを取り出すための上位レベルキャッシュからの要求を受信することと、
該ラインが該下位レベルキャッシュ内に存在する場合に、
該ラインが該上位レベルキャッシュ内に格納され得るように、該上位レベルキャッシュへ該ラインを送信することと、
該ラインが該上位レベルキャッシュ内に格納されていることを指示するために、該下位レベルキャッシュに配置されるリバースディレクトリに情報を格納することと
を含み、
該リバースディレクトリは、該複数の上位レベルキャッシュ内のラインに対するエントリを含み、各エントリは、該下位レベルキャッシュ内の関連するエントリを識別し、該リバースディレクトリは、該リバースディレクトリ内の該エントリが有効であるかどうかを指示する有効フラグを含み、
該方法は、
該下位レベルキャッシュ内の目標エントリをアップデートさせるアップデート要求を受信することと、
該リバースディレクトリ内でルックアップを実行することにより、該目標エントリが1つ以上の上位レベルキャッシュ内に含まれるかどうかを決定することと、
該目標エントリを含む各上位レベルキャッシュに対して、
該目標エントリを無効化するために、該上位レベルキャッシュに無効要求を送信することであって、該無効要求は、該上位レベルキャッシュにおけるアソシアティブルックアップを避けることができるように、該上位レベルキャッシュにおけるウェイ位置を含む、ことと、
該目標エントリが該上位レベルキャッシュ内で無効化されたことを指示するために、該リバースディレクトリ内の対応するエントリをアップデートすることと
をさらに含む、方法。 - 前記アップデート要求は、
ロードミスと、
格納ミスと、
前記目標エントリ上の格納ヒットと
のうちの1つを含む、請求項15に記載の方法。 - 前記アップデート要求が格納ヒットである場合に、前記リバースディレクトリ内の前記ルックアップは、前記複数の上位レベルキャッシュのうちの該格納ヒットを発生させた上位レベルキャッシュを除いた上位レベルキャッシュ内の前記目標エントリをルックアップすることを含む、請求項16に記載の方法。
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