JP4153780B2 - システムおよび強誘電体メモリのデータ読み出し方法 - Google Patents
システムおよび強誘電体メモリのデータ読み出し方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリセルで構成されるＲＯＭ領域を含む強誘電体メモリおよびそのデータ読み出し方法に関する。
【０００２】
【従来の技術】
DRAMおよびフラッシュメモリ・EEPROMの長所を兼ね備えた半導体記憶装置として、メモリセルに強誘電体キャパシタを備えた強誘電体メモリが開発されている。強誘電体メモリは、強誘電体キャパシタを可変容量キャパシタとして動作させ、強誘電体キャパシタへの印加電圧をゼロにしても残留分極が残ることを利用することで、電源が供給されなくてもデータを保持できる。
強誘電体メモリの電源電圧（動作電圧）は、トランジスタ構造の微細化、および消費電力の削減等のため低くなってきている。このため、強誘電体キャパシタへのデータの書き込み特性は悪くなり、読み出しマージンは減少する傾向にある。具体的には、書き込み電圧の減少に伴い、データの書き込み特性を示すヒステリシスループが小さくなることで、読み出し動作における分極電荷の変化で生じる電荷量は、少なくなる。
【０００３】
一方、近時、強誘電体メモリが搭載されたセキュリティ機能を有するＩＣカードが開発されている。この種のＩＣカードに搭載される強誘電体メモリは、メモリセル領域の一部にＲＯＭ領域を有している。ＲＯＭ領域には、公開鍵基盤（ＰＫＩ；Public Key Infrastructure）で用いられる鍵データが格納される。鍵データは、強誘電体メモリを製造する製造メーカによりＲＯＭ領域に書き込まれる（例えば、特許文献１参照）。
【０００４】
鍵データを強誘電体メモリのＲＯＭ領域に予め書き込んでおくことで、ＩＣカードを使用するユーザの個人認証等は、高い信頼性で行われる。
【特許文献１】
特開２００１−２４３７６１号公報
【０００５】
【発明が解決しようとする課題】
一般に、強誘電体メモリをＩＣカードに搭載する場合、強誘電体メモリチップは、ＩＣカードのプリント基板にはんだ付けされる。はんだ付けが赤外線リフロー処理により行われる場合、強誘電体メモリは、約２３０℃の熱を一時的に受ける。強誘電体メモリのヒステリシス特性は温度依存性を有しており、ヒステリシスループは強誘電体キャパシタが高温になるほど小さくなることが知られている（強誘電体キャパシタの減極）。このため、残留分極が十分に生じるように鍵データをＲＯＭ領域に書き込んだ場合にも、その後のはんだ付け処理（熱処理）により残留分極値が減少し、読み出しマージンは、低下してしまう。すなわち、書き込まれたデータは、消失してしまう。この問題は、動作電圧が低いほど（書き込み電圧が低いほど）顕著である。
【０００６】
本発明の目的は、製造工程において書き込まれたデータの読み出しマージンが、その後の熱工程で低下した場合にも、データを確実に読み出すことにある。
【０００７】
【課題を解決するための手段】
本発明では、強誘電体メモリは、強誘電体キャパシタを有するメモリセルで構成されるＲＯＭ領域とＲＡＭ領域とを有している。ＲＯＭ領域は、少なくとも一つのリアルメモリセル、ダミーメモリセル、リファレンスメモリセル、第１ビット線、第２ビット線およびセンスアンプを有している。リアルメモリセルは、強誘電体メモリの製造工程で書き込まれるデータを記憶する。リファレンスメモリセルは、製造工程で強誘電体キャパシタの残留分極値が所定の値に設定される。この強誘電体メモリでは、例えば、リアルメモリセルからリアルデータを読み出す第１読み出し動作の前に、ダミーメモリセルからダミーデータを読み出す第２読み出し動作が実行される。
【０００８】
まず、第２読み出し動作では、ダミーメモリセルにおける強誘電体キャパシタの残留分極値に対応する電荷が第１ビット線に転送される。リファレンスメモリセルは、ダミーメモリセルと同時にアクセスされ、リファレンスメモリセルにおける強誘電体キャパシタの残留分極値に対応する電荷が、第２ビット線に転送される。センスアンプは、第１および第２ビット線に転送される電荷により生じる第１および第２ビット線の電圧差を増幅する。
【０００９】
ダミーメモリセルの読み出しアクセスによって、リアルメモリセルの読み出しアクセス前にリファレンスメモリセルをアクセスしておくことで、製造工程の熱処理等により減少するリファレンスメモリセルの強誘電体キャパシタの残留分極値を、元の値に戻すことができる。
第２読み出し動作後の第１読み出し動作では、リアルメモリセルにおける強誘電体キャパシタの残留分極値に対応する電荷が第１ビット線に転送される。リファレンスメモリセルは、リアルメモリセルと同時にアクセスされ、リファレンスメモリセルにおける強誘電体キャパシタの残留分極値に対応する電荷が、第２ビット線に転送される。センスアンプは、第１および第２ビット線に転送される電荷により生じる第１および第２ビット線の電圧差を増幅する。
【００１０】
第２読み出し動作により、リファレンスメモリセルの強誘電体キャパシタの残留分極値は正常な値に戻っている。このため、リアルメモリセルのデータを、正常に読み出すことができる。この結果、例えば、製造工程の試験工程等で予めデータが書き込まれるＲＯＭ領域を有する強誘電体メモリにおいて、ＲＯＭ領域に記憶されているデータを確実に読み出すことができる。
【００１１】
本発明では、ＲＡＭ領域は、データが読み書きされる通常メモリセルと、通常メモリセルをアクセスするときに利用されるリファレンスメモリセルとを有している。ＲＯＭ領域のリファレンスメモリセルにおける強誘電体キャパシタの面積は、ＲＡＭ領域のリファレンスメモリセルにおける強誘電体キャパシタの面積より大きい。一般に、強誘電体キャパシタの面積を大きくすることで、読み出し動作時に生成される電荷量（残留分極値）は大きくなる。このため、製造工程での熱処理等によるＲＯＭ領域のリファレンスメモリセルの減極の影響を最小限に抑えることができる。この結果、ＲＯＭ領域のリアルメモリセルから正しいデータを常に読み出すことができる。
【００１２】
本発明では、リアルメモリセルに予め書き込まれるデータは、認証データである。上述したように、熱処理等によりリファレンスメモリセルの強誘電体キャパシタの残留分極値が減少した場合にも、残留分極値は、ダミーメモリセルの読み出しアクセスによって正常な値に戻る。このため、認証データが、製造工程でＲＯＭ領域に書き込まれる場合にも、認証データを確実に読み出すことができる。この結果、本発明の適用により、強誘電体メモリにセキュリティ機能を容易に付加できる。強誘電体メモリのみで、認証データを記憶するＲＯＭの機能と、その他のデータを記憶する不揮発性のＲＡＭの機能を持つことができる。このため、セキュリティ機能を持ったＩＣカード等を安価に実現できる。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示す信号線は、複数ビットで構成されている。
図１は、第１の実施形態を示している。
強誘電体メモリは、シリコン基板上にCMOSプロセスを使用して形成されている。この強誘電体メモリは、例えば、ＩＣカードに搭載され、セキュリティーチップとして使用される。強誘電体メモリは、セキュリティーチップとして使用するために、製造工程の試験工程において認証データが書き込まれる。また、強誘電体メモリチップは、チップに形成されるパッドをＩＣカードの基板等にはんだ付けすることでＩＣカードに搭載される。はんだ付けは、例えば、赤外線リフローにより行われる。
【００１４】
強誘電体メモリは、コマンドバッファCMDB、コマンドデコーダCMDD、アドレスバッファADB、制御回路CONT、ロウデコーダRDEC、コラムデコーダCDEC、ワードドライバ列WD、メモリセルアレイARY、センスアンプ列SA-RO、SA-RA、プレートドライバ列PD、およびデータ入出力回路I/Oを有している。
コマンドバッファCMDBは、ライトイネーブル信号等のコマンド信号を外部端子を介して受信し、受信した信号をコマンドデコーダCMDDに出力する。アドレスバッファADBは、アドレス信号を外部端子を介して受信し、受信した信号をロウデコーダRDECおよびコラムデコーダCDECに出力する。
【００１５】
コマンドデコーダCMDDは、コマンド信号を解読し、解読結果を制御回路CONTに出力する。制御回路CONTは、プレートドライバ列PD、ワードドライバ列WD、センスアンプ列SA-RO、SA-RA、およびデータ入出力回路I/Oを動作させる制御信号を生成する。ロウデコーダRDECは、アドレス信号の上位ビット（ロウアドレス）をデコードしてデコード信号を生成し、生成した信号をワードドライバ列WDに出力する。コラムデコーダCDECは、アドレス信号の下位ビット（コラムアドレス）をデコードしてデコード信号を生成し、生成した信号をコラムデコーダ列CDECに出力する。
【００１６】
ワードドライバ列WDは、複数のワードドライバを有している。ワードドライバ列WDは、制御回路CONTからの制御信号およびロウデコーダRDECからのデコード信号に応答して所定のワード線WL（RFWLB、RFWLT、DWLB、DWLT、RWLB、RWLT、RFWL）を高電圧または接地電圧に変化させる。
プレートドライバ列PDは、複数のプレートドライバを有している。プレートドライバ列PDは、制御回路CONTからの制御信号に応答して所定のプレート線PL（RFPL1、DPL、RPL、RFPL2）をプレート電圧または接地電圧に変化させる。
【００１７】
センスアンプ列SA-ROは、ビット線対BL、/BL（相補のビット線）を介して後述するＲＯＭ領域に接続されている。センスアンプ列SA-ROは、ビット線対BL、/BLに接続された複数のセンスアンプおよびコラムスイッチを有している。各センスアンプは、読み出し動作において、強誘電体キャパシタの残留分極値に応じて発生したビット線BL、/BLの電圧差を増幅する。コラムスイッチは、コラムデコーダCDECから出力されるデコード信号に応じてオンし、センスアンプ列SA-ROのセンスアンプにより増幅されたデータのうち一部を読み出しデータとしてデータ入出力回路I/Oに出力する。例えば、コラムスイッチは、センスアンプ列SA-ROに形成された２５６個のセンスアンプのうち８個のセンスアンプ（１６本のビット線BL、/BL）を、コラムアドレスに応じて選択する。センスアンプで増幅される８ビットの読み出しデータは、データ入出力回路I/Oに出力される。
【００１８】
センスアンプ列SA-RAは、ビット線対BL、/BLを介して後述するＲＡＭ領域に接続されている。センスアンプ列SA-RAは、ビット線対BL、/BLに接続された複数のセンスアンプおよびコラムスイッチを有している。センスアンプおよびコラムスイッチは、センスアンプ列SA-ROのセンスアンプおよびコラムスイッチと同じである。
【００１９】
メモリセルアレイARYは、ROM領域RO（図の一点鎖線の枠内）およびＲＡＭ領域RA（図の二点鎖線の枠内）を有している。
ROM領域ROは、強誘電体キャパシタを有するリアルメモリセルRMC、ダミーメモリセルDMCおよびリファレンスメモリセルRFMCで構成されている。リアルメモリセルRMCは、ワード線RWLT（第１ワード線）とビット線BLの交点またはワード線RWLB（第１ワード線）とビット線/BLの交点に配置されている。ダミーメモリセルDMCは、ワード線DWLT（第２ワード線）とビット線BLの交点またはワード線DWLB（第２ワード線）とビット線/BLの交点に配置されている。リファレンスメモリセルRFMCは、ワード線RFWLT（第３ワード線）とビット線BLの交点またはワード線RFWLB（第３ワード線）とビット線/BLの交点に配置されている。このように、ＲＯＭ領域ROにおいて、末尾に"Ｔ"が付くワード線に接続されるメモリセルは、ビット線BLに接続され、末尾に"Ｂ"が付くワード線に接続されるメモリセルは、ビット線/BLに接続されている。
【００２０】
リアルメモリセルRMCは、プレート線RPL（第１プレート線）に接続されている。ダミーメモリセルDMCは、プレート線DPL（第２プレート線）に接続されている。リファレンスメモリセルRFMCは、プレート線RFPL1（第３プレート線）に接続されている。
リアルメモリセルRMCには、強誘電体メモリの製造時の試験工程において、例えば、公開鍵基盤で用いられる鍵データ（セキュリティチップに使用される認証データの一種）が書き込まれる。その後、リアルメモリセルRMCに接続されるワード線RWLB、RWLTは、読み出し動作時のみ選択される。リファレンスメモリセルRFMC、ダミーメモリセルDMCおよびリアルメモリセルRMCは、それぞれ５１２個形成されている。このため、ＲＯＭ領域ROは、５１２ビットの鍵データを記憶できる。
【００２１】
ダミーメモリセルDMCは、後述するように、リアルメモリセルRMCを読み出す前のダミーリードに使用される。このため、ダミーメモリセルDMCに記憶されるデータは、論理"１"、"０"のいずれでもよい。
ＲＡＭ領域RAは、強誘電体キャパシタを有するリファレンスメモリセルRFMCおよび通常の読み書き動作で使用されるメモリセルMCで構成されている。リファレンスメモリセルRFMCは、ＲＯＭ領域ROのリファレンスメモリセルRFMCと同じ構造を有している。メモリセルMCは、ＲＯＭ領域ROのリアルメモリセルRMCおよびダミーメモリセルDMCと同じ構造を有している。ＲＡＭ領域RAは、記憶容量がＲＯＭ領域ROより大きいこと、およびダミーメモリセルDMCが無いことを除き、ＲＯＭ領域ROと同じ構造である。ＲＡＭ領域RAのリファレンスメモリセルRFMCは、ワード線RFWLおよびプレート線RFPL2に接続されている。メモリセルMCは、ワード線WLおよびプレート線PLに接続されている。
【００２２】
ＲＯＭ領域ROにおいて、ワード線RWLT、RWLB、DWLT、DWLB、RFWLT、RFWLBとプレート線RPL、DPL、RFPL1とは、図の横方向に沿って配線されている。同様に、ＲＡＭ領域RAにおいて、ワード線WL、RFWLとプレート線PL、RFPL2とは、図の横方向に沿って配線されている。すなわち、この実施形態の強誘電体メモリは、ワード線／プレート線平行方式を採用している。ワード線／プレート線平行方式では、ワード線の選択に対応して１本のプレート線が選択される。このため、プレートドライバ列PDの動作制御を簡易にできる。
【００２３】
ＲＯＭ領域ROのリファレンスメモリセルRFMCにおける強誘電体キャパシタの面積は、ＲＡＭ領域のリファレンスメモリセルRFMCにおける強誘電体キャパシタの面積の２倍に設定されている。同様に、ＲＯＭ領域ROのリアルメモリセルRMCにおける強誘電体キャパシタの面積は、ＲＡＭ領域RAの通常メモリセルMCにおける強誘電体キャパシタの面積の２倍に設定されている。一般に、誘電体キャパシタの面積を大きくすることで、読み出し動作時に生成される電荷量（残留分極値）は大きくなる。このため、ＲＯＭ領域ROの強誘電体キャパシタの面積を、ＲＡＭ領域RAの強誘電体キャパシタの面積より大きく形成することで、ＲＯＭ領域ROのデータの読み出しマージンを向上できる。
【００２４】
また、ＲＯＭ領域ROにおいて、リファレンスメモリセルRFMCの強誘電体キャパシタの面積は、ダミーメモリセルDMCおよびリアルメモリセルRMCの強誘電体キャパシタの面積の１.５倍に形成されている。ＲＡＭ領域RAにおいて、リファレンスメモリセルRFMCの強誘電体キャパシタの面積は、通常メモリセルMCの強誘電体キャパシタの面積の１.５倍に形成されている。
【００２５】
データ入出力回路I/Oは、制御回路CONTからの制御信号に応じて、センスアンプ列SA-RO、SA-RAからの読み出しデータをデータ端子を介して外部に出力し、または外部からの書き込みデータをセンスアンプ列SA-RAに出力する。データ端子（図示せず）は、例えば８ビットで構成されている。
図２は、図１に示したＲＯＭ領域ROの要部の詳細を示している。
【００２６】
リファレンスメモリセルRFMCは、転送トランジスタTRおよび強誘電体キャパシタC1を有している。リファレンスメモリセルRFMCの転送トランジスタTRは、ソース・ドレインの一方がビット線BLまたは/BLのいずれかに接続され、ソース・ドレインの他方が強誘電体キャパシタC1の一端に接続され、ゲートがワード線RFWLBまたはRFWLTのいずれかに接続されている。リファレンスメモリセルRFMCの強誘電体キャパシタC1の他端は、リファレンスメモリセルRFMCに共通のプレート線RFPL1に接続されている。
【００２７】
ダミーメモリセルDMCおよびリアルメモリセルRMCは、転送トランジスタTRおよび強誘電体キャパシタC2を有している。ダミーメモリセルDMCおよびリアルメモリセルRMCの転送トランジスタTRは、ソース・ドレインの一方がビット線BLまたは/BLのいずれかに接続され、ソース・ドレインの他方が強誘電体キャパシタC1の一端に接続され、ゲートがワード線RFWLBまたはRFWLTのいずれかに接続されている。ダミーメモリセルDMCの強誘電体キャパシタC2の他端は、ダミーメモリセルDMCに共通のプレート線DPLに接続されている。リアルメモリセルRMCの強誘電体キャパシタC2の他端は、リアルメモリセルRMCに共通のプレート線RPLに接続されている。
【００２８】
上述したように、リファレンスメモリセルRFMCの強誘電体キャパシタの面積は、ダミーメモリセルDMCおよびリアルメモリセルRMCの強誘電体キャパシタの面積の１.５倍に形成されている。このため、リファレンスメモリセルRFMCの強誘電体キャパシタの容量は、ダミーメモリセルDMCおよびリアルメモリセルRMCの強誘電体キャパシタの容量の１.５倍である。リファレンスメモリセルRFMCの強誘電体キャパシタC1の残留分極値は、強誘電体メモリの製造時の試験工程において、所定の値に設定される。
【００２９】
次に、リアルメモリセルRMCの読み出し動作について説明する。
ビット線BLに接続されたリアルメモリセルRMCの読み出し動作では、末尾に"Ｔ"が付いたワード線RWLTの選択に同期して、リファレンスメモリセルRFMCに接続されたワード線RFWLBが選択される。そして、リアルメモリセルRMCは、ビット線BLに接続され、リファレンスメモリセルRFMCは、ビット線/BLに接続される。なお、ビット線BL、/BLは、読み出し動作の前に所定の電圧にプリチャージされている。
【００３０】
ワード線RWLT、RFWLBの選択に同期して、プレート線RPL、RFPL1に高レベルのパルスが与えられる。ビット線BL（第１ビット線）には、リアルメモリセルRMCの強誘電体キャパシタC2の残留分極値に応じた電荷が転送される。ビット線/BL（第２ビット線）には、リファレンスメモリセルRFMCの強誘電体キャパシタC1の残留分極値に応じた電荷が転送される。ビット線BL、/BLは、強誘電体キャパシタC2、C1の残留分極値に応じた電圧にそれぞれ変化する。そして、ビット線BL、/BLの電圧差が、センスアンプSAにより増幅され、リアルメモリセルRMCに記憶されているデータが読み出される。
【００３１】
同様に、ビット線/BLに接続されたリアルメモリセルRMCの読み出し動作では、末尾に"Ｂ"が付いたワード線RWLBの選択に同期して、リファレンスメモリセルRFMCに接続されたワード線RFWLTが選択される。そして、リアルメモリセルRMCは、ビット線/BLに接続され、リファレンスメモリセルRFMCは、ビット線BLに接続される。ワード線RWLB、RFWLTの選択に同期して、プレート線RPL、RFPL1に高レベルのパルスが与えられる。そして、ビット線/BL（第１ビット線）は、リアルメモリセルRMCの強誘電体キャパシタC2の残留分極値に応じた電圧に変化する。ビット線BL（第２ビット線）は、リファレンスメモリセルRFMCの強誘電体キャパシタC1の残留分極値に応じた電圧に変化する。ビット線BL、/BLの電圧差が、センスアンプSAにより増幅され、リアルメモリセルRMCに記憶されているデータが読み出される。
【００３２】
ダミーメモリセルDMCの読み出し動作（第２読み出し動作）は、強誘電体メモリのパワーオン後（電源の立ち上げ後）、リアルメモリセルRMCの読み出し動作（第１読み出し動作）前に実行される。上述したリアルメモリセルRMCの読み出し動作と同様に、ビット線BLに接続されたダミーメモリセルDMCの読み出し動作は、ビット線/BLに接続されたリファレンスメモリセルRFMCを選択して実行される。ビット線/BLに接続されたダミーメモリセルDMCの読み出し動作は、ビット線BLに接続されたリファレンスメモリセルRFMCを選択して実行される。
【００３３】
図３は、第１の実施形態における強誘電体メモリの動作を示している。
この動作は、ＲＯＭ領域ROに記憶されている鍵データを読み出す手順を示している。この手順は、強誘電体メモリに電源電圧が供給された後（パワーオン後）に最初に行うべき初期動作仕様に含まれている。強誘電体メモリを搭載するシステム（CPU等の制御チップまたは制御コア）は、鍵データを読み出すときに、図３に示すフローに従い強誘電体メモリをアクセスしなくてはならない。
【００３４】
上述したように、強誘電体メモリは、製造工程の試験工程において、リアルメモリセルRMCに鍵データが書き込まれ、リファレンスメモリセルRFMCの強誘電体キャパシタの残留分極値は所定の値に設定されている。また、強誘電体メモリチップをＩＣカードに搭載する組立工程において、赤外線リフロー処理が実施されている。赤外線リフローでは、強誘電体メモリチップに一時的に約２３０℃の熱が加わる。この熱により、強誘電体キャパシタの残留分極値は、小さくなり（減極）、読み出しマージンは減少する。
【００３５】
強誘電体メモリを使用するユーザ（システム）が、強誘電体メモリをＲＡＭとして使用する場合、あるいは、強誘電体メモリを使用するユーザ（システム）が、データを書き込んだ後にＲＯＭとして使用する場合、組立工程での熱処理により読み出しマージンが減少しても問題ない。これは、データの書き込みにより、減極された残留分極値が正常な値に戻るためである。これに対し、強誘電体メモリの製造メーカが、試験工程でデータを書き込んだ後に強誘電体メモリを出荷する場合、試験工程での減極による読み出しマージンの減少は、読み出し動作不良を起こすおそれがある。しかし、以下に説明するフローをパワーオン後の最初の読み出し動作として順次実施することで、鍵データの読み出しマージンの減少は、改善される。
【００３６】
まず、強誘電体メモリを搭載するシステムは、パワーオン後にワード線RFWLB、DWLTを選択し、ビット線BLに接続されたダミーメモリセルDMCの読み出し動作（ダミーリード）を実行する（図３（ａ））。すなわち、第２読み出し動作が実行され、８ビットの不定データ（図の"＊"）が読み出される。第２読み出し動作は、パワーオン後の最初の読み出し動作として実行される。ダミーメモリセルDMCの読み出し動作により、ビット線/BLに接続されたリファレンスメモリセルRFMCの残留分極値は、赤外線リフロー前の値に戻る。すなわち、リファレンスメモリセルRFMCの減極が回復する。
【００３７】
次に、システムは、ワード線RFWLB、RWLTを選択し、ビット線BLに接続されたリアルメモリセルRMCの読み出し動作（鍵データリード）を実行する（図３（ｂ））。すなわち、パワーオン後の２回目の読み出し動作として、第１読み出し動作が実行され、８ビットのデータ（この例では、１６進数の"２Ｂ"）が読み出される。リファレンスメモリセルRFMCの減極は、鍵データを読み出す前に回復している。このため、鍵データは正常に読み出される。
【００３８】
第２読み出し動作と第１読み出し動作とが連続して実行されることで、強誘電体メモリを使用するユーザ（システム）は、ダミーメモリセルDMCの読み出し動作およびリアルメモリセルRMCの読み出し動作を区別する必要がなくなる。具体的には、ダミーメモリセルの存在をユーザに公開せず、強誘電体メモリにおけるＲＯＭ領域ROのアクセス仕様において、２番目以降の読み出し動作で有効なデータが読み出されるとすればよい。
【００３９】
次に、システムは、ワード線RFWLT、DWLBを選択し、ビット線/BLに接続されたダミーメモリセルDMCの読み出し動作（ダミーリード、第２読み出し動作）を実行する（図３（ｃ））。ダミーリードにより、８ビットの不定データが読み出される。ビット線BLに接続されたリファレンスメモリセルRFMCの残留分極値は、赤外線リフロー前の値に戻る。すなわち、リファレンスメモリセルRFMCの減極が回復する。
【００４０】
次に、システムは、ワード線RFWLT、RWLBを選択し、ビット線/BLに接続されたリアルメモリセルRMCの読み出し動作（鍵データリード、第１読み出し動作）を実行する（図３（ｄ））。鍵データリードにより８ビットのデータ（この例では、１６進数の"５Ａ"）が読み出される。リファレンスメモリセルRFMCの減極は、鍵データを読み出す前に回復している。このため、鍵データは正常に読み出される。
【００４１】
そして、鍵データが正常に読み出された後、ＲＡＭ領域RAがアクセスされる。
図４は、第１の実施形態における強誘電体メモリの別の動作を示している。
この例では、まず、ビット線/BL、BLに接続されたリファレンスメモリセルRFMCについてダミーリード（第２読み出し動作）がそれぞれ実行され、これ等リファレンスメモリセルRFMCの減極が回復される（図４（ａ）、（ｂ））。次にビット線BL、/BLに接続されたリアルメモリセルRMCについて鍵データリード（第１読み出し動作）がそれぞれ実行される（図４（ｃ）、（ｄ））。
【００４２】
この例では、図３に示したフロー（ｂ）と（ｃ）とが入れ替わっている。それ以外は、図３と同じである。
図５は、強誘電体メモリの製造後におけるＲＯＭ領域ROの強誘電体キャパシタの残留分極の状態を示している。
図中、太線で示したヒステリシスループは、リアルメモリセルRMCの強誘電体キャパシタの特性を示している。細線で示したヒステリシスループは、リファレンスメモリセルRFMCの強誘電体キャパシタの特性を示している。リファレンスメモリセルRFMCの強誘電体キャパシタは、リアルメモリセルRMCの強誘電体キャパシタの１.５倍の面積を有している。このため、ヒステリシスループは、Ｙ軸方向に１.５倍拡大している。
【００４３】
ヒステリシスループ上の菱形印、丸印、および三角印は、リアルメモリセルRMCに記憶されている論理"０"、論理"１"の残留分極値、およびリファレンスメモリセルRFMCに記憶されている参照データ（論理"０"に対応する）の残留分極値を示している。
読み出し動作において、強誘電体キャパシタの両端に掛かる電圧は、読み出すメモリセルの種類によらず電圧V1に設定される。このため、読み出し動作において、リアルメモリセルRMCに記憶されている論理"０"、論理"１"およびリファレンスメモリセルRFMCに記憶されている参照データの残留分極に対応して、電荷CH0、CH1、CHRが発生する。ビット線BLまたは/BLの電圧は、電荷CH0、CH1、CHRに対応して変化する。センスアンプは、電荷CH0、CHRの差D0、または電荷CH1、CHRの差D1に対応するビット線BL、/BLの電圧差を増幅し、リアルメモリセルRMCに記憶されているデータを読み出す。
【００４４】
なお、リファレンスメモリセルRFMCの強誘電体キャパシタの残留分極値は、差D1が差D0より大きくなるように設定されている。これは、製造条件の変動等による強誘電体キャパシタの特性の変化を考慮して、リアルメモリセルRMCとリファレンスメモリセルRFMCの論理値が逆である論理"１"の読み出しマージンを増やしているためである。
【００４５】
図６は、強誘電体メモリの組み立て後におけるＲＯＭ領域ROの強誘電体キャパシタの残留分極の状態を示している。図中の破線は、図５に示した強誘電体メモリの製造後における強誘電体キャパシタの特性を示している。
強誘電体キャパシタは、組立工程の赤外線リフロー処理により減極する。この結果、リアルメモリセルRMCに記憶されている論理"１"に対応する電荷CH1とリファレンスメモリセルRFMCに記憶されている参照データに対応する電荷CHRとの差D1は、リアルメモリセルRMCに記憶されている論理"０"に対応する電荷CH0と電荷CHRとの差D0より大幅に小さくなる。この状態では、リアルメモリセルRMCの論理"１"の読み出し動作は、読み出しマージンが小さいため正しく実行できない。すなわち、リアルメモリセルRMCに記憶されている論理"１"は、破壊される。
【００４６】
図７は、強誘電体メモリのダミーリード後におけるＲＯＭ領域ROの強誘電体キャパシタの残留分極の状態を示している。
ダミーメモリセルDMCのダミーリードにより、リファレンスメモリセルRFMCの強誘電体キャパシタの残留分極値は、強誘電体メモリの製造後の値（図５）に戻る。この結果、リアルメモリセルRMCに記憶されている論理"１"に対応する電荷CH1とリファレンスメモリセルRFMCに記憶されている参照データに対応する電荷CHRとの差D1は、リアルメモリセルRMCに記憶されている論理"０"に対応する電荷CH0と電荷CHRとの差D0より大きくなる。したがって、論理"１"の読み出しマージンは、大きくなり、論理"１"の読み出し動作は、正しく実行される。
【００４７】
なお、リアルメモリセルRMCに記憶されている論理"０"に対応する電荷CH0とリファレンスメモリセルRFMCに記憶されている参照データに対応する電荷CHRとの差D0は、強誘電体メモリの製造後より小さくなる。しかし、リファレンスメモリセルRFMCは、論理"０"を記憶しているため、差D0の変動は小さい。したがって、リアルメモリセルRMCに記憶されている論理"０"の読み出し動作も確実に実行できる。
【００４８】
図８は、強誘電体メモリの読み出しマージンの変化（実験値）を示している。この実験では、組立工程での赤外線リフロー処理を想定して、２５０℃でベークを実施した。ベークにより、論理"１"を記憶しているリアルメモリセルRMCの残留分極値は小さくなり、論理"０"を記憶しているリアルメモリセルRMCの残留分極値およびリファレンスメモリセルRFMCの残留分極値は大きくなる（図８（ａ））。
【００４９】
ダミーリードにより、リファレンスメモリセルRFMCの残留分極値は、小さくなる。そして、リアルメモリセルRMCの論理"１"に対応する残留分極値とリファレンスメモリセルRFMCの残留分極値との差D1、およびリアルメモリセルRMCの論理"０"に対応する残留分極値とリファレンスメモリセルRFMCの残留分極値との差D0は、最適な値に設定される（図８（ｂ））。すなわち、赤外線リフロー処理によりバランスの崩れたリファレンスメモリセルRFMCの残留分極値とリアルメモリセルRMCの残留分極値の差は、ダミーリードにより製造後のバランスのとれた状態にほぼ戻る。
【００５０】
図中、リファレンスメモリセルRFMCの特性を示す破線は、ダミーリードをしない場合を示している。この場合、図６で説明したように、リアルメモリセルRMCに記憶されている論理"１"に対応する残留分極値と、リファレンスメモリセルRFMCの残留分極値との差は、小さくなり、リアルメモリセルRMCに記憶されている論理"１"は、正しく読み出すことができない。
【００５１】
以上、第１の実施形態では、鍵データを読み出す前に、ダミーリード動作を実行し、ＲＯＭ領域ROのリファレンスメモリセルRFMCをアクセスする。このため、強誘電体メモリの組立工程における赤外線リフロー（熱処理）により減少するリファレンスメモリセルRFMCの強誘電体キャパシタC1の残留分極値を、試験工程直後の正しい値に戻すことができる。したがって、その後のリアルメモリセルRMCの読み出し動作を、正常に実行できる。すなわち、ＲＯＭ領域ROにダミーメモリセルDMCを形成することで、製造工程の試験工程で予め書き込まれる鍵データを常に正しく読み出すことができる。
【００５２】
特に、本発明の適用により、強誘電体メモリにセキュリティ機能を容易に付加できる。強誘電体メモリのみで、鍵データを記憶するＲＯＭの機能と、その他のデータを記憶する不揮発性のＲＡＭの機能を持つことができる。このため、セキュリティ機能を持ったＩＣカード等を安価に実現できる。
ＲＯＭ領域ROのリファレンスメモリセルRFMCにおける強誘電体キャパシタC1の面積は、ＲＡＭ領域RAのリファレンスメモリセルRFMCにおける強誘電体キャパシタの面積の２倍に形成されている。このため、強誘電体メモリの組立工程での熱処理によるＲＯＭ領域ROのリファレンスメモリセルRFMCの減極の影響を最小限に抑えることができる。この結果、ＲＯＭ領域ROのリアルメモリセルRMCから正しいデータを常に読み出すことができる。
【００５３】
図９は、第２の実施形態を示している。第１の実施形態と同じ要素には、同じ符号を付し、詳細な説明を省略する。
この実施形態では、ＲＯＭ領域ROのリファレンスメモリセルRFMCは、ＲＡＭ領域RAの読み出し動作にも使用される。すなわち、リファレンスメモリセルRFMCとビット線対BL、/BLとは、ＲＯＭ領域ROおよびＲＡＭ領域RAで共有されている。ビット線対BL、/BLが共有されるため、センスアンプ列SA-RAも、ＲＯＭ領域ROおよびＲＡＭ領域RAで共有されている。このため、この実施形態では、第１の実施形態のセンスアンプ列SA-ROは形成されていない。その他の構成は、第１の実施形態と同じである。
【００５４】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、リファレンスメモリセルRFMCをＲＯＭ領域ROおよびＲＡＭ領域RAで共有するため、メモリセルアレイARYの面積を小さくできる。リファレンスメモリセルRFMCの面積は、リアルメモリセルRMC、ダミーメモリセルDMCおよびＲＡＭ領域RAのメモリセルMCより大きい。このため、メモリセルアレイARYの面積の削減効果は、大きい。また、リファレンスメモリセルRFMCを共有することで、センスアンプ列を減らすことができ、強誘電体メモリのチップサイズを削減できる。
【００５５】
図１０は、第３の実施形態を示している。第１の実施形態と同じ要素には、同じ符号を付し、詳細な説明を省略する。
この実施形態では、プレート線PLは、ワード線RFWLB、RFWLT、DWLB、DWLT、RWLB、RWLT、WLに対して直交して配線されている。すなわち、この実施形態の強誘電体メモリは、ワード線／プレート線直交方式を採用している。ワード線／プレート線直交方式では、ワード線の選択に対応して、実際に読み出し動作を実行するメモリセルに接続されるプレート線のみを選択できる。このため、プレートドライバ列PD内においてメモリ動作に必要ないドライバの動作を停止することで、消費電力を削減できる。プレートドライバ列PDは、メモリセルアレイARYを挟んで、センスアンプ列SA-RAに対向する位置に形成されている。その他の構成は、第２の実施形態とほぼ同じである。
【００５６】
図１１は、図１０に示したＲＯＭ領域ROの要部の詳細を示している。
ＲＯＭ領域ROは、プレート線PLがワード線RFWLB、RFWLT、DWLB、DWLT、RWLB、RWLT、WLに対して直交して配線されることを除き、図２と同じである。
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。
【００５７】
図１２は、第４の実施形態を示している。第１の実施形態と同じ要素には、同じ符号を付し、詳細な説明を省略する。
この実施形態では、ＲＯＭ領域ROとＲＡＭ領域RAとは、ワード線RFWLB、RFWLT、DWLB、DWLT、RWLB、RWLT、WLの配線方向に沿って配置されている。ワード線RFWLB、RFWLT、DWLB、DWLT、RWLB、RWLT、WLは、ＲＯＭ領域ROとＲＡＭ領域RAとで共通である。メモリセルアレイARYを除く構成は、上述した第２の実施形態とほぼ同じである。
【００５８】
ＲＯＭ領域ROは、一対のビット線対BL、/BLに接続されたメモリセルRFMC、DMC、RMCにより構成されている。リアルメモリセルRMCは、異なるワード線RWLB0、RWLT0、RWLB1、RWLT1、...にそれぞれ接続されている。ビット線BLに接続されたリアルメモリセルRMCから鍵データを読み出すとき、ビット線BLは第１ビット線として作用し、ビット線/BLは、第２ビット線として作用する。
【００５９】
リアルメモリセルRMCが共通のビット線BLまたは/BLに接続されているため、リアルメモリセルRMCに書き込まれた鍵データの読み出しは、ワード線を順次選択して実行される。すなわち、この実施形態の強誘電体メモリでは、ＲＯＭ領域ROは、直列読み出しされる。
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。
【００６０】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 強誘電体キャパシタを有するメモリセルで構成されるＲＯＭ領域とＲＡＭ領域とを備え、
前記ＲＯＭ領域は、
強誘電体メモリの製造工程で書き込まれるデータを記憶するための少なくとも一つのリアルメモリセルと、
ダミーメモリセルと、
前記製造工程で強誘電体キャパシタの残留分極値が所定の値に設定されるリファレンスメモリセルと、
前記リアルメモリセルおよび前記ダミーメモリセルに接続され、選択されたリアルメモリセルまたはダミーメモリセルにおける前記強誘電体キャパシタの残留分極値に対応する電荷が転送される第１ビット線と、
前記リファレンスメモリセルに接続され、前記リアルメモリセルまたは前記ダミーメモリセルの選択に同期して選択される前記リファレンスメモリセルにおける前記強誘電体キャパシタの残留分極値に対応する電荷が転送される第２ビット線と、
前記第１および第２ビット線に接続され、伝達された前記電荷により生じる第１および第２ビット線の電圧差を増幅するセンスアンプとを備えていることを特徴とする強誘電体メモリ。
【００６１】
（付記２） 付記１記載の強誘電体メモリにおいて、
前記第１ビット線は、複数の前記リアルメモリセルを接続していることを特徴とする強誘電体メモリ。
（付記３） 付記１記載の強誘電体メモリにおいて、
前記リアルメモリセル、前記ダミーメモリセルおよび前記リファレンスメモリセルをそれぞれ選択するために、これ等メモリセルにそれぞれ接続される第１、第２および第３ワード線と、
前記リアルメモリセル、前記ダミーメモリセルおよび前記リファレンスメモリセルにそれぞれ接続される第１、第２および第３プレート線とを備え、
前記第１、第２および第３ワード線と、前記第１、第２および第３プレート線とは、同じ方向に配線されていることを特徴とする強誘電体メモリ。
【００６２】
（付記４） 付記１記載の強誘電体メモリにおいて、
前記リアルメモリセル、前記ダミーメモリセルおよび前記リファレンスメモリセルをそれぞれ選択するために、これ等メモリセルにそれぞれ接続される第１、第２および第３ワード線と、
前記リアルメモリセル、前記ダミーメモリセルおよび前記リファレンスメモリセルにそれぞれ接続される第１、第２および第３プレート線を備え、
前記第１、第２および第３ワード線と、前記第１、第２および第３プレート線とは、互いに直交する方向に配線されていることを特徴とする強誘電体メモリ。
【００６３】
（付記５） 付記１記載の強誘電体メモリにおいて、
前記ＲＡＭ領域は、データが読み書きされる通常メモリセルと、前記通常メモリセルをアクセスするときに利用されるリファレンスメモリセルとを備え、
前記ＲＯＭ領域の前記リファレンスメモリセルにおける前記強誘電体キャパシタの面積は、前記ＲＡＭ領域の前記リファレンスメモリセルにおける強誘電体キャパシタの面積より大きいことを特徴とする強誘電体メモリ。
【００６４】
（付記６） 付記１記載の強誘電体メモリにおいて、
前記リアルメモリセルに予め書き込まれるデータは、認証データであることを特徴とする強誘電体メモリ。
（付記７） 付記６記載の強誘電体メモリにおいて、
前記認証データは、公開鍵基盤で用いられる鍵データであることを特徴とする強誘電体メモリ。
【００６５】
（付記８） 強誘電体キャパシタを有するメモリセルで構成されるＲＯＭ領域とＲＡＭ領域とを備え、
前記ＲＯＭ領域は、ダミーメモリセルおよび強誘電体メモリの製造工程で書き込まれるデータを記憶するためのリアルメモリセルに接続される第１ビット線と、前記製造工程で強誘電体キャパシタの残留分極値が所定の値に設定されるリファレンスメモリセルに接続される第２ビット線と、前記第１および第２ビット線に接続され、伝達された電荷により生じる第１および第２ビット線の電圧差を増幅するセンスアンプとを備えている強誘電体メモリのデータ読み出し方法であって、
前記リアルメモリセルからリアルデータを読み出す第１読み出し動作の前に、前記ダミーメモリセルからダミーデータを読み出す第２読み出し動作を実行することを特徴とする強誘電体メモリのデータ読み出し方法。
【００６６】
（付記９） 付記８記載の強誘電体メモリのデータ読み出し方法において、
前記第１読み出し動作は、前記リアルメモリセルと前記リファレンスメモリセルとを選択し、前記リアルメモリセルおよび前記リファレンスメモリセルの残留分極値に対応する電荷を第１ビットおよび第２ビット線にそれぞれ転送し、前記センスアンプを動作させて実行され、
前記第２読み出し動作は、前記ダミーメモリセルと前記リファレンスメモリセルとを選択し、前記ダミーメモリセルおよび前記リファレンスメモリセルの残留分極値に対応する電荷を第１ビットおよび第２ビット線にそれぞれ転送し、前記センスアンプを動作させて実行されることを特徴とする強誘電体メモリのデータ読み出し方法。
【００６７】
（付記１０） 付記８記載の強誘電体メモリのデータ読み出し方法において、
前記第２読み出し動作は、強誘電体メモリのパワーオン後の最初の読み出し動作として実行され、
前記第１読み出し動作は、２回目以降の少なくともいずれかの読み出し動作として実行されることを特徴とする強誘電体メモリのデータ読み出し方法。
【００６８】
（付記１１） 付記１０記載の強誘電体メモリのデータ読み出し方法において、前記パワーオン後に、前記第２読み出し動作と、前記第１読み出し動作とを連続して実行することを特徴とする強誘電体メモリのデータ読み出し方法。
（付記１２） 付記８記載の強誘電体メモリのデータ読み出し方法において、
前記リアルメモリセルに予め書き込まれるデータは、認証データであることを特徴とする強誘電体メモリのデータ読み出し方法。
【００６９】
（付記１３） 付記１２記載の強誘電体メモリのデータ読み出し方法において、前記認証データは、公開鍵基盤で用いられる鍵データであることを特徴とする強誘電体メモリのデータ読み出し方法。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００７０】
【発明の効果】
本発明では、ダミーメモリセルの読み出しアクセスによって、リアルメモリセルの読み出しアクセス前にリファレンスメモリセルをアクセスしておくことで、製造工程の熱処理等により減少するリファレンスメモリセルの強誘電体キャパシタの残留分極値を、元の値に戻すことができる。このため、第１読み出し動作により、リアルメモリセルのデータを、正常に読み出すことができる。この結果、例えば、製造工程の試験工程等で予めデータが書き込まれるＲＯＭ領域を有する強誘電体メモリにおいて、ＲＯＭ領域に記憶されているデータを確実に読み出すことができる。
【００７１】
本発明では、製造工程での熱処理等によるＲＯＭ領域のリファレンスメモリセルの減極の影響を最小限に抑えることができる。この結果、ＲＯＭ領域のリアルメモリセルから正しいデータを常に読み出すことができる。
本発明では、認証データが、製造工程でＲＯＭ領域に書き込まれる場合にも、認証データを確実に読み出すことができる。この結果、本発明の適用により、強誘電体メモリにセキュリティ機能を容易に付加できる。強誘電体メモリのみで、認証データを記憶するＲＯＭの機能と、その他のデータを記憶する不揮発性のＲＡＭの機能を持つことができる。このため、セキュリティ機能を持ったＩＣカード等を安価に実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図２は、図１に示したＲＯＭ領域ROの要部の詳細を示すブロック図である。
【図３】第１の実施形態における強誘電体メモリの動作を示すフローチャートである。
【図４】第１の実施形態における強誘電体メモリの別の動作を示すフローチャートである。
【図５】強誘電体メモリの製造後におけるＲＯＭ領域ROの強誘電体キャパシタの残留分極の状態を示す特性図である。
【図６】強誘電体メモリの組み立て後におけるＲＯＭ領域ROの強誘電体キャパシタの残留分極の状態を示す特性図である。
【図７】強誘電体メモリのダミーリード後におけるＲＯＭ領域ROの強誘電体キャパシタの残留分極の状態を示す特性図である。
【図８】読み出しマージンの変化を示す実験データである。
【図９】本発明の第２の実施形態を示すブロック図である。
【図１０】本発明の第３の実施形態を示すブロック図である。
【図１１】図１０に示したＲＯＭ領域ROの要部の詳細を示すブロック図である。
【図１２】本発明の第４の実施形態を示すブロック図である。
【符号の説明】
ADB アドレスバッファ
ARY メモリセルアレイ
BL、/BL ビット線
C1、C2 強誘電体キャパシタ
CDEC コラムデコーダ
CMDB コマンドバッファ
CMDD コマンドデコーダ
CONT 制御回路
DMC ダミーメモリセル
DPL プレート線
DWLB、DWLT ワード線
I/O データ入出力回路
MC メモリセル
PD プレートドライバ列
PL プレート線
RA ＲＡＭ領域
RDEC ロウデコーダ
RFMC リファレンスメモリセル
RFPL1、RFPL2、RPL プレート線
RFWLB、RFWLT、RWLB、RWLT ワード線
RMC リアルメモリセル
RO ＲＯＭ領域
SA-RO、SA-RA、 センスアンプ列
TR 転送トランジスタ
WD ワードドライバ列
WL ワード線
【発明の属する技術分野】
本発明は、強誘電体メモリセルで構成されるＲＯＭ領域を含む強誘電体メモリおよびそのデータ読み出し方法に関する。
【０００２】
【従来の技術】
DRAMおよびフラッシュメモリ・EEPROMの長所を兼ね備えた半導体記憶装置として、メモリセルに強誘電体キャパシタを備えた強誘電体メモリが開発されている。強誘電体メモリは、強誘電体キャパシタを可変容量キャパシタとして動作させ、強誘電体キャパシタへの印加電圧をゼロにしても残留分極が残ることを利用することで、電源が供給されなくてもデータを保持できる。
強誘電体メモリの電源電圧（動作電圧）は、トランジスタ構造の微細化、および消費電力の削減等のため低くなってきている。このため、強誘電体キャパシタへのデータの書き込み特性は悪くなり、読み出しマージンは減少する傾向にある。具体的には、書き込み電圧の減少に伴い、データの書き込み特性を示すヒステリシスループが小さくなることで、読み出し動作における分極電荷の変化で生じる電荷量は、少なくなる。
【０００３】
一方、近時、強誘電体メモリが搭載されたセキュリティ機能を有するＩＣカードが開発されている。この種のＩＣカードに搭載される強誘電体メモリは、メモリセル領域の一部にＲＯＭ領域を有している。ＲＯＭ領域には、公開鍵基盤（ＰＫＩ；Public Key Infrastructure）で用いられる鍵データが格納される。鍵データは、強誘電体メモリを製造する製造メーカによりＲＯＭ領域に書き込まれる（例えば、特許文献１参照）。
【０００４】
鍵データを強誘電体メモリのＲＯＭ領域に予め書き込んでおくことで、ＩＣカードを使用するユーザの個人認証等は、高い信頼性で行われる。
【特許文献１】
特開２００１−２４３７６１号公報
【０００５】
【発明が解決しようとする課題】
一般に、強誘電体メモリをＩＣカードに搭載する場合、強誘電体メモリチップは、ＩＣカードのプリント基板にはんだ付けされる。はんだ付けが赤外線リフロー処理により行われる場合、強誘電体メモリは、約２３０℃の熱を一時的に受ける。強誘電体メモリのヒステリシス特性は温度依存性を有しており、ヒステリシスループは強誘電体キャパシタが高温になるほど小さくなることが知られている（強誘電体キャパシタの減極）。このため、残留分極が十分に生じるように鍵データをＲＯＭ領域に書き込んだ場合にも、その後のはんだ付け処理（熱処理）により残留分極値が減少し、読み出しマージンは、低下してしまう。すなわち、書き込まれたデータは、消失してしまう。この問題は、動作電圧が低いほど（書き込み電圧が低いほど）顕著である。
【０００６】
本発明の目的は、製造工程において書き込まれたデータの読み出しマージンが、その後の熱工程で低下した場合にも、データを確実に読み出すことにある。
【０００７】
【課題を解決するための手段】
本発明では、強誘電体メモリは、強誘電体キャパシタを有するメモリセルで構成されるＲＯＭ領域とＲＡＭ領域とを有している。ＲＯＭ領域は、少なくとも一つのリアルメモリセル、ダミーメモリセル、リファレンスメモリセル、第１ビット線、第２ビット線およびセンスアンプを有している。リアルメモリセルは、強誘電体メモリの製造工程で書き込まれるデータを記憶する。リファレンスメモリセルは、製造工程で強誘電体キャパシタの残留分極値が所定の値に設定される。この強誘電体メモリでは、例えば、リアルメモリセルからリアルデータを読み出す第１読み出し動作の前に、ダミーメモリセルからダミーデータを読み出す第２読み出し動作が実行される。
【０００８】
まず、第２読み出し動作では、ダミーメモリセルにおける強誘電体キャパシタの残留分極値に対応する電荷が第１ビット線に転送される。リファレンスメモリセルは、ダミーメモリセルと同時にアクセスされ、リファレンスメモリセルにおける強誘電体キャパシタの残留分極値に対応する電荷が、第２ビット線に転送される。センスアンプは、第１および第２ビット線に転送される電荷により生じる第１および第２ビット線の電圧差を増幅する。
【０００９】
ダミーメモリセルの読み出しアクセスによって、リアルメモリセルの読み出しアクセス前にリファレンスメモリセルをアクセスしておくことで、製造工程の熱処理等により減少するリファレンスメモリセルの強誘電体キャパシタの残留分極値を、元の値に戻すことができる。
第２読み出し動作後の第１読み出し動作では、リアルメモリセルにおける強誘電体キャパシタの残留分極値に対応する電荷が第１ビット線に転送される。リファレンスメモリセルは、リアルメモリセルと同時にアクセスされ、リファレンスメモリセルにおける強誘電体キャパシタの残留分極値に対応する電荷が、第２ビット線に転送される。センスアンプは、第１および第２ビット線に転送される電荷により生じる第１および第２ビット線の電圧差を増幅する。
【００１０】
第２読み出し動作により、リファレンスメモリセルの強誘電体キャパシタの残留分極値は正常な値に戻っている。このため、リアルメモリセルのデータを、正常に読み出すことができる。この結果、例えば、製造工程の試験工程等で予めデータが書き込まれるＲＯＭ領域を有する強誘電体メモリにおいて、ＲＯＭ領域に記憶されているデータを確実に読み出すことができる。
【００１１】
本発明では、ＲＡＭ領域は、データが読み書きされる通常メモリセルと、通常メモリセルをアクセスするときに利用されるリファレンスメモリセルとを有している。ＲＯＭ領域のリファレンスメモリセルにおける強誘電体キャパシタの面積は、ＲＡＭ領域のリファレンスメモリセルにおける強誘電体キャパシタの面積より大きい。一般に、強誘電体キャパシタの面積を大きくすることで、読み出し動作時に生成される電荷量（残留分極値）は大きくなる。このため、製造工程での熱処理等によるＲＯＭ領域のリファレンスメモリセルの減極の影響を最小限に抑えることができる。この結果、ＲＯＭ領域のリアルメモリセルから正しいデータを常に読み出すことができる。
【００１２】
本発明では、リアルメモリセルに予め書き込まれるデータは、認証データである。上述したように、熱処理等によりリファレンスメモリセルの強誘電体キャパシタの残留分極値が減少した場合にも、残留分極値は、ダミーメモリセルの読み出しアクセスによって正常な値に戻る。このため、認証データが、製造工程でＲＯＭ領域に書き込まれる場合にも、認証データを確実に読み出すことができる。この結果、本発明の適用により、強誘電体メモリにセキュリティ機能を容易に付加できる。強誘電体メモリのみで、認証データを記憶するＲＯＭの機能と、その他のデータを記憶する不揮発性のＲＡＭの機能を持つことができる。このため、セキュリティ機能を持ったＩＣカード等を安価に実現できる。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示す信号線は、複数ビットで構成されている。
図１は、第１の実施形態を示している。
強誘電体メモリは、シリコン基板上にCMOSプロセスを使用して形成されている。この強誘電体メモリは、例えば、ＩＣカードに搭載され、セキュリティーチップとして使用される。強誘電体メモリは、セキュリティーチップとして使用するために、製造工程の試験工程において認証データが書き込まれる。また、強誘電体メモリチップは、チップに形成されるパッドをＩＣカードの基板等にはんだ付けすることでＩＣカードに搭載される。はんだ付けは、例えば、赤外線リフローにより行われる。
【００１４】
強誘電体メモリは、コマンドバッファCMDB、コマンドデコーダCMDD、アドレスバッファADB、制御回路CONT、ロウデコーダRDEC、コラムデコーダCDEC、ワードドライバ列WD、メモリセルアレイARY、センスアンプ列SA-RO、SA-RA、プレートドライバ列PD、およびデータ入出力回路I/Oを有している。
コマンドバッファCMDBは、ライトイネーブル信号等のコマンド信号を外部端子を介して受信し、受信した信号をコマンドデコーダCMDDに出力する。アドレスバッファADBは、アドレス信号を外部端子を介して受信し、受信した信号をロウデコーダRDECおよびコラムデコーダCDECに出力する。
【００１５】
コマンドデコーダCMDDは、コマンド信号を解読し、解読結果を制御回路CONTに出力する。制御回路CONTは、プレートドライバ列PD、ワードドライバ列WD、センスアンプ列SA-RO、SA-RA、およびデータ入出力回路I/Oを動作させる制御信号を生成する。ロウデコーダRDECは、アドレス信号の上位ビット（ロウアドレス）をデコードしてデコード信号を生成し、生成した信号をワードドライバ列WDに出力する。コラムデコーダCDECは、アドレス信号の下位ビット（コラムアドレス）をデコードしてデコード信号を生成し、生成した信号をコラムデコーダ列CDECに出力する。
【００１６】
ワードドライバ列WDは、複数のワードドライバを有している。ワードドライバ列WDは、制御回路CONTからの制御信号およびロウデコーダRDECからのデコード信号に応答して所定のワード線WL（RFWLB、RFWLT、DWLB、DWLT、RWLB、RWLT、RFWL）を高電圧または接地電圧に変化させる。
プレートドライバ列PDは、複数のプレートドライバを有している。プレートドライバ列PDは、制御回路CONTからの制御信号に応答して所定のプレート線PL（RFPL1、DPL、RPL、RFPL2）をプレート電圧または接地電圧に変化させる。
【００１７】
センスアンプ列SA-ROは、ビット線対BL、/BL（相補のビット線）を介して後述するＲＯＭ領域に接続されている。センスアンプ列SA-ROは、ビット線対BL、/BLに接続された複数のセンスアンプおよびコラムスイッチを有している。各センスアンプは、読み出し動作において、強誘電体キャパシタの残留分極値に応じて発生したビット線BL、/BLの電圧差を増幅する。コラムスイッチは、コラムデコーダCDECから出力されるデコード信号に応じてオンし、センスアンプ列SA-ROのセンスアンプにより増幅されたデータのうち一部を読み出しデータとしてデータ入出力回路I/Oに出力する。例えば、コラムスイッチは、センスアンプ列SA-ROに形成された２５６個のセンスアンプのうち８個のセンスアンプ（１６本のビット線BL、/BL）を、コラムアドレスに応じて選択する。センスアンプで増幅される８ビットの読み出しデータは、データ入出力回路I/Oに出力される。
【００１８】
センスアンプ列SA-RAは、ビット線対BL、/BLを介して後述するＲＡＭ領域に接続されている。センスアンプ列SA-RAは、ビット線対BL、/BLに接続された複数のセンスアンプおよびコラムスイッチを有している。センスアンプおよびコラムスイッチは、センスアンプ列SA-ROのセンスアンプおよびコラムスイッチと同じである。
【００１９】
メモリセルアレイARYは、ROM領域RO（図の一点鎖線の枠内）およびＲＡＭ領域RA（図の二点鎖線の枠内）を有している。
ROM領域ROは、強誘電体キャパシタを有するリアルメモリセルRMC、ダミーメモリセルDMCおよびリファレンスメモリセルRFMCで構成されている。リアルメモリセルRMCは、ワード線RWLT（第１ワード線）とビット線BLの交点またはワード線RWLB（第１ワード線）とビット線/BLの交点に配置されている。ダミーメモリセルDMCは、ワード線DWLT（第２ワード線）とビット線BLの交点またはワード線DWLB（第２ワード線）とビット線/BLの交点に配置されている。リファレンスメモリセルRFMCは、ワード線RFWLT（第３ワード線）とビット線BLの交点またはワード線RFWLB（第３ワード線）とビット線/BLの交点に配置されている。このように、ＲＯＭ領域ROにおいて、末尾に"Ｔ"が付くワード線に接続されるメモリセルは、ビット線BLに接続され、末尾に"Ｂ"が付くワード線に接続されるメモリセルは、ビット線/BLに接続されている。
【００２０】
リアルメモリセルRMCは、プレート線RPL（第１プレート線）に接続されている。ダミーメモリセルDMCは、プレート線DPL（第２プレート線）に接続されている。リファレンスメモリセルRFMCは、プレート線RFPL1（第３プレート線）に接続されている。
リアルメモリセルRMCには、強誘電体メモリの製造時の試験工程において、例えば、公開鍵基盤で用いられる鍵データ（セキュリティチップに使用される認証データの一種）が書き込まれる。その後、リアルメモリセルRMCに接続されるワード線RWLB、RWLTは、読み出し動作時のみ選択される。リファレンスメモリセルRFMC、ダミーメモリセルDMCおよびリアルメモリセルRMCは、それぞれ５１２個形成されている。このため、ＲＯＭ領域ROは、５１２ビットの鍵データを記憶できる。
【００２１】
ダミーメモリセルDMCは、後述するように、リアルメモリセルRMCを読み出す前のダミーリードに使用される。このため、ダミーメモリセルDMCに記憶されるデータは、論理"１"、"０"のいずれでもよい。
ＲＡＭ領域RAは、強誘電体キャパシタを有するリファレンスメモリセルRFMCおよび通常の読み書き動作で使用されるメモリセルMCで構成されている。リファレンスメモリセルRFMCは、ＲＯＭ領域ROのリファレンスメモリセルRFMCと同じ構造を有している。メモリセルMCは、ＲＯＭ領域ROのリアルメモリセルRMCおよびダミーメモリセルDMCと同じ構造を有している。ＲＡＭ領域RAは、記憶容量がＲＯＭ領域ROより大きいこと、およびダミーメモリセルDMCが無いことを除き、ＲＯＭ領域ROと同じ構造である。ＲＡＭ領域RAのリファレンスメモリセルRFMCは、ワード線RFWLおよびプレート線RFPL2に接続されている。メモリセルMCは、ワード線WLおよびプレート線PLに接続されている。
【００２２】
ＲＯＭ領域ROにおいて、ワード線RWLT、RWLB、DWLT、DWLB、RFWLT、RFWLBとプレート線RPL、DPL、RFPL1とは、図の横方向に沿って配線されている。同様に、ＲＡＭ領域RAにおいて、ワード線WL、RFWLとプレート線PL、RFPL2とは、図の横方向に沿って配線されている。すなわち、この実施形態の強誘電体メモリは、ワード線／プレート線平行方式を採用している。ワード線／プレート線平行方式では、ワード線の選択に対応して１本のプレート線が選択される。このため、プレートドライバ列PDの動作制御を簡易にできる。
【００２３】
ＲＯＭ領域ROのリファレンスメモリセルRFMCにおける強誘電体キャパシタの面積は、ＲＡＭ領域のリファレンスメモリセルRFMCにおける強誘電体キャパシタの面積の２倍に設定されている。同様に、ＲＯＭ領域ROのリアルメモリセルRMCにおける強誘電体キャパシタの面積は、ＲＡＭ領域RAの通常メモリセルMCにおける強誘電体キャパシタの面積の２倍に設定されている。一般に、誘電体キャパシタの面積を大きくすることで、読み出し動作時に生成される電荷量（残留分極値）は大きくなる。このため、ＲＯＭ領域ROの強誘電体キャパシタの面積を、ＲＡＭ領域RAの強誘電体キャパシタの面積より大きく形成することで、ＲＯＭ領域ROのデータの読み出しマージンを向上できる。
【００２４】
また、ＲＯＭ領域ROにおいて、リファレンスメモリセルRFMCの強誘電体キャパシタの面積は、ダミーメモリセルDMCおよびリアルメモリセルRMCの強誘電体キャパシタの面積の１.５倍に形成されている。ＲＡＭ領域RAにおいて、リファレンスメモリセルRFMCの強誘電体キャパシタの面積は、通常メモリセルMCの強誘電体キャパシタの面積の１.５倍に形成されている。
【００２５】
データ入出力回路I/Oは、制御回路CONTからの制御信号に応じて、センスアンプ列SA-RO、SA-RAからの読み出しデータをデータ端子を介して外部に出力し、または外部からの書き込みデータをセンスアンプ列SA-RAに出力する。データ端子（図示せず）は、例えば８ビットで構成されている。
図２は、図１に示したＲＯＭ領域ROの要部の詳細を示している。
【００２６】
リファレンスメモリセルRFMCは、転送トランジスタTRおよび強誘電体キャパシタC1を有している。リファレンスメモリセルRFMCの転送トランジスタTRは、ソース・ドレインの一方がビット線BLまたは/BLのいずれかに接続され、ソース・ドレインの他方が強誘電体キャパシタC1の一端に接続され、ゲートがワード線RFWLBまたはRFWLTのいずれかに接続されている。リファレンスメモリセルRFMCの強誘電体キャパシタC1の他端は、リファレンスメモリセルRFMCに共通のプレート線RFPL1に接続されている。
【００２７】
ダミーメモリセルDMCおよびリアルメモリセルRMCは、転送トランジスタTRおよび強誘電体キャパシタC2を有している。ダミーメモリセルDMCおよびリアルメモリセルRMCの転送トランジスタTRは、ソース・ドレインの一方がビット線BLまたは/BLのいずれかに接続され、ソース・ドレインの他方が強誘電体キャパシタC1の一端に接続され、ゲートがワード線RFWLBまたはRFWLTのいずれかに接続されている。ダミーメモリセルDMCの強誘電体キャパシタC2の他端は、ダミーメモリセルDMCに共通のプレート線DPLに接続されている。リアルメモリセルRMCの強誘電体キャパシタC2の他端は、リアルメモリセルRMCに共通のプレート線RPLに接続されている。
【００２８】
上述したように、リファレンスメモリセルRFMCの強誘電体キャパシタの面積は、ダミーメモリセルDMCおよびリアルメモリセルRMCの強誘電体キャパシタの面積の１.５倍に形成されている。このため、リファレンスメモリセルRFMCの強誘電体キャパシタの容量は、ダミーメモリセルDMCおよびリアルメモリセルRMCの強誘電体キャパシタの容量の１.５倍である。リファレンスメモリセルRFMCの強誘電体キャパシタC1の残留分極値は、強誘電体メモリの製造時の試験工程において、所定の値に設定される。
【００２９】
次に、リアルメモリセルRMCの読み出し動作について説明する。
ビット線BLに接続されたリアルメモリセルRMCの読み出し動作では、末尾に"Ｔ"が付いたワード線RWLTの選択に同期して、リファレンスメモリセルRFMCに接続されたワード線RFWLBが選択される。そして、リアルメモリセルRMCは、ビット線BLに接続され、リファレンスメモリセルRFMCは、ビット線/BLに接続される。なお、ビット線BL、/BLは、読み出し動作の前に所定の電圧にプリチャージされている。
【００３０】
ワード線RWLT、RFWLBの選択に同期して、プレート線RPL、RFPL1に高レベルのパルスが与えられる。ビット線BL（第１ビット線）には、リアルメモリセルRMCの強誘電体キャパシタC2の残留分極値に応じた電荷が転送される。ビット線/BL（第２ビット線）には、リファレンスメモリセルRFMCの強誘電体キャパシタC1の残留分極値に応じた電荷が転送される。ビット線BL、/BLは、強誘電体キャパシタC2、C1の残留分極値に応じた電圧にそれぞれ変化する。そして、ビット線BL、/BLの電圧差が、センスアンプSAにより増幅され、リアルメモリセルRMCに記憶されているデータが読み出される。
【００３１】
同様に、ビット線/BLに接続されたリアルメモリセルRMCの読み出し動作では、末尾に"Ｂ"が付いたワード線RWLBの選択に同期して、リファレンスメモリセルRFMCに接続されたワード線RFWLTが選択される。そして、リアルメモリセルRMCは、ビット線/BLに接続され、リファレンスメモリセルRFMCは、ビット線BLに接続される。ワード線RWLB、RFWLTの選択に同期して、プレート線RPL、RFPL1に高レベルのパルスが与えられる。そして、ビット線/BL（第１ビット線）は、リアルメモリセルRMCの強誘電体キャパシタC2の残留分極値に応じた電圧に変化する。ビット線BL（第２ビット線）は、リファレンスメモリセルRFMCの強誘電体キャパシタC1の残留分極値に応じた電圧に変化する。ビット線BL、/BLの電圧差が、センスアンプSAにより増幅され、リアルメモリセルRMCに記憶されているデータが読み出される。
【００３２】
ダミーメモリセルDMCの読み出し動作（第２読み出し動作）は、強誘電体メモリのパワーオン後（電源の立ち上げ後）、リアルメモリセルRMCの読み出し動作（第１読み出し動作）前に実行される。上述したリアルメモリセルRMCの読み出し動作と同様に、ビット線BLに接続されたダミーメモリセルDMCの読み出し動作は、ビット線/BLに接続されたリファレンスメモリセルRFMCを選択して実行される。ビット線/BLに接続されたダミーメモリセルDMCの読み出し動作は、ビット線BLに接続されたリファレンスメモリセルRFMCを選択して実行される。
【００３３】
図３は、第１の実施形態における強誘電体メモリの動作を示している。
この動作は、ＲＯＭ領域ROに記憶されている鍵データを読み出す手順を示している。この手順は、強誘電体メモリに電源電圧が供給された後（パワーオン後）に最初に行うべき初期動作仕様に含まれている。強誘電体メモリを搭載するシステム（CPU等の制御チップまたは制御コア）は、鍵データを読み出すときに、図３に示すフローに従い強誘電体メモリをアクセスしなくてはならない。
【００３４】
上述したように、強誘電体メモリは、製造工程の試験工程において、リアルメモリセルRMCに鍵データが書き込まれ、リファレンスメモリセルRFMCの強誘電体キャパシタの残留分極値は所定の値に設定されている。また、強誘電体メモリチップをＩＣカードに搭載する組立工程において、赤外線リフロー処理が実施されている。赤外線リフローでは、強誘電体メモリチップに一時的に約２３０℃の熱が加わる。この熱により、強誘電体キャパシタの残留分極値は、小さくなり（減極）、読み出しマージンは減少する。
【００３５】
強誘電体メモリを使用するユーザ（システム）が、強誘電体メモリをＲＡＭとして使用する場合、あるいは、強誘電体メモリを使用するユーザ（システム）が、データを書き込んだ後にＲＯＭとして使用する場合、組立工程での熱処理により読み出しマージンが減少しても問題ない。これは、データの書き込みにより、減極された残留分極値が正常な値に戻るためである。これに対し、強誘電体メモリの製造メーカが、試験工程でデータを書き込んだ後に強誘電体メモリを出荷する場合、試験工程での減極による読み出しマージンの減少は、読み出し動作不良を起こすおそれがある。しかし、以下に説明するフローをパワーオン後の最初の読み出し動作として順次実施することで、鍵データの読み出しマージンの減少は、改善される。
【００３６】
まず、強誘電体メモリを搭載するシステムは、パワーオン後にワード線RFWLB、DWLTを選択し、ビット線BLに接続されたダミーメモリセルDMCの読み出し動作（ダミーリード）を実行する（図３（ａ））。すなわち、第２読み出し動作が実行され、８ビットの不定データ（図の"＊"）が読み出される。第２読み出し動作は、パワーオン後の最初の読み出し動作として実行される。ダミーメモリセルDMCの読み出し動作により、ビット線/BLに接続されたリファレンスメモリセルRFMCの残留分極値は、赤外線リフロー前の値に戻る。すなわち、リファレンスメモリセルRFMCの減極が回復する。
【００３７】
次に、システムは、ワード線RFWLB、RWLTを選択し、ビット線BLに接続されたリアルメモリセルRMCの読み出し動作（鍵データリード）を実行する（図３（ｂ））。すなわち、パワーオン後の２回目の読み出し動作として、第１読み出し動作が実行され、８ビットのデータ（この例では、１６進数の"２Ｂ"）が読み出される。リファレンスメモリセルRFMCの減極は、鍵データを読み出す前に回復している。このため、鍵データは正常に読み出される。
【００３８】
第２読み出し動作と第１読み出し動作とが連続して実行されることで、強誘電体メモリを使用するユーザ（システム）は、ダミーメモリセルDMCの読み出し動作およびリアルメモリセルRMCの読み出し動作を区別する必要がなくなる。具体的には、ダミーメモリセルの存在をユーザに公開せず、強誘電体メモリにおけるＲＯＭ領域ROのアクセス仕様において、２番目以降の読み出し動作で有効なデータが読み出されるとすればよい。
【００３９】
次に、システムは、ワード線RFWLT、DWLBを選択し、ビット線/BLに接続されたダミーメモリセルDMCの読み出し動作（ダミーリード、第２読み出し動作）を実行する（図３（ｃ））。ダミーリードにより、８ビットの不定データが読み出される。ビット線BLに接続されたリファレンスメモリセルRFMCの残留分極値は、赤外線リフロー前の値に戻る。すなわち、リファレンスメモリセルRFMCの減極が回復する。
【００４０】
次に、システムは、ワード線RFWLT、RWLBを選択し、ビット線/BLに接続されたリアルメモリセルRMCの読み出し動作（鍵データリード、第１読み出し動作）を実行する（図３（ｄ））。鍵データリードにより８ビットのデータ（この例では、１６進数の"５Ａ"）が読み出される。リファレンスメモリセルRFMCの減極は、鍵データを読み出す前に回復している。このため、鍵データは正常に読み出される。
【００４１】
そして、鍵データが正常に読み出された後、ＲＡＭ領域RAがアクセスされる。
図４は、第１の実施形態における強誘電体メモリの別の動作を示している。
この例では、まず、ビット線/BL、BLに接続されたリファレンスメモリセルRFMCについてダミーリード（第２読み出し動作）がそれぞれ実行され、これ等リファレンスメモリセルRFMCの減極が回復される（図４（ａ）、（ｂ））。次にビット線BL、/BLに接続されたリアルメモリセルRMCについて鍵データリード（第１読み出し動作）がそれぞれ実行される（図４（ｃ）、（ｄ））。
【００４２】
この例では、図３に示したフロー（ｂ）と（ｃ）とが入れ替わっている。それ以外は、図３と同じである。
図５は、強誘電体メモリの製造後におけるＲＯＭ領域ROの強誘電体キャパシタの残留分極の状態を示している。
図中、太線で示したヒステリシスループは、リアルメモリセルRMCの強誘電体キャパシタの特性を示している。細線で示したヒステリシスループは、リファレンスメモリセルRFMCの強誘電体キャパシタの特性を示している。リファレンスメモリセルRFMCの強誘電体キャパシタは、リアルメモリセルRMCの強誘電体キャパシタの１.５倍の面積を有している。このため、ヒステリシスループは、Ｙ軸方向に１.５倍拡大している。
【００４３】
ヒステリシスループ上の菱形印、丸印、および三角印は、リアルメモリセルRMCに記憶されている論理"０"、論理"１"の残留分極値、およびリファレンスメモリセルRFMCに記憶されている参照データ（論理"０"に対応する）の残留分極値を示している。
読み出し動作において、強誘電体キャパシタの両端に掛かる電圧は、読み出すメモリセルの種類によらず電圧V1に設定される。このため、読み出し動作において、リアルメモリセルRMCに記憶されている論理"０"、論理"１"およびリファレンスメモリセルRFMCに記憶されている参照データの残留分極に対応して、電荷CH0、CH1、CHRが発生する。ビット線BLまたは/BLの電圧は、電荷CH0、CH1、CHRに対応して変化する。センスアンプは、電荷CH0、CHRの差D0、または電荷CH1、CHRの差D1に対応するビット線BL、/BLの電圧差を増幅し、リアルメモリセルRMCに記憶されているデータを読み出す。
【００４４】
なお、リファレンスメモリセルRFMCの強誘電体キャパシタの残留分極値は、差D1が差D0より大きくなるように設定されている。これは、製造条件の変動等による強誘電体キャパシタの特性の変化を考慮して、リアルメモリセルRMCとリファレンスメモリセルRFMCの論理値が逆である論理"１"の読み出しマージンを増やしているためである。
【００４５】
図６は、強誘電体メモリの組み立て後におけるＲＯＭ領域ROの強誘電体キャパシタの残留分極の状態を示している。図中の破線は、図５に示した強誘電体メモリの製造後における強誘電体キャパシタの特性を示している。
強誘電体キャパシタは、組立工程の赤外線リフロー処理により減極する。この結果、リアルメモリセルRMCに記憶されている論理"１"に対応する電荷CH1とリファレンスメモリセルRFMCに記憶されている参照データに対応する電荷CHRとの差D1は、リアルメモリセルRMCに記憶されている論理"０"に対応する電荷CH0と電荷CHRとの差D0より大幅に小さくなる。この状態では、リアルメモリセルRMCの論理"１"の読み出し動作は、読み出しマージンが小さいため正しく実行できない。すなわち、リアルメモリセルRMCに記憶されている論理"１"は、破壊される。
【００４６】
図７は、強誘電体メモリのダミーリード後におけるＲＯＭ領域ROの強誘電体キャパシタの残留分極の状態を示している。
ダミーメモリセルDMCのダミーリードにより、リファレンスメモリセルRFMCの強誘電体キャパシタの残留分極値は、強誘電体メモリの製造後の値（図５）に戻る。この結果、リアルメモリセルRMCに記憶されている論理"１"に対応する電荷CH1とリファレンスメモリセルRFMCに記憶されている参照データに対応する電荷CHRとの差D1は、リアルメモリセルRMCに記憶されている論理"０"に対応する電荷CH0と電荷CHRとの差D0より大きくなる。したがって、論理"１"の読み出しマージンは、大きくなり、論理"１"の読み出し動作は、正しく実行される。
【００４７】
なお、リアルメモリセルRMCに記憶されている論理"０"に対応する電荷CH0とリファレンスメモリセルRFMCに記憶されている参照データに対応する電荷CHRとの差D0は、強誘電体メモリの製造後より小さくなる。しかし、リファレンスメモリセルRFMCは、論理"０"を記憶しているため、差D0の変動は小さい。したがって、リアルメモリセルRMCに記憶されている論理"０"の読み出し動作も確実に実行できる。
【００４８】
図８は、強誘電体メモリの読み出しマージンの変化（実験値）を示している。この実験では、組立工程での赤外線リフロー処理を想定して、２５０℃でベークを実施した。ベークにより、論理"１"を記憶しているリアルメモリセルRMCの残留分極値は小さくなり、論理"０"を記憶しているリアルメモリセルRMCの残留分極値およびリファレンスメモリセルRFMCの残留分極値は大きくなる（図８（ａ））。
【００４９】
ダミーリードにより、リファレンスメモリセルRFMCの残留分極値は、小さくなる。そして、リアルメモリセルRMCの論理"１"に対応する残留分極値とリファレンスメモリセルRFMCの残留分極値との差D1、およびリアルメモリセルRMCの論理"０"に対応する残留分極値とリファレンスメモリセルRFMCの残留分極値との差D0は、最適な値に設定される（図８（ｂ））。すなわち、赤外線リフロー処理によりバランスの崩れたリファレンスメモリセルRFMCの残留分極値とリアルメモリセルRMCの残留分極値の差は、ダミーリードにより製造後のバランスのとれた状態にほぼ戻る。
【００５０】
図中、リファレンスメモリセルRFMCの特性を示す破線は、ダミーリードをしない場合を示している。この場合、図６で説明したように、リアルメモリセルRMCに記憶されている論理"１"に対応する残留分極値と、リファレンスメモリセルRFMCの残留分極値との差は、小さくなり、リアルメモリセルRMCに記憶されている論理"１"は、正しく読み出すことができない。
【００５１】
以上、第１の実施形態では、鍵データを読み出す前に、ダミーリード動作を実行し、ＲＯＭ領域ROのリファレンスメモリセルRFMCをアクセスする。このため、強誘電体メモリの組立工程における赤外線リフロー（熱処理）により減少するリファレンスメモリセルRFMCの強誘電体キャパシタC1の残留分極値を、試験工程直後の正しい値に戻すことができる。したがって、その後のリアルメモリセルRMCの読み出し動作を、正常に実行できる。すなわち、ＲＯＭ領域ROにダミーメモリセルDMCを形成することで、製造工程の試験工程で予め書き込まれる鍵データを常に正しく読み出すことができる。
【００５２】
特に、本発明の適用により、強誘電体メモリにセキュリティ機能を容易に付加できる。強誘電体メモリのみで、鍵データを記憶するＲＯＭの機能と、その他のデータを記憶する不揮発性のＲＡＭの機能を持つことができる。このため、セキュリティ機能を持ったＩＣカード等を安価に実現できる。
ＲＯＭ領域ROのリファレンスメモリセルRFMCにおける強誘電体キャパシタC1の面積は、ＲＡＭ領域RAのリファレンスメモリセルRFMCにおける強誘電体キャパシタの面積の２倍に形成されている。このため、強誘電体メモリの組立工程での熱処理によるＲＯＭ領域ROのリファレンスメモリセルRFMCの減極の影響を最小限に抑えることができる。この結果、ＲＯＭ領域ROのリアルメモリセルRMCから正しいデータを常に読み出すことができる。
【００５３】
図９は、第２の実施形態を示している。第１の実施形態と同じ要素には、同じ符号を付し、詳細な説明を省略する。
この実施形態では、ＲＯＭ領域ROのリファレンスメモリセルRFMCは、ＲＡＭ領域RAの読み出し動作にも使用される。すなわち、リファレンスメモリセルRFMCとビット線対BL、/BLとは、ＲＯＭ領域ROおよびＲＡＭ領域RAで共有されている。ビット線対BL、/BLが共有されるため、センスアンプ列SA-RAも、ＲＯＭ領域ROおよびＲＡＭ領域RAで共有されている。このため、この実施形態では、第１の実施形態のセンスアンプ列SA-ROは形成されていない。その他の構成は、第１の実施形態と同じである。
【００５４】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、リファレンスメモリセルRFMCをＲＯＭ領域ROおよびＲＡＭ領域RAで共有するため、メモリセルアレイARYの面積を小さくできる。リファレンスメモリセルRFMCの面積は、リアルメモリセルRMC、ダミーメモリセルDMCおよびＲＡＭ領域RAのメモリセルMCより大きい。このため、メモリセルアレイARYの面積の削減効果は、大きい。また、リファレンスメモリセルRFMCを共有することで、センスアンプ列を減らすことができ、強誘電体メモリのチップサイズを削減できる。
【００５５】
図１０は、第３の実施形態を示している。第１の実施形態と同じ要素には、同じ符号を付し、詳細な説明を省略する。
この実施形態では、プレート線PLは、ワード線RFWLB、RFWLT、DWLB、DWLT、RWLB、RWLT、WLに対して直交して配線されている。すなわち、この実施形態の強誘電体メモリは、ワード線／プレート線直交方式を採用している。ワード線／プレート線直交方式では、ワード線の選択に対応して、実際に読み出し動作を実行するメモリセルに接続されるプレート線のみを選択できる。このため、プレートドライバ列PD内においてメモリ動作に必要ないドライバの動作を停止することで、消費電力を削減できる。プレートドライバ列PDは、メモリセルアレイARYを挟んで、センスアンプ列SA-RAに対向する位置に形成されている。その他の構成は、第２の実施形態とほぼ同じである。
【００５６】
図１１は、図１０に示したＲＯＭ領域ROの要部の詳細を示している。
ＲＯＭ領域ROは、プレート線PLがワード線RFWLB、RFWLT、DWLB、DWLT、RWLB、RWLT、WLに対して直交して配線されることを除き、図２と同じである。
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。
【００５７】
図１２は、第４の実施形態を示している。第１の実施形態と同じ要素には、同じ符号を付し、詳細な説明を省略する。
この実施形態では、ＲＯＭ領域ROとＲＡＭ領域RAとは、ワード線RFWLB、RFWLT、DWLB、DWLT、RWLB、RWLT、WLの配線方向に沿って配置されている。ワード線RFWLB、RFWLT、DWLB、DWLT、RWLB、RWLT、WLは、ＲＯＭ領域ROとＲＡＭ領域RAとで共通である。メモリセルアレイARYを除く構成は、上述した第２の実施形態とほぼ同じである。
【００５８】
ＲＯＭ領域ROは、一対のビット線対BL、/BLに接続されたメモリセルRFMC、DMC、RMCにより構成されている。リアルメモリセルRMCは、異なるワード線RWLB0、RWLT0、RWLB1、RWLT1、...にそれぞれ接続されている。ビット線BLに接続されたリアルメモリセルRMCから鍵データを読み出すとき、ビット線BLは第１ビット線として作用し、ビット線/BLは、第２ビット線として作用する。
【００５９】
リアルメモリセルRMCが共通のビット線BLまたは/BLに接続されているため、リアルメモリセルRMCに書き込まれた鍵データの読み出しは、ワード線を順次選択して実行される。すなわち、この実施形態の強誘電体メモリでは、ＲＯＭ領域ROは、直列読み出しされる。
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。
【００６０】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 強誘電体キャパシタを有するメモリセルで構成されるＲＯＭ領域とＲＡＭ領域とを備え、
前記ＲＯＭ領域は、
強誘電体メモリの製造工程で書き込まれるデータを記憶するための少なくとも一つのリアルメモリセルと、
ダミーメモリセルと、
前記製造工程で強誘電体キャパシタの残留分極値が所定の値に設定されるリファレンスメモリセルと、
前記リアルメモリセルおよび前記ダミーメモリセルに接続され、選択されたリアルメモリセルまたはダミーメモリセルにおける前記強誘電体キャパシタの残留分極値に対応する電荷が転送される第１ビット線と、
前記リファレンスメモリセルに接続され、前記リアルメモリセルまたは前記ダミーメモリセルの選択に同期して選択される前記リファレンスメモリセルにおける前記強誘電体キャパシタの残留分極値に対応する電荷が転送される第２ビット線と、
前記第１および第２ビット線に接続され、伝達された前記電荷により生じる第１および第２ビット線の電圧差を増幅するセンスアンプとを備えていることを特徴とする強誘電体メモリ。
【００６１】
（付記２） 付記１記載の強誘電体メモリにおいて、
前記第１ビット線は、複数の前記リアルメモリセルを接続していることを特徴とする強誘電体メモリ。
（付記３） 付記１記載の強誘電体メモリにおいて、
前記リアルメモリセル、前記ダミーメモリセルおよび前記リファレンスメモリセルをそれぞれ選択するために、これ等メモリセルにそれぞれ接続される第１、第２および第３ワード線と、
前記リアルメモリセル、前記ダミーメモリセルおよび前記リファレンスメモリセルにそれぞれ接続される第１、第２および第３プレート線とを備え、
前記第１、第２および第３ワード線と、前記第１、第２および第３プレート線とは、同じ方向に配線されていることを特徴とする強誘電体メモリ。
【００６２】
（付記４） 付記１記載の強誘電体メモリにおいて、
前記リアルメモリセル、前記ダミーメモリセルおよび前記リファレンスメモリセルをそれぞれ選択するために、これ等メモリセルにそれぞれ接続される第１、第２および第３ワード線と、
前記リアルメモリセル、前記ダミーメモリセルおよび前記リファレンスメモリセルにそれぞれ接続される第１、第２および第３プレート線を備え、
前記第１、第２および第３ワード線と、前記第１、第２および第３プレート線とは、互いに直交する方向に配線されていることを特徴とする強誘電体メモリ。
【００６３】
（付記５） 付記１記載の強誘電体メモリにおいて、
前記ＲＡＭ領域は、データが読み書きされる通常メモリセルと、前記通常メモリセルをアクセスするときに利用されるリファレンスメモリセルとを備え、
前記ＲＯＭ領域の前記リファレンスメモリセルにおける前記強誘電体キャパシタの面積は、前記ＲＡＭ領域の前記リファレンスメモリセルにおける強誘電体キャパシタの面積より大きいことを特徴とする強誘電体メモリ。
【００６４】
（付記６） 付記１記載の強誘電体メモリにおいて、
前記リアルメモリセルに予め書き込まれるデータは、認証データであることを特徴とする強誘電体メモリ。
（付記７） 付記６記載の強誘電体メモリにおいて、
前記認証データは、公開鍵基盤で用いられる鍵データであることを特徴とする強誘電体メモリ。
【００６５】
（付記８） 強誘電体キャパシタを有するメモリセルで構成されるＲＯＭ領域とＲＡＭ領域とを備え、
前記ＲＯＭ領域は、ダミーメモリセルおよび強誘電体メモリの製造工程で書き込まれるデータを記憶するためのリアルメモリセルに接続される第１ビット線と、前記製造工程で強誘電体キャパシタの残留分極値が所定の値に設定されるリファレンスメモリセルに接続される第２ビット線と、前記第１および第２ビット線に接続され、伝達された電荷により生じる第１および第２ビット線の電圧差を増幅するセンスアンプとを備えている強誘電体メモリのデータ読み出し方法であって、
前記リアルメモリセルからリアルデータを読み出す第１読み出し動作の前に、前記ダミーメモリセルからダミーデータを読み出す第２読み出し動作を実行することを特徴とする強誘電体メモリのデータ読み出し方法。
【００６６】
（付記９） 付記８記載の強誘電体メモリのデータ読み出し方法において、
前記第１読み出し動作は、前記リアルメモリセルと前記リファレンスメモリセルとを選択し、前記リアルメモリセルおよび前記リファレンスメモリセルの残留分極値に対応する電荷を第１ビットおよび第２ビット線にそれぞれ転送し、前記センスアンプを動作させて実行され、
前記第２読み出し動作は、前記ダミーメモリセルと前記リファレンスメモリセルとを選択し、前記ダミーメモリセルおよび前記リファレンスメモリセルの残留分極値に対応する電荷を第１ビットおよび第２ビット線にそれぞれ転送し、前記センスアンプを動作させて実行されることを特徴とする強誘電体メモリのデータ読み出し方法。
【００６７】
（付記１０） 付記８記載の強誘電体メモリのデータ読み出し方法において、
前記第２読み出し動作は、強誘電体メモリのパワーオン後の最初の読み出し動作として実行され、
前記第１読み出し動作は、２回目以降の少なくともいずれかの読み出し動作として実行されることを特徴とする強誘電体メモリのデータ読み出し方法。
【００６８】
（付記１１） 付記１０記載の強誘電体メモリのデータ読み出し方法において、前記パワーオン後に、前記第２読み出し動作と、前記第１読み出し動作とを連続して実行することを特徴とする強誘電体メモリのデータ読み出し方法。
（付記１２） 付記８記載の強誘電体メモリのデータ読み出し方法において、
前記リアルメモリセルに予め書き込まれるデータは、認証データであることを特徴とする強誘電体メモリのデータ読み出し方法。
【００６９】
（付記１３） 付記１２記載の強誘電体メモリのデータ読み出し方法において、前記認証データは、公開鍵基盤で用いられる鍵データであることを特徴とする強誘電体メモリのデータ読み出し方法。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００７０】
【発明の効果】
本発明では、ダミーメモリセルの読み出しアクセスによって、リアルメモリセルの読み出しアクセス前にリファレンスメモリセルをアクセスしておくことで、製造工程の熱処理等により減少するリファレンスメモリセルの強誘電体キャパシタの残留分極値を、元の値に戻すことができる。このため、第１読み出し動作により、リアルメモリセルのデータを、正常に読み出すことができる。この結果、例えば、製造工程の試験工程等で予めデータが書き込まれるＲＯＭ領域を有する強誘電体メモリにおいて、ＲＯＭ領域に記憶されているデータを確実に読み出すことができる。
【００７１】
本発明では、製造工程での熱処理等によるＲＯＭ領域のリファレンスメモリセルの減極の影響を最小限に抑えることができる。この結果、ＲＯＭ領域のリアルメモリセルから正しいデータを常に読み出すことができる。
本発明では、認証データが、製造工程でＲＯＭ領域に書き込まれる場合にも、認証データを確実に読み出すことができる。この結果、本発明の適用により、強誘電体メモリにセキュリティ機能を容易に付加できる。強誘電体メモリのみで、認証データを記憶するＲＯＭの機能と、その他のデータを記憶する不揮発性のＲＡＭの機能を持つことができる。このため、セキュリティ機能を持ったＩＣカード等を安価に実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図２は、図１に示したＲＯＭ領域ROの要部の詳細を示すブロック図である。
【図３】第１の実施形態における強誘電体メモリの動作を示すフローチャートである。
【図４】第１の実施形態における強誘電体メモリの別の動作を示すフローチャートである。
【図５】強誘電体メモリの製造後におけるＲＯＭ領域ROの強誘電体キャパシタの残留分極の状態を示す特性図である。
【図６】強誘電体メモリの組み立て後におけるＲＯＭ領域ROの強誘電体キャパシタの残留分極の状態を示す特性図である。
【図７】強誘電体メモリのダミーリード後におけるＲＯＭ領域ROの強誘電体キャパシタの残留分極の状態を示す特性図である。
【図８】読み出しマージンの変化を示す実験データである。
【図９】本発明の第２の実施形態を示すブロック図である。
【図１０】本発明の第３の実施形態を示すブロック図である。
【図１１】図１０に示したＲＯＭ領域ROの要部の詳細を示すブロック図である。
【図１２】本発明の第４の実施形態を示すブロック図である。
【符号の説明】
ADB アドレスバッファ
ARY メモリセルアレイ
BL、/BL ビット線
C1、C2 強誘電体キャパシタ
CDEC コラムデコーダ
CMDB コマンドバッファ
CMDD コマンドデコーダ
CONT 制御回路
DMC ダミーメモリセル
DPL プレート線
DWLB、DWLT ワード線
I/O データ入出力回路
MC メモリセル
PD プレートドライバ列
PL プレート線
RA ＲＡＭ領域
RDEC ロウデコーダ
RFMC リファレンスメモリセル
RFPL1、RFPL2、RPL プレート線
RFWLB、RFWLT、RWLB、RWLT ワード線
RMC リアルメモリセル
RO ＲＯＭ領域
SA-RO、SA-RA、 センスアンプ列
TR 転送トランジスタ
WD ワードドライバ列
WL ワード線
Claims (5)
- 強誘電体メモリと、該強誘電体メモリをアクセスする制御部とを有するシステムにおいて、
前記強誘電体メモリは、強誘電体キャパシタを有するメモリセルで構成されるＲＯＭ領域とＲＡＭ領域とを備え、
前記ＲＯＭ領域は、
強誘電体メモリの製造工程で書き込まれるデータを記憶するための少なくとも一つのリアルメモリセルと、
ダミーメモリセルと、
前記製造工程で強誘電体キャパシタの残留分極値が所定の値に設定される第１リファレンスメモリセルと、
前記リアルメモリセルおよび前記ダミーメモリセルに接続され、選択されたリアルメモリセルまたはダミーメモリセルにおける前記強誘電体キャパシタの残留分極値に対応する電荷が転送される第１ビット線と、
前記第１リファレンスメモリセルに接続され、前記リアルメモリセルまたは前記ダミーメモリセルの選択に同期して選択される前記第１リファレンスメモリセルにおける前記強誘電体キャパシタの残留分極値に対応する電荷が転送される第２ビット線と、
前記第１および第２ビット線に接続され、伝達された前記電荷により生じる第１および第２ビット線の電圧差を増幅するセンスアンプとを備え、
前記ＲＡＭ領域は、データが読み書きされる通常メモリセルと、前記通常メモリセルをアクセスするときに利用される第２リファレンスメモリセルとを備え、
前記制御部は、前記リアルメモリセルと前記第１リファレンスメモリセルとを選択し、前記リアルメモリセルおよび前記第１リファレンスメモリセルの残留分極値に対応する電荷を第１ビット線および第２ビット線にそれぞれ転送する第 1 読み出し動作と、前記第１読み出し動作の前に、前記ダミーメモリセルと前記第１リファレンスメモリセルとを選択し、前記ダミーメモリセルおよび前記第１リファレンスメモリセルの残留分極値に対応する電荷を第１ビット線および第２ビット線にそれぞれ転送する第２読み出し動作と、を制御する
ことを特徴とするシステム。 - 請求項１記載のシステムにおいて、
前記ＲＯＭ領域の前記第１リファレンスメモリセルにおける前記強誘電体キャパシタの面積は、前記ＲＡＭ領域の前記第２リファレンスメモリセルにおける強誘電体キャパシタの面積より大きいことを特徴とするシステム。 - 強誘電体キャパシタを有するメモリセルで構成されるＲＯＭ領域とＲＡＭ領域とを備え、
前記ＲＯＭ領域は、ダミーメモリセルおよび強誘電体メモリの製造工程で書き込まれるデータを記憶するためのリアルメモリセルに接続される第１ビット線と、前記製造工程で強誘電体キャパシタの残留分極値が所定の値に設定される第１リファレンスメモリセルに接続される第２ビット線と、前記第１および第２ビット線に接続され、伝達された電荷により生じる第１および第２ビット線の電圧差を増幅するセンスアンプとを備え、前記ＲＡＭ領域は、データが読み書きされる通常メモリセルと、前記通常メモリセルをアクセスするときに利用される第２リファレンスメモリセルとを備えている強誘電体メモリのデータ読み出し方法であって、
前記リアルメモリセルと前記第１リファレンスメモリセルとを選択し、前記リアルメモリセルおよび前記第１リファレンスメモリセルの残留分極値に対応する電荷を第１ビット線および第２ビット線にそれぞれ転送する第１読み出し動作の前に、前記ダミーメモリセルと前記第１リファレンスメモリセルとを選択し、前記ダミーメモリセルおよび前記第１リファレンスメモリセルの残留分極値に対応する電荷を第１ビット線および第２ビット線にそれぞれ転送する第２読み出し動作を実行することを特徴とする強誘電体メモリのデータ読み出し方法。 - 請求項３記載の強誘電体メモリのデータ読み出し方法において、
前記リアルメモリセルに予め書き込まれるデータは、認証データであることを特徴とする強誘電体メモリのデータ読み出し方法。 - 請求項３記載の強誘電体メモリのデータ読み出し方法において、
前記第２読み出し動作は、強誘電体メモリのパワーオン後の最初の読み出し動作として実行され、
前記第１読み出し動作は、２回目以降の少なくともいずれかの読み出し動作として実行されることを特徴とする強誘電体メモリのデータ読み出し方法。
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