JP4129453B2 - 半導体記憶装置、半導体記憶装置の動作方法および半導体記憶装置のテスト方法 - Google Patents
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Description
複数の前記強誘電体キャパシタは、互いに異なる分極特性を有するように、初期化されるときに前記プレート線を介してそれぞれ異なる前記プレート電圧線に接続され、
該初期化時に用いられる複数の前記プレート電圧線の電位は、データの書込みまたはデータの読出し時の前記プレート線の電位よりも高い電位を含み、
これらの複数の強誘電体キャパシタは、データの書込み時に、複数ビットのデータを格納するために、前記プレート線を介して前記複数のプレート電圧線のうち共通の単一プレート電圧線またはグランドに接続されることを特徴とする。
複数の前記強誘電体キャパシタは、互いに異なる分極特性を有するように、初期化されるときに前記プレート線を介して異なる前記プレート電圧線に接続され、
該初期化時に用いられる複数の前記プレート電圧線の電位は、データの書込みまたはデータの読出し時の前記プレート線の電位よりも高い電位を含み、
前記初期化後、前記強誘電体キャパシタへ複数ビットのデータを書き込むときに、前記プレート線に前記複数のプレート電圧線のうち共通の単一プレート電圧線またはグランドを接続することを具備する。
データの読出し/書込み動作に使用する共通の単一プレート電圧線を用いて前記強誘電体キャパシタにデータを書き込み、前記強誘電体キャパシタの動作をテストし、複数の前記強誘電体キャパシタが互いに異なる分極特性を有するように、初期化において前記プレート線を介して複数の前記強誘電体キャパシタにそれぞれ異なる前記プレート電圧線に接続し、該初期化時に用いられる複数の前記プレート電圧線の電位は、データの書込みまたはデータの読出し時の前記プレート線の電位よりも高い電位を含み、前記プレート線に前記複数のプレート電圧線のうち共通の単一プレート電圧線またはグランドを接続して、前記強誘電体キャパシタへ複数ビットのデータを書き込み、複数ビットのデータを格納した前記強誘電体キャパシタをテストすることを具備する。
図1は、本発明に係る実施形態に従った半導体記憶装置100のブロック図である。半導体記憶装置100は、複数のメモリセルMCがマトリックス状に配列されたメモリセルアレイMCAを備えている。メモリセルMCは、1T−1C型のメモリセルであり、強誘電体キャパシタFCおよび選択トランジスタSTから構成されている。便宜的に、4つのメモリセルMCのみを図示している。
図9は、本発明に係る第2の実施形態に従った半導体記憶装置200のブロック図である。半導体記憶装置200は、初期化電圧制御回路IVCCを備えている点で半導体記憶装置100と異なる。第1の実施形態では、初期化電圧制御信号IVCSおよびプレート信号PSは、外部から入力されていた。しかし、半導体記憶装置200は、初期化電圧制御信号IVCSおよびプレート信号PSを生成する初期化電圧制御回路IVCCを内蔵している。
図10は、本発明に係る第3の実施形態に従った半導体記憶装置の構成図である。第3の実施形態は、第1または第2の実施形態による半導体記憶装置100または200を利用する。
図11は、本発明に係る第4の実施形態に従った半導体記憶装置の構成図である。第4の実施形態のメモリセルアレイMCAは、第3の実施形態と同様である。周辺回路部のうち初期化電圧制御回路IVCCを含む周辺回路PC1は、OTPメモリにのみ接続されている。RAMの周辺回路PC2は初期化電圧制御回路IVCCを含まない。これにより、RAMの周辺回路領域の面積を小さくすることができる。第4の実施形態は、第3の実施形態と同様に、OTPメモリとRAMとが同一製造プロセスで同時に形成することができるという利点も有する。
図12(A)から図12(C)は、本発明に係る第5の実施形態に従った半導体記憶装置の構成図である。第5の実施形態では、メモリセルアレイMCAを3つの領域R1〜R3に分ける。図12(A)では、領域R1内のメモリセルMCを複数の初期化電圧のいずれかで初期化する。これにより、領域R1内のメモリセルMCは複数ビットを記憶可能なOTPとして使用される。領域R2およびR3内のメモリセルMCは初期化されず、1ビットを記憶可能なRAMとして使用する。ここで、初期化が施されていないメモリセルMCをRAMnewとする。
次に、以上の実施形態に従った強誘電体メモリのテスト方法について述べる。これらの強誘電体メモリは、印加電圧によって分極特性が変化するので、テスト時に実際にデータを書き込むことは難しい。
図13は、本発明に係る第6の実施形態に従った半導体記憶装置の構成図である。第6の実施形態では、TC直列型強誘電体メモリのアーキテクチュアを用いている。従来のTC直列型強誘電体メモリと異なり、本実施形態ではビット線とプレート線とが同一方向に延伸するように配置されている。このような構成により、各ビットの初期化に必要な電圧を効率良く印加することができる。
尚、従来のTC直列型強誘電体メモリと同様に、ビット線とプレート線とが直行するように構成してもよい。しかし、この場合には第1の実施形態と同様に初期化は一度に1ビットずつ実行される。
MCA メモリセルアレイ
MC メモリセル
S/A センスアンプ
BL ビット線
WL ワード線
PL プレート線
FC 強誘電体キャパシタ
SR 選択トランジスタ
BLD ビット線ドライバ
WLD ワード線ドライバ
PLD プレート線ドライバ
Vi1、Vi2 初期化電圧
Claims (7)
- 複数のビット線と、
複数のワード線と、
複数のプレート線と、
電極間に強誘電体を有し、前記電極の一方が前記プレート線に接続され、データを格納することができる強誘電体キャパシタと、
前記強誘電体キャパシタの他方の電極と前記ビット線との間に接続され、前記ワード線の電位に基づいて前記強誘電体キャパシタを選択的に前記ビット線に接続することができる選択トランジスタと、
各前記ビット線に対応して設けられ、該ビット線を駆動するビット線ドライバと、
各前記ワード線に対応して設けられ、該ワード線を駆動するワード線ドライバと、
各前記プレート線に対応して設けられ、該プレート線ごとに異なる複数の電圧値を印加することができるように複数のプレート電圧線を含み、前記強誘電体キャパシタへのデータの再書込み時に、前記複数のプレート電圧線のうち共通の単一プレート電圧線またはグランドを前記プレート線に接続するプレート線ドライバとを備え、
複数の前記強誘電体キャパシタは、互いに異なる分極特性を有するように、初期化されるときに前記プレート線を介してそれぞれ異なる前記プレート電圧線に接続され、
該初期化時に用いられる複数の前記プレート電圧線の電位は、データの書込みまたはデータの読出し時の前記プレート線の電位よりも高い電位を含み、
これらの複数の強誘電体キャパシタは、データの書込み時に、複数ビットのデータを格納するために、前記プレート線を介して前記複数のプレート電圧線のうち共通の単一プレート電圧線またはグランドに接続されることを特徴とする半導体記憶装置。 - 前記プレート線ドライバは、前記強誘電体キャパシタを初期化するときに、前記複数のプレート電圧線のうちいずれかを選択し、このプレート電圧線を該強誘電体キャパシタに対応する前記プレート線へ接続することを特徴とする請求項1に記載の半導体記憶装置。
- 前記強誘電体キャパシタを初期化するときに使用される前記複数のプレート電圧線の数は、前記強誘電体キャパシタに格納可能なデータのビット数の1/2に等しいことを特徴とする請求項2に記載の半導体記憶装置。
- 前記強誘電体キャパシタおよび前記選択トランジスタからなる複数のメモリセルを含むメモリセルアレイを備え、
前記メモリセルアレイの一部分では、前記強誘電体キャパシタを初期化するときに、前記複数のメモリセルごとに前記複数のプレート電圧線のうちいずれかを選択し、このプレート電圧線を前記強誘電体キャパシタのそれぞれに対応する前記プレート線へ接続し、
前記メモリセルアレイの他の部分では、前記強誘電体キャパシタを初期化しないことを特徴とする請求項1に記載の半導体記憶装置。 - 複数のビット線と、複数のワード線と、複数のプレート線と、電極間に強誘電体を有し、前記電極の一方が前記プレート線に接続され、データを格納することができる強誘電体キャパシタと、前記強誘電体キャパシタの他方の電極と前記ビット線との間に接続され、前記ワード線の電位に基づいて前記強誘電体キャパシタを選択的に前記ビット線に接続することができる選択トランジスタと、各前記ビット線に対応して設けられ、該ビット線を駆動するビット線ドライバと、各前記ワード線に対応して設けられ、該ワード線を駆動するワード線ドライバと、各前記プレート線に対応して設けられ、該プレート線を駆動するプレート線ドライバとを備えた半導体記憶装置の動作方法であって、
複数の前記強誘電体キャパシタは、互いに異なる分極特性を有するように、初期化されるときに前記プレート線を介して異なる前記プレート電圧線に接続され、
該初期化時に用いられる複数の前記プレート電圧線の電位は、データの書込みまたはデータの読出し時の前記プレート線の電位よりも高い電位を含み、
前記初期化後、前記強誘電体キャパシタへ複数ビットのデータを書き込むときに、前記プレート線に前記複数のプレート電圧線のうち共通の単一プレート電圧線またはグランドを接続することを具備する半導体記憶装置の動作方法。 - 前記強誘電体キャパシタ内のデータを読み出し、
前記強誘電体キャパシタへ前記データを再書込みするときに、前記プレート線ドライバにおいて前記プレート線に前記複数のプレート電圧線のうち共通の単一プレート電圧線またはグランドを接続することをさらに具備することを特徴とする請求項5に記載の半導体記憶装置の動作方法。 - 複数のビット線と、複数のワード線と、複数のプレート線と、電極間に強誘電体を有し、前記電極の一方が前記プレート線に接続され、データを格納することができる強誘電体キャパシタと、前記強誘電体キャパシタの他方の電極と前記ビット線との間に接続され、前記ワード線の電位に基づいて前記強誘電体キャパシタを選択的に前記ビット線に接続することができる選択トランジスタと、各前記ビット線に対応して設けられ、該ビット線を駆動するビット線ドライバと、各前記ワード線に対応して設けられ、該ワード線を駆動するワード線ドライバと、各前記プレート線に対応して設けられ、該プレート線を駆動するプレート線ドライバとを備えた半導体記憶装置のテスト方法であって、
データの読出し/書込み動作に使用する共通の単一プレート電圧線を用いて前記強誘電体キャパシタにデータを書き込み、
前記強誘電体キャパシタの動作をテストし、
複数の前記強誘電体キャパシタが互いに異なる分極特性を有するように、初期化において前記プレート線を介して複数の前記強誘電体キャパシタにそれぞれ異なる前記プレート電圧線に接続し、該初期化時に用いられる複数の前記プレート電圧線の電位は、データの書込みまたはデータの読出し時の前記プレート線の電位よりも高い電位を含み、
前記プレート線に前記複数のプレート電圧線のうち共通の単一プレート電圧線またはグランドを接続して、前記強誘電体キャパシタへ複数ビットのデータを書き込み、
複数ビットのデータを格納した前記強誘電体キャパシタをテストすることを具備する半導体記憶装置のテスト方法。
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