JP4089734B2 - Electronics - Google Patents

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Description

本発明は、電気光学装置の駆動に用いて好適な電気光学装置の駆動方法、電気光学装置の駆動回路、電気光学装置および電子機器に関する。   The present invention relates to a driving method for an electro-optical device suitable for driving an electro-optical device, a driving circuit for the electro-optical device, an electro-optical device, and an electronic apparatus.

電気光学装置、例えば、電気光学材料として液晶を用いた液晶表示装置は、陰極線管（ＣＲＴ）に代わるディスプレイデバイスとして、各種情報処理機器の表示部や液晶テレビなどに広く用いられている。ここで、従来の電気光学装置は、例えば、次のように構成されている。すなわち、従来の電気光学装置は、マトリクス状に配列した画素電極と、この画素電極に接続されたＴＦＴ（Thin Film Transistor：薄膜トランジスタ）のようなスイッチング素子などが設けられた素子基板と、画素電極に対向する対向電極が形成された対向基板と、これら両基板との間に充填された電気光学材料たる液晶とから構成される。   An electro-optical device, for example, a liquid crystal display device using liquid crystal as an electro-optical material, is widely used as a display device in place of a cathode ray tube (CRT) in a display unit of various information processing devices, a liquid crystal television, and the like. Here, the conventional electro-optical device is configured as follows, for example. In other words, a conventional electro-optical device includes a pixel electrode arranged in a matrix, an element substrate provided with a switching element such as a TFT (Thin Film Transistor) connected to the pixel electrode, and a pixel electrode. It is composed of a counter substrate on which counter electrodes facing each other are formed, and a liquid crystal as an electro-optic material filled between the two substrates.

そして、このような構成において、走査線を介してスイッチング素子に走査信号を印加すると、当該スイッチング素子が導通状態となる。この導通状態の際に、データ線を介して画素電極に、階調に応じた電圧の画像信号を印加すると、当該画素電極および対向電極の間の液晶層に画像信号の電圧に応じた電荷が蓄積される。電荷蓄積後、当該スイッチング素子をオフ状態としても、当該液晶層における電荷の蓄積は、液晶層自身の容量性や蓄積容量などによって維持される。このように、各スイッチング素子を駆動させ、蓄積させる電荷量を階調に応じて制御すると、画素毎に液晶の配向状態が変化するので、画素毎に濃度が変化することになる。このため、階調表示することが可能となるのである。   In such a configuration, when a scanning signal is applied to the switching element via the scanning line, the switching element becomes conductive. In this conductive state, when an image signal having a voltage corresponding to the gradation is applied to the pixel electrode through the data line, a charge corresponding to the voltage of the image signal is applied to the liquid crystal layer between the pixel electrode and the counter electrode. Accumulated. After the charge accumulation, even if the switching element is turned off, the charge accumulation in the liquid crystal layer is maintained by the capacitance of the liquid crystal layer itself, the storage capacity, and the like. As described above, when each switching element is driven and the amount of charge to be stored is controlled according to the gradation, the liquid crystal alignment state changes for each pixel, so that the density changes for each pixel. For this reason, gradation display is possible.

この際、各画素の液晶層に電荷を蓄積させるのは一部の期間で良いため、第１に、走査線駆動回路によって、各走査線を順次選択するとともに、第２に、走査線の選択期間において、データ線駆動回路によって、データ線を順次選択し、第３に、選択されたデータ線に、階調に応じた電圧の画像信号をサンプリングする構成により、走査線およびデータ線を複数の画素について共通化した時分割マルチプレックス駆動が可能となる。   At this time, the charge can be accumulated in the liquid crystal layer of each pixel for a certain period. First, each scanning line is sequentially selected by the scanning line driving circuit, and second, the scanning line is selected. In the period, the data lines are sequentially selected by the data line driving circuit, and thirdly, a plurality of scanning lines and data lines are arranged on the selected data lines by sampling an image signal having a voltage corresponding to the gradation. A time-division multiplex drive common to the pixels is possible.

しかしながら、データ線に印加される画像信号は、階調に対応する電圧、すなわちアナログ信号である。このため、電気光学装置の周辺回路には、Ｄ／Ａ変換回路やオペアンプなとが必要となるので、装置全体のコスト高を招致してしまう。くわえて、これらのＤ／Ａ変換回路、オペアンプなとの特性や、各種の配線抵抗などの不均一性に起因して、表示ムラが発生するので、高品質な表示が極めて困難である、という問題があり、特に、高精細な表示を行う場合に顕著となる。さらに、液晶等の電気光学物質において、印加電圧と透過率との関係は、電気光学物質の種類に応じて相違する。このため、電気光学装置を駆動する駆動回路としては、各種の電気光学装置に対応できる汎用のものが望まれる。   However, the image signal applied to the data line is a voltage corresponding to the gradation, that is, an analog signal. For this reason, since a peripheral circuit of the electro-optical device requires a D / A conversion circuit or an operational amplifier, the cost of the entire device is increased. In addition, display unevenness occurs due to non-uniformity such as these D / A conversion circuits and operational amplifiers and various wiring resistances, and it is extremely difficult to display high quality. There is a problem, particularly when high-definition display is performed. Furthermore, in an electro-optical material such as liquid crystal, the relationship between the applied voltage and the transmittance varies depending on the type of electro-optical material. For this reason, as a drive circuit for driving the electro-optical device, a general-purpose circuit that can handle various electro-optical devices is desired.

上述した事情により、本出願人は、１フレームを複数のサブフィールドに分割し、サブフィールド毎に各画素をオン／オフする技術を開発している。この技術によれば、各サブフィールド内で画素がオン／オフされる際の印加電圧は階調に拘らず一定であり、１フレーム内で画素がオン状態になるデューティ比（または電圧実効値）によって画素の階調が決定される。   Due to the circumstances described above, the present applicant has developed a technique for dividing one frame into a plurality of subfields and turning on / off each pixel for each subfield. According to this technique, the applied voltage when a pixel is turned on / off within each subfield is constant regardless of the gradation, and the duty ratio (or voltage effective value) at which the pixel is turned on within one frame. Determines the gradation of the pixel.

ここで、デューティ比を０〜１００％の間で変化させながら電気光学装置の階調を観察すると、デューティ比０％付近、または１００％付近において、デューティ比が変化しているにもかかわらず階調が変化しない領域が存在する。この領域が発生する態様は、液晶の組成に応じて異なるが、デューティ比０％付近のみ発生する場合、１００％付近のみ発生する場合、および双方において発生する場合がある。そこで、これら階調が変化しない領域に対応して、指定された階調に拘らず画素が常にオンまたはオフに設定されるサブフィールドが生ずることになる。   Here, when the gradation of the electro-optical device is observed while changing the duty ratio between 0% and 100%, the level of the duty ratio is changed near 0% or near 100%, although the duty ratio is changed. There is a region where the key does not change. The manner in which this region occurs differs depending on the composition of the liquid crystal, but it may occur only when the duty ratio is around 0%, only around 100%, or both. Therefore, a subfield in which pixels are always set to on or off regardless of the designated gradation is generated corresponding to the region where the gradation does not change.

ところで、サブフィールドの境界において各画素のオン／オフ状態が切り換えられると、蓄積容量等が充放電される。従って、この充放電期間においてはそれ以外の期間と比較して、電気光学装置やその駆動回路における消費電力が大きくなる。そして、電気光学装置の階調数が高くなるに従ってサブフィールド数も増大するため、階調数に応じて消費電力が増大することになる。また、同様の理由により、信号線や走査線での消費電力も増大する。   By the way, when the on / off state of each pixel is switched at the subfield boundary, the storage capacitor and the like are charged and discharged. Therefore, the power consumption in the electro-optical device and its drive circuit is larger in this charge / discharge period than in other periods. Since the number of subfields increases as the number of gradations of the electro-optical device increases, power consumption increases according to the number of gradations. For the same reason, power consumption in the signal lines and scanning lines also increases.

しかし、電気光学装置に対して高階調度が求められる場合においても、常に高階調の表示が要求される訳ではない。例えば、携帯電話器の待ち受け時やパーソナルコンピュータの省電力モード時においては、使用されている電気光学装置（例えば液晶ディスプレイ）に簡単な表示ができれば足りるため、このような状況下で高階調度を保つことは電力を無駄に消費することになる。   However, even when high gradation is required for the electro-optical device, display with high gradation is not always required. For example, in a standby state of a mobile phone or in a power saving mode of a personal computer, it is sufficient that a simple display can be made on an electro-optical device (for example, a liquid crystal display) that is used. That wastes power.

この発明は上述した事情に鑑みてなされたものであり、状況に応じて消費電力を削減できる電気光学装置の駆動方法、電気光学装置の駆動回路、電気光学装置および電子機器を提供することを目的としている。   The present invention has been made in view of the above-described circumstances, and an object thereof is to provide an electro-optical device driving method, an electro-optical device driving circuit, an electro-optical device, and an electronic apparatus that can reduce power consumption according to the situation. It is said.

上記課題を解決するため本発明にあっては、下記構成を具備することを特徴とする。   In order to solve the above problems, the present invention is characterized by having the following configuration.

なお、括弧内は例示である。   The parentheses are examples.

本発明の電子機器は、マトリクス状に配設された複数の画素と、１フレームを分割したサブフィールド毎に、各画素の階調に応じて当該画素のオン状態またはオフ状態を指示する信号を前記各画素に供給する駆動回路と、を備えた電気光学装置と、階調数を指定する階調数指定信号に応じて、前記１フレーム内のサブフィールド数を設定するサブフィールド数設定回路と、を具備し、前記電気光学装置の省電力モードでは、前記階調数指定信号が指定する階調数を低下させることを特徴とする。   In the electronic device of the present invention, for each of a plurality of pixels arranged in a matrix and a subfield obtained by dividing one frame, a signal instructing an on state or an off state of the pixel according to the gradation of each pixel is provided. An electro-optical device including a driving circuit that supplies the pixels; and a subfield number setting circuit that sets the number of subfields in the one frame in response to a gradation number designation signal that designates the number of gradations. In the power saving mode of the electro-optical device, the number of gradations designated by the gradation number designation signal is reduced.

上記本発明によれば、電気光学装置に求められる使用態様に応じて階調数を制御することができる。   According to the present invention, the number of gradations can be controlled in accordance with the usage mode required for the electro-optical device.

よって、状況に応じて消費電力を削減することが可能になる。   Therefore, power consumption can be reduced according to the situation.

また、本発明の電子機器は、駆動電源としてバッテリーを用いることができる電子機器であって、マトリクス状に配設された複数の画素と、１フレームを分割したサブフィールド毎に、各画素の階調に応じて当該画素のオン状態またはオフ状態を指示する信号を前記各画素に供給する駆動回路と、を備えた電気光学装置と、階調数を指定する階調数指定信号に応じて、前記１フレーム内のサブフィールド数を設定するサブフィールド数設定回路と、を具備し、前記バッテリーによる駆動時には、前記階調数指定信号によって指定される階調数が選択可能であることを特徴とする。   The electronic device of the present invention is an electronic device that can use a battery as a driving power supply. The electronic device has a plurality of pixels arranged in a matrix and a sub-field divided into one frame. In accordance with a gradation number designation signal for designating the number of gradations, an electro-optical device including a drive circuit that supplies a signal that indicates an on state or an off state of the pixel to each pixel according to a tone. A subfield number setting circuit for setting the number of subfields in one frame, and the number of gradations designated by the gradation number designation signal can be selected when driven by the battery. To do.

上記本発明によれば、電気光学装置に求められる使用態様に応じて階調数を制御することができるから、状況に応じて消費電力を削減できる駆動回路が実現できる。   According to the present invention, since the number of gradations can be controlled according to the usage mode required for the electro-optical device, a drive circuit that can reduce power consumption according to the situation can be realized.

また、本発明の電子機器は、マトリクス状に配設されるとともに外部から供給される映像信号に基づいて階調表示させられる複数の画素と、１フレームを分割したサブフィールド毎に、前記映像信号により指定される各画素の階調に応じて当該画素のオン状態またはオフ状態を指示する信号を前記各画素に供給する駆動回路と、を備えた電気光学装置と、階調数を指定する階調数指定信号を出力する制御回路と、前記階調数指定信号に応じて、前記１フレーム内のサブフィールド数を設定するサブフィールド数設定回路と、を具備し、前記制御回路は、前記映像信号の供給が停止されたときには、前記階調数指定信号が指定する階調数を低下させることを特徴とする。   In addition, the electronic device according to the present invention is arranged in a matrix and has a plurality of pixels displayed in gradation based on a video signal supplied from the outside, and the video signal for each subfield divided into one frame. An electro-optical device including a driving circuit that supplies a signal that indicates an on state or an off state of the pixel according to the gradation of each pixel specified by the pixel, and a level that specifies the number of gradations. A control circuit that outputs a key specification signal; and a subfield number setting circuit that sets the number of subfields in the one frame in accordance with the gradation number specification signal. When the signal supply is stopped, the gradation number designated by the gradation number designation signal is reduced.

上記本発明によれば、電気光学装置に求められる使用態様に応じて階調数を制御することができるから、状況に応じて電気光学装置の消費電力を削減することが可能になる。   According to the present invention, the number of gradations can be controlled in accordance with the usage mode required of the electro-optical device, so that the power consumption of the electro-optical device can be reduced depending on the situation.

１．実施形態の構成
次に、本発明の一実施形態の電気光学装置の構成を図１を参照し説明する。 1. Configuration of Embodiment Next, the configuration of an electro-optical device according to an embodiment of the present invention will be described with reference to FIG.

図において、タイミング信号生成回路２００は、図示せぬ上位装置から供給される垂直走査信号Ｖｓ、水平走査信号Ｈｓおよびドットクロック信号ＤＣＬＫにしたがって、次に説明する各種のタイミング信号やクロック信号などを生成するものである。まず、交流化信号ＦＲは、１フレーム毎に極性反転する信号である。駆動信号ＬＣＯＭは、対向基板の対向電極に印加される信号であり、本実施形態においては一定電位（零電位）になる。スタートパルスＤＹは、各サブフィールドにおいて最初に出力されるパルス信号である。クロック信号ＣＬＹは、走査側（Ｙ側）の水平走査期間を規定する信号である。ラッチパルスＬＰは、水平走査期間の最初に出力されるパルス信号であって、クロック信号ＣＬＹのレベル遷移（すなわち、立ち上がりおよび立ち下がり）時に出力されるものである。クロック信号ＣＬＸは、いわゆるドットクロックを規定する信号である。   In the figure, a timing signal generation circuit 200 generates various timing signals and clock signals described below in accordance with a vertical scanning signal Vs, a horizontal scanning signal Hs, and a dot clock signal DCLK supplied from a host device (not shown). To do. First, the AC signal FR is a signal whose polarity is inverted every frame. The drive signal LCOM is a signal applied to the counter electrode of the counter substrate, and has a constant potential (zero potential) in the present embodiment. The start pulse DY is a pulse signal that is output first in each subfield. The clock signal CLY is a signal that defines a horizontal scanning period on the scanning side (Y side). The latch pulse LP is a pulse signal output at the beginning of the horizontal scanning period, and is output when the level of the clock signal CLY is changed (that is, rising and falling). The clock signal CLX is a signal that defines a so-called dot clock.

−方、素子基板１０１上における表示領域１０１ａには、図においてＸ（行）方向に廷在して複数本の走査線１１２が形成されている。また、複数本のデータ線１１４が、Ｙ（列）方向に沿って廷在して形成されている。そして、画素１１０は、走査線１１２とデータ線１１４との各交差に対応して設けられて、マトリクス状に配列している。ここで、説明の便宜上、本実施形態では、走査線１１２の総本数をｍ本とし、データ線１１４の総本数をｎ本として（ｍ、ｎはそれぞれ２以上の整数）、ｍ行×ｎ列のマトリクス型表示装置として説明するが、本発明をこれに限定する趣旨ではない。   On the other hand, in the display region 101a on the element substrate 101, a plurality of scanning lines 112 are formed in the X (row) direction in the drawing. A plurality of data lines 114 are formed along the Y (column) direction. The pixels 110 are provided corresponding to the intersections of the scanning lines 112 and the data lines 114, and are arranged in a matrix. Here, for convenience of explanation, in this embodiment, the total number of scanning lines 112 is m, the total number of data lines 114 is n (m and n are each an integer of 2 or more), and m rows × n columns. However, the present invention is not limited to this.

１．１．＜画素の構成＞
画素１１０の具体的な構成としては、例えば、図２（ａ）に示されるものが挙げられる。この構成では、トランジスタ（ＭＯＳ型ＦＥＴ）１１６のゲートが走査線１１２に、ソースがデータ線１１４に、ドレインが画素電極１１８に、それぞれ接続されるとともに、画素電極１１８と対向電極１０８との間に電気光学材料たる液晶１０５が挟持されて液晶層が形成されている。ここで、対向電極１０８は、後述するように、実際には画素電極１１８と対向するように対向基板に一面に形成される透明電極である。また、画素電極１１８と対向電極１０８との聞においては蓄積容量１１９が形成されて、液晶層に蓄積される電荷のリークを防止している。なお、この実施形態では、蓄積容量１１９を画素電極１１８と対向電極１０８の間に形成したが、画素電極１１８と接地電位ＧＮＤ間や画素電極１１８とゲート線間等に形成しても良い。 1.1. <Pixel configuration>
As a specific configuration of the pixel 110, for example, the one shown in FIG. In this configuration, the gate of the transistor (MOS type FET) 116 is connected to the scanning line 112, the source is connected to the data line 114, and the drain is connected to the pixel electrode 118, and between the pixel electrode 118 and the counter electrode 108. A liquid crystal layer is formed by sandwiching a liquid crystal 105 as an electro-optical material. Here, as will be described later, the counter electrode 108 is actually a transparent electrode formed on one surface of the counter substrate so as to face the pixel electrode 118. In addition, a storage capacitor 119 is formed between the pixel electrode 118 and the counter electrode 108 to prevent leakage of charges accumulated in the liquid crystal layer. In this embodiment, the storage capacitor 119 is formed between the pixel electrode 118 and the counter electrode 108. However, it may be formed between the pixel electrode 118 and the ground potential GND or between the pixel electrode 118 and the gate line.

ここで、図２（ａ）に示される構成では、トランジスタ１１６として一方のチャネル型のみが用いられているために、オフセット電圧が必要となるが、図２（ｂ）に示されるように、Ｐチャネル型トランジスタとＮチヤネル型トランジスタとを相補的に組み合わせた構成とすれば、オフセット電圧の影響をキャンセルすることができる。ただし、この相補型構成では、走査信号として互いに排他的レベルを供給する必要が生じるため、１行の画素１１０に対して走査線１１２ａ，１１２ｂの2本が必要となる。   Here, in the configuration shown in FIG. 2A, since only one channel type is used as the transistor 116, an offset voltage is required. However, as shown in FIG. If the channel transistor and the N channel transistor are combined in a complementary manner, the influence of the offset voltage can be canceled. However, in this complementary configuration, it is necessary to supply mutually exclusive levels as scanning signals, so two scanning lines 112 a and 112 b are required for one row of pixels 110.

１．２．＜スタートパルス発生回路＞
上述したように本実施形態においては、サブフィールドの切り替わりはスタートパルスＤＹによって制御される。このスタートパルスＤＹはタイミング信号生成回路２００の内部で生成されるが、電気光学装置に対して要求される階調数に応じて、図３に示すようにスタートパルスＤＹの立上りタイミングが設定される。まず、同図(a)の階調数「６４」の場合において、１フレームの最初にスタートパルスＤＹが立ち上がり、サブフィールドＳf0が開始される。このサブフィールドＳf0は、対応する画素の階調に拘らずオン状態に設定されるサブフィールドである。 1.2. <Start pulse generator>
As described above, in the present embodiment, switching of subfields is controlled by the start pulse DY. The start pulse DY is generated inside the timing signal generation circuit 200. The rising timing of the start pulse DY is set as shown in FIG. 3 according to the number of gradations required for the electro-optical device. . First, in the case of the number of gradations “64” in FIG. 6A, the start pulse DY rises at the beginning of one frame, and the subfield Sf0 is started. The subfield Sf0 is a subfield that is set to an on state regardless of the gradation of the corresponding pixel.

次に、スタートパルスＤＹが６回立ち上がり、各立上りタイミングから次の立上りタイミングまでの期間（最後のサブフィールドＳf6については次のフレームまでの期間）が各々サブフィールドＳf1〜Ｓf6になる。サブフィールドＳf1の長さは、「１フレーム長−Ｓf0の長さ」のほぼ「１／６３」に設定され、サブフィールドＳf2〜Ｓf6の長さは、前のサブフィールドのほぼ２倍に設定される。画像データの階調数が６４であれば、各画素値は例えば「００１０１０」のような６ビットのデータとして表すことができ、サブフィールドＳf1〜Ｓf6のオンオフ状態はこの画素値のＬＳＢ〜ＭＳＢの値に順次対応することになる。   Next, the start pulse DY rises 6 times, and the period from each rising timing to the next rising timing (the period from the last subfield Sf6 to the next frame) becomes subfields Sf1 to Sf6, respectively. The length of the subfield Sf1 is set to approximately “1/63” of “one frame length−the length of Sf0”, and the length of the subfields Sf2 to Sf6 is set to approximately twice the length of the previous subfield. The If the number of gradations of the image data is 64, each pixel value can be expressed as 6-bit data such as “001010”, and the on / off states of the subfields Sf1 to Sf6 are LSB to MSB of this pixel value. It will correspond to the value sequentially.

次に、同図(b)に階調数「１６」の場合におけるスタートパルスＤＹの立上りタイミングを示す。最初のサブフィールドＳf0は、階調数「６４」の場合と同様に、対応する画素の階調に拘らずオン状態に設定されるサブフィールドである。次に、スタートパルスＤＹが４回立ち上がり、各立上りタイミングから次の立上りタイミングまでの期間（最後のサブフィールドＳf4については次のフレームまでの期間）が各々サブフィールドＳf1〜Ｓf4になる。サブフィールドＳf1の長さは、「１フレーム長−Ｓf0の長さ」のほぼ「１／１５」に設定され、サブフィールドＳf2〜Ｓf4の長さは、前のサブフィールドのほぼ２倍に設定される。なお、階調数「１６」の場合、階調データＤ０〜Ｄ５の内のＤ０〜Ｄ３を用いて１６階調を表し、Ｄ０，Ｄ１，Ｄ２，Ｄ３がそれぞれサブフィールドＳf0, Ｓf1, Ｓf2, Ｓf4に対応するように、データ変換回路３００から二値信号Ｄｓが出力される。次に、同図(b)に階調数「２」の場合におけるスタートパルスＤＹの立上りタイミングを示す。この場合、「１フレーム」はサブフィールドＳf0のみから構成されており、スタートパルスＤＹの立上りタイミングは、各フレームの開始タイミングに一致している。なお、２階調表示の場合、階調データＤ０〜Ｄ５のうちのＤ０を使って２階調を表し、Ｄ０がサブフィールドＳf0に対応するようにデータ変換回路３００から二値信号Ｄｓが出力される。   Next, FIG. 5B shows the rising timing of the start pulse DY when the number of gradations is “16”. The first subfield Sf0 is a subfield that is set to the on state regardless of the gradation of the corresponding pixel, as in the case of the number of gradations “64”. Next, the start pulse DY rises four times, and the period from each rising timing to the next rising timing (the period from the last subfield Sf4 to the next frame) becomes subfields Sf1 to Sf4, respectively. The length of the subfield Sf1 is set to approximately “1/15” of “one frame length−the length of Sf0”, and the length of the subfields Sf2 to Sf4 is set to approximately twice the length of the previous subfield. The When the number of gradations is “16”, 16 gradations are expressed using D0 to D3 of the gradation data D0 to D5, and D0, D1, D2, and D3 are subfields Sf0, Sf1, Sf2, and Sf4, respectively. The binary signal Ds is output from the data conversion circuit 300 so as to correspond to the above. Next, FIG. 5B shows the rising timing of the start pulse DY when the number of gradations is “2”. In this case, “one frame” is composed of only the subfield Sf0, and the rising timing of the start pulse DY coincides with the start timing of each frame. In the case of two-gradation display, the binary signal Ds is output from the data conversion circuit 300 so that D0 of the gradation data D0 to D5 is used to represent two gradations and D0 corresponds to the subfield Sf0. The

次に、階調数に応じてスタートパルスＤＹを選択するスタートパルスＤＹ選択回路の構成を図４に示す。図において２４０は保持回路であり、階調数の階調数選択信号を受信すると、その内容を保持する。この階調数選択信号は、本実施形態の電気光学装置を用いて情報を表示する上位装置、例えばパーソナルコンピュータや携帯電話器等が発生する信号である。２１０，２２０，２３０は、各々階調数「６４」，「１６」，「２」に対応するスタートパルス発生回路であり、クロック信号ＣＬＹに同期するラインクロック信号ＬＣＬＫに基づいて図３(a)〜(c)に示したスタートパルスＤＹを各々発生する。２５０は切替回路であり、保持された階調数選択信号に基づいて各スタートパルス発生回路２１０，２２０，２３０から出力されたスタートパルスＤＹの何れかを選択し、選択結果を最終的なスタートパルスＤＹとして出力する。   Next, FIG. 4 shows a configuration of a start pulse DY selection circuit that selects the start pulse DY according to the number of gradations. In the figure, reference numeral 240 denotes a holding circuit, which holds the contents when receiving a gradation number selection signal of the number of gradations. This gradation number selection signal is a signal generated by a host device that displays information using the electro-optical device of the present embodiment, such as a personal computer or a cellular phone. 210, 220, and 230 are start pulse generation circuits corresponding to the numbers of gradations “64”, “16”, and “2”, respectively, and are based on the line clock signal LCLK that is synchronized with the clock signal CLY. Each of the start pulses DY shown in (c) is generated. A switching circuit 250 selects one of the start pulses DY output from each of the start pulse generation circuits 210, 220, and 230 based on the held gradation number selection signal, and the selection result is used as a final start pulse. Output as DY.

次に、階調数「６４」に対応するスタートパルス発生回路２１０の詳細ブロック図を図５に示す。図５に示すように、スタートパルス発生回路２１０は、カウンタ２１１、コンパレータ２１２、マルチプレクサ２１３、リングカウンタ２１４、Ｄフリップフロップ２１５、およびオア回路２１６から構成されている。カウンタ２１１はラインクロック信号ＬＣＬＫをカウントするが、オア回路２１６の出力信号によってカウント値がリセットされるようになっている。また、オア回路２１６の一方の入力端には、フレームの開始において、ラインクロック信号ＬＣＬＫの１周期の期間だけＨレベルとなるリセット信号ＲＳＥＴが供給されるようになっている。したがって、カウンタ２１１は、少なくともフレームの開始時点において、カウント値がリセットされるようになっている。   Next, FIG. 5 shows a detailed block diagram of the start pulse generating circuit 210 corresponding to the gradation number “64”. As shown in FIG. 5, the start pulse generation circuit 210 includes a counter 211, a comparator 212, a multiplexer 213, a ring counter 214, a D flip-flop 215, and an OR circuit 216. The counter 211 counts the line clock signal LCLK, but the count value is reset by the output signal of the OR circuit 216. Also, one input terminal of the OR circuit 216 is supplied with a reset signal RSET that is at the H level only for one period of the line clock signal LCLK at the start of the frame. Therefore, the counter 211 is configured to reset the count value at least at the start of the frame.

スタートパルス発生回路２１０のタイミングチャートを図１５に示す。図示のように、コンパレータ２１２は、カウンタ２１１のカウント値Ｓ211とマルチプレクサ２１３の出力データ値Ｓ213とを比較し、両者が一致する時、Ｈレベルとなる一致信号Ｓ212を出力する。ここで、マルチプレクサ２１３は、スタートパルスＤＹの数をカウントするリングカウンタ２１４のカウント結果Ｓ214に基づいて、データＤS0，ＤS1，…，ＤS6を選択出力する。ここで、データＤS0，ＤS1，…，ＤS6は、図３(a)に示す各サブフィールドＳf0, Ｓf1, Ｓf2, …,Ｓf6に各々対応するものである。ここで、データＤS0あるいはサブフィールドＳf0は、液晶のしきい値電圧Ｖｔｈ（電圧実効値の変化に対して階調の変化が現れ始める電圧実効値）に応じて定められたものであり、可変することが可能である。例えば、電気光学装置の製品機種毎に予め設定してもよいし、あるいは、各製品のバラツキを補償するために、出荷時に調整するようにしてもよい。   A timing chart of the start pulse generation circuit 210 is shown in FIG. As shown in the figure, the comparator 212 compares the count value S211 of the counter 211 with the output data value S213 of the multiplexer 213, and outputs a coincidence signal S212 that becomes H level when they coincide. Here, the multiplexer 213 selectively outputs data DS0, DS1,..., DS6 based on the count result S214 of the ring counter 214 that counts the number of start pulses DY. Here, the data DS0, DS1,..., DS6 correspond to the subfields Sf0, Sf1, Sf2,..., Sf6 shown in FIG. Here, the data DS0 or the subfield Sf0 is determined according to the threshold voltage Vth of the liquid crystal (the voltage effective value at which the change in gradation starts to appear with respect to the change in the voltage effective value) and varies. It is possible. For example, it may be set in advance for each product model of the electro-optical device, or may be adjusted at the time of shipment in order to compensate for variations in each product.

また、コンパレータ２１２は、カウンタのカウント値が、サブフィールドの区切りに達すると一致信号Ｓ212を出力することになる。この一致信号は、オア回路２１６を介してカウンタ２１１のリセット端子にフイードバックされるから、カウンタ２１１はサブフィールドの区切りから再びカウントを開始することになる。また、Ｄフリップフロップ２１５は、オア回路２１６の出力信号を、ラインクロック信号ＬＣＬＫによってラッチして、スタートパルスＤＹを生成する。これにより、一致信号Ｓ212が立ち上がった後に最初にラインクロック信号ＬＣＬＫが立ち上がるタイミングでスタートパルスＤＹが立ち上がる。一方、このラインクロック信号ＬＣＬＫの立上りによって、カウント値Ｓ211と出力データ値Ｓ213とが一致しなくなるから、一致信号Ｓ212はＬレベルになり、次にラインクロック信号ＬＣＬＫが立ち上がった時に、このＬレベルの一致信号Ｓ212がＤフリップフロップ２１５にラッチされるから、スタートパルスＤＹがＬレベルになる。   Further, the comparator 212 outputs the coincidence signal S212 when the count value of the counter reaches the subfield break. Since the coincidence signal is fed back to the reset terminal of the counter 211 via the OR circuit 216, the counter 211 starts counting again from the subfield separation. The D flip-flop 215 latches the output signal of the OR circuit 216 with the line clock signal LCLK and generates a start pulse DY. Thus, the start pulse DY rises at the timing when the line clock signal LCLK first rises after the coincidence signal S212 rises. On the other hand, since the count value S211 and the output data value S213 do not coincide with each other due to the rise of the line clock signal LCLK, the coincidence signal S212 becomes L level, and when the line clock signal LCLK next rises, Since the coincidence signal S212 is latched by the D flip-flop 215, the start pulse DY becomes L level.

以上、階調数「６４」のスタートパルス発生回路２１０の構成を詳述したが、他の階調数のスタートパルス発生回路２２０，２３０についても、これと同様に構成されている。   Although the configuration of the start pulse generation circuit 210 having the gradation number “64” has been described in detail, the start pulse generation circuits 220 and 230 having other gradation numbers are also configured in the same manner.

１．３．＜走査線駆動回路＞
説明を再び図１に戻す。走査線駆動回路１３０は、いわゆるＹシフトレジスタと呼ばれるものであり、サブフィールドの最初に供給されるスタートパルスＤＹをクロック信号ＣＬＹにしたがって転送し、走査線１１２の各々に走査信号Ｇ1, Ｇ2, Ｇ3, … ,Ｇmとして順次排他的に供給するものである。 1.3. <Scanning line drive circuit>
The description returns to FIG. 1 again. The scanning line driving circuit 130 is a so-called Y shift register, transfers the start pulse DY supplied at the beginning of the subfield in accordance with the clock signal CLY, and scans each of the scanning lines 112 with scanning signals G1, G2, G3. ,..., Gm are supplied sequentially and exclusively.

１．４．＜データ線駆動回路＞
また、データ線駆動回路１４０は、ある水平走査期間において二値信号Ｄｓをデータ線１１４の本数に相当するｎ個順次ラッチした後、ラッチしたｎ個の二値信号Ｄｓを、次の水平走査期間において、電位選択回路１４４０を介して、それぞれ対応するデータ線１１４にデータ信号ｄ1, ｄ2, ｄ3, …ｄnとして一斉に供給するものである。ここで、データ線駆動回路１４０の具体的な構成は、図６に示される通りである。すなわち、データ線駆動回路１４０は、Ｘシフトレジスタ１４１０と、第１のラッチ回路１４２０と、第２のラッチ回路１４３０と、電位選択回路１４４０とから構成されている。 1.4. <Data line drive circuit>
The data line driving circuit 140 sequentially latches n binary signals Ds corresponding to the number of data lines 114 in a certain horizontal scanning period, and then latches the n binary signals Ds in the next horizontal scanning period. , The data signals d1, d2, d3,... Dn are simultaneously supplied to the corresponding data lines 114 via the potential selection circuit 1440. Here, the specific configuration of the data line driving circuit 140 is as shown in FIG. That is, the data line driving circuit 140 includes an X shift register 1410, a first latch circuit 1420, a second latch circuit 1430, and a potential selection circuit 1440.

このうちＸシフトレジスタ１４１０は、水平走査期間の最初に供給されるラッチパルスＬＰをクロック信号ＣＬＸにしたがって転送し、ラッチ信号Ｓｌ、Ｓ２、Ｓ３、・・・、Ｓｎとして順次排他的に供給するものである。次に、第１のラッチ回路１４２０は、二値信号Ｄｓをラッチ信号Ｓ1, Ｓ2, Ｓ3, …, Ｓnの立ち下がりにおいて順次ラッチするものである。そして、第２のラッチ回路１４３０は、第１のラッチ回路１４２０によりラッチされた二値信号Ｄｓの各々をラッチパルスＬＰの立ち下がりにおいて一斉にラッチし、電位選択回路１４４０に転送する。   Among them, the X shift register 1410 transfers the latch pulse LP supplied at the beginning of the horizontal scanning period according to the clock signal CLX, and supplies it sequentially and exclusively as the latch signals S1, S2, S3,. It is. Next, the first latch circuit 1420 sequentially latches the binary signal Ds at the fall of the latch signals S1, S2, S3,..., Sn. Then, the second latch circuit 1430 latches each of the binary signals Ds latched by the first latch circuit 1420 at the falling edge of the latch pulse LP, and transfers them to the potential selection circuit 1440.

電位選択回路１４４０は、交流化信号ＦＲに基づいてこれらのラッチした二値信号を電位に変換し、データ信号ｄ1, ｄ2, ｄ3, …,ｄnとしてデータ線１１４に印加するものである。すなわち、交流化信号ＦＲがＬレベルであれば、データ信号ｄ1, ｄ2, ｄ3, …ｄnのＨレベルは電位Ｖ1に、Ｌレベルは零電位に変換される。一方、交流化信号ＦＲがＨレベルであれば、データ信号ｄ1, ｄ2, ｄ3, …ｄnのＨレベルは電位−Ｖ1に、Ｌレベルは零電位に変換される。   The potential selection circuit 1440 converts these latched binary signals into potentials based on the alternating signal FR and applies them to the data lines 114 as data signals d1, d2, d3,. That is, if the AC signal FR is at the L level, the H level of the data signals d1, d2, d3,... Dn is converted to the potential V1, and the L level is converted to the zero potential. On the other hand, if the alternating signal FR is at the H level, the H level of the data signals d1, d2, d3,... Dn is converted to the potential -V1, and the L level is converted to the zero potential.

１．５．＜データ変換回路＞
次に、データ変換回路３００について説明する。サブフィールドＳf1〜Ｓf6毎に階調に応じてＨレベルまたはＬレベルを書き込むためには、画素に対応する階調データを何らかの形で変換する必要がある。また、２値の電圧を書き込むことによって、液晶の透過率特性が０％から立ち上がり始める電圧Ｖａを実効電圧として液晶層に印加するためには、サブフィールドＳf0の期間中、液晶層にＨレベルの電圧を印加する必要がある。図１におけるデータ変換回路３００はこのために設けられたものである。すなわち、データ変換回路３００は、垂直走査信号Ｖｓ、水平走査信号Ｈｓおよびドットクロック信号ＤＣＬＫに同期して供給され、かつ、画素毎に対応する６ビットの階調データＤ０〜Ｄ５を、サブフィールドサブフィールドＳf1〜Ｓf6毎に二値信号Ｄｓに変換するとともに、サブフィールドＳf0の期間中にＨレベルの二値信号Ｄｓを各画素に供給する構成となっている。 1.5. <Data conversion circuit>
Next, the data conversion circuit 300 will be described. In order to write the H level or the L level according to the gradation for each of the subfields Sf1 to Sf6, it is necessary to convert the gradation data corresponding to the pixel in some form. In addition, by writing a binary voltage, in order to apply a voltage Va at which the transmittance characteristic of the liquid crystal starts rising from 0% to the liquid crystal layer as an effective voltage, the liquid crystal layer is at the H level during the subfield Sf0. It is necessary to apply a voltage. The data conversion circuit 300 in FIG. 1 is provided for this purpose. That is, the data conversion circuit 300 supplies 6-bit grayscale data D0 to D5 supplied in synchronization with the vertical scanning signal Vs, the horizontal scanning signal Hs, and the dot clock signal DCLK and corresponding to each pixel to the subfield sub Each of the fields Sf1 to Sf6 is converted into a binary signal Ds, and an H level binary signal Ds is supplied to each pixel during the subfield Sf0.

ここで、データ変換回路３００では、１フレームにおいて、どのサブフィールドであるかを認識する構成が必要となる。この構成については、例えば、次のような手法で認識することができる。すなわち、本実施形態では、交流化駆動のために、１フレーム毎に反転する交流化信号ＦＲを生成しているため、データ変換回路３００内部に、スタートパルスＤＹを計数するとともに、当該カウンタ結果を交流化信号ＦＲのレベル遷移（立ち上がりおよび立下がり）でリセットするカウンタを設けて、当該カウント結果を参照することで、現状のサブフィールド等を認識することができる。   Here, the data conversion circuit 300 needs to be configured to recognize which subfield is one frame. This configuration can be recognized, for example, by the following method. That is, in this embodiment, since the AC signal FR that is inverted every frame is generated for AC driving, the start pulse DY is counted inside the data conversion circuit 300 and the counter result is displayed. By providing a counter that is reset at the level transition (rise and fall) of the AC signal FR and referring to the count result, the current subfield and the like can be recognized.

なお、この二値信号Ｄｓについては、走査線駆動回路１３０およびデータ線駆動回路１４０における動作に同期して出力する必要があるので、データ変換回路３００には、スタートパルスＤＹと、水平走査に同期するクロック信号ＣＬＹと、水平走査期間の最初を規定するラッチパルスＬＰと、ドットクロック信号に相当するクロック信号ＣＬＸとが供給されている。また、上述したように、データ線駆動回路１４０では、ある水平走査期間において、第１のラッチ回路１４２０が点順次的に二値信号をラッチした後、次の水平走査期間において、第２のラッチ回路１４３０が、１走査線分のデータをラッチし、データ信号ｄ1, ｄ2, ｄ3, …,ｄnとして、電位選択回路１４４０を介して一斉に各データ線１１４に供給する構成となっているので、データ変換回路３００は、走査線駆動回路１３０およびデータ線駆動回路１４０における動作と比較して、１水平走査期間だけ先行するタイミングで二値信号Ｄｓを出力するよう構成されている。また、データ線駆動回路１４０は、交流化信号ＦＲのレベルに応じて二値信号Ｄｓを図７の（ｂ），（ｃ）のように変換して出力するように構成される。   Since the binary signal Ds needs to be output in synchronization with the operations in the scanning line driving circuit 130 and the data line driving circuit 140, the data conversion circuit 300 is synchronized with the start pulse DY and the horizontal scanning. The clock signal CLY to be performed, the latch pulse LP defining the beginning of the horizontal scanning period, and the clock signal CLX corresponding to the dot clock signal are supplied. In addition, as described above, in the data line driving circuit 140, after the first latch circuit 1420 latches the binary signal in a dot sequential manner in a certain horizontal scanning period, the second latch in the next horizontal scanning period. Since the circuit 1430 latches data for one scanning line and supplies the data signals d1, d2, d3,..., Dn simultaneously to the respective data lines 114 via the potential selection circuit 1440, The data conversion circuit 300 is configured to output a binary signal Ds at a timing that precedes one horizontal scanning period as compared with the operations in the scanning line driving circuit 130 and the data line driving circuit 140. Further, the data line driving circuit 140 is configured to convert and output the binary signal Ds as shown in (b) and (c) of FIG. 7 in accordance with the level of the alternating signal FR.

１．６．＜液晶装置の構成＞
上述した電気光学装置の構造について、図１１(a)，(b)を参照して説明する。ここで、同図(a)は、電気光学装置１００の構成を示す平面図であり、同図(b)は、同図(a)におけるＡ−Ａ´線の断面図である。これらの図に示されるように、電気光学装置１００は、画素電極１１８などが形成された素子基板１０１と、対向電極１０８などが形成された対向基板１０２とが、互いにシール材１０４によって一定の間隙を保って貼り合わせられるとともに、この間隙に電気光学材料としての液晶１０５が挟持された構造となっている。なお、実際には、シール材１０４には切欠部分があって、ここを介して液晶１０５が封入された後、封止材により封止されるが、これらの図においては省略されている。 1.6. <Configuration of liquid crystal device>
The structure of the above-described electro-optical device will be described with reference to FIGS. 11 (a) and 11 (b). 1A is a plan view showing the configuration of the electro-optical device 100, and FIG. 1B is a cross-sectional view taken along the line AA ′ in FIG. 1A. As shown in these drawings, the electro-optical device 100 is configured such that the element substrate 101 on which the pixel electrode 118 and the like are formed and the counter substrate 102 on which the counter electrode 108 and the like are formed are separated from each other by a sealant 104. And a liquid crystal 105 as an electro-optic material is sandwiched between the gaps. Actually, the sealing material 104 has a cut-out portion, and after the liquid crystal 105 is sealed through this, the sealing material 104 is sealed with the sealing material, but is omitted in these drawings.

ここで、素子基板１０１は、上述したように半導体基板であるため不透明である。このため、画素電極１１８は、アルミニウムなどの反射性金属から形成されて、電気光学装置１００は、反射型として用いられることになる。これに対して、対向基板１０２は、ガラスなどから構成されるので透明である。   Here, since the element substrate 101 is a semiconductor substrate as described above, it is opaque. For this reason, the pixel electrode 118 is formed of a reflective metal such as aluminum, and the electro-optical device 100 is used as a reflective type. On the other hand, the counter substrate 102 is transparent because it is made of glass or the like.

さて、素子基板１０１において、シール材１０４の内側かつ表示領域１０１ａの外側領域には、遮光膜１０６が設けられている。この遮光膜１０６が形成される領域内のうち、領域１３０ａには走査線駆動回路１３０が形成され、また領域１４０ａにはデータ線駆動回路１４０が形成されている。すなわち、遮光膜１０６は、この領域に形成される駆動回路に光が入射するのを防止している。この遮光膜１０６には、対向電極１０８とともに、駆動信号ＬＣＯＭが印加される構成となっている。このため、遮光膜１０６が形成された領域では、液晶層への印加電圧がほほゼロとなるので、画素電極１１８の電圧無印加状態と同じ表示状態となる。   Now, in the element substrate 101, a light shielding film 106 is provided inside the sealing material 104 and outside the display area 101a. In the region where the light shielding film 106 is formed, the scanning line driving circuit 130 is formed in the region 130a, and the data line driving circuit 140 is formed in the region 140a. That is, the light shielding film 106 prevents light from entering the drive circuit formed in this region. A drive signal LCOM is applied to the light shielding film 106 together with the counter electrode 108. For this reason, in the region where the light-shielding film 106 is formed, the voltage applied to the liquid crystal layer is almost zero, so that the display state is the same as the voltage non-application state of the pixel electrode 118.

また、素子基板１０１において、データ線駆動回路１４０が形成される領域１４０ａ外側であって、シール材１０４を隔てた領域１０７には、複数の接続端子が形成されて、外側からの制御信号や電源などを入力する構成となっている。一方、対向基板１０２の対向電極１０８は、基板貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材（図示省略）によって、素子基板１０１における遮光膜１０６および接続端子と電気的な導通が図られている。すなわち、駆動信号ＬＣＯＭは、素子基板１０１に設けられた接続端子を介して、遮光膜１０６に、さらに、導通材を介して対向電極１０８に、それぞれ印加される構成となっている。   In the element substrate 101, a plurality of connection terminals are formed outside the region 140a where the data line driving circuit 140 is formed, and the sealant 104 is separated, and control signals and power from the outside are formed. And so on. On the other hand, the counter electrode 108 of the counter substrate 102 is electrically connected to the light-shielding film 106 and the connection terminal in the element substrate 101 by a conductive material (not shown) provided in at least one of the four corners of the substrate bonding portion. Conduction is achieved. That is, the drive signal LCOM is applied to the light shielding film 106 via a connection terminal provided on the element substrate 101 and further to the counter electrode 108 via a conductive material.

ほかに、対向基板１０２には、電気光学装置１００の用途に応じて、例えば、直視型であれば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、金属材料や樹脂などからなる遮光膜（ブラックマトリクス）が設けられる。なお、色光変調の用途の場合には、例えば、後述するプロジェクタのライトバルブとして用いる場合には、カラーフィルタは形成されない。また、直視型の場合、電気光学装置１００に光を対向基板１０２側から照射するフロントライトが必要に応じて設けられる。くわえて、素子基板１０１およげ対向基板１０２の電極形成面には、それぞれ所定の方向にラビング処理された配向膜（図示省略）など設けられて、電圧無印加状態における液晶分子の配向方向を規定する一方、対向基板１０２の側には、配向方向に応じた偏光子（図示省略）が設けられる。ただし、液晶１０５として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜や偏光子などが不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有効である。   In addition, the counter substrate 102 is first provided with a color filter arranged in a stripe shape, a mosaic shape, a triangle shape, or the like according to the use of the electro-optical device 100, for example, if it is a direct view type. Second, a light shielding film (black matrix) made of, for example, a metal material or resin is provided. In the case of use of color light modulation, for example, when used as a light valve of a projector described later, no color filter is formed. In the case of the direct-view type, the electro-optical device 100 is provided with a front light that emits light from the counter substrate 102 side as necessary. In addition, the electrode formation surfaces of the element substrate 101 and the counter substrate 102 are each provided with an alignment film (not shown) that is rubbed in a predetermined direction to define the alignment direction of the liquid crystal molecules when no voltage is applied. On the other hand, a polarizer (not shown) corresponding to the orientation direction is provided on the counter substrate 102 side. However, if a polymer dispersion type liquid crystal dispersed as fine particles in a polymer is used as the liquid crystal 105, the above-described alignment film, polarizer and the like are not required, so that the light utilization efficiency is increased. This is effective in terms of reducing power consumption.

２．実施形態の動作
次に、上述した実施形態に係る電気光学装置の動作について説明する。図８は、この電気光学装置の動作を説明するためのタイミングチャートである。まず、交流化信号ＦＲは、１フレーム（１Ｆ）ごとに極性反転する信号である。一方、スタートパルスＤＹは、各サブフィールドの開始時に供給される。 2. Next, the operation of the electro-optical device according to the above-described embodiment will be described. FIG. 8 is a timing chart for explaining the operation of the electro-optical device. First, the alternating signal FR is a signal whose polarity is inverted every frame (1F). On the other hand, the start pulse DY is supplied at the start of each subfield.

ここで、交流化信号ＦＲがＬレベルとなる１フレーム（１Ｆ）において、スタートパルスＤＹが供給されると、走査線駆動回路１３０（図１参照）におけるクロック信号ＣＬＹにしたがった転送によって、走査信号Ｇ1, Ｇ2, Ｇ3, … ,Ｇmが期間（ｔ）に順次排他的に出力される。なお、期間（ｔ）は、最も短いサブフィールドよりもさらに短い期間に設定されている。   Here, when the start pulse DY is supplied in one frame (1F) in which the AC signal FR is at the L level, the scanning signal is transferred by the scanning line driving circuit 130 (see FIG. 1) according to the clock signal CLY. G1, G2, G3,..., Gm are sequentially output exclusively in the period (t). The period (t) is set to a period shorter than the shortest subfield.

さて走査信号Ｇ1, Ｇ2, Ｇ3, … ,Ｇmは、それぞれクロック信号ＣＬＹの半周期に相当するパルス幅を有し、また、上から数えて１本目の走査線１１２に対応する走査信号Ｇ1は、スタートパルスＤＹが供給された後、クロック信号ＣＬＹが最初に立ち上がってから、少なくともクロック信号ＣＬＹの半周期だけ遅延して出力される構成となっている。したがって、スタートパルスＤＹが供給されてから、走査信号Ｇ1が出力されるまでに、ラッチパルスＬＰの１ショット（Ｇ0）がデータ線駆動回路１４０に供給されることになる。   The scanning signals G1, G2, G3,..., Gm each have a pulse width corresponding to a half cycle of the clock signal CLY, and the scanning signal G1 corresponding to the first scanning line 112 counted from above is After the start pulse DY is supplied, the clock signal CLY rises for the first time and is output after being delayed by at least a half cycle of the clock signal CLY. Therefore, one shot (G0) of the latch pulse LP is supplied to the data line driving circuit 140 after the start pulse DY is supplied and before the scanning signal G1 is output.

そこで、このラッチパルスＬＰの１ショット（Ｇ0）が供給された場合について検討してみる。まず、このラッチパルスＬＰの１ショット（Ｇ0）がデータ線駆動回路１４０に供給されると、データ線駆動回路１４０（図６参照）におけるクロック信号ＣＬＸにしたがった転送によって、ラッチ信号Ｓ1, Ｓ2, Ｓ3, …, Ｓnが水平走査期間（１Ｈ）に順次排他的に出力される。なお、ラッチ信号Ｓ1, Ｓ2, Ｓ3, …, Ｓnは、それぞれクロック信号ＣＬＸの半周期に相当するパルス幅を有している。   Consider a case where one shot (G0) of the latch pulse LP is supplied. First, when one shot (G0) of the latch pulse LP is supplied to the data line driving circuit 140, the latch signals S1, S2, and S2 are transferred by the transfer according to the clock signal CLX in the data line driving circuit 140 (see FIG. 6). S3,..., Sn are sequentially output exclusively in the horizontal scanning period (1H). The latch signals S1, S2, S3,..., Sn each have a pulse width corresponding to a half cycle of the clock signal CLX.

この際、図６における第１のラッチ回路１４２０は、ラッチ信号Ｓ1の立ち下がりにおいて、上から数えて１本目の走査線１１２と、左から数えて１本目のデータ線１１４との交差に対応する画素１１０への二値信号Ｄｓをラッチし、次に、ラッチ信号Ｓ２の立ち下がりにおいて、上から数えて１本目の走査線１１２と、左から数えて２本目のデータ線１１４との交差に対応する画素１１０への二値信号Ｄｓをラッチし、以下、同様に、上から数えて１本目の走査線１１２と、左から数えてｎ本目のデータ線１１４との交差に対応する画素１１０への二値信号Ｄｓをラッチする。   At this time, the first latch circuit 1420 in FIG. 6 corresponds to the intersection of the first scanning line 112 counted from the top and the first data line 114 counted from the left at the falling edge of the latch signal S1. The binary signal Ds to the pixel 110 is latched, and then corresponds to the intersection of the first scanning line 112 counted from the top and the second data line 114 counted from the left at the falling edge of the latch signal S2. The binary signal Ds to the pixel 110 to be latched is latched, and similarly, the same applies to the pixel 110 corresponding to the intersection of the first scanning line 112 counted from the top and the nth data line 114 counted from the left. The binary signal Ds is latched.

これにより、まず、図１において上から１本目の走査線１１２との交差に対応する画素１行分の二値信号Ｄｓが、第１のラッチ回路１４２０により点順次的にラッチされることになる。なお、データ変換回路３００は、第１のラッチ回路１４２０によるラッチのタイミングに合わせて、各画素の階調データＤ０〜Ｄ５を二値信号Ｄｓに変換して出力することはいうまでもない。また、ここでは、交流化信号ＦＲがＬレベルの場合を想定しているので、図７（ａ），（ｂ）に示されるテーブルか参照され、さらに、サブフィールドＳf1に相当する二値信号Ｄｓが、階調データＤ０〜Ｄ５に応じて出力されることになる。   Thereby, first, the binary signal Ds for one row corresponding to the intersection with the first scanning line 112 from the top in FIG. 1 is latched dot-sequentially by the first latch circuit 1420. . Needless to say, the data conversion circuit 300 converts the grayscale data D0 to D5 of each pixel into a binary signal Ds in accordance with the timing of latching by the first latch circuit 1420 and outputs it. Here, since the case where the AC signal FR is at the L level is assumed, the table shown in FIGS. 7A and 7B is referred to, and the binary signal Ds corresponding to the subfield Sf1 is referred to. Are output according to the gradation data D0 to D5.

次に、クロック信号ＣＬＹが立ち下がって、走査信号Ｇ1が出力されると、図１において上から数えて１本目の走査線１１２が選択される結果、当該走査線１１２との交差に対応する画素１１０のトランジスタ１１６がすべてオンとなる。一方、当該クロック信号ＣＬＹの立ち下がりによってラッチパルスＬＰが出力される。そして、このラッチパルスＬＰの立ち下がりタイミングにおいて、第２のラッチ回路１４３０は、第１のラッチ回路１４２０によって点順次的にラッチされた二値信号Ｄｓを、電位選択回路１４４０を介して、対応するデータ線１１４の各々にデータ信号ｄ1, ｄ2, ｄ3, …,ｄnとして一斉に供給する。このため、上から数えて１行目の画素１１０においては、データ信号ｄ1, ｄ2, ｄ3, …,ｄnの書込が同時に行われることとなる。   Next, when the clock signal CLY falls and the scanning signal G1 is output, the first scanning line 112 counted from the top in FIG. 1 is selected, and as a result, the pixel corresponding to the intersection with the scanning line 112 is selected. All 110 transistors 116 are turned on. On the other hand, the latch pulse LP is output at the falling edge of the clock signal CLY. Then, at the falling timing of the latch pulse LP, the second latch circuit 1430 responds to the binary signal Ds latched dot-sequentially by the first latch circuit 1420 via the potential selection circuit 1440. Data signals d1, d2, d3,..., Dn are simultaneously supplied to each of the data lines 114. Therefore, the data signals d1, d2, d3,..., Dn are simultaneously written in the pixels 110 in the first row counting from the top.

この書込と並行して、図１において上から２本目の走査線１１２との交差に対応する画素１行分の二値信号Ｄｓが、第１のラッチ回路１４２０により点順次的にラッチされる。そして、以降同様な動作が、ｍ本目の走査線１１２に対応する走査信号Ｇｍが出力されるまで繰り返される。すなわち、ある走査信号Ｇｉ（ｉは、１≦ｉ≦ｍを満たす整数）が出力される１水平走査期間（１Ｈ）においては、ｉ本目の走査繰１１２に対応する画素１１０の１行分に対するデータ信号ｄ1, ｄ2, ｄ3, …,ｄnの書込と、（ｉ＋１）本目の走査線１１２に対応する画素１１０の１行分に対する二値信号Ｄｓの点順次的なラッチとが並行して行われることになる。なお、画素１１０に書き込まれたデータ信号は、次のサブフィールドＳf2における書込まで保持される。   In parallel with this writing, the binary signal Ds for one row corresponding to the intersection with the second scanning line 112 from the top in FIG. 1 is latched dot-sequentially by the first latch circuit 1420. . Thereafter, the same operation is repeated until the scanning signal Gm corresponding to the mth scanning line 112 is output. That is, in one horizontal scanning period (1H) in which a certain scanning signal Gi (i is an integer satisfying 1 ≦ i ≦ m) is output, data for one row of pixels 110 corresponding to the i-th scanning repetition 112. The writing of the signals d1, d2, d3,..., Dn and the dot sequential latching of the binary signal Ds for one row of the pixels 110 corresponding to the (i + 1) th scanning line 112 are performed in parallel. It will be. Note that the data signal written to the pixel 110 is held until writing in the next subfield Sf2.

以下同様な動作が、サブフィールドの開始を規定するスタートパルスＤＹが供給される毎に繰り返される。ただし、データ変換回路３００（図１参照）は、階調データＤ０〜Ｄ５から二値信号Ｄｓへの変換については、サブフィールドＳf0〜Ｓf6のうち、対応するサブフィールドの項目が参照される。但し、サブフィールドＳf0においては、二値信号Ｄｓのレベルは常にＨレベルである。   Thereafter, the same operation is repeated every time the start pulse DY that defines the start of the subfield is supplied. However, the data conversion circuit 300 (see FIG. 1) refers to the item of the corresponding subfield among the subfields Sf0 to Sf6 for the conversion from the gradation data D0 to D5 to the binary signal Ds. However, in the subfield Sf0, the level of the binary signal Ds is always H level.

さらに、１フレーム経過後、交流化信号ＦＲがＨレベルに反転した場合においても、各サブフィールドにおいて同様な動作が繰り返される。   Furthermore, even when the AC signal FR is inverted to H level after one frame has elapsed, the same operation is repeated in each subfield.

次に、このような動作が行われることによって、画素１１０における液晶層への印加電圧について検討する。図９は、階調データと、画素１１０における画素電極１１８への印加波形を示すタイミングチャートである。例えば、交流化信号ＦＲがＬレベルである場合に、ある画素の階調データＤ０〜Ｄ５が「００００００」であるとき、図７（ａ），（ｂ）に示される変換内容に従う結果、当該画素の画素電極１１８には、図９に示されるように、サブフィールドＳf0には電位Ｖ1、他のサブフィールドには零電位が印加される。ここで、上述したようにサブフィールドＳf0に電位Ｖ1を印加した場合、当該液晶層に印加される電圧の最大値はＶ1、実効値はＶａとなる。したがって、当該画素の透過率は、階調データ「００００００」に対応して０％となる
また、交流化信号ＦＲがＬレベルである場合に、ある画素の階調データＤ０〜Ｄ５が「００００１０」であるとき、図７（ａ），（ｂ）に示される変換内容に従う結果、当該画素の画素電極１１８には、図９に示されるように、サブフィールドＳf0，Ｓf2においては電位Ｖ1が、それ以外のサブフィールドＳf1，Ｓf3〜Ｓf6においては零電位が、それぞれ印加される。このように、階調データＤ０〜Ｄ５が高くなるほど、１フレーム（１Ｆ）内において電位Ｖ1が印加される時間割合が増加するため、これに伴って当該画素の透過率が高くなる。そして、交流化信号ＦＲがＬレベルである場合に、ある画素の階調データＤ０〜Ｄ５が「１１１１１１」であるとき、図７（ａ），（ｂ）に示される変換内容に従う結果、当該画素の画素電極１１８には、図９に示されるように、１フレーム（１Ｆ）にわたって電位Ｖ1が印加される。したがって、当該画素の透過率は、階調データ「１１１１１１」に対応して１００％となる。 Next, the voltage applied to the liquid crystal layer in the pixel 110 is examined by performing such an operation. FIG. 9 is a timing chart showing gradation data and a waveform applied to the pixel electrode 118 in the pixel 110. For example, when the AC signal FR is at the L level and the gradation data D0 to D5 of a certain pixel is “000000”, as a result of conforming to the conversion contents shown in FIGS. As shown in FIG. 9, a potential V1 is applied to the subfield Sf0 and a zero potential is applied to the other subfields. Here, when the potential V1 is applied to the subfield Sf0 as described above, the maximum value of the voltage applied to the liquid crystal layer is V1, and the effective value is Va. Therefore, the transmittance of the pixel is 0% corresponding to the gradation data “000000”. Also, when the AC signal FR is at the L level, the gradation data D0 to D5 of a certain pixel is “000010”. As a result of following the conversion contents shown in FIGS. 7A and 7B, the pixel electrode 118 of the pixel has a potential V1 in the subfields Sf0 and Sf2, as shown in FIG. In the other subfields Sf1, Sf3 to Sf6, zero potential is applied. As described above, the higher the grayscale data D0 to D5, the higher the time ratio during which the potential V1 is applied within one frame (1F), and accordingly, the transmittance of the pixel increases. When the AC signal FR is at the L level and the gradation data D0 to D5 of a certain pixel is “111111”, as a result of conforming to the conversion contents shown in FIGS. As shown in FIG. 9, the potential V1 is applied to the pixel electrode 118 over one frame (1F). Therefore, the transmittance of the pixel is 100% corresponding to the gradation data “111111”.

次に、交流化信号ＦＲがＨレベルである場合の動作を説明する。この場合において、電位選択回路１４４０を介して、Ｈレベルは電位−Ｖ1、Ｌレベルは零電位に変換される。このため、電位Ｖ1と電位−Ｖ1の中間値である零電位を電位の基準としてみた場合、交流化信号ＦＲがＨレベルの場合に各夜晶層の印加電圧は、交流化信号ＦＲがＬレベルの場合の印加電圧とは極性を反転したものであって、かつ、その絶対値は等しいものとなる。したがって、液晶層に直流成分が印加される事態が回避される結果、液晶１０５の劣化が防止されることになる。   Next, the operation when the AC signal FR is at the H level will be described. In this case, the H level is converted to a potential −V 1 and the L level is converted to a zero potential via the potential selection circuit 1440. For this reason, when the zero potential, which is an intermediate value between the potential V1 and the potential -V1, is used as the reference of the potential, when the alternating signal FR is at the H level, the applied voltage to each night crystal layer is the alternating signal FR at the L level. The applied voltage in this case is the one whose polarity is inverted, and the absolute values thereof are equal. Therefore, a situation where a direct current component is applied to the liquid crystal layer is avoided, and as a result, deterioration of the liquid crystal 105 is prevented.

このような実施形態に係る電気光学装置によれば、１フレーム（１Ｆ）を、階調特性の電圧比率に応じてサブフィールドＳf1〜Ｓf6に分割し、各サブフィールド毎に、画素にＨレベルまたはＬレベルを書き込んで、１フレームにおける電圧実効値が制御される。このため、データ線１１４に供給されるデータ信号ｄ1, ｄ2, ｄ3, …,ｄnは、電圧±Ｖ1および零電位の３種類のみである。従って、駆動回路なとの周辺回路においては、高精度のＤ／Ａ変換回路やオペアンプなとのような、アナログ信号を処理するための回路は不要となる。このため、回路構成が大幅に簡略化されるので、装置全体のコストを低く抑えることが可能となる。さらに、データ線１１４に供給されるデータ信号ｄ1, ｄ2, ｄ3, …,ｄnは３種類であるため、素子特性や配線抵抗などの不均一性に起因する表示ムラが原理的に発生しない。このため、本実施形態に係る電気光学装置によれば、高品位かつ高精細な階調表示が可能となる。   According to the electro-optical device according to such an embodiment, one frame (1F) is divided into subfields Sf1 to Sf6 according to the voltage ratio of the gradation characteristics, and the H level or the pixel is divided into each subfield. By writing L level, the effective voltage value in one frame is controlled. For this reason, the data signals d1, d2, d3,..., Dn supplied to the data line 114 are only three types of voltage ± V1 and zero potential. Therefore, a peripheral circuit such as a drive circuit does not require a circuit for processing an analog signal such as a high-precision D / A conversion circuit or an operational amplifier. For this reason, since the circuit configuration is greatly simplified, the cost of the entire apparatus can be kept low. Further, since there are three types of data signals d1, d2, d3,..., Dn supplied to the data line 114, display unevenness due to non-uniformity such as element characteristics and wiring resistance does not occur in principle. For this reason, the electro-optical device according to the present embodiment enables high-quality and high-definition gradation display.

くわえて、本実施形態においては、階調にかかわらず画素をオン状態にするサブフィールドＳf0を１フレーム内に割り当て、サブフィールドＳf0の長さを液晶の透過率特性が立ち上がり始める電圧Ｖａによって調整できるようにしたので、各種の液晶を用いた電気光学装置に適用することができ、装置の汎用性を拡張することが可能である。   In addition, in the present embodiment, the subfield Sf0 that turns on the pixel regardless of the gradation is assigned to one frame, and the length of the subfield Sf0 can be adjusted by the voltage Va at which the liquid crystal transmittance characteristic starts to rise. Thus, the present invention can be applied to an electro-optical device using various liquid crystals, and the versatility of the device can be expanded.

さらに、本実施形態においては、保持回路２４０に供給される階調数選択信号に基づいて、１フレーム内に発生されるスタートパルスＤＹの数やタイミングを切り換えることができる。これにより、本実施形態の電気光学装置を携帯電話器やパーソナルコンピュータの表示パネルとして使用する時、携帯電話器の待ち受け時やパーソナルコンピュータの省電力モード時において階調数を低下させ、消費電力を一層低減させることができる。   Furthermore, in the present embodiment, the number and timing of the start pulses DY generated in one frame can be switched based on the gradation number selection signal supplied to the holding circuit 240. As a result, when the electro-optical device of this embodiment is used as a display panel of a mobile phone or a personal computer, the number of gradations is reduced when the mobile phone is waiting or in a power saving mode of the personal computer, thereby reducing power consumption. It can be further reduced.

３．電子機器の具体例
３．１．＜プロジェクタ＞
次に、上述した電気光学装置を具体的な電子機器に用いた例のいくつかについて説明する。 3. Specific examples of electronic devices 3.1. <Projector>
Next, some examples in which the above-described electro-optical device is used in a specific electronic apparatus will be described.

まず、実施形態に係る電気光学装置をライトバルブとして用いたプロジェクタについて説明する。図１２は、このプロジェクタの構成を示す平面図である。この図に示されるように、プロジェクタ１１００内部には、偏光照明装置１１１０がシステム光軸ＰＬに沿って配置されている。この偏光照明装置１１１０において、ランプ１１１２からの出射光は、リフレクタ１１１４による反射で略平行な光束となって、第１のインテグレータレンズ１１２０に入射する。これにより、ランプ１１１２からの出射光は、複数の中間光束に分割される。この分割された中間光束は、第２のインテグレータレンズを光入射側に有する偏光変換素子１１３０によって、偏光方向がほぼ揃った一種類の偏光光束（ｓ偏光光束）に変換されて、偏光照明装置１１１０から出射されることとなる。   First, a projector using the electro-optical device according to the embodiment as a light valve will be described. FIG. 12 is a plan view showing the configuration of the projector. As shown in this figure, in the projector 1100, a polarization illumination device 1110 is disposed along the system optical axis PL. In this polarization illumination device 1110, the light emitted from the lamp 1112 becomes a substantially parallel light beam as reflected by the reflector 1114, and enters the first integrator lens 1120. Thereby, the emitted light from the lamp 1112 is divided into a plurality of intermediate light beams. The divided intermediate light beam is converted into a single type of polarized light beam (s-polarized light beam) having substantially the same polarization direction by a polarization conversion element 1130 having a second integrator lens on the light incident side, and the polarized illumination device 1110 It will be emitted from.

さて、偏光照明装置１１１０から出射されたｓ偏光光束は、偏光ビームスプリッタ１１４０のｓ偏光光束反射面１１４１によって反射される。この反射光束のうち、青色光（Ｂ）の光束がダイクロイックミラー１１５１の青色光反射層にて反射され、反射型の電気光学装置１００Ｂによって変調される。また、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、赤色光（Ｒ）の光束は、ダイクロイックミラー１１５２の赤色光反射層にて反射され、反射型の電気光学装置１００Ｒによって変調される。一方、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、緑色光（Ｇ）の光束は、ダイクロイックミラー１１５２の赤色光反射層を透過して、反射型の電気光学装置１００Ｇによって変調される。   Now, the s-polarized light beam emitted from the polarization illumination device 1110 is reflected by the s-polarized light beam reflecting surface 1141 of the polarization beam splitter 1140. Of this reflected light beam, the blue light (B) light beam is reflected by the blue light reflecting layer of the dichroic mirror 1151 and modulated by the reflective electro-optical device 100B. Of the light beams that have passed through the blue light reflecting layer of the dichroic mirror 1151, the red light (R) light beam is reflected by the red light reflecting layer of the dichroic mirror 1152, and is modulated by the reflective electro-optical device 100R. . On the other hand, among the light beams transmitted through the blue light reflecting layer of the dichroic mirror 1151, the green light (G) light beam is transmitted through the red light reflecting layer of the dichroic mirror 1152 and modulated by the reflective electro-optical device 100G. .

このようにして、電気光学装置１００Ｒ，１００Ｇ，１００Ｂによってそれぞれ色光変調された赤色、緑色、青色の光は、ダイクロイックミラー１１５２、１１５１、偏光ビームスプリッタ１１４０によって順次合成された後、投写光学系１１６０によって、スクリーン１１７０に投写されることとなる。なお、電気光学装置１００Ｒ、１００Ｂおよび１００Ｇには、ダイクロイックミラー１１５１、１１５２によって、Ｒ、Ｇ、Ｂの各原色に対応する光束が入射するので、カラーフィルタは必要ない。   In this way, the red, green, and blue lights that have been color-light modulated by the electro-optical devices 100R, 100G, and 100B are sequentially combined by the dichroic mirrors 1152 and 1151, and the polarization beam splitter 1140, and then are projected by the projection optical system 1160. Is projected on the screen 1170. In addition, since the light beams corresponding to the primary colors of R, G, and B are incident on the electro-optical devices 100R, 100B, and 100G by the dichroic mirrors 1151, 1152, a color filter is not necessary.

このように、プロジェクタ１１００は、外部から供給された映像信号に基づいてスクリーン１１７０に画像を投写するが、映像信号が途切れた時に「VSYNC OFF」のような表示が行われる。このような表示を行う場合には階調数を高くする必要が無いため、表示を行う制御回路（図示せず）から、例えば階調数「２」を指定する階調数選択信号が保持回路２４０に供給される。   As described above, the projector 1100 projects an image on the screen 1170 based on the video signal supplied from the outside. When the video signal is interrupted, a display such as “VSYNC OFF” is performed. In such a display, since it is not necessary to increase the number of gradations, a gradation number selection signal designating, for example, a gradation number “2” is received from a control circuit (not shown) for performing the display. 240.

３．２．＜モバイル型コンピュータ＞
次に、上記電気光学装置を、モバイル型のパーソナルコンピュータに適用した例について説明する。図１９は、このパーソナルコンピュータの構成を示す正面図である。図において、モバイル型コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、表示ユニット１２０６とから構成されている。この表示ユニット１２０６は、先に述べた電気光学装置１００の前面にフロントライトを付加することにより構成されている。なお、この構成では、電気光学装置１００を反射直視型として用いることになるので、画素電極１１８において、反射光が様々な方向に散乱するように、凹凸が形成される構成が望ましい。 3.2. <Mobile computer>
Next, an example in which the electro-optical device is applied to a mobile personal computer will be described. FIG. 19 is a front view showing the configuration of the personal computer. In the figure, a mobile computer 1200 includes a main body 1204 having a keyboard 1202 and a display unit 1206. The display unit 1206 is configured by adding a front light to the front surface of the electro-optical device 100 described above. In this configuration, since the electro-optical device 100 is used as a reflection direct-view type, it is desirable that the pixel electrode 118 has irregularities so that the reflected light is scattered in various directions.

モバイル型コンピュータにおいては、ユーザがキーボード１２０２等を一定時間操作しなかった場合は、省電力モードに移行する。この場合、表示ユニット１２０６には「POWER SAVE」のような省電力表示が行われる。かかる表示を行う場合には階調数を高くする必要が無いため、モバイル型コンピュータにおいて動作するデバイスドライバ（ソフトウエア）の制御の下、例えば階調数「２」を指定する階調数選択信号が保持回路２４０に供給される。   In the mobile computer, when the user does not operate the keyboard 1202 or the like for a predetermined time, the mobile computer shifts to the power saving mode. In this case, a power saving display such as “POWER SAVE” is performed on the display unit 1206. Since it is not necessary to increase the number of gradations when performing such display, a gradation number selection signal for designating the gradation number “2”, for example, under the control of a device driver (software) operating in the mobile computer. Is supplied to the holding circuit 240.

また、一般的なモバイル型コンピュータにおいては、バッテリー駆動の際に動作時間を確保するために、ユーザの選択によって様々な省電力対策を行える場合がある。例えば、電気光学装置１００のフロントライトを暗くする（またはオフにする）か否か、ハードディスクの回転をアクセス時以外は停止するか否か、ＣＰＵクロックを低下させるか否か等である。上記実施形態の電気光学装置１００をモバイル型コンピュータに用いる場合には、さらに「バッテリー駆動時の階調数」の選択を可能にしておくと好適である。すなわち、モバイル型コンピュータが商用電源によって駆動されている時は階調数を「６４」とし、バッテリーで駆動されている時は「６４」，「１６」，「２」の中からユーザが指定した階調数で表示を行うとよい。   Also, in a general mobile computer, various power saving measures may be taken depending on the user's selection in order to ensure operation time when the battery is driven. For example, whether the front light of the electro-optical device 100 is darkened (or turned off), whether the rotation of the hard disk is stopped except during access, whether the CPU clock is decreased, and the like. When the electro-optical device 100 according to the above-described embodiment is used in a mobile computer, it is preferable to further select “the number of gradations when the battery is driven”. That is, when the mobile computer is driven by a commercial power supply, the number of gradations is set to “64”, and when the mobile computer is driven by a battery, the user designates “64”, “16”, or “2”. It is good to display with the number of gradations.

３．３．＜携帯電話器＞
さらに、上記電気光学装置を、携帯電話器に適用した例について説明する。図１４は、この携帯電話器の構成を示す斜視図である。図において、携帯電話器１３００は、複数の操作ボタン１３０２のほか、受話口１３０４、送話口１３０６とともに、電気光学装置１００を備えるものである。この電気光学装置１００にも、必要に応じてその前面にフロントライトが設けられる。また、この構成でも電気光学装置１００が反射直視型として用いられることになるので、画素電極１１８に凹凸が形成される構成が望ましい。 3.3. <Mobile phone>
Further, an example in which the electro-optical device is applied to a mobile phone will be described. FIG. 14 is a perspective view showing the configuration of the cellular phone. In the figure, a cellular phone 1300 includes the electro-optical device 100 together with a plurality of operation buttons 1302, an earpiece 1304, and a mouthpiece 1306. The electro-optical device 100 is also provided with a front light on the front surface as necessary. Also, with this configuration, the electro-optical device 100 is used as a reflection direct view type, and therefore, a configuration in which unevenness is formed on the pixel electrode 118 is desirable.

ところで、携帯電話器の待ち受け時や、単なる音声通話を行っている時、電気光学装置１００の階調数を高くする必要が無いため、通常は階調数「２」を指定する階調数選択信号が保持回路２４０に供給される。しかし、携帯電話器をテレビ電話として使用して相手側のユーザの顔を電気光学装置１００に表示する場合や、インターネット上のホームページを電気光学装置１００に表示する場合は、電気光学装置１００の階調数が「１６」または「６４」に設定される。   By the way, since it is not necessary to increase the number of gradations of the electro-optical device 100 when waiting for the mobile phone or performing a simple voice call, the gradation number selection that normally designates the gradation number “2”. A signal is supplied to the holding circuit 240. However, when the mobile phone is used as a videophone and the face of the other user is displayed on the electro-optical device 100, or when a homepage on the Internet is displayed on the electro-optical device 100, the floor of the electro-optical device 100 is used. The logarithm is set to “16” or “64”.

３．４．＜その他＞
電子機器としては、以上説明した他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器に対して、上述した電気光学装置が適用可能なのは言うまでもない。これら各種電子機器においては、状況に応じて高階調表示が求められる場合と高階調表示が不要な場合とが存在するため、上述した携帯電話器等と同様に階調数が制御される。 3.4. <Others>
In addition to the above-described electronic devices, liquid crystal televisions, viewfinder type, monitor direct-view type video tape recorders, car navigation devices, pagers, electronic notebooks, calculators, word processors, workstations, videophones, POS terminals, Examples include a device equipped with a touch panel. Needless to say, the above-described electro-optical device can be applied to these various electronic devices. In these various electronic devices, there are cases where high gradation display is required depending on the situation and cases where high gradation display is not required, and thus the number of gradations is controlled in the same manner as in the above-described mobile phone.

４．変形例
本発明は上述した実施形態に限定されるものではなく、例えば以下のように種々の変形が可能である。
（１）上述した実施形態にあっては、交流化信号ＦＲを１フレームの周期で極性反転することとしたが、本発明は、これに限られず、例えば、２フレーム以上の周期で極性反転する構成としても良い。ただし、上述した実施形態において、データ変換回路３００は、スタートパルスＤＹをカウントするとともに、当該カウント結果を交流化信号ＦＲの遷移によってリセットすることで、現状のサブフィールドを認識する構成としたので、交流化信号ＦＲを２フレーム以上の周期で極性反転する場合には、フレームを規定するための何らかの信号を与える必要が生じる。
（２）上記実施形態において対向電極１０８に印加する駆動信号ＬＣＯＭは零電位であったが、各画素に印加される電圧はトランジスタ１１６の特性、蓄積容量１１９や液晶の容量等によって、電圧がシフトする場合がある。この様な場合には、対向電極１０８に印加する駆動信号ＬＣＯＭのレベルを電圧のシフト量に応じてずらしてもよい。
（３）また、上記実施形態においては、電気光学装置を構成する素子基板１０１を半導体基板とし、ここに、画素電極１１８に接続されるトランジスタ１１６や、駆動回路の構成素子などを、ＭＯＳ型ＦＥＴで形成したが、本発明は、これに限られない。例えば、素子基板１０１を、ガラスや石英などの非晶質基板とし、ここに半導体簿膜を堆積してＴＦＴを形成する構成としても良い。このようにＴＦＴを用いると、素子基板１０１として透明基板を用いることができる。また、走査線駆動回路１３０やデータ線駆動回路１４０は外付けの構成としてもよい。さらに、タイミング信号生成回路２００、データ変換回路３００、およびデータ線駆動回路１４０を１チップにまとめたり、他の回路をまとめるような構成も可能である。
（４）さらに、上記実施形態は本発明を液晶を用いた電気光学装置に適用した例を説明したが、他の電気光学装置、特に、オンまたはオフの２値的な表示を行う画素を用いて、階調表示を行う電気光学装置のすべてに適用可能である。このような電気光学装置としてはエレクトロルミネッセンス装置やプラズマディスプレイなどが考えられる。特に有機ＥＬの場合は、液晶のような交流駆動をする必要が無く、極性反転をしなくて良い。
（５）上記実施形態においては、例えば階調数が「６４」である時、サブフィールドＳf0に加えて階調の２進数表記の桁数（６）に等しい数のサブフィールドＳf1〜Ｓf6を設け、各ビットの値に応じてサブフィールドＳf1〜Ｓf6のオン／オフ状態が決定された。しかし、サブフィールドＳf0に加えて、「階調数−１」に等しい数のサブフィールドを設け、階調に応じてこれらサブフィールドのオン／オフ状態を決定してもよい。 4). Modifications The present invention is not limited to the above-described embodiments, and various modifications are possible as follows, for example.
(1) In the embodiment described above, the polarity of the AC signal FR is inverted at a period of one frame. However, the present invention is not limited to this, and the polarity is inverted at a period of two frames or more, for example. It is good also as a structure. However, in the above-described embodiment, the data conversion circuit 300 is configured to recognize the current subfield by counting the start pulse DY and resetting the count result by transition of the alternating signal FR. When the polarity of the AC signal FR is inverted at a period of two frames or more, it is necessary to provide some signal for defining the frame.
(2) In the above embodiment, the drive signal LCOM applied to the counter electrode 108 is zero potential, but the voltage applied to each pixel is shifted depending on the characteristics of the transistor 116, the storage capacitor 119, the capacitance of the liquid crystal, and the like. There is a case. In such a case, the level of the drive signal LCOM applied to the counter electrode 108 may be shifted according to the voltage shift amount.
(3) In the above-described embodiment, the element substrate 101 constituting the electro-optical device is a semiconductor substrate, and the transistor 116 connected to the pixel electrode 118 and the constituent elements of the drive circuit are connected to the MOS FET. However, the present invention is not limited to this. For example, the element substrate 101 may be an amorphous substrate such as glass or quartz, and a semiconductor book film may be deposited thereon to form a TFT. When TFTs are used in this way, a transparent substrate can be used as the element substrate 101. Further, the scanning line driving circuit 130 and the data line driving circuit 140 may be externally attached. Further, the timing signal generation circuit 200, the data conversion circuit 300, and the data line driving circuit 140 may be combined into one chip, or other circuits may be combined.
(4) Further, although the above embodiment has described an example in which the present invention is applied to an electro-optical device using liquid crystal, other electro-optical devices, particularly pixels that perform binary display of on or off are used. Thus, the present invention can be applied to all electro-optical devices that perform gradation display. As such an electro-optical device, an electroluminescence device or a plasma display can be considered. In particular, in the case of organic EL, there is no need to perform AC driving as in liquid crystal, and polarity inversion is not necessary.
(5) In the above embodiment, for example, when the number of gradations is “64”, in addition to the subfield Sf0, the number of subfields Sf1 to Sf6 equal to the number of digits in binary notation (6) is provided. The on / off states of the subfields Sf1 to Sf6 are determined according to the value of each bit. However, in addition to the subfield Sf0, the number of subfields equal to “the number of gradations−1” may be provided, and the on / off state of these subfields may be determined according to the gradation.

その場合の階調データと画素電極１１８への印加波形との関係を図１０に示す。この図において、スタートパルスＤＹは１フレーム中に６４回立ち上がり、各立上りタイミングから次の立上りタイミングまでの期間（最後のサブフィールドＳf63については次のフレームまでの期間）が各々サブフィールドＳf0〜Ｓf63になる。ここで、交流化信号ＦＲがＬレベルである場合に、ある画素の階調データＤ０〜Ｄ５が「００００００」であるとき、図１０に示されるように、サブフィールドＳf0には電位Ｖ1が印加され、他のサブフィールドには零電位が印加される。   FIG. 10 shows the relationship between the gradation data and the waveform applied to the pixel electrode 118 in that case. In this figure, the start pulse DY rises 64 times in one frame, and the period from each rising timing to the next rising timing (the period from the last subfield Sf63 to the next frame) is set in each of the subfields Sf0 to Sf63. Become. Here, when the AC signal FR is at the L level and the gradation data D0 to D5 of a certain pixel is “000000”, the potential V1 is applied to the subfield Sf0 as shown in FIG. The zero potential is applied to the other subfields.

また、ある画素の階調データＤ０〜Ｄ５が「００００１１」すなわち「３」であるとき、サブフィールドＳf1〜Ｓf63のうち先頭から３番目までのサブフィールドにおいては電位Ｖ1が、それ以外のサブフィールドＳf4〜Ｓf63においては零電位が、それぞれ印加される。このように、階調データＤ０〜Ｄ５が高くなるほど、１フレーム（１Ｆ）内において電位Ｖ1が印加される区間が増加するため、これに伴って当該画素の透過率が高くなる。そして、ある画素の階調データＤ０〜Ｄ５が「１１１１１１」であるとき、１フレーム（１Ｆ）にわたって電位Ｖ1が印加される。   Further, when the gradation data D0 to D5 of a certain pixel is “000001”, that is, “3”, the potential V1 is set in the third subfield from the top among the subfields Sf1 to Sf63, and the other subfield Sf4. In ~ Sf63, a zero potential is applied. As described above, the higher the gradation data D0 to D5, the more sections to which the potential V1 is applied in one frame (1F), and accordingly, the transmittance of the pixel increases. When the gradation data D0 to D5 of a certain pixel is “111111”, the potential V1 is applied over one frame (1F).

この変形例において、各サブフィールドＳf1〜Ｓf63の期間は同一ではなく、液晶１０５の電圧実効値に対する透過率の特性に応じて増減される。すなわち、階調データＤ０〜Ｄ５に応じてサブフィールドＳf1〜Ｓf63をオンオフすればリニアな透過率が得られるように各サブフィールドの区間が設定される。これにより、例えば外部に階調補正テーブル等を設けることなく、適切な階調特性を付与することが可能になる。このような方法の場合、６４階調で６４サブフィールド、１６階調で１６サブフィールド、２階調で１サブフィールドとなり、階調数を減らした時の低消費電力効果はより大きくなる。
（６）上記実施形態において、サブフィールドＳf0の長さを規定するデータＤS0の調整を使用者に委ねるように調整ツマミを設け、これを使用者が操作することによって、データＤS0の値を可変できるようにしてもよい。くわえて、液晶表示装置の温度、或いは液晶表示装置周辺の温度を温度センサで検出し、検出温度に基づいて、液晶の温度特性にた合わせて、データＤS0の値を可変するようにしてもよい。さらに、液晶の特性によっては、階調にかかわらず常に画素がオフになる他のサブフィールドＳf7（図示せず）を追加することとし、マルチプレクサ２１３にはこれに対応するデータＤS7を供給してもよい。 In this modification, the periods of the subfields Sf1 to Sf63 are not the same, and are increased or decreased according to the transmittance characteristics with respect to the effective voltage value of the liquid crystal 105. That is, the interval of each subfield is set so that linear transmission can be obtained by turning on / off the subfields Sf1 to Sf63 according to the gradation data D0 to D5. Thereby, for example, appropriate gradation characteristics can be provided without providing a gradation correction table or the like outside. In such a method, 64 gradations have 64 subfields, 16 gradations have 16 subfields, and 2 gradations have 1 subfield, and the effect of reducing power consumption when the number of gradations is reduced is greater.
(6) In the above embodiment, an adjustment knob is provided so that adjustment of the data DS0 that defines the length of the subfield Sf0 is left to the user, and the user can manipulate this to change the value of the data DS0. You may do it. In addition, the temperature of the liquid crystal display device or the temperature around the liquid crystal display device may be detected by a temperature sensor, and the value of the data DS0 may be varied based on the temperature characteristics of the liquid crystal based on the detected temperature. . Further, depending on the characteristics of the liquid crystal, another subfield Sf7 (not shown) in which the pixel is always turned off regardless of the gradation is added, and the multiplexer 213 may be supplied with data DS7 corresponding thereto. Good.

ここで、データＤS0とデータＤS7の合計は一定であるから、データＤS0の値を増加、減少させる場合には、これに応じてデータＤS7の値を変更するとよい。このようにすると、データＤS1，ＤS2，…，ＤS6を変更することなく、データＤS0，ＤS7のみを変更してサブフィールドＳf0の長さを変更することができる。このようにサブフィールドＳf0を液晶の温度特性に合わせて可変にすると、環境温度が変化に追随して液晶に印加する電圧の実効値を可変することができるので、温度が変化しても、表示される階調やコントラスト比を一定に保つことができる。（７）スタートパルス発生回路２１０は、図５に例示したもの以外に種々の構成が可能である。例えば、リングカウンタ２１４のカウントアップ上限値を階調数選択信号によって切り換え、かつマルチプレクサ２１３に入力されるデータＤS0，ＤS1，…，ＤS6の値を該階調数選択信号によって切り換えるようにしてもよい。この場合、６４階調が選択されるとリングカウンタ２１４は「０」〜「６」までをカウントするように設定され、データＤS0，ＤS1，…，ＤS6に６４階調のサブフィールドに対応したデータが与えられる。１６階調の場合は、リングカウンタ２１４は「０」〜「４」までをカウントするように設定され、データＤS0，ＤS1，…，ＤS4に１６階調のサブフィールドに対応したデータが与えられる。このような構成においては、１個のスタートパルス発生回路２１０によって、複数の階調数に対応することが可能になる。
（８）上記実施形態においては、走査信号Ｇ1, Ｇ2, Ｇ3, … ,Ｇmを順次排他的に出力することによって走査線１１２を上から順に選択する例を挙げたが、走査線１１２の選択順序はこれに限定されるものではなく、例えば走査信号を「Ｇ1, Ｇ11, Ｇ21, … ,Ｇ2, Ｇ12, Ｇ22, … ,Ｇ3, Ｇ13, Ｇ23, … 」の如く、複数ライン毎に飛ばしながら出力し、１サブフィールド内で全ラインの走査線１１２を選択するようにしてもよい。 Here, since the sum of data DS0 and data DS7 is constant, when increasing or decreasing the value of data DS0, the value of data DS7 may be changed accordingly. In this way, the length of the subfield Sf0 can be changed by changing only the data DS0, DS7 without changing the data DS1, DS2,..., DS6. If the subfield Sf0 is made variable in accordance with the temperature characteristics of the liquid crystal in this way, the effective value of the voltage applied to the liquid crystal can be changed following the change in the environmental temperature. Gradation and contrast ratio can be kept constant. (7) The start pulse generation circuit 210 can have various configurations other than those illustrated in FIG. For example, the count-up upper limit value of the ring counter 214 may be switched by the gradation number selection signal, and the values of the data DS0, DS1,..., DS6 input to the multiplexer 213 may be switched by the gradation number selection signal. . In this case, when 64 gradations are selected, the ring counter 214 is set to count from "0" to "6", and data DS0, DS1,..., DS6 correspond to data corresponding to 64 gradation subfields. Is given. In the case of 16 gradations, the ring counter 214 is set so as to count from “0” to “4”, and data DS0, DS1,. In such a configuration, a single start pulse generation circuit 210 can handle a plurality of gradation levels.
(8) In the above embodiment, the scanning lines 112 are sequentially selected from the top by sequentially outputting the scanning signals G1, G2, G3,..., Gm. Is not limited to this. For example, the scanning signal is output while skipping every plural lines as "G1, G11, G21, ..., G2, G12, G22, ..., G3, G13, G23, ...". Alternatively, all the scanning lines 112 may be selected within one subfield.

本発明の一実施形態の電気光学装置の電気的構成を示すブロック図である。1 is a block diagram illustrating an electrical configuration of an electro-optical device according to an embodiment of the invention. FIG. 上記実施形態における画素の構成例を示す図である。It is a figure which shows the structural example of the pixel in the said embodiment. 上記実施形態における各階調数におけるスタートパルスＤＹのタイミングチャートである。It is a timing chart of the start pulse DY in each gradation number in the embodiment. 上記実施形態におけるスタートパルスＤＹ選択回路のブロック図である。It is a block diagram of a start pulse DY selection circuit in the embodiment. 上記実施形態におけるスタートパルス発生回路２１０のブロック図である。It is a block diagram of the start pulse generation circuit 210 in the said embodiment. 上記実施形態におけるデータ線駆動回路１４０のブロック図である。It is a block diagram of the data line drive circuit 140 in the embodiment. 上記実施形態のデータ変換回路３００における階調データの変換内容を示す図である。It is a figure which shows the conversion content of the gradation data in the data conversion circuit 300 of the said embodiment. 上記実施形態の電気光学装置のタイミングチャートである。6 is a timing chart of the electro-optical device according to the embodiment. 上記実施形態における階調データと画素電極１１８への印加波形との関係を示すタイミングチャートである。6 is a timing chart showing a relationship between gradation data and a waveform applied to the pixel electrode 118 in the embodiment. 上記実施形態の変形例における階調データと画素電極１１８への印加波形との関係を示すタイミングチャートである。10 is a timing chart showing a relationship between gradation data and a waveform applied to the pixel electrode 118 in a modified example of the embodiment. 上記実施形態における電気光学装置の構造図である。It is a structural diagram of the electro-optical device in the embodiment. 同電気光学装置を適用した電子機器の一例たるプロジェクタ１１００の構成を示す図である。FIG. 3 is a diagram showing a configuration of a projector 1100 as an example of an electronic apparatus to which the electro-optical device is applied. 同電気光学装置を適用した電子機器の一例たるモバイル型コンピュータ１２００の正面図である。2 is a front view of a mobile computer 1200 as an example of an electronic apparatus to which the electro-optical device is applied. FIG. 同電気光学装置を適用した電子機器の一例たる携帯電話器１３００の斜視図である。FIG. 46 is a perspective view of a mobile phone 1300 as an example of an electronic apparatus to which the electro-optical device is applied. 上記実施形態におけるスタートパルス発生回路２１０のタイミングチャートである。It is a timing chart of the start pulse generation circuit 210 in the said embodiment.

符号の説明Explanation of symbols

１００，１００Ｒ，１００Ｇ，１００Ｂ……電気光学装置
１０１……素子基板
１０１ａ……表示領域
１０２……対向基板
１０５……液晶
１０６……遮光膜
１０８……対向電極
１１０……画素
１１２……走査線
１１４……データ線
１１６……トランジスタ
１１８……画素電極
１３０……走査線駆動回路
１４０……データ線駆動回路
２００……タイミング信号生成回路
２１０，２２０，２３０……スタートパルス発生回路
２１１……カウンタ
２１２……コンパレータ
２１３……マルチプレクサ
２１４……リングカウンタ
２１５……Ｄフリップフロップ
２１６……オア回路
２４０……保持回路
２５０……切替回路
３００……データ変換回路
１１００……プロジェクタ
１１１０……偏光照明装置
１１１２……ランプ
１１１４……リフレクタ
１１２０……第１のインテグレータレンズ
１１３０……偏光変換素子
１１４０……偏光ビームスプリッタ
１１４１……ｓ偏光光束反射面
１１５１……ダイクロイックミラー
１１５２……ダイクロイックミラー
１１６０……投写光学系
１１７０……スクリーン
１２００……モバイル型コンピュータ
１２０２……キーボード
１２０４……本体部
１２０６……表示ユニット
１３００……携帯電話器
１３０２……操作ボタン
１３０４……受話口
１３０６……送話口
１４２０……第１のラッチ回路
１４３０……第２のラッチ回路
１４４０……電位選択回路 100, 100R, 100G, 100B: electro-optical device 101: element substrate 101a: display area 102: counter substrate 105 ... liquid crystal 106 ... light shielding film 108 ... counter electrode 110 ... pixel 112 ... scanning line 114... Data line 116... Transistor 118... Pixel electrode 130... Scan line drive circuit 140... Data line drive circuit 200... Timing signal generation circuit 210, 220, 230. 212 …… Comparator 213 …… Multiplexer 214 …… Ring counter 215 …… D flip-flop 216 …… OR circuit 240 …… Holding circuit 250 …… Switching circuit 300 …… Data conversion circuit 1100 …… Projector 1110 …… Polarized illumination device 1112 …… Lamp 1114 …… Re Reflector 1120... First integrator lens 1130... Polarization conversion element 1140... Polarizing beam splitter 1141... …… Mobile computer 1202 …… Keyboard 1204 …… Main body 1206 …… Display unit 1300 …… Mobile phone 1302 …… Operation buttons 1304 …… Earpiece 1306 …… Speaker 1420 …… First latch circuit 1430 ... Second latch circuit 1440 ... Potential selection circuit

Claims (3)

マトリクス状に配設された複数の画素と、１フレームを分割したサブフィールド毎に、各画素の階調に応じて当該画素のオン状態またはオフ状態を指示する信号を前記各画素に供給する駆動回路と、を備えた電気光学装置と、
階調数を指定する階調数指定信号に応じて、前記１フレーム内のサブフィールド数を設定するサブフィールド数設定回路と、
を具備し、
前記電気光学装置の省電力モードでは、前記階調数指定信号が指定する階調数を低下させることを特徴とする電子機器。 Drive for supplying a signal indicating an on state or an off state of each pixel according to the gradation of each pixel for each of a plurality of pixels arranged in a matrix and each subfield divided into one frame An electro-optical device comprising a circuit;
A subfield number setting circuit for setting the number of subfields in the one frame in response to a gradation number designation signal for designating the number of gradations;
Comprising
In the power saving mode of the electro-optical device, the number of gradations designated by the gradation number designation signal is reduced. 駆動電源としてバッテリーを用いることができる電子機器であって、マトリクス状に配設された複数の画素と、１フレームを分割したサブフィールド毎に、各画素の階調に応じて当該画素のオン状態またはオフ状態を指示する信号を前記各画素に供給する駆動回路と、を備えた電気光学装置と、
階調数を指定する階調数指定信号に応じて、前記１フレーム内のサブフィールド数を設定するサブフィールド数設定回路と、
を具備し、
前記バッテリーによる駆動時には、前記階調数指定信号によって指定される階調数が選択可能であることを特徴とする電子機器。 An electronic device that can use a battery as a driving power source, and a plurality of pixels arranged in a matrix and an ON state of the pixel according to the gradation of each pixel for each subfield divided into one frame Alternatively, an electro-optical device including a drive circuit that supplies a signal indicating an off state to each of the pixels, and
A subfield number setting circuit for setting the number of subfields in the one frame in response to a gradation number designation signal for designating the number of gradations;
Comprising
An electronic apparatus characterized in that the number of gradations designated by the gradation number designation signal can be selected when driven by the battery. マトリクス状に配設されるとともに外部から供給される映像信号に基づいて階調表示させられる複数の画素と、１フレームを分割したサブフィールド毎に、前記映像信号により指定される各画素の階調に応じて当該画素のオン状態またはオフ状態を指示する信号を前記各画素に供給する駆動回路と、を備えた電気光学装置と、
階調数を指定する階調数指定信号を出力する制御回路と、
前記階調数指定信号に応じて、前記１フレーム内のサブフィールド数を設定するサブフィールド数設定回路と、
を具備し、
前記制御回路は、前記映像信号の供給が停止されたときには、前記階調数指定信号が指定する階調数を低下させることを特徴とする電子機器。 A plurality of pixels arranged in a matrix and displayed with gradation based on a video signal supplied from the outside, and a gradation of each pixel specified by the video signal for each subfield divided into one frame An electro-optical device comprising: a drive circuit that supplies a signal indicating an on state or an off state of the pixel to each pixel according to
A control circuit for outputting a gradation number designation signal for designating the number of gradations;
A subfield number setting circuit for setting the number of subfields in the one frame according to the gradation number designation signal;
Comprising
The electronic device according to claim 1, wherein when the supply of the video signal is stopped, the control circuit reduces the number of gradations designated by the gradation number designation signal.
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