JP3886167B2 - ロック検出回路 - Google Patents
ロック検出回路 Download PDFInfo
- Publication number
- JP3886167B2 JP3886167B2 JP18082994A JP18082994A JP3886167B2 JP 3886167 B2 JP3886167 B2 JP 3886167B2 JP 18082994 A JP18082994 A JP 18082994A JP 18082994 A JP18082994 A JP 18082994A JP 3886167 B2 JP3886167 B2 JP 3886167B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- feedback
- count value
- counter
- lock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 title claims description 97
- 230000004044 response Effects 0.000 claims description 3
- 230000002708 enhancing effect Effects 0.000 claims 1
- 239000013078 crystal Substances 0.000 description 11
- 238000000034 method Methods 0.000 description 11
- 230000008569 process Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000012804 iterative process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
- H03L7/0898—Details of the current generators the source or sink current values being variable
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【産業上の利用分野】
この発明は一般的には位相同期ループ(phase−locked loop)に関し、かつより特定的には位相同期ループにおけるロック状態の検出のためのロック検出回路に関する。
【0002】
【従来の技術】
位相同期ループ回路はデータ処理技術において所定の安定な周波数を有する安定なクロック信号を提供するクロック発生器として良く知られている。各周波数の安定性が、位相同期ループ回路の出力を、典型的には水晶発振器によって与えられる、入力信号と比較するためにフィードバック経路を使用する反復的なプロセスの結果として与えられる。
【0003】
この反復的なプロセスの実行中に、一般にロック検出回路が位相同期ループ回路によって提供されるフィードバックが水晶発振器の周波数のあるパーセンテージ内にあるレベルとなった場合にロック条件が満足されていることを指示する。
ロックが始めに検出された時、前記フィードバック周波数は水晶発振器の周波数を上回るか、またはオーバシュートすることがある。前記フィードバック周波数は次にそれが水晶発振器の周波数より低くなるまで低減される。そのような場合、前記フィードバック周波数はそれが水晶発振器の周波数のあるパーセンテージ内に入るまで水晶発振器の水晶発振周波数の回りを振動し続ける。フィードバック周波数が水晶発振器の周波数のある範囲内に入った時点で、位相同期ループはロックを達成したものと称される。しかしながら、前記フィードバック周波数が水晶発振器の周波数をオーバシュートしかつアンダシュートしている時間の間は、ロック検出回路は誤ってロックが達成されたことを指示することがある。
【0004】
この技術に対して改善を与えるため位相同期ループ回路の数多くの変形が開発されてきた。例えば、米国特許第4,929,916号は位相同期ループ回路の出力の水晶発振器に向っての過渡状態の間に誤ったロック信号を発生しない位相ロック検出回路を記述している。米国特許第4,929,916号に開示された位相ロック検出回路は位相同期ループ回路の出力がロック状態を所定の期間の間満足する場合にのみ位相ロック信号を発生する。もしロック条件が所定の期間の間満足されていれば、安定なロック状態が実現されているものと結論づけることができる。
【0005】
【発明が解決しようとする課題】
前記米国特許第4,929,916号に記載された発明は安定なロック状態を判定するための独自の解決方法を提供するが、この発明の構成は位相ロック動作を達成するためにアナログ信号を用いることが必要である。そのようなアナログ信号を使用することはデータ処理技術において良く知られている。しかしながら、アナログ信号は位相整合検出の間に使用されるため、位相ロックループ回路を実現するために使用される回路に固有の小さな量のノイズが回路のロック状態を誤ってセットしたりあるいはクリアする結果となることがある。そのようなノイズの影響を受けやすいことは位相同期ループ回路が正しくないかつ信頼性のない結果を提供することとなる。さらに、位相同期ループ回路には一般にアナログ回路が必要であり、アナログ回路の精度はしばしば位相同期ループ回路を製造するために使用されるプロセスパラメータの極めて小さな変動にも敏感になる。
【0006】
位相同期ループ回路は一般に準安定(metastability)状態になりやすく、このため位相同期ループ回路が安定でなくかつ誤った結果を生じ得るものとなる。さらに、典型的な位相同期ループ回路によって示されるプロセスパラメータの変動に対する敏感さのため信頼性のない結果を生じかつ設計者が位相同期ループ回路の出力を正確に予期することが不可能となる。
【0007】
【課題を解決するための手段および作用】
上に述べた必要性は本発明によって満たされる。したがって、第1の態様で、ロック検出回路が提供される。ロック検出回路は基準周波数を受けるための第1の入力回路およびフィードバック周波数を受けるための第2の入力回路を含む。基準カウンタが前記第1の入力回路に接続されて前記基準周波数を受信する。該基準カウンタは第1の期間の間基準カウント値へのカウントを行なう。前記基準カウンタは前記基準カウンタが基準カウント値に到達したことを示すためにフリーズ信号を提供する。フィードバックカウンタが前記第2の入力回路に接続されてフィードバック周波数を受信する。該フィードバックカウンタは第1の期間の間カウントしてフィードバックカウント値を発生する。
【0008】
比較回路が前記基準カウント値に対し前記フィードバックカウント値を比較する。該比較回路はフィードバックカウント値が基準カウント値に等しくかつロック信号が否定されている場合に整合信号を肯定する。前記比較回路はまた前記フィードバックカウント値がある範囲のロック値の1つでありかつ前記ロック信号が肯定されている場合に前記整合信号を肯定する。前記比較回路は前記フィードバックカウンタに接続されてフィードバックカウント値を受信する。整合検出器が前記比較回路に接続されてロック信号を提供する。該整合検出器は前記比較回路が第2の期間および第3の期間の双方の間に整合信号を肯定した時ロック信号を肯定し、前記第3の期間は前記第2の期間に連続して引き続くものである。
【0009】
本発明の第2の態様では、位相同期ループ回路におけるロック検出の方法が提供される。該方法は基準周波数信号を受信する段階、およびフィードバック信号を受信する段階を含む。基準カウンタがイネーブルされて前記基準周波数信号を使用して第1の期間の間カウントを行なう。前記基準カウンタは第1の基準カウント値を提供する。フィードバックカウンタが同時にイネーブルされて前記フィードバック周波数信号を使用して前記第1の期間の間カウントを行なう。前記フィードバックカウンタは第1のフィードバックカウント値を提供する。本方法はまた第1の基準カウント値と第1のフィードバックカウント値とを比較して第1の整合信号を提供する段階を含む。該第1の整合信号は前記第1のフィードバックカウント値が前記第1の基準カウント値と等しくかつロック信号が否定されている場合に肯定される。
【0010】
次の段階の間に、前記第1の整合信号は整合検出回路に提供される。該整合検出回路はその中に前記第1の整合信号を記憶する。前記基準カウンタは前記基準周波数信号を使用して第2の期間の間カウントするようイネーブルされる。前記基準カウンタは第2の基準カウント値を提供する。前記フィードバックカウンタが同時にイネーブルされて前記フィードバック周波数信号を使用して前記第2の期間の間カウントを行なう。前記フィードバックカウンタは第2のフィードバックカウント値を提供する。前記第2の基準カウント値および前記第2のフィードバックカウント値は比較されて第2の整合信号を提供する。該第2の整合信号は前記第2のフィードバックカウント値が前記第2の基準カウント値に等しくかつロック信号が否定されている場合に肯定される。本方法はまた前記整合検出回路に第2の整合信号を提供する段階を含み、前記整合検出回路は前記第1の整合信号と前記第2の整合信号の双方が肯定されている場合に前記ロック信号を肯定する。
【0011】
これらおよび他の特徴、および利点は添付の図面とともに以下の詳細な説明からさらに明瞭に理解されるであろう。図面は本発明の唯一の形態を表しているものでないことに注目することが重要である。
【0012】
【実施例】
以下、図面を参照して本発明の実施例につき説明する。本発明は位相同期ループ回路においてロック状態が達成されたことを判定するためのロック検出回路を提供する。ここに開示されるロック検出回路はロック条件が満たされているか否かを判定するために、位相よりはむしろ周波数を使用する。従来技術のシステムは典型的にはロック条件が達成されたか否かを判定するために位相整合を使用してきた。位相整合情報ではなく、周波数の整合状態が発生したことを検出することにより、ノイズの影響を受けにくくかつプロセスパラメータの変動に敏感でない位相同期ループ回路が生成できる。
【0013】
ここに開示されたロック検出回路の機能は伝統的な位相ロックループ回路の構成に対し改善されたものとなっているが、それは本ロック検出回路はデジタル回路のみを使用しかつなんらのアナログ回路をも必要としないからである。本回路は全てデジタルであり、かつ、したがって、制御するのが容易である。そのような制御可能性のため位相同期ループ回路が構成されるデジタル環境のノイズの多い条件に耐えるようより容易にカスタム化することが可能になる。
【0014】
また、ここに述べられた位相同期ループ回路のデジタル構成によって電圧制御発振器によって発生されるクロック信号と外部周波数源によって発生される発振クロック信号との間の関係を反映する出力を提供することができる。この関係は前記電圧制御発振器によって発生されるクロック信号がロック条件が満足されていることを示すために規定された範囲内にない場合でも使用することができる。そのような特徴は位相同期ループ回路にとって補助的な電圧制御発振器以外の機能を制御するためにも使用できる。たとえば、電圧制御発振器の動作を制御するために使用されるチャージポンプ回路は上に述べた特徴的機能を発振器のクロック信号の周波数の「オーバシュート」の危険なしに電圧制御発振器の出力のより迅速な変化を可能にするために使用することができる。
【0015】
これらおよび他の特徴は引き続きより詳細に説明する。さらに、本発明の構成についての以下の説明の際に、用語「肯定する(assert)」および「否定する(negate)」およびその種々の文法的な形態は「アクティブハイ(active high)」および「アクティブロー(active low)」の論理信号の混合物を扱う場合に混乱を避けるために使用される。「肯定する」は論理信号またはレジスタビットをそのアクティブな、または論理的に真の、状態にすることに言及するために使用される。「否定する」は論理信号またはレジスタビットをそのインアクティブな、または論理的に偽の、状態にすることを言及するために使用される。
【0016】
図1は、本発明の一実施例を示す。本発明は位相同期ループ回路10を実現する。位相同期ループ回路10は概略的に位相比較器12、チャージポンプ14、容量24、電圧制御発振器16、ロック検出回路18、分周器20、そしてステータスレジスタ22を含む。
【0017】
基準周波数信号が位相比較器12とロック検出回路18の各々の第1の入力に与えられる。リセット信号がロック検出回路18の第2の入力に与えられる。ロック検出回路18の第1の出力は「キックオフ(Kickoff)」と名付けられた信号である。該キックオフ信号はチャージポンプ14の第1の入力に与えられる。ロック検出回路18の第2の出力は「ロック状態(Locked)」と名付けられた信号である。該ロック状態信号は位相比較器の第2の入力とステータスレジスタ22の入力に与えられる。
【0018】
位相比較器12は複数の出力を有する。位相比較器12の第1の出力は「粗調ハイ(Coarse High)」と名付けられかつチャージポンプ14の第2の入力に提供される。位相比較器12の第2の出力は「粗調ロー(CoarseLow)」と名付けられかつチャージポンプ14の第3の入力に与えられる。位相比較器14の第3の出力は「精細ハイ(Fine High)」と名付けられかつチャージポンプ14の第4の入力に与えられる。位相比較器12の第4の出力は「精細ロー(Fine Low)」と名付けられかつチャージポンプ14の第5の入力に与えられる。
【0019】
チャージポンプ14は電圧信号を提供するための出力を有する。チャージポンプ14の該出力は容量24の第1の端子および電圧制御発振器16の入力に接続されている。容量24の第2の端子は電源(図示せず)に接続されている。電圧制御発振器16の出力は「出力周波数(Output Frequency)」と名付けられかつ外部集積回路ピン(図示せず)および分周器20の入力の双方に提供される。分周器20の出力は位相比較器12の第2の入力およびロック検出回路18の第3の入力に接続されて「フィードバック周波数(Feedback Frequency)」と名付けられた信号を提供する。
【0020】
ロック検出回路18は図2により詳細に示されている。ロック検出回路18は概略的に基準ラッチ26、同期装置(synchronizer)28、フィードバックラッチ30、基準カウンタ32、カウンタ制御回路34、フィードバックカウンタ36、アンチエイリアシング回路38、フィードバックカウント検出器40、第1のインバータ42、第2のインバータ44、補助制御発生器46、および整合検出器48を含む。
【0021】
前記基準周波数信号はデータ(D)入力を介して基準ラッチ26に与えられる。前記基準周波数信号はまた同期装置28の第1の入力に与えられる。基準ラッチ26の出力(Q)は基準カウンタ32の第1の入力に接続されて「ゲーテッド基準周波数(Gated Reference Frequency)」と名付けられた信号を提供する。前記リセット信号は基準カウンタ32、カウンタ制御回路34、およびフィードバックカウンタ36の各々の第1の入力に接続されている。基準カウンタ32の出力はカウンタ制御回路34の入力に接続されて“フリーズ(Freeze)”と名付けられた信号を提供する。カウンタ制御回路34の第1の出力は基準ラッチ26のイネーブル(EN)入力および同期装置28の第2の入力に接続されて「基準カウントイネーブル(Reference Count Enable)」と名付けられた信号を提供する。カウンタ制御回路34の第2の出力はアンチエイリアシング回路38に接続されて“トグル(Toggle)”と名付けられた信号を提供する。アンチエイリアシング回路38の出力はフィードバックカウント検出器のCMP29入力に接続されて“CMP29”と名付けられた信号を提供する。アンチエイリアシング回路38の出力はまたインバータ44の入力に接続されている。インバータ44の出力はフィードバックカウント検出器40のCMP25入力に接続されている。
【0022】
前記フィードバック周波数信号はフィードバックラッチ30のデータ(D)入力に接続されている。前記フィードバック周波数信号はまた同期装置28の第3の入力に接続されている。同期装置28の出力はフィードバックラッチ30のイネーブル(EN)入力に接続されてフィードバックカウントイネーブル信号を提供する。フィードバックラッチ30の出力(Q)はフィードバックカウンタ36の第2の入力に接続されている。フィードバックカウンタ36は「フィードバックカウント(Feedback Count)」と名付けられた信号をフィードバックカウント検出器40の入力に提供する。フィードバックカウント検出器40の第1の出力は補助制御発生器46に接続されて「キックオフ制御(Kickoff Control)」と名付けられた信号を提供する。補助制御発生器46の第1の出力は「キックオフ(Kickoff)」と名付けられた信号を提供する。フィードバック制御検出器40の第2の出力は整合検出器48の入力に接続されて「整合(Match)」と名付けられた信号を提供する。整合検出器48の出力はフィードバックカウント検出器40のロック状態入力およびインバータ42の入力の双方に接続されて前記ロック状態信号を提供する。インバータ42の出力はフィードバックカウント検出器40のイグザクト(Exact)入力に接続されている。フィードバックカウント検出器40は図3により詳細に示されている。フィードバックカウント検出器40は概略的に比較器50、比較器52、比較器54、比較器56、ANDゲート58、ANDゲート60、ANDゲート62、ANDゲート64、ORゲート66、および比較器70を含む。
【0023】
前記フィードバックカウント信号は比較器50、比較器52、比較器54、比較器56、および比較器70の各々の入力に与えられる。比較器50の出力はANDゲート58の第1の入力に接続されて“CNT25”と名付けられた信号を提供する。比較器52の出力はANDゲート60の第1の入力に接続されて“CNT25X”と名付けられた信号を提供する。比較器54の出力はANDゲート62の第1の入力に接続されて“CNT29”と名付けられた信号を提供する。比較器56の出力はANDゲート64の第1の入力に接続されて“CNT29X”と名付けられた信号を提供する。比較器70の出力は前記キックオフ制御信号を提供する。
【0024】
前記イグザクト信号はANDゲート58およびANDゲート62の各々の第2の入力に接続されている。前記ロック状態信号はANDゲート60およびANDゲート64の各々の第2の入力に接続されている。前記CMP25信号はANDゲート58およびANDゲート60の各々の第3の入力に接続されている。前記CMP29信号はANDゲート62およびANDゲート64の各々の第3の入力に接続されている。ANDゲート58の出力はORゲート66の第1の入力に接続され、かつANDゲート60の出力はORゲート66の第2の入力に接続されている。ANDゲート62の出力はORゲート66の第3の入力に接続され、かつANDゲート64の出力はORゲート66の第4の入力に接続されている。ORゲート66の出力は前記整合信号を提供する。
【0025】
図4は、アンチエイリアシング回路38の1つの実施例を示す。ここに示された実施例においては、アンチエイリアシング回路38はフリップフロップ68として実施されている。前記トグル信号がフリップフロップ68のクロック(CLK)入力に与えられる。フリップフロップ68の出力(Q)はCNP25信号である。フリップフロップ68の反転出力(*Q)はフリップフロップ68のデータ(D)入力に接続されている。フリップフロップを構成するための回路はデータ処理技術においては良く知られておりかつこれ以上詳細には説明しない。
【0026】
図1に示された位相同期ループ回路の動作の間は、基準周波数信号が水晶発振器のような外部ソースによって位相比較器12に与えられる。位相比較器12は前記複数の信号、粗調ハイ、粗調ロー、精細ハイ、および精細ローの内の1つを肯定して前記基準周波数信号に対するフィードバック周波数信号の関係を表示する。
【0027】
もし前記フィードバック周波数信号の周波数が前記基準周波数信号の周波数よりかなり低ければ、位相比較器12は前記粗調ハイ信号を肯定して前記電圧信号に対し粗調整が行なわれる必要があることを指示する。前記電圧信号は次に電圧制御発振器16に与えられ、それによって前記フィードバック周波数信号の周波数がかなり増大される。前記粗調ロー信号は前記フィードバック周波数信号の周波数が前記基準周波数信号の周波数よりもかなり高いことを示すために肯定される。前記粗調ロー信号が肯定された時、前記電圧信号は適切に修正されかつ電圧制御発振器16に与えられて、前記フィードバック周波数信号の周波数がかなり減少される。さらに、前記フィードバック周波数信号の周波数がある範囲内の周波数であれば、位相比較器12は前記精細ハイおよび精細ロー信号の内の1つを肯定する。前記精細ハイおよび精細ロー信号はチャージポンプ14に対し精細な調整情報を提供する。チャージポンプ14は電圧信号の精細調整情報を反映して電圧制御発振器16が前記フィードバック周波数信号の周波数をそれぞれやや高いかあるいはやや低い周波数に調整する。
【0028】
ロック検出回路18は否定されたキックオフ信号をチャージポンプ14に提供する。該キックオフ信号は位相同期ループ回路が最初に電源投入された時にチャージポンプ14が迅速に電圧信号を提供できるようにするために使用される。電圧制御発振器16が所定の周波数範囲内の出力周波数を提供する時、前記キックオフ信号は肯定される。ロック検出回路18およびチャージポンプ14を制御するための補助回路の使用についてのより詳細な説明は後に行なう。
【0029】
動作の間に、チャージポンプ14は前記粗調ハイ、粗調ロー、精細ハイ、精細ロー、およびキックオフ信号の1つによって決定される電圧レベルで前記電圧信号を出力する。電圧制御発振器16は前記電圧信号を受けかつ該電圧信号の電圧レベルに比例する周波数で出力周波数信号を提供する。該出力周波数信号は周波数分周動作が行なわれる分周器20に与えられる。前記フィードバック周波数信号は分周器20の出力である。分周器が前記出力周波数信号を分周する値は位相同期ループ回路10のユーザによってプログラム可能である。周波数分周器はデータ処理技術において良く知られておりかつ、したがって、ここではこれ以上詳細に説明しない。
【0030】
前記フィードバック周波数信号は次に上に述べた動作を行なうために位相比較器12に提供されかつロック検出回路18に提供される。ロック検出回路18の動作中は、位相同期ループ回路10が周波数ロック条件を満足しているか否かを判定するために前記フィードバック周波数信号が調べられる。周波数ロック条件が達成されている時、ステータスレジスタ22のロック状態ビットが肯定される。位相ロックループ回路10のユーザはしたがってステータスレジスタ22のそのビットを使用して他のデータ処理機能において使用するために安定なクロックが入手可能であるか否かを判定することができる。
【0031】
動作においては、ロック検出回路18は基準カウンタ32およびフィードバックカウンタ36を使用することにより前記基準周波数信号および前記フィードバック周波数信号が周波数ロックしているか否かを判定する。基準カウンタ32は基準周波数信号によりクロッキングされかつフィードバックカウンタ36は前記フィードバック周波数信号によりクロッキングされる。第1の所定の期間の終わりに、基準カウンタ32およびフィードバックカウンタ36の各々の出力が比較される。基準カウンタ32およびフィードバックカウンタ36の各々の出力はまた第2の所定の期間の終りに比較される。周波数ロックしているためには、2つのカウント値は前記第1および第2の期間の終わりに等しくなければならない。さらに、2つの期間をそれらが互いに調波的に(harmonically)関係しないように選択することにより、前記フィードバック周波数信号がエイリアシングを生じている場合でもロック信号が誤って検出されることがなくなる。
【0032】
さらに、前記基準周波数信号から発生されかつ前記フィードバック周波数信号に同期しているカウントウィンドウを提供することにより準安定的動作の可能性が大幅に低減される。前記カウントウィンドウは前記フィードバック周波数が前記基準周波数信号にロックしているものと考えられる周波数の範囲を規定する。ここに説明された本発明の実施例においては、前記カウントウィンドウはフィードバック周波数信号が前記基準周波数信号の周波数のほぼ1.6%〜3.3%内であってもロック条件を満足するようにすることができる。この小さな範囲において、ロック検出回路は位相同期ループ回路10がロックに入りかつロックから外れていることを示すことができる。この特性を安定化するために周波数のヒステリシスが使用される。周波数のヒステリシスはフィードバック周波数信号が基準周波数信号の周波数のほぼ−3.3%〜+3.3%のロック範囲内にありかつそれでもロック条件を満足するように前記カウントウィンドを開く。フィードバック周波数信号が前記ロック範囲(+/−3.3%)から完全にドリフトした時、ロック検出回路18は前記ロック状態信号を否定しかつ位相同期ループ回路10は「ロックしていない」ものと考えられる。
【0033】
前記ロック範囲のパーセンテージは基準カウンタ32およびフィードバックカウンタ36を構成するために使用されるカウンタのビット幅によって決定される。ここに述べる本発明の実施例においては、基準カウンタ32およびフィードバックカウンタ36はともに5ビット幅である。データ処理技術において良く知られているように、ロック検出回路18の精度は加えられるカウンタ段ごとに2倍になる。例えば、もし基準カウンタ32およびフィードバックカウンタ36が6のビット幅を有していれば、ロック検出回路18の精度は+/−1.65%の範囲内になる。前記カウンタの各々に付加的なカウンタ段が加えられれば、ロック検出回路18の精度は増大する。しかしながら、より多くの回路段はまたロック条件が満足されたことを検出するためにより多くの時間を必要とする。したがって、位相同期ループ回路10のユーザはロック検出回路18の精度とロック条件が満足されたことを検出するのに必要な時間とのバランスを取らなければならない。
【0034】
位相同期ループ回路10の動作の概略を説明した。引き続き、位相同期ループ回路10およびロック検出回路18の動作をさらに詳細に説明する。
図5は、位相同期ループ回路10の動作のフローチャートの第1の部分を示す。位相同期ループ回路10の動作は一般にデータ処理システムにおけるリセット動作(ステップ102)によりあるいは位相同期ループ回路10が出力周波数信号を提供するために初期化される動作(ステップ100)によって開始される。初期化に応じて、カウンタ制御回路34は前記基準カウントイネーブル信号を基準ラッチ26のイネーブルされた入力に供給する(ステップ104)。基準ラッチ26が次にイネーブルされて前記基準周波数信号を受信しかつラッチする。
【0035】
引き続き、前記ゲーテッド基準周波数信号が基準カウンタ32に供給される(ステップ106)。基準カウンタ32は前記ゲーテッド基準周波数信号の第1の所定の数のタイミングサイクルをカウントする(ステップ108)。ここに述べられた本発明の実施例においては、該第1の所定の数のタイミングサイクルは29に等しい。ゲーテッド基準周波数信号の29のタイミングサイクルがカウントされた時、基準カウンタ32は前記フリーズ信号を肯定する(ステップ112)。該フリーズ信号は次にカウンタ制御回路34に供給される。
【0036】
基準カウンタ32がカウントしている間、同期装置28もまたイネーブルされて前記フィードバック周波数信号に同期させる(ステップ110)。同期装置28は前記フィードバックカウントイネーブル信号をフィードバックラッチ30に提供してフィードバックラッチ30を基準ラッチ26に同期させ、それによってゲーテッドフィードバック周波数信号が前記ゲーテッド基準周波数信号と同期して提供されるようにする(ステップ114)。前記フィードバックカウントイネーブル信号はフィードバックラッチ30をイネーブルしてゲーテッドフィードバック周波数信号をフィードバックカウンタ36に提供する。ゲーテッドフィードバック周波数信号を受信すると、フィードバックカウンタ36はカウントを開始する(ステップ116)。同期装置28を実現するために使用される回路はデータ処理技術において良く知られており、かつ、したがって、ここではこれ以上詳細に説明しない。
【0037】
基準カウンタ32がフリーズ信号をカウンタ制御回路34に供給した後、同期装置28は再びイネーブルされて前記基準周波数信号を前記フィードバック周波数信号に同期させる(ステップ118)。カウンタ制御回路34は基準カウントイネーブル信号を否定し、それによってフィードバックラッチ30がゲーテッドフィードバック周波数信号を提供するためにイネーブルされないようにする(ステップ120)。したがって、フィードバックカウンタ36はもはやゲーテッドフィードバック周波数信号のタイミングサイクルをカウントしない。フィードバックカウンタ36は29をカウントしかつ前記フリーズ信号を肯定するために基準カウンタ32に必要とされるのと同じ期間の間カウントを行なう。
【0038】
その時点で、フィードバックカウント信号はカウント値をフィードバックカウント検出器40に提供する。フィードバックカウント検出器40は前記カウント値が29に等しいか否かを判定し、この29はロック条件が満足されておりかつ前記ロック状態信号がロック検出回路18によって肯定されるべきか否かを部分的に判定するために使用される前記第1の所定の数である(ステップ122)。もしフィードバックカウント信号により与えられる前記カウント値が29に等しければ、CNT29信号が肯定される。
【0039】
CNT29信号の発生は図3により詳細に示されている。図3において、フィードバックカウント信号が比較器50〜56の各々に提供される。ここに述べられた本発明の実施例においては、比較器54はフィードバックカウント信号によって提供される前記カウント値が29に等しいことを判定するために使用される。フィードバックカウント信号によって提供される前記カウント値が29に等しい場合、比較器54はCNT29信号を肯定する。肯定されたCNT29信号はANDゲート62に提供される。さらに、CMP29信号がアンチエイリアシング回路38によって肯定されかつANDゲート62に提供される。肯定された場合、CMP29信号は基準カウンタ32が29までカウントしたことを示す。ANDゲート62への第3の入力、すなわちイグザクト(Exact)信号、もまた肯定される。該イグザクト信号は前記ロック状態信号の反転でありかつ位相同期ループ回路10によってロック条件が満足されない場合に肯定される。その入力の各々が肯定されるため、ANDゲート62は肯定された出力をORゲート66に提供する。ORゲート66は引き続き前記整合(Match)信号を肯定する(ステップ124)。
【0040】
再び図5を参照すると、前記カウント値が29に等しくない場合、CNT29信号は肯定されず、かつ、したがって、前記整合信号も肯定されない(ステップ126)。
【0041】
前記トグル信号が引き続き肯定されて基準カウンタ32が29のカウントに到達しかつフリーズ信号を肯定したことを示す(ステップ125)。アンチエイリアシング回路38はこのトグル信号を使用して前記フリーズ信号を肯定する前に基準カウンタ32がカウントしているべきタイミングサイクルの数を決定する。前に述べたように、ロック検出回路18がロック状態信号を肯定しかつ位相同期ループ回路10が周波数ロックしていることを示すために、フィードバックカウンタ36によって提供されるカウント値は2つの引き続く期間の間基準カウンタ32の前記カウント値に等しくなければならない。2つの期間はそれらが互いに調波的に関係しないように選択される。したがって、前記フィードバック周波数信号がエイリアシングを生じている場合にロック信号が誤って検出されることがなくなる。
【0042】
図4は、アンチエイリアシング回路38をより詳細に示す。前記トグル信号はここに説明される本発明の実施例においてアンチエイリアシング回路を実現するために使用されフリップフロップ68へのクロック入力を提供する。フリップフロップ68のデータ入力はフリップフロップ68の反転データ出力によって与えられる。位相同期ループ回路においてロック条件が満足されていない場合は、フリップフロップ68のデータ出力によって出力されるCMP29信号は否定されかつフリップフロップ68の反転データ出力が肯定される。したがって、トグル信号が肯定された時、CMP29信号が肯定されかつフィードバックカウント検出器40およびインバータ44に与えられる。引き続き、CMP29入力が肯定されかつCMP25入力が否定される。
【0043】
同様に、トグル信号が肯定されて基準カウンタ32が29をカウントしたことを示した時、フリップフロップ68の反転データ出力が否定される。したがって、トグル信号が次に肯定されて基準カウンタ32が29までカウントしたことを表示した時、CMP29信号が否定されかつインバータ44およびフィードバックカウント検出器40のCMP29入力に供給される。CMP29入力は次に否定されかつCMP25入力が肯定される。
【0044】
フィードバックカウンタ36が基準カウンタ32と同じ数、すなわち29、までカウントしたか否かを判定した後、基準カウンタ32およびフィードバックカウンタ36の双方は初期状態へとリセットされる(ステップ128)。カウンタ32および36の各々が初期化された時、次の組のステップが行なわれて位相同期ループ回路10によってロック条件が満足されているか否かを判定する(ステップ130)。
【0045】
次の組のステップは図6に示されている。ステップ131は位相同期ループ10においてロック条件が達成されているか否かを判定するため次の組のステップを開始する。カウンタ制御回路34は再び基準カウントイネーブル信号を基準ラッチ26のイネーブル入力に供給する(ステップ132)。基準ラッチ26は次に基準周波数信号を受信しかつラッチするためにイネーブルされる。引き続き、ゲーテッド基準周波数信号が基準カウンタ32に供給される(ステップ133)。
【0046】
前記ゲーテッド基準周波数信号は基準カウンタ32に供給されかつ該基準カウンタ32はゲーテッド基準周波数信号の第2の所定の数のタイミングサイクルの間カウントを行なう(ステップ134)。ここに述べられた本発明の実施例においては、タイミングサイクルの前記第2の所定の数は25に等しい。ゲーテッド基準周波数信号の25のタイミングサイクルがカウントされた時、基準カウンタ32はフリーズ信号を肯定する(ステップ138)。該フリーズ信号は次にカウンタ制御回路34に供給される。
【0047】
基準カウンタ32がカウントしている間、同期装置28もまたイネーブルされてフィードバック周波数信号に同期する(ステップ136)。同期装置28はフィードバックカウントイネーブル信号をフィードバックラッチ30に提供してフィードバックラッチ30を基準ラッチ26に同期させ、それによってゲーテッドフィードバック周波数信号が前記ゲーテッド基準周波数信号と同期して供給されるようにする(ステップ140)。前記フィードバックカウントイネーブル信号はフィードバックラッチ30をイネーブルしてゲーテッドフィードバック周波数信号をフィードバックカウンタ36に供給する。ゲーテッドフィードバック周波数信号を受信すると、フィードバックカウンタ36はカウントを開始する(ステップ141)。
【0048】
基準カウンタ32がフリーズ信号をカウンタ制御回路34に供給した後、同期装置28がイネーブルされて基準周波数信号をフィードバック周波数信号に同期させる(ステップ142)。カウンタ制御回路34は基準カウントイネーブル信号を否定してフィードバックラッチ30がゲーテッドフィードバック周波数信号を提供するためにイネーブルされないようにする(ステップ144)。引き続き、フィードバックカウンタ36はもはやゲーテッドフィードバック周波数信号のタイミングサイクルをカウントしない。したがって、フィードバックカウンタ36は基準カウンタ32が25までカウントしかつフリーズ信号を肯定するのに必要とされるのと同じ期間の間カウントを行なう。
【0049】
この時点で、フィードバックカウント信号はフィードバックカウント検出器40にカウント値を提供する。フィードバックカウント検出器40は前記カウント値が25、すなわちロック条件が満足されかつロック状態信号がロック検出回路18によって肯定されるべきであることを判定するために使用される前記第2の所定数、に等しいか否かを判定する(ステップ146)。もしフィードバックカウント信号によって提供されたカウント値が25に等しければ、CNT25信号が肯定される(ステップ148)。
【0050】
CNT25信号の発生は図3にさらに詳細に示されている。ここに述べられた本発明の実施例においては、比較器50が使用されてフィードバックカウント信号によって提供されたカウント値が25に等しいことを判定する。フィードバックカウント信号によって提供されたカウント値が25に等しい場合は、比較器50はCNT25信号を肯定する。肯定されたCNT25信号はANDゲート58に提供される。さらに、CMP25信号が肯定されかつANDゲート58に与えられる。ANDゲート58への第3の入力、すなわちイグザクト信号、もまた肯定される。前に説明したように、このイグザクト信号はロック状態信号の反転でありかつ位相同期ループ回路10によってロック条件が満足されている場合に肯定される。その入力の各々が肯定されているから、ANDゲート58は肯定された出力をORゲート66に供給する。ORゲート66は引き続き整合信号を肯定する(ステップ148)。
【0051】
再び図6を参照すると、CNT25信号が肯定された時、整合信号もまた肯定される。しかしながら、前記カウント値が25に等しくない場合は、整合信号は否定されている(ステップ150)。整合信号が肯定されまたは否定された後、カウンタ制御回路34はトグル信号を送り(pulses)基準カウンタ32が25のカウントに到達しかつフリーズ信号を肯定したことを示す(ステップ151)。トグル信号が次に肯定されて基準カウンタ32が25までカウントしたことを示した場合、アンチエイリアシング回路38がCMP29信号を否定して基準カウンタ32が25までカウントしたことを示す。CMP29信号は否定されかつインバータ44およびフィードバックカウント検出器40のCMP29入力に供給される。CMP29入力は次に否定されかつCMP25入力が肯定される。
【0052】
前記整合信号が肯定されてフィードバックカウント信号によって提供されたカウント値が25に等しいことを示したものと仮定すると、整合検出器48はその肯定された整合信号を検出する。前に述べたように、整合検出器48は整合信号が2つの連続する期間の間肯定されることを要求する。ここに述べられた本発明の実施例においては、フィードバックカウント信号によって与えられたカウント値は基準カウンタ32のカウント値に等しくなければならない。基準カウンタ32のカウント値は第1の期間(period of time)に対し29に等しくかつ第2の期間に対し25に等しい。
【0053】
整合検出器48は位相同期ループ回路10がロック基準を満たしていることを示すために前記ロック状態信号を肯定する前にこの条件が満たされているか否かを判定する。整合検出器48は整合信号が肯定されたか否かを判定してフィードバックカウント信号によって提供されるカウント値が第1の期間の間29に等しくかつ第2の引き続く期間の間25に等しいことを表示する。
【0054】
もし整合信号が双方の期間の間に肯定されれば、整合検出器48はロック状態信号を肯定して位相同期ループ回路10がロック条件を達成したことを表示する(ステップ154)。ロック状態信号がステータスレジスタ22に供給されてそこに記憶されたロック状態ビットをセットする(ステップ155)。引き続き、カウンタ32および36の各々が初期値にリセットされ(ステップ156)かつ位相同期ループ10は位相同期ループ回路がもはやロック状態にないことを示すために監視される(ステップ158)。
【0055】
もし整合信号が第1および第2の期間の内のいずれかの間に肯定されなければ整合検出器48はロック状態信号を肯定しない。基準カウンタ32およびフィードバックカウンタ36の双方が引き続き初期状態にリセットされる(ステップ160)。カウンタ32および36の各々が初期化された後、ロック検出回路18は再び初期ロック条件が満足されていることを判定するよう試み始める(ステップ162)。ロック検出回路18はロックが達成されかつロック状態信号が肯定されるまで前に述べた組のステップを行なう。
【0056】
図7は、ロック状態信号が最初に肯定された後に行なわれる一組のステップを示す。図7に示されたステップにおいては、位相同期ループ10は該位相同期ループ回路10がもはやロック状態にないことを示すために監視される(ステップ158)。
【0057】
前に述べたように、フィードバック周波数信号が基準周波数信号の周波数の約1.6%〜3.3%内にある場合は、位相同期ループ回路10はロック状態にあるものと考えられる。この小さな範囲において、ロック検出回路18は位相同期ループ回路10がロック状態に入りかつロック状態から外れていることを表示することができる。周波数ヒステリシスが使用されてフィードバック周波数信号が基準周波数信号の周波数の−3.3%〜+3.3%のおおよそのロック範囲内にありかつ依然としてロック条件を満足しているようにカウントウィンドウを開くことによってこの特性を安定化する。フィードバック周波数信号が前記ロック範囲(+/−3.3%)から完全にドリフトした場合、ロック検出回路18はロック状態信号を否定しかつ位相同期ループ回路10は「アンロック状態」と考えられる。
【0058】
上に述べた機能を達成するためには、フィードバックカウント検出器40はロック検出回路18が始めにロック条件が達成されたことを判定した後に前記フィードバックカウント信号によって与えられるカウント値が基準カウンタ32のカウント値に等しくなることを要求しない。いったんロック条件が達成されかつ前記ロック状態信号が始めに肯定されれば、ロック検出回路18はフィードバックカウント信号によって与えられるカウント値が基準カウンタ32のカウント値の+/−1内にあることができるようにする。広い範囲の周波数を許容することにより、ロック検出回路18はフィードバック周波数信号の周波数が基準周波数信号の周波数の付近で振動する場合に位相同期ループ回路10がロック状態にあるかまたはロック外れ状態にあるかを誤って検出することがなくなる。
【0059】
図7は、位相同期ループ回路10の動作のフローチャートの第3の部分を示し、そこでは位相同期ループ回路10のロックが前記ロック状態信号が始めに肯定された後監視される(ステップ159)。前記ロック状態信号が肯定された時、カウンタ制御回路34は、基準カウントイネーブル信号を基準ラッチ26のイネーブル入力に供給する(ステップ163)。基準ラッチ26は次にイネーブルされて基準周波数信号を受信しかつラッチする。引き続き、ゲーテッド基準周波数信号が基準カウンタ32に供給される(ステップ164)。
【0060】
前記ゲーテッド基準周波数信号が基準カウンタ32に与えられる。基準カウンタ32はゲーテッド基準周波数信号の29のタイミングサイクルの間カウントを行なう(ステップ166)。ゲーテッド基準周波数信号の29のタイミングサイクルがカウントされた時、基準カウント32はフリーズ信号を肯定する(ステップ168)。該フリーズ信号は次にカウンタ制御回路34に供給される。
【0061】
基準カウンタ32がカウントを行なっている間、同期装置28もまたイネーブルされてフィードバック周波数信号に同期する(ステップ170)。同期装置28はフィードバックカウントイネーブル信号をフィードバックラッチ30に供給してフィードバックラッチ30を基準ラッチ26に同期させ、それによってゲーテッドフィードバック周波数信号がゲーテッド基準周波数信号と同期して供給されるようにする(ステップ172)。フィードバックカウントイネーブル信号はフィードバックラッチ30をイネーブルしてゲーテッドフィードバック周波数信号をフィードバックカウンタ36に供給させる。ゲーテッドフィードバック周波数信号を受信すると、フィードバックカウンタ36はカウントを開始する(ステップ173)。
【0062】
基準カウンタ32がフリーズ信号をカウンタ制御回路34に供給した後、同期装置28は基準周波数信号をフィードバック周波数信号に同期させるようイネーブルされる(ステップ174)。カウンタ制御回路34は基準カウントイネーブル信号を否定し、それによってフィードバックラッチ30がゲーテッドフィードバック周波数信号を提供するためにイネーブルされないようにする(ステップ176)。以後は、フィードバックカウンタ36はもはやゲーテッドフィードバック周波数信号のタイミングサイクルをカウントしない。したがって、フィードバックカウンタ36は基準カウンタ32が29までカウントしかつフリーズ信号を肯定するのに必要なものと同じ期間の間カウントを行なう。
【0063】
この時点で、フィードバックカウント信号はカウント値をフィードバックカウント検出器40に提供する。フィードバックカウント検出器40はそのカウント値が28、29、または30のいずれかに等しいか否かを判定する。これらの数は29±1に等しくなるよう選択され、それによって周波数ヒステリシスのためロック検出回路が位相同期ループ回路10がロック状態にないことを誤って指示しないようにする(ステップ178)。29はロック条件が満足されかつロック状態(locked)信号がロック検出回路18によって肯定されるべきであるかを部分的に判定するために使用される第1の所定の数であることを思い出すべきである。もしフィードバックカウント信号によって提供されるカウント値が28、29または30に等しければ、CNT29X信号が発生される。
【0064】
該CNT29X信号の発生は図3により詳細に示されている。図3において、フィードバックカウント信号が比較器50〜56の各々に与えられる。ここに述べられた本発明の実施例においては、比較器56はフィードバックカウント信号によって与えられたカウント値が28、29または30のいずれかに等しいことを判定するために使用される。フィードバックカウント信号により与えられるカウント値が上にあげた値の1つに等しい場合は、比較器56はCNT29X信号を肯定する。肯定されたCNT29X信号はANDゲート64に提供される。さらに、CMP29信号が肯定されかつANDゲート64に提供されて基準カウンタ32が25ではなく、29までカウントしていることを表示する。ANDゲート64への第3の入力、すなわちロック状態信号、もまた肯定される。該ロック状態信号は位相同期ループ回路10がロック状態にあるため肯定される。その入力の各々が肯定されているから、ANDゲート64は肯定された出力をORゲート66に提供する。ORゲート66は引き続き整合信号を肯定状態に留めさせる(ステップ179)。
【0065】
再び図7を参照すると、CNT29X信号が肯定された時、カウンタ制御回路34はトグル信号を肯定して基準カウンタ32が29のカウントに到達しかつフリーズ信号を肯定したことを表示する(ステップ180)。カウンタ32および36の各々が次に初期状態にリセットされ(ステップ181)、かつロック検出回路10が位相同期ループ回路10のロック状態を監視し続ける(ステップ182)。
【0066】
前記カウント値が28,29または30のいずれにも等しくない場合は、CNT29X信号が肯定されずかつ、したがって、整合信号が否定される(ステップ183)。整合信号が否定されている時、整合検出器48はロック状態信号を否定して位相同期ループ回路10がもはやロック状態にないことを表示する。続いて、ロック状態信号がステータスレジスタ22に与えられてそこに記憶されたロック状態フラグを否定する(ステップ184)。
【0067】
基準カウンタ32およびフィードバックカウンタ36の双方が次に初期状態にリセットされる(ステップ186)。カウンタ32および36の各々が初期化された後、ロック検出回路18は再び初期ロック条件が満足されたことを判定するよう試み始める(ステップ162)。ロック検出回路18はロックが達成されかつロック状態信号が肯定されるまで図5および図6に示されたステップを行なう。
【0068】
図8は、動作のフローチャートの次の部分を示し、そこでは位相同期ループ回路10のロックがロック状態信号が始めに肯定された後に監視され続ける(ステップ183)。ロック状態信号が肯定された時、カウンタ制御回路34は基準カウントイネーブル信号を基準ラッチ26のイネーブル入力に提供する(ステップ187)。基準ラッチ26は次に基準周波数信号を受信しかつラッチするためにイネーブルされる。引き続き、ゲーテッド基準周波数信号が基準カウンタ32に提供される(ステップ188)。
【0069】
前記ゲーテッド基準周波数信号は基準カウンタ32に提供される。基準カウンタ32はゲーテッド基準周波数信号の25のタイミングサイクルの間カウントを行なう。ゲーテッド基準周波数信号の25のタイミングサイクルがカウントされた時、基準カウンタ32はフリーズ信号を肯定する(ステップ192)。該フリーズ信号は次にカウンタ制御回路34に提供される。
【0070】
基準カウンタ32がカウントしている間、同期装置28もまたイネーブルされてフィードバック周波数信号に同期する(ステップ194)。同期装置28はフィードバックカウントイネーブル信号をフィードバックラッチ30に提供してフィードバックラッチ30を基準ラッチ26に同期させ、それによってゲーテッドフィードバック周波数信号がゲーテッド基準周波数信号と同期して提供されるようにする(ステップ196)。フィードバックカウントイネーブル信号はフィードバックラッチ30をイネーブルしてゲーテッドフィードバック周波数信号をフィードバックカウンタ36に提供させる。ゲーテッドフィードバック周波数信号を受信すると、フィードバックカウンタ36はカウントを開始する(ステップ197)。
【0071】
基準カウンタ32がフリーズ信号をカウンタ制御回路34に供給した後、同期装置28がイネーブルされて基準周波数信号をフィードバック周波数信号に同期させる(ステップ198)。カウンタ制御回路34は基準カウントイネーブル信号を否定し、それによってフィードバックラッチがゲーテッドフィードバック周波数信号を提供するためにイネーブルされないようにする(ステップ200)。その後、フィードバックカウンタ36はもはやゲーテッドフィードバック周波数信号のタイミングサイクルをカウントしない。したがって、フィードバックカウンタ36は基準カウンタ32が25までカウントしかつフリーズ信号を肯定するのに必要とされるものと同じ期間の間カウントを行なう。
【0072】
この時点で、フィードバックカウント信号はカウント値をフィードバックカウント検出器40に提供する。フィードバックカウント検出器40はそのカウント値が24,25または26のいずれかに等しいか否かを判定する。これらの数は25±1に等しくなるよう選択され、それによって周波数ヒステリシスにより位相同期ループ回路10がロック状態にないことを誤って表示することのないようにする(ステップ202)。25はロック条件が満足されかつロック状態信号がロック検出回路18によって肯定されるべきであることを部分的に判定するために使用される第2の数であることに注目すべきである。もしフィードバックカウント信号によって与えられたカウント値が24、25または26のいずれかに等しければ、CNT25X信号が発生される。
【0073】
CNT25X信号の発生は図3により詳細に示されている。ここに述べられた本発明の実施例においては、比較器52がフィードバックカウント信号によって与えられたカウント値が24、25または26のいずれかに等しいことを判定するために使用される。フィードバックカウント信号によって与えられるカウント値が上にあげた値の1つに等しい場合は、比較器52はCNT25X信号を肯定する。肯定されたCNT25X信号はANDゲート60に提供される。さらに、CMP25信号が肯定されかつANDゲート60に提供されて基準カウンタ32が29ではなく、25までカウントしていることを表示する。ANDゲート64への第3の入力、すなわちロック状態信号、もまた肯定される。該ロック状態信号は位相同期ループ回路10がロック状態にあるため肯定される。その入力の各々が肯定されているから、ANDゲート60は肯定された出力をORゲート66に提供する。ORゲート66は引き続き整合信号が肯定された状態に留まるようにする(ステップ201)。
【0074】
再び図8を参照すると、CNT25X信号が肯定された時、カウンタ制御回路34はトグル信号を肯定して基準カウンタ32が25のカウントに到達しかつフリーズ信号を肯定したことを表示する(ステップ203)。カウンタ32および36の各々が次に初期状態にリセットされ(ステップ204)、かつロック検出回路10が位相同期ループ回路10のロック状態を監視し続ける(ステップ158)。
【0075】
前記カウント値が24、25または26のいずれとも等しくない場合は、CNT25X信号が肯定されずかつ、したがって、整合信号が否定される(ステップ205)。したがって、カウンタ制御回路34はトグル信号を発生して(pulses)基準カウンタ32が25のカウントに到達しかつフリーズ信号を肯定したことを表示する(ステップ207)。整合信号が否定された時、整合検出器48はロック状態信号を否定して位相同期ループ回路がもはやロック状態にないことを表示する。引き続き、ロック状態信号がステータスレジスタ22に提供されてそこに記憶されたロック状態フラグを否定させる(ステップ206)。
【0076】
基準カウンタ32およびフィードバックカウンタ36の双方は次に初期状態にリセットされる(ステップ208)。カウンタ32および36の各々が初期化された後、ロック検出回路18は再び初期ロック条件が満足されたことを判定するよう試み始める(ステップ162)。ロック検出回路18はロックが達成されかつロック状態信号が肯定されるまで前記図5および図6に示された各ステップを行なう。
【0077】
位相同期ループ回路10がロック状態にあることを検出することに加えて、ロック検出回路18はまた位相同期ループ回路10の動作パラメータを制御するために基準周波数信号とフィードバック周波数信号との間の関係を使用する。例えば、フィードバックカウント検出器40が使用されてチャージポンプ14が前記電圧信号の電圧を迅速に増大するために急速に立上がるべきことを判定しかつチャージポンプ14が前記電圧信号の電圧をより低速のペースで修正するためにより穏やかに使用されるべきことを判定する。そのような動作は位相同期ループ回路が最初にパワーアップされた時にロック条件をより迅速に満足するよう位相同期ループ回路10をイネーブルするために使用される。
【0078】
位相同期ループ回路10が始めにパワーアップされた時、フィードバックカウント検出器40はキックオフ制御信号を否定する。前記キックオフ制御信号はフィードバックカウント信号によて与えられるカウント値が位相同期ループ回路10のユーザによって決定されるキックオフカウント値に等しくなるまで否定された状態に留まる。ここに述べられた本発明の実施例では、前記キックオフカウント値は16に等しく、それよってチャージポンプ14が得られたフィードバック周波数がほぼ基準周波数信号の周波数の50パーセント内になるまで前記電圧信号を迅速に増大できるようにする。
【0079】
フィードバックカウント信号によって与えられたカウント値が前記キックオフカウント値に等しい場合、比較器70はキックオフ制御信号を肯定する。該キックオフ制御信号は補助制御発生器46に供給されてキックオフ信号を生成する。該キックオフ信号はチャージポンプ14に与えられてチャージポンプ14が前記電圧信号の電圧を増大するレートを低減する。その後、フィードバック周波数信号の周波数が変化するレートも低減される。
【0080】
キックオフ制御信号を発生しかつ補助制御発生器56に与えることにより、ロック検出回路18は位相同期ループ10がロック条件をより効率的に達成するようにチャージポンプ14の動作を制御することが可能になる。フィードバック周波数信号の周波数はそれが基準周波数信号の周波数を「オーバシュート」しないように制御される。したがって、位相同期ループ回路10がロック状態を達成するのに必要なフィードバック周波数信号の周波数の上昇および下降の反復がより少なくなる。
【0081】
ロック検出回路18は位相同期ループシステムにおけるロック検出のための独自の回路および方法を提供する。位相同期ループシステムがロック状態にあるか否かを判定するために2つの期間にわたり基準周波数およびフィードバック周波数のタイミングサイクルをカウントするために2つのカウンタが使用される。これら2つのカウンタはロック検出回路18が位相同期ループ回路19がロック条件を満足していることを表示する前に両方の期間の間等しくなければならない。これらの測定の間に使用される2つの期間は調波的に関係していないから、フィードバック周波数と基準周波数との間のエイリアシングが検出されかつロック検出回路18は位相同期ループシステムがロック状態にあることを表示しない。いくつかの場合、フィードバック周波数のエイリアシングは1つの期間のみが使用されれば誤まったロック検出を生じさせることがある。しかしながら、調波的に関係していない2つの期間を使用することにより、ロック条件はフィードバック周波数が実際に基準周波数にロックしている場合にのみ検出されることになる。
【0082】
さらに、いったんロックが検出されると、ロック検出回路18はロックを検出するために使用されるロック範囲を広げ、それによって周波数ヒステリシスがアンロック状態の検出を生じないようにする。位相同期ループシステムがアンロックとなるためにはフィードバック周波数がこの場合完全にロック範囲の外側になければならない。
【0083】
ロック検出回路18はこれらの機能の各々をデジタル論理のみを使用して達成する。アナログ装置は使用されていない。従来技術の装置においては、ロック状態を検出するためにアナログ積分器が必要であった。該積分器は典型的にはロック状態を検出するためにそのものに近い(near−exact)位相整合ならびに精密な値のアナログ部品を必要とした。そのような精密な値は一般には集積回路上に実現するのは困難である。しかしながら、ロック検出回路18を実施するのに使用されるデジタル論理は容易に再現できかつ集積回路を形成するのに使用されるプロセスパラメータの小さな変動には敏感ではない。したがって、ロック検出回路18の精度はより精密に制御できかつより信頼性ある結果が発生される。さらに、アナログ回路は一般にはデジタルシステムのノイズの影響を受けやすく、これは位相同期ループシステムの信頼性を低下させる。ロック検出回路18はアナログ回路を有していないから、ロック検出回路18は位相同期ループシステムがロック状態であるかあるいはアンロック状態であるかを誤って表示する可能性が伝統的なアナログ回路よりも少なくなる。
【0084】
上に述べたように、ロック検出回路18は位相同期ループシステムにおけるロックを検出するために周波数をベースとした整合検出を使用する。従来技術のシステムは一般にロックを検出するために位相整合を使用している。位相整合は大部分の電圧制御発振器に固有のものである位相ジッタに非常に敏感である。ロック検出回路18は周波数整合を使用するから、電圧制御発振器に固有の位相ジッタは大きな影響を与えない。
【0085】
上に述べた各々の利点は少しの量の付加的なデジタル論理を使用して実現される。したがって、ロック検出回路18は位相同期ループシステムにおけるロックを判定するためのより効率的な回路を提供する。
【0086】
ここに説明した本発明の構成は実例によってのみ与えられている。しかしながら、ここに説明した機能を実行するために数多くの他の構成も存在しうる。例えば、カウンタ32および36の各々は5より大きなあるいは小さなビット幅を持ち得る。5のビット幅は本発明のこの実施例において選択されたが、これはそれによってロック検出の精度および速度の間の適切なバランスが得られるからである。より大きなビット幅はロック検出動作の間により大きな精度を提供し、かつより小さなビット幅はより高速のロック検出を可能にする。さらに、カウント値が達成される順序は変えることができることを理解すべきである。ここで示されたカウント値の順序は例示のためのみに示されている。例えば、ここに開示されたロック検出回路は29のカウントを検出する前に25のカウントを検出することができる。さらに、前記カウント値は調波的に関係していない任意の2つの数とすることができる。前記カウント値はここに開示された値に限定されるべきものではない。
【0087】
本明細書において本発明の原理が開示されたが、当業者には本明細書の記載は例示によるものでありかつ本発明の範囲を限定するものでないことが明らかに理解されるべきである。したがって、添付の特許請求の範囲により、本発明の真の精神および範囲内にある本発明の全ての修正をカバーするものと考えている。
【0088】
【発明の効果】
以上のように、本発明によれば、ノイズの影響を受けることなく的確に位相同期ループ回路のロック検出を的確に行なうことが可能になる。また、位相同期回路の製造におけるプロセスパラメータの変動の影響を受けることもなく、ばらつきのないかつ信頼性のあるロック検出回路、したがって位相同期ループ回路を実現できる。また、ロック検出に周波数整合を使用したから、電圧制御発振器に固有の位相ジッタの影響などを受けることなく極めて安定にロック状態の検出を行なうことが可能になる。また、本発明によれば、デジタル回路を使用して位相ロック検出回路を実現することができるから、アナログ回路の使用に伴う不都合を完全に除去できる。
【図面の簡単な説明】
【図1】本発明に係わる位相同期ループ回路の構成を示す部分的ブロック図である。
【図2】図1の回路に含まれるロック検出回路を示すブロック図である。
【図3】図2の回路に含まれるフィードバックカウント検出器を示すブロック図である。
【図4】図2の回路に含まれるアンチエイリアシング回路を示すブロック図である。
【図5】本発明に係わるロック検出機能の実行の第1の部分を示すフローチャートである。
【図6】本発明に係わるロック検出機能の実行の第2の部分を示すフローチャートである。
【図7】本発明に係わるロック検出機能の実行の第3の部分を示すフローチャートである。
【図8】本発明に係わるロック検出機能の実行の第4の部分を示すフローチャートである。
【符号の説明】
10 位相同期ループ回路
12 位相比較器
14 チャージポンプ
16 電圧制御発振器
18 ロック検出回路
20 分周器
22 ステータスレジスタ
24 容量
26 基準ラッチ
28 同期装置
30 フィードバックラッチ
32 基準カウンタ
34 カウンタ制御回路
36 フィードバックカウンタ
38 アンチエイリアシング回路
40 フィードバックカウント検出器
42,44 インバータ
46 補助制御発生器
48 整合検出器
50,52,54,56,70 比較器
58,60,62,64 ANDゲート
66 ORゲート
68 フリップフロップ
Claims (3)
- ロック検出回路(18)であって、
基準周波数を受信するための第1の入力手段(26)、
フィードバック周波数を受信するための第2の入力手段(30)、
前記基準周波数を受信するための前記第1の入力手段に結合された基準カウンタ(32)であって、該基準カウンタは第1の期間の間第1の基準カウント値までカウントを行いかつ第2の期間の間第2の基準カウント値までカウントを行い、前記基準カウンタは前記基準カウンタが前記第1および第2の基準カウント値に到達したことを示すためにフリーズ信号を提供するもの、
前記基準カウンタに結合され前記フリーズ信号を受信するカウンタ制御回路であって、該カウンタ制御回路はトグル信号を提供して前記基準カウント値が第1の基準カウント値および第2の基準カウント値の内の1つであることを表示するもの、
前記フィードバック周波数を受信するための前記第2の入力手段に結合されたフィードバックカウンタ(36)であって、該フィードバックカウンタは前記第1および第2の期間の間カウントして第1および第2のフィードバックカウント値を発生するもの、
前記第1および第2のフィードバックカウント値をそれぞれ前記第1および第2の基準カウント値と比較するための比較手段(40)であって、該比較手段は前記第1のフィードバックカウント値が前記第1の基準カウント値に等しくロック状態信号が肯定されていない場合に第1の整合信号を肯定し、前記比較手段はまた前記第1のフィードバックカウント値が前記第1の基準カウント値によって決定されるある範囲のロック値の1つでありかつロック状態信号が肯定されている場合に前記第1の整合信号を肯定し、前記比較手段は前記第2のフィードバックカウント値が前記第2の基準カウント値に等しくロック状態信号が肯定されていない場合に第2の整合信号を肯定し、前記比較手段はまた前記第2のフィードバックカウント値が前記第2の基準カウント値によって決定されるある範囲のロック値の1つでありかつロック状態信号が肯定されている場合に前記第2の整合信号を肯定するもの、そして
前記比較手段に結合されて前記ロック状態信号を提供するための整合検出器(48)であって、該整合検出器は前記比較手段が第1の整合信号および第2の整合信号の双方を肯定した場合に前記ロック状態信号を肯定するもの、
を具備することを特徴とするロック検出回路(18)。 - 位相同期ループ回路(10)におけるロック検出方法であって、
i)基準周波数信号を受信する段階、
ii)フィードバック周波数信号を受信する段階、
iii)前記基準周波数信号を使用して第1の期間の間カウントするために基準カウンタ(32)をイネーブルして第1の基準カウント値を提供する段階、
iv)前記基準周波数信号を使用して第2の期間の間カウントするために前記基準カウンタをイネーブルして第2の基準カウント値を提供する段階、
v)前記基準カウンタに結合されたカウンタ制御回路においてフリーズ信号を受信する段階であって、前記カウンタ制御回路はトグル信号を提供して前記基準カウント値が第1の基準カウント値および第2の基準カウント値の内の1つであることを表示し、前記第1の基準カウント値は前記第2の基準カウント値と調波的に関連しない、段階、
vi)前記フィードバック周波数信号を使用して前記第1の期間の間カウントするためにフィードバックカウンタ(36)をイネーブルする段階であって、前記フィードバックカウンタは第1のフィードバックカウント値を提供する、段階、
vii)前記第1の基準カウント値と前記第1のフィードバックカウント値とを比較して第1の整合信号を提供する段階(40)であって、前記第1の整合信号は前記第1のフィードバックカウント値が前記第1の基準カウント値と等しくかつロック状態信号が肯定されていない場合に肯定される、段階、
viii)前記第1の整合信号を整合検出回路(48)に提供する段階であって、前記整合検出回路は前記第1の整合信号をその中に記憶する、段階、
ix)前記フィードバック周波数信号を使用して前記第2の期間の間カウントするために前記フィードバックカウンタをイネーブルする段階であって、前記フィードバックカウンタは第2のフィードバックカウント値を提供する、段階、
x)前記第2の基準カウント値と前記第2のフィードバックカウント値とを比較して第2の整合信号を提供する段階であって、前記第2の整合信号は前記第2のフィードバックカウント値が前記第2の基準カウント値と等しくかつ前記ロック状態信号が肯定されていない場合に肯定される、段階、そして
xi)前記第2の整合信号を前記整合検出回路に提供する段階であって、前記整合検出回路は前記第1の整合信号および前記第2の整合信号の双方が肯定されている場合に前記ロック状態信号を肯定する、段階、
を具備することを特徴とする位相同期ループ回路(10)におけるロック検出方法。 - 位相同期ループシステム(10)であって、
基準周波数信号を受信するための第1のインタフェース手段(26)、
フィードバック周波数信号を受信するための第2のインタフェース手段(30)、
前記基準周波数信号の位相を前記フィードバック周波数信号の位相と比較するための位相比較器(12)であって、該位相比較器は前記基準周波数信号の位相と前記フィードバック周波数信号の位相との間の差に応じて周波数制御信号を提供し、前記位相比較器は前記第1のインタフェース手段に結合されて前記基準周波数信号を受信するための第1の入力を有し、前記位相比較器は前記第2のインタフェース手段に結合されて前記フィードバック周波数信号を受信するための第2の入力を有するもの、
前記位相比較器に結合されて前記周波数制御信号を受信するためのチャージポンプ(14)であって、該チャージポンプは前記周波数制御信号に応答して電圧値を提供するもの、
前記チャージポンプに結合されて前記電圧値を受信するための電圧制御発振器(16)であって、該電圧制御発振器は前記フィードバック周波数信号を提供し、該フィードバック周波数信号は前記電圧値に応じて決定されるもの、そして
前記フィードバック周波数信号が前記基準周波数信号にロックしていることを検出するためのロック検出回路(18)であって、該ロック検出回路は前記フィードバック周波数信号が前記基準周波数信号にロックしていることを表示するためにロック状態信号を肯定し、前記ロック検出回路は、
前記基準周波数信号を受信するための前記第1のインタフェース手段に結合された基準カウンタ(32)であって、該基準カウンタは第1の期間の間第1の基準カウント値までカウントを行いかつ第2の期間の間第2の基準カウント値までカウントを行い、前記基準カウンタは前記基準カウンタが前記第1および第2の基準カウント値に到達したことを示すためにフリーズ信号を提供するもの、
前記基準カウンタに結合され前記フリーズ信号を受信するカウンタ制御回路であって、該カウンタ制御回路はトグル信号を提供して前記基準カウント値が第1の基準カウント値および第2の基準カウント値の内の1つであることを表示するもの、
前記フィードバック周波数信号を受信するための前記第2のインタフェース手段に結合されたフィードバックカウンタ(36)であって、該フィードバックカウンタは前記第1および第2の期間の間カウントして第1および第2のフィードバックカウント値を発生するもの、
前記第1および第2のフィードバックカウント値をそれぞれ前記第1および第2の基準カウント値と比較するための比較手段(40)であって、該比較手段は前記第1のフィードバックカウント値が前記第1の基準カウント値に等しくロック状態信号が肯定されていない場合に第1の整合信号を肯定し、前記比較手段はまた前記第1のフィードバックカウント値が前記第1の基準カウント値によって決定されるある範囲のロック値の1つでありかつロック状態信号が肯定されている場合に前記第1の整合信号を肯定し、該比較手段は前記第2のフィードバックカウント値が前記第2の基準カウント値に等しくロック状態信号が肯定されていない場合に第2の整合信号を肯定し、前記比較手段はまた前記第2のフィードバックカウント値が前記第2の基準カウント値によって決定されるある範囲のロック値の1つでありかつロック状態信号が肯定されている場合に前記第2の整合信号を肯定するもの、そして
前記比較手段に結合されて前記ロック状態信号を提供するための整合検出器(48)であって、該整合検出器は前記比較手段が第1の整合信号および第2の整合信号の双方を肯定した場合に前記ロック状態信号を肯定するもの、そして
前記チャージポンプの動作を増強するために補助的制御信号を発生するための補助的制御発生器(46)であって、前記補助的制御信号は前記フィードバックカウンタによって生成されるフィードバックカウント値が補助的カウント値に等しい場合に肯定されるもの、
を具備する前記ロック検出回路、
を具備することを特徴とする位相同期ループシステム(10)。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/088,951 US5394444A (en) | 1993-07-12 | 1993-07-12 | Lock detect circuit for detecting a lock condition in a phase locked loop and method therefor |
US088,951 | 1993-07-12 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0795061A JPH0795061A (ja) | 1995-04-07 |
JP3886167B2 true JP3886167B2 (ja) | 2007-02-28 |
Family
ID=22214466
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18082994A Expired - Lifetime JP3886167B2 (ja) | 1993-07-12 | 1994-07-08 | ロック検出回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5394444A (ja) |
EP (1) | EP0637138A1 (ja) |
JP (1) | JP3886167B2 (ja) |
Families Citing this family (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5656977A (en) * | 1996-01-05 | 1997-08-12 | International Business Machines Corporation | Frequency-lock indicator circuit with frequency-only detection |
US5764712A (en) * | 1996-04-18 | 1998-06-09 | International Business Machines Corporation | Phase locked loop circuit having automatic range setting logic |
US6774685B2 (en) * | 1996-05-13 | 2004-08-10 | Micron Technology, Inc. | Radio frequency data communications device |
US6836468B1 (en) | 1996-05-13 | 2004-12-28 | Micron Technology, Inc. | Radio frequency data communications device |
US6941124B1 (en) | 1996-05-13 | 2005-09-06 | Micron Technology, Inc. | Method of speeding power-up of an amplifier, and amplifier |
US6696879B1 (en) | 1996-05-13 | 2004-02-24 | Micron Technology, Inc. | Radio frequency data communications device |
US6130602A (en) | 1996-05-13 | 2000-10-10 | Micron Technology, Inc. | Radio frequency data communications device |
FR2751809A1 (fr) * | 1996-07-24 | 1998-01-30 | Philips Electronics Nv | Dispositif de selection de frequence muni d'un detecteur de verrouillage |
DE19720446A1 (de) * | 1997-05-15 | 1998-11-19 | Siemens Ag | Einrasterkennungsschaltung für einen Phasenregelkreis |
US5870002A (en) * | 1997-06-23 | 1999-02-09 | Exar Corporation | Phase-frequency lock detector |
US6215834B1 (en) | 1997-08-04 | 2001-04-10 | Motorola Inc. | Dual bandwidth phase locked loop frequency lock detection system and method |
US6069630A (en) * | 1997-08-22 | 2000-05-30 | International Business Machines Corporation | Data processing system and method for creating a link map |
US5907253A (en) * | 1997-11-24 | 1999-05-25 | National Semiconductor Corporation | Fractional-N phase-lock loop with delay line loop having self-calibrating fractional delay element |
US6005425A (en) * | 1998-02-04 | 1999-12-21 | Via-Cyrix Inc. | PLL using pulse width detection for frequency and phase error correction |
KR100284780B1 (ko) * | 1998-04-20 | 2001-03-15 | 윤종용 | 위상 동기 루프 회로의 위상 락 검출 회로 |
US6760394B1 (en) * | 1999-08-11 | 2004-07-06 | Broadcom Corporation | CMOS lock detect with double protection |
JP4646100B2 (ja) * | 1999-08-24 | 2011-03-09 | エスティー‐エリクソン、ソシエテ、アノニム | チャージポンプフェイズロックループ回路 |
US6265947B1 (en) * | 2000-01-11 | 2001-07-24 | Ericsson Inc. | Power conserving phase-locked loop and method |
US6798858B1 (en) | 2000-02-04 | 2004-09-28 | International Business Machines Corporation | Lock detector for delay or phase locked loops |
US6320469B1 (en) * | 2000-02-15 | 2001-11-20 | Agere Systems Guardian Corp. | Lock detector for phase-locked loop |
DE10038880C2 (de) * | 2000-08-09 | 2002-06-20 | Siemens Ag | Phasendetektor für einen Phasenregelkreis |
JP4502165B2 (ja) * | 2001-04-10 | 2010-07-14 | ルネサスエレクトロニクス株式会社 | ロック検出回路 |
US7082178B2 (en) * | 2001-12-14 | 2006-07-25 | Seiko Epson Corporation | Lock detector circuit for dejitter phase lock loop (PLL) |
US6670834B1 (en) * | 2002-09-12 | 2003-12-30 | Lsi Logic Corporation | Digital lock detect for dithering phase lock loops |
US7023285B2 (en) * | 2003-07-15 | 2006-04-04 | Telefonaktiebolaget Lm Ericsson (Publ) | Self-calibrating controllable oscillator |
US6879195B2 (en) * | 2003-07-17 | 2005-04-12 | Rambus, Inc. | PLL lock detection circuit using edge detection |
US7157948B2 (en) * | 2004-09-10 | 2007-01-02 | Lsi Logic Corporation | Method and apparatus for calibrating a delay line |
US7157978B2 (en) * | 2005-04-08 | 2007-01-02 | Via Telecom Co., Ltd. | Method and system for a lock detector for a phase-locked loop |
WO2007064955A2 (en) * | 2005-12-01 | 2007-06-07 | Erico International Corporation | Clamp for circular objects |
US7317359B2 (en) * | 2006-02-08 | 2008-01-08 | Seiko Epson Corporation | Circuits and methods for phase locked loop lock window detection |
US7782143B2 (en) | 2007-03-08 | 2010-08-24 | Integrated Device Technology, Inc. | Phase locked loop and delay locked loop with chopper stabilized phase offset |
US7711078B2 (en) * | 2007-06-01 | 2010-05-04 | Smsc Holdings Sarl | Frequency synchronization |
US7649421B2 (en) * | 2007-06-19 | 2010-01-19 | Harris Stratex Networks Operating Corporation | Quality of phase lock and loss of lock detector |
US9281828B2 (en) * | 2011-06-10 | 2016-03-08 | Broadcom Corporation | Reference-less voltage controlled oscillator (VCO) calibration |
US8502609B2 (en) | 2011-06-10 | 2013-08-06 | Broadcom Corporation | Reference-less frequency detector |
US8456206B2 (en) * | 2011-06-20 | 2013-06-04 | Skyworks Solutions, Inc. | Phase-locked loop lock detect |
US9252788B1 (en) | 2014-09-11 | 2016-02-02 | International Business Machines Corporation | Phase error detection in phase lock loop and delay lock loop devices |
JP2019204998A (ja) * | 2018-05-21 | 2019-11-28 | 株式会社デンソー | Pll回路 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3863156A (en) * | 1973-03-21 | 1975-01-28 | Itt | Frequency lock loop employing a gated frequency difference detector |
US4639680A (en) * | 1985-04-12 | 1987-01-27 | Sperry Corporation | Digital phase and frequency detector |
DE3537477A1 (de) * | 1985-10-22 | 1987-04-23 | Porsche Ag | Anordnung zur individuellen anpassung einer seriellen schnittstelle eines datenverarbeitenden systems an eine datenuebertragungsgeschwindigkeit eines kommunikationspartners |
US4872155A (en) * | 1987-03-13 | 1989-10-03 | Pioneer Electronic Corporation | Clock generator circuit and a synchronizing signal detection method in a sampled format system and a phase comparator circuit suited for generation of the clock |
JPH01231430A (ja) * | 1988-03-10 | 1989-09-14 | Nec Corp | Pllロック検出回路 |
US4876518A (en) * | 1988-12-02 | 1989-10-24 | Motorola Inc. | Frequency tracking system |
US4988955A (en) * | 1989-02-17 | 1991-01-29 | Kabushiki Kaisha Toshiba | Phase-locked loop apparatus |
FI87026C (fi) * | 1989-12-01 | 1992-11-10 | Nokia Mobile Phones Ltd | Pao en digital faslaosningskrets baserad frekvensdetektor |
US5008635A (en) * | 1990-06-25 | 1991-04-16 | Motorola, Inc. | Phase-lock-loop lock indicator circuit |
US5278702A (en) * | 1991-04-12 | 1994-01-11 | Western Digital Corporation | Data synchronizer with symmetric window generation |
US5128632A (en) * | 1991-05-16 | 1992-07-07 | Motorola, Inc. | Adaptive lock time controller for a frequency synthesizer and method therefor |
US5260979A (en) * | 1991-05-28 | 1993-11-09 | Codex Corp. | Circuit and method of switching between redundant clocks for a phase lock loop |
US5126690A (en) * | 1991-08-08 | 1992-06-30 | International Business Machines Corporation | Phase locked loop lock detector including loss of lock and gain of lock detectors |
US5168245A (en) * | 1991-10-30 | 1992-12-01 | International Business Machines Corporation | Monolithic digital phaselock loop circuit having an expanded pull-in range |
US5220295A (en) * | 1992-04-13 | 1993-06-15 | Cirrus Logic, Inc. | Method and apparatus for detecting and correcting loss of frequency lock in a phase locked dual clock system |
JPH06112817A (ja) * | 1992-09-25 | 1994-04-22 | Fujitsu Ltd | Pll 周波数シンセサイザ回路 |
-
1993
- 1993-07-12 US US08/088,951 patent/US5394444A/en not_active Expired - Lifetime
-
1994
- 1994-06-27 EP EP94109894A patent/EP0637138A1/en not_active Ceased
- 1994-07-08 JP JP18082994A patent/JP3886167B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0637138A1 (en) | 1995-02-01 |
JPH0795061A (ja) | 1995-04-07 |
US5394444A (en) | 1995-02-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3886167B2 (ja) | ロック検出回路 | |
US8076979B2 (en) | Lock detection circuit for phase locked loop | |
US6225840B1 (en) | Clock generation circuit which reduces a transition time period and semiconductor device using the same | |
US10819355B1 (en) | Phase to digital converter | |
KR0153391B1 (ko) | 기준 클럭의 손실을 감지하는 감지 회로를 갖는 클럭 신호 발생 회로 | |
JP2002314409A (ja) | ロック検出回路 | |
US6640311B1 (en) | Redundant oscillator and method for generating a regulated signal | |
US6441667B1 (en) | Multiphase clock generator | |
JPH07106961A (ja) | デジタル回路装置 | |
JPH06244717A (ja) | 発振器クロック信号生成回路 | |
JPH08237120A (ja) | 位相同期ループにおいて使用する周波数検出回路のための方法および装置 | |
US7015727B2 (en) | Generating a lock signal indicating whether an output clock signal generated by a PLL is in lock with an input reference signal | |
KR100468693B1 (ko) | 안정적으로락상태를판별하는위상락검출회로 | |
US6998889B2 (en) | Circuit, apparatus and method for obtaining a lock state value | |
US5506531A (en) | Phase locked loop circuit providing increase locking operation speed using an unlock detector | |
JP4296135B2 (ja) | Pllクロック出力安定化回路 | |
US6954510B2 (en) | Phase-locked loop lock detector circuit and method of lock detection | |
JP3523362B2 (ja) | クロック回路及びこれを用いたプロセッサ | |
JP3279812B2 (ja) | Pll制御回路の暴走監視回路 | |
US6990165B2 (en) | Phase and frequency lock detector | |
JP2005252447A (ja) | ロック検出回路、ロック検出方法 | |
US4801894A (en) | Frequency detector for frequency locked loop | |
CN113193868A (zh) | 锁相检测装置和锁相检测方法、锁相环 | |
US6563386B1 (en) | Self-starter for PLL synthesizers | |
JPH08211968A (ja) | 改善されたリセット信号発生方法及びその装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040817 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041124 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041217 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050223 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050223 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050311 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050523 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060314 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060614 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060620 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060913 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061107 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061121 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091201 Year of fee payment: 3 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101201 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111201 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121201 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131201 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |