JP3864497B2 - 過電流保護回路を備えた制御装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、制御装置本体から出力された電気信号に基づいて被制御装置となる負荷を駆動する駆動信号を出力する制御装置の出力回路に関するものである。
【0002】
【従来の技術】
従来、この種の制御装置の出力回路は、例えばプログラマブルコントローラに使用されており、図5に示すようなものが知られている。図5はプログラマブルコントローラの全体構成を示すブロック図である。図5において、プログラマブルコントローラ10は、検出装置2からの電気信号を入力端子S、Gを介して入力するm個の入力回路12と、出力端子P、O、Mを介して被制御装置4を駆動するための駆動信号を出力するn個の出力回路14と、周知のCPU、ROM、RAM等からなるマイクロコンピュータを中心にして構成され、各入力回路12からの入力信号に基づき、予め設定された所定のシーケンスプログラムに従って各出力回路14を介して被制御装置4を駆動制御する論理演算部16と、外部より供給される直流あるいは交流のシステム用電源VSに接続され、このシステム用電源VSの電源電圧を論理演算部16にて使用可能な所定の直流電圧に変換するコンバータ18と、論理演算部16が実行するシーケンスプログラムを外部のプログラム用ツール6等から入力するために外部装置とデータの送受信を行う通信部20とを備えている。
【0003】
ここで、出力回路14は、直流電源VLおよびこの電源VLのマイナス側に接続されたランプ、モータ、ソレノイド等の負荷Lを備えた被制御装置4に出力端子P、O、Mを介して接続される。そして、電源VLのプラス側(端子P)にエミッタが接続されるとともに負荷Lの電源VLとは反対側(端子O)にコレクタが接続されるPNP型トランジスタ(出力素子)22と、抵抗24を介してトランジスタ22のベースにコレクタが接続されるとともに電源VLのマイナス側(端子M)にエミッタが接続されるフォトトランジスタ26aおよび論理演算部16の演算結果に応じて発光しフォトトランジスタ26aを駆動する発光ダイオード26bからなるフォトカプラ26と、端子Mから端子Oへの方向を順方向として接続されたフライホイールダイオード28とを備えている。
【0004】
この出力回路14においては、検出装置2からの検出信号が入力回路12を介して論理演算部16に入力されると、論理演算部16はフォトカプラ26の発光ダイオード26bを発光させ、フォトカプラ26のフォトトランジスタ26aがオンすることにより、出力素子のトランジスタ22のエミッタ−ベース間に電位差が生じてトランジスタ22がオンする。すると、直流電源VLからトランジスタ22のエミッタとコレクタを介して電流が流れ、被制御装置4の負荷Lが駆動される。
【0005】
上記した従来の出力回路においては、短絡等により過電流を生じた場合、被制御装置を短絡状態から保護するため、通常は溶断ヒューズを用いている。しかしながら、溶断ヒューズは出力素子を保護するために設けるものでないため、溶断ヒューズが溶断しなかった場合には出力素子を保護することができなく、かつ溶断ヒューズが溶断しても応答性が悪く、出力素子を保護できないという問題があった。このため、溶断ヒューズを瞬断性が要求されるこの種の出力回路に用いるには好ましくない。また、溶断ヒューズが溶断する毎に、新たな溶断ヒューズと交換しなければならなく、保守の作業性が悪いという問題も生じた。
【0006】
そこで、出力回路に溶断ヒューズ等を使わずに、過電流から出力素子を保護するものを本出願人は特開平9−34513号において提案した。このものは、図6に示すように、出力素子として電界効果トランジスタ(FET)261,262を用い、これらの各FET261,262を過電流から保護するために、各FET261,262のドレイン−ソース間オン電圧を検出して、このドレイン−ソース間オン電圧が所定値以上になると過電流と判定して各FET261,262の動作を遮断して各FET261,262を過電流から保護するようにしている。
【0007】
この際、フォトカプラ210がオン動作してから各FET261,262が完全にオン動作するまでに遅れを生じるため、各FET261,262のドレイン−ソース間電圧を短絡電流によるドレイン−ソース間オン電圧として誤検出する可能性がある。この誤検出を防止するため、各FET261,262が完全にオン動作するまではドレイン−ソース間オン電圧の検出を無効にする必要がある。
【0008】
そこで、上記特開平9−34513号においては、各FET261,262のゲート電圧に対して抵抗232とコンデンサ233による充電回路を設け、トランジスタ231のベース電圧の立ち上がりを各FET261,262のゲート電圧より遅らせるようにしている。これにより、各FET261,262のゲート電圧が立ち上がり、各FET261,262が完全にオン動作した頃を見計らってトランジスタ231をオン動作させる。トランジスタ231がオン動作するに伴い、トランジスタ230がオフ動作するため、各FET261,262のドレイン−ソース間オン電圧の検出を開始することとなる。
【0009】
各FET261,262がオン動作することにより、負荷300に電源301より給電されるようになるが、負荷300を駆動する電源301が交流であるため、出力端子Pから各FET261,262を介して出力端子Oに負荷電流が流れる場合と、出力端子Oから各FET262,261を介して出力端子Pに負荷電流が流れる場合とがある。
【0010】
出力端子Pから各FET261,262を介して出力端子Oに負荷電流が流れる場合、FET261においては、ドレイン261dからソース261sに向けて負荷電流が流れて接地電位(DC/DC GND)を基準とした正のドレイン−ソース間オン電圧が発生する。また、FET262においては、寄生ダイオード264を介してソース262sからドレイン262dに向けて負荷電流が流れる。このとき、寄生ダイオード264による電圧降下により接地電位(DC/DC GND)を基準とした負のドレイン−ソース間電圧が発生する。
【0011】
一方、出力端子Oから各FET262,261を介して出力端子Pに負荷電流が流れる場合、FET262においては、ドレイン262dからソース262sに向けて負荷電流が流れて接地電位(DC/DC GND)を基準とした正のドレイン−ソース間オン電圧が発生する。また、FET261においては、寄生ダイオード263を介してソース261sからドレイン261dに向けて負荷電流が流れる。このとき、寄生ダイオード263による電圧降下により接地電位(DC/DC GND)を基準とした負のドレイン−ソース間電圧が発生する。
【0012】
【発明が解決しようとする課題】
ところで、半田付け不良、FET261あるいはFET262の故障等の何らかの理由により、FET261あるいはFET262がオンできなかった場合においては、FET261あるいはFET262に電源301より電圧が印加され、FET261あるいはFET262のドレイン−ソース間に電圧が発生する。
【0013】
しかしながら、上述の特開平9−34513号の発明においては、正のドレイン−ソース間オン電圧のみ、即ち、出力端子Pから各FET261,262を介して出力端子Oに負荷電流が流れる場合は、FET261のドレイン−ソース間オン電圧のみを検出し、出力端子Oから各FET262,261を介して出力端子Pに負荷電流が流れる場合は、FET262のドレイン−ソース間オン電圧のみを検出しているため、FET261あるいはFET262がオン動作できなかった場合においては過電流に基づくドレイン−ソース間オン電圧であるのか、あるいは電圧印加に基づくドレイン−ソース間電圧であるのか、見分けが付かなく、過電流として誤検出するという問題を生じた。
【0014】
【課題を解決するための手段】
本発明の目的は、上記の問題を解決するため、電界効果トランジスタのドレイン−ソース間オン電圧と降下電圧とを検出して、過電流状態と電界効果トランジスタがオンしていない状態とを見分けられるようにすることにある。この目的は、検出装置から入力される検出信号に基づいて予め設定したプログラムの論理演算処理を実行してその演算結果を示す制御信号を出力する論理演算部と、該論理演算部から出力される制御信号を被制御装置となる負荷の駆動制御信号として出力する出力素子として直列接続した一対の電界効果トランジヅタを用いた出力回路と、前記電界効果トランジスタのオン作動時にサージ許容時間が経過したとき検出したドレインーソース間オン電圧が第1基準電圧より大きいとき過負荷電流検出信号を出力して前記電界効果トランジスタのオン作動を遮断し、前記電界効果トランジスタのオン作動時に前記サージ許容時間が経過する前に(サージ許容時間の経過中に)検出したドレインーソース間オン電圧が前記第1基準電圧より大きな第2基準電圧(Vs)より大きいとき短絡電流検出信号を出力して前記電界効果トランジスタのオン作動を遮断する過電流保護回路とを備えた制御装置において、 前記論理演算部から前記駆動制御信号が出力されたとき前記電界効果トランジスタのいずれか一方又は両方がオン作動しないでそのドレインーソース間オン電圧の電圧降下が所定の基準電圧を超えないとき前記過電流保護回路による過負荷電流及び短絡電流の検出不能にし、前記ドレインーソース間オン電圧の電圧降下が所定の基準電圧を超過したとき前記過電流保護回路による過負荷電流及び短絡電流の検出を可能にする負荷電流検出回路を設けたことを特徴とする過電流保護回路を備えた制御装置を提供することにより達成される。
【0015】
上記のように構成した制御装置においては、前記論理演算部から前記駆動制御信号が出力されたとき前記電界効果トランジスタのいずれか一方又は両方がオン作動しないでそのドレイン−ソース間オン電圧の電圧降下が所定の基準電圧を超えないとき前記過電流保護回路による過負荷電流及び短絡電流の検出を不能にしたことにより、接続不良、故障等の何らかの理由により、直列接続した電界効果トランジスタのいずれか一方又は両方がオン動作しない場合、負荷用の電源から印加される電圧により電界効果トランジスタにドレイン−ソース間電圧が発生しても、この電圧をドレイン−ソース間オン電圧として誤検出することが防止できるようになり、電界効果トランジスタがオン動作していない場合を過電流として誤検出することが防止できるようになる。
【0016】
接続不良、故障等の何らかの理由により、直列接続した電界効果トランジスタの一方、あるいは両方がオン動作しない場合、直列接続した電界効果トランジスタには負荷電流が流れることはない。このため、オン動作した電界効果トランジスタの降下電圧を検出するようにすれば負荷電流を検出することが可能になる。 そこで、この発明においては、直列接続した一方の電界効果トランジスタのドレイン−ソース間電圧を検出して第1基準電圧より大きいときには過負荷電流検出信号を出力し、第2基準電圧より大きいときには短絡電流検出信号を出力するようにし、直列接続した他方の電界効果トランジスタのドレイン−ソース間電圧を検出して負荷電流を検出するようにしている。
【0017】
このように、一方の電界効果トランジスタのドレイン−ソース間電圧を検出し、他方の電界効果トランジスタの負荷電流を検出するようにすると、負荷用の電源から印加される電圧により電界効果トランジスタにドレイン−ソース間電圧が発生しても、この電圧をドレイン−ソース間オン電圧として誤検出することが防止できるようになり、電界効果トランジスタがオン動作していない場合を過電流として誤検出することが防止できるようになる。
【0018】
【発明の実施の形態】
以下に、図に基づいて本発明の実施の形態を説明する。図1は本発明の出力回路をプログラマブルコントローラに適用した場合の本実施の形態の回路図である。図1に示すように、本実施の形態の出力回路100は、図示しない論理演算部(図5参照)の演算結果が端子Cより入力され、この演算結果に応じて発光する発光ダイオード111と発光ダイオード111が発光することにより駆動されるフォトトランジスタ112からなるフォトカプラ110と、フォトカプラ110が駆動することによりターンオンされる出力素子、即ち、第1電界効果トランジスタ(第1FET)161と第2電界効果トランジスタ(第2FET)162と、これらのフォトカプラ110と第1FET161および第2FET162よりなる出力素子との間に配置される後述する各回路とから構成される。
【0019】
各回路は、FET161、162の駆動回路、負荷電流検出回路、短絡電流および過負荷電流の検出動作を開始させる検出開始回路、FET161、162のドレイン−ソース間オン電圧(VDS(ON))検出回路、短絡電流検出回路、サージ許容回路、過負荷電流検出回路、FET161、162のターンオフラッチ回路、異常信号フィードバック回路等により構成される。ここで、ダイオード163および164はFET161、162のそれぞれの寄生ダイオードを示している。
【0020】
FET161、162の駆動回路はNPNトランジスタ170とPNPトランジスタ171とから構成され、フォトトランジスタ112のコレクタとNPNトランジスタ170のコレクタとが接続され、PNPトランジスタ171のコレクタは接地電位(DC/DC GND)に接続されている。NPNトランジスタ170のエミッタとPNPトランジスタ171のエミッタとの接続点は、ゲート抵抗116を介して第1FET161および第2FET162の各ゲート161gおよび162gに接続されている。各ゲート161g、162gはゲート抵抗117を介して接地電位(DC/DC GND)に接続されている。
【0021】
第1FET161のソース161sと第2FET162のソース162sは共通に接続され、第1FET161のドレイン161dに接続される出力端子Lと第2FET162のドレイン162dに接続される出力端子Oとの間には被制御装置となる負荷300と負荷300を駆動する負荷用交流電源301とが接続され、第1FET161および第2FET162がオン動作することにより負荷300に負荷用交流電源301から電力が供給されて負荷300が駆動されることとなる。
【0022】
負荷電流検出回路は第1比較器180から構成され、この第1比較器180のGNDにはダイオード187,188,189のアノードが接続され、ダイオード187のカソードは接地電位(DC/DC GND)に接続され、ダイオード188のカソードは第1FET161のドレイン161dに、ダイオード189のカソードは第2FET162のドレイン162dにそれぞれ接続されている。
これにより、第1比較器180のGNDは、ダイオード188を介して第1FET161のドレイン161dに接続され、ダイオード189を介して第2FET162のドレイン162dに接続され、ダイオード186を介して接地電位(DC/DC GND)に接続されるので、第1比較器180のGNDレベルはこれらの内の最も低い電圧に引っ張られるようになる。このため、各FET161,162の抵抗降下により発生した負の電圧は第1比較器180のGNDレベルとなり、これを基準として接地電位(DC/DC GND)の電圧を正の電圧として検出できるようになる。
【0023】
第1比較器180の電源端子は定電流ダイオード184を介して直流電源(DC/DC VCC)に接続している。この定電流ダイオード184とダイオード187,188,189のアノード間には、ツェナーダイオード181と、ツェナーダイオード181に並列に分割抵抗182,183を接続している。また、定電流ダイオード184と接地電位(DC/DC GND)間には抵抗185とダイオード186を直列に接続している。これにより、第1比較器180の電源電圧は直流電源(DC/DC VCC)より定電流ダイオード184を通してツェナーダイオード181によって作られる。なお、定電流ダイオード184に代えて抵抗を用いても同様の機能を奏することができる。
【0024】
ツェナーダイオード181によって作られる電圧を分割抵抗182,183により分割し、これらの共通接続点を第1比較器180の非反転入力端子に接続することにより、FET161あるいはFET162の降下電圧の基準電圧となる。一方、抵抗185とダイオード186の接続点を第1比較器180の反転入力端子に接続し、第1比較器180の出力端子を抵抗114を介してトランジスタ113のベースに接続する。この状態で、FET161あるいはFET162のどちらかに電圧降下が発生し、この降下電圧が分割抵抗182,183で設定された基準電圧を超過すると、第1比較器180の出力がLowになり、抵抗114を通してトランジスタ113のベースを引っ張るため、トランジスタ113はオン動作して後述するFET161あるいはFET162のドレイン−ソース間オン電圧(VDS(ON))の検出開始が可能となる。
【0025】
検出開始回路は 検出開始回路はPNPトランジスタ113より構成され、トランジスタ113のコレクタはフォトトランジスタ112のエミッタに接続され、これらの接続点は抵抗115を介してNPNトランジスタ170とPNPトランジスタ171のベースに接続されている。
【0026】
このため、フォトトランジスタ112がオン動作することにより、NPNトランジスタ170とPNPトランジスタ171のベースに電圧が印加されて両トランジスタ170,171のエミッタにはベース電圧に追従した電圧が発生する。これにより、直流電源(DC/DCVCC)よりゲート抵抗116を介して第1FET161のゲート161gおよび第2FET162のゲート162gに電圧が印加され、第1FET161および第2FET162はオン動作することとなる。
【0027】
ここで、両トランジスタ170,171を接続することなく、抵抗115とゲート抵抗116,117とを直列接続すると、各FET161,162のオン速度は抵抗115とゲート抵抗116,117の直列抵抗による各FET161,162のゲート容量への充電時定数で決定される。抵抗115の抵抗値は後述するサイリスタ140への保持電流により決定され、ゲート抵抗116,117は抵抗115とゲート駆動電圧により決定されるため、全体的にあまり小さい抵抗値とすることができなく、ゲート容量への充電時定数が大きくなることから各FET161,162のオン速度が遅くなる。
【0028】
そこで、抵抗115とゲート抵抗116,117との間に両トランジスタ170,171を接続すると、ゲート抵抗116,117の抵抗値は抵抗115の抵抗値に関係なく設定することが可能となるため、ゲート抵抗116,117の抵抗値を小さく設定することにより、各FET161,162のオン速度を速くすることが可能になる。
【0029】
フォトトランジスタ112のエミッタはトランジスタ113を介して抵抗121および122の一端に接続する。抵抗121の他端はダイオード124およびダイオード126のアノード側に接続し、ダイオード126のカソード側は第1FET161のドレイン161dに接続している。また、抵抗122の他端はダイオード125およびダイオード128のアノード側に接続し、ダイオード128のカソード側は第2FET162のドレイン162dに接続している。ダイオード124、125の各カソード側は抵抗123を介して接地電位(DC/DCGND)に接続するとともに抵抗137を介して第2比較器138の反転入力端子に接続している。
【0030】
ここで、何らかの理由により第1FET161あるいは第2FET162がオン動作できなかった場合、ダイオード124、125には負荷側の交流電源301より交流電圧が逆電圧として印加される恐れがある。そのため、ダイオード124、125としては高耐圧用ダイオードを用いて高電圧による破壊を防止するようにしている。
【0031】
各FET161、162のドレイン−ソース間オン電圧(VDS(ON))検出回路は、ダイオード124、125、126、128と抵抗121、122、137とから構成され、ダイオード126およびダイオード128により各FET161、162のドレイン−ソース間オン電圧(VDS(ON))が検出され、このドレイン−ソース間オン電圧(VDS(ON))に相当する電位が抵抗137を通して第2比較器138の反転入力端子に入力される。この第2比較器138の反転入力端子に入力される電圧は、ダイオード124とダイオード125によりOR接続されているため、第1FET161もしくは第2FET162のドレイン−ソース間オン電圧(VDS(ON))の高い方が印加されることとなる。
【0032】
ここで、ダイオード124とダイオード125のカソード側の共通接続点は第1トランジスタ130のコレクタに接続し、そのエミツタは接地電位(DC/DC GND)に接続している。第1トランジスタ130のベースは抵抗133aの一端とコンデンサ132の接続点に接続し、抵抗133aの他端は抵抗133bの一端と第2トランジスタ131のコレクタに接続している。抵抗133bの他端は直流電源(DC/DC VCC)に接続され、コンデンサ132の他端と第2トランジスタ131のエミツタは接地電位(DC/DC GND)に接続している。第2トランジスタ131のベースは抵抗134を介して接地電位(DC/DC GND)に接続するととともに、ツェナーダイオード165のアノードに接続している。ツェナーダイオード165のカソードは各FET161,162のゲート161gおよび162gに接続している。
【0033】
このため、フォトカプラ110が動作しないときは、直流電源(DC/DC VCC)より第1トランジスタ130のベースに電流が供給され、第1トランジスタ130はオン動作して、各ダイオード124、125のカソード側は接地電位(DC/DC GND)になる。
【0034】
一方、フォトカプラ110が動作し、ゲート抵抗116,117の抵抗分割比に応じて第1FET161および第2FET162の各ゲート161g、162gに電圧が印加され、第1FET161および第2FET162がオン動作を開始すると第1比較器180の出力がLowレベルになって、トランジスタ113が動作し、FET161およびFET162のドレイン−ソース間電圧の検出開始を可能とする。一方、第1トランジスタ130がオン動作している間は第2比較器138の反転入力端子に各ダイオード126、128の検出電圧が入力されないので、第1FET161および第2FET162のドレイン−ソース間オン電圧(VDS(ON))の検出は無視される。これにより、第1FET161および第2FET162が完全にオン動作するまでのドレイン−ソース間電圧を短絡電流によるドレイン−ソース間オン電圧(VDS(ON))として誤検出することが防止できる。
【0035】
ここで、第1FET161および第2FET162がオン動作し、各ゲート161g、162gの印加電圧が上昇して、ツェナーダイオード165のツェナー電圧と第2トランジスタ131のVBE電圧との和以上になると、第2トランジスタ131のベース電圧が上昇するため、第2トランジスタ131はオン動作する。第2トランジスタ131がオン動作すると、第1トランジスタ130のベース電流を引き込み、第1トランジスタ130はオフ動作することとなる。これにより、第2比較器138の反転入力端子に各ダイオード126、128の検出電圧が入力されて、第1FET161および第2FET162のドレイン−ソース間オン電圧(VDS(ON))の検出が開始されることとなる。
【0036】
短絡電流検出回路は第2比較器138にて構成され、この第2比較器138の反転入力端子には抵抗137の一端とダイオード137aとコンデンサ137bとの並列回路の一端が接続され、抵抗137の他端はダイオード124、125の各カソード側に接続し、ダイオード137aとコンデンサ137bとの並列回路の他端は接地電位(DC/DC GND)に接続している。一方、第2比較器138の非反転入力端子には第3比較器136の出力が抵抗136aを介して入力され、抵抗136aの非反転入力端子との接続点には抵抗136bの一端と抵抗136c一端が接続され、抵抗136bの他端は直流電源(DC/DC VCC)に接続し、抵抗136cの他端は接地電位(DC/DC GND)に接続している。
【0037】
ここで、抵抗136bの抵抗値Rbと抵抗136cの抵抗値Rcで分割された直流電源(DC/DC VCC)の分圧電圧が第1FET161および第2FET162の短絡電流を検出するためのドレイン−ソース間オン電圧(VDS(ON))の基準電圧Vs(第2基準電圧)となる。第2基準電圧の値Vsの設定は以下のようにしてなされる。即ち、FETの最大許容サージ電流はIEC(International Electrotechnical Commission)規格(IEC1131−2)にて定められており、その最大許容サージ電流は定格電流の10倍と定められている。したがって、定格電流の10倍に相当する電圧より大きい値を短絡電流検出のための基準電圧Vsとしている。
【0038】
ここで、図2は第1FET161および第2FET162に過渡電流が流れた場合のドレイン−ソース間オン電圧(VDS(ON))波形を示す図であり、短絡時には曲線Aで示される波形となり、サージ印加時には曲線Bで示される波形となり、過負荷時には曲線Cで示される波形となり、定格負荷時には曲線Dで示される波形となる。したがって、図2に示すように、短絡電流の検出レベルをドレイン−ソース間オン電圧(VDS(ON))が定格電流の10倍に相当する電圧より大きくなった値を基準電圧Vsとなるように抵抗136bの抵抗値Rbと抵抗136cの抵抗値Rcを選定すればよいこととなる。
【0039】
第2比較器138の出力は抵抗138aの一端に接続し、抵抗138aの他端はトランジスタ139のベースに接続するとともに、抵抗138bを介して直流電源(DC/DC VCC)に接続している。トランジスタ139のエミッタは直流電源(DC/DC VCC)に接続し、トランジスタ139のコレクタは抵抗139aを介してサイリスタ140のゲートに接続している。これにより、トランジスタ139はサイリスタ140のゲート駆動回路になる。
【0040】
サージ許容回路および過負荷電流検出回路は、コンデンサ135に抵抗135aとダイオード135bとからなる並列回路を直列に接続した遅延回路と、第3比較器136と上述の第2比較器138とから構成され、第3比較器136の反転入力端子はコンデンサ135とこのコンデンサ135の一端に直列に接続される抵抗135aとダイオード135bとからなる並列回路との共通接続点に接続し、抵抗135aとダイオード135bとからなる並列回路の他端はフォトトランジスタ112のエミッタに接続し、コンデンサ135の他端は接地電位(DC/DC GND)に接続している。
【0041】
一方、第3比較器136の非反転入力端子は抵抗134aの一端と抵抗134bの一端の共通接続点に接続し、抵抗134aの他端は直流電源(DC/DC VCC)に接続し、抵抗134bの他端は接地電位(DC/DC GND)に接続している。第3比較器136の出力は抵抗136aを介して第2比較器138の非反転入力端子に接続している。
【0042】
ここで、第3比較器136の反転入力端子に入力される電圧(コンデンサ135の充電電圧)が非反転入力端子に入力される直流電源(DC/DC VCC)の抵抗134aと抵抗134bとの分圧比により決定される電圧を越えるまでの時間を、遅延回路の抵抗135aとコンデンサ135により決定される時定数に対応するサージ許容時間(T2時間、図2においては2サイクルの間)として設定する。これにより、このサージ許容時間(T2時間)内に第2比較器138の反転入力端子に入力される第1FET161もしくは第2FET162のドレイン−ソース間オン電圧(VDS(ON))が基準電圧Vs(第2基準電圧)より大きくなると、第2比較器138は許容サージ電流を越えたとしてオフ動作し、短絡電流検出信号を出力する。
【0043】
なお、サージ許容時間(T2時間)内に第2比較器138の反転入力端子に入力される第1FET161もしくは第2FET162のドレイン−ソース間オン電圧(VDS(ON))が非反転入力端子に入力される後述する過負荷電流検出電圧Vo(第1基準電圧)より大きくても基準電圧Vsより小さければ許容サージ電流と判定して第2比較器138は出力信号を出力することはない。
【0044】
一方、コンデンサ135の充電電圧が上昇して第3比較器136の反転入力端子電圧が上昇し、非反転入力端子に入力される直流電源(DC/DC VCC)の抵抗134aと抵抗134bとの分圧比により決定される基準電圧Vt(第3基準電圧図3(e)参照)を越えると、第3比較器136はサージ許容時間(T2時間)を越えたと判定してサージ許容時間経過信号を出力する。
【0045】
すると、このサージ許容時間経過信号により抵抗136aが接地電位(DC/DC GND)に引かれることとなり、第2比較器138の非反転入力端子と接地電位(DC/DC GND)間に接続される抵抗が抵抗136cのみから抵抗136aと抵抗136cの並列回路の合成抵抗となってその抵抗値が減少することとなる。つまり、第2比較器138の非反転入力端子に接続される基準電圧が図2に示すように基準電圧Vs(第2基準電圧)から基準電圧Vo(第1基準電圧)に低下することとなる。
【0046】
したがって、サージ許容時間(T2時間)経過後、第2比較器138の反転入力端子に入力される第1FET161もしくは第2FET162のドレイン−ソース間オン電圧(VDS(ON))が非反転入力端子に入力される基準電圧Vo(第1基準電圧)より大きくなると、第2比較器138は過負荷電流と判定して過負荷電流検出信号を出力することとなる。
【0047】
なお、第1フォトカプラ110がオフ動作し、第1FET161もしくは第2FET162がオフ動作した場合、コンデンサ135の電荷は抵抗135aを通して放電され、次のドレイン−ソース間オン電圧(VDS(ON))の発生により再びコンデンサ135を充電してサージを許容できるようにしているが、非常に短いオフ期間後再度、第1FET161もしくは第2FET162がオン動作すると、コンデンサ135の電荷が完全に放電しきれない事態となって、サージを許容できなくなる可能性がある。そのため、抵抗135aに並列にダイオード135bを接続して抵抗135aをバイパスさせ、急速なサージ許容回路の初期化を可能にしている。
【0048】
ターンオフラッチ回路は、サイリスタ140から構成し、このサイリスタ140のアノード側は第2発光ダイオード151を介して抵抗115とFET駆動回路の両トランジスタ170,171のベースとの接続点に接続し、そのカソード側は接地電位(DC/DC GND)に接続し、そのゲートは抵抗139aを介してゲート駆動回路となるトランジスタ139のコレクタに接続し、トランジスタ139のエミッタは直流電源(DC/DC VCC)に接続している。
【0049】
このため、第2比較器138が短絡電流検出信号または過負荷電流検出信号を出力すると、トランジスタ139がオン動作して、サイリスタ140のゲートには抵抗139aを通して直流電源(DC/DC VCC)が印加されてターンオンする。すると、第1FET161および第2FET162の各ゲート電圧が低下して各FET161、162はオフ動作する。サイリスタ140のアノードには直流電源(DC/DC VCC)より第1フォトトランジスタ112、抵抗115、第2発光ダイオード151を通して保持電流が供給されるため、第1フォトカプラ110がオフ動作するまでサイリスタ140のターンオンが保持(ラッチ)され、各FET161、162のターンオフ状態がラッチされる。
【0050】
このように、サイリスタ140がターンオンすると、第1FET161および第2FET162の各ゲート電圧が低下して、ツェナーダイオード165のツェナー電圧と第2トランジスタ131のVBEとの和以下になると第2トランジスタ131がオフ動作し、第1トランジスタ130がオン動作しようとするが、第1トランジスタ130のベースにはコンデンサ132が接続されているため、このコンデンサ132の充電時間だけ第1トランジスタ130のオン動作が遅れることとなる。
【0051】
異常信号フィードバック回路は第2発光ダイオード151と第2フォトトランジスタ152よりなる第2フォトカプラ150から構成し、上述したように、第2比較器138がオフ動作して短絡検出信号または過負荷検出信号を出力するとサイリスタ140がターンオンする。すると、第2発光ダイオード151が発光して第2フォトトランジスタ152が導通する。第2フォトトランジスタ152が導通することにより、短絡電流あるいは過負荷電流の異常信号は図示しない論理演算部(図5参照)にフィードバックされることとなる。
【0052】
以下に、上述のように構成した本実施の形態の出力回路の動作を説明する。
【0053】
(1)FETがオン動作しない場合
まず、何らかの理由によりFET161あるいはFET162がオン動作しなかった場合の動作について説明する。この場合、説明を簡単にするために、負荷用の交流電源301より図1の矢印で示すような負荷電流I1が流れる場合の動作について説明する。
【0054】
(A)第1FET161がオン動作しない場合
フォトトランジスタ112がオン動作することにより、NPNトランジスタ170とPNPトランジスタ171のベースに電圧が印加されて両トランジスタ170,171がオン状態となる。これにより、直流電源(DC/DC VCC)よりゲート抵抗116を介して第1FET161のゲート161gおよび第2FET162のゲート162gに電圧が印加され、第1FET161および第2FET162が正常であれば、各FET161,162はオン動作することとなる。
【0055】
しかしながら、何らかの理由により第1FET161がオン動作しない場合、第1FET161には負荷用の交流電源301より電圧が印加され、ドレイン161d−ソース161sの間に電圧が発生する。この場合、第2FET162の寄生ダイオード164に負荷電流I1が流れないため、降下電圧は発生しない。第2FET162に降下電圧が発生しないと、分割抵抗182,183で設定された基準電圧を超過することがないため、第1比較器180の出力がLowレベルにならなく、トランジスタ113がオン動作することはない。これにより、ドレイン−ソース間オン電圧(VDS(ON))の検出動作を開始することはなく、第1FET161がオン動作しなくても過電流として誤検出することが防止できる。
【0056】
(B)第2FET162がオン動作しない場合
何らかの理由により第2FET162がオン動作しない場合、第1FET161がオン動作しても負荷電流が流れないため、ドレイン−ソース間オン電圧(VDS(ON))は発生しない。一方、第2FET162には負荷用の交流電源301より電圧が印加され、ドレイン162d−ソース162sの間にDC/DC GND基準の負の降下電圧が発生する。
【0057】
第2FET162に降下電圧が発生するため、分割抵抗182,183で設定された基準電圧を超過し、第1比較器180の出力はLowレベルにある。このため、トランジスタ113はオン動作するが、第1FET161にドレイン−ソース間オン電圧(VDS(ON))が発生しないため、比較器138の基準電圧を超えることはなく、検出動作をすることはない。
【0058】
(C)両1FET161,162がオン動作しない場合
第1FET161および第2FET162がオン動作しない場合、第1FET161には負荷用の交流電源301より電圧が印加され、ドレイン161d−ソース161sの間に電圧が発生する。しかしながら、第2FET162の寄生ダイオード164に負荷電流I1が流れないため、降下電圧は発生しない。
【0059】
第2FET162に降下電圧が発生しないと、分割抵抗182,183で設定された基準電圧を超過することがないため、第1比較器180の出力がLowレベルにならない。このため、トランジスタ113はオン動作することがなく、ドレイン−ソース間オン電圧(VDS(ON))の検出動作は開始することはなく、第1FET161および第2FET162がオン動作しなくても過電流として誤検出することが防止できる。
【0060】
(2)FETがオン動作する場合
ついで、FET161,162が正常にオン動作する場合を図3の動作波形図に基づいて説明する。ここで、図3(a)はフォトカプラ110のオン/オフ動作波形を示し、図3(b)は第1FET161および第2FET162のオン/オフ動作波形を示し、図3(c)は第1FET161および第2FET162に流れる負荷電流の波形を示し、図3(d)は第1トランジスタ130の動作波形を示し、図3(e)は第3比較器136の反転入力端子に入力される入力電圧波形を示し、図3(f)は第2比較器138の非反転入力端子に入力される入力電圧波形を示す。なお、図3(f)のON電圧は各FET161、162のドレイン−ソース間電圧を示す。
【0061】
(A)短絡状態となった場合
時刻t1の時点においてフォトカプラ110が動作(図3(a)参照)すると、NPNトランジスタ170とPNPトランジスタ171のベースに電圧が印加されて両トランジスタ170,171がオン状態となる。これにより、直流電源(DC/DC VCC)よりゲート抵抗116を介して第1FET161のゲート161gおよび第2FET162のゲート162gに電圧が印加され、第1FET161および第2FET162はオン動作(図3(b)参照)する。ところが、各ゲート161g,162gに印加されるゲート電圧がツェナーダイオード165のツェナー電圧と第2トランジスタ131のVBE電圧との和になるまでのT1時間が経過するまでは第1トランジスタ130がオン動作しているので、第2比較器138の反転入力端子に各ダイオード126、128の検出電圧が入力されなく、第1FET161もしくは第2FET162のドレイン−ソース間オン電圧(VDS(ON))の検出は無視される。
【0062】
第1FET161および第2FET162がオン動作してからT1時間が経過した時刻t2の時点になると、各ゲート161g、162gの印加電圧が上昇し、ツェナーダイオード165のツェナー電圧と第2トランジスタ131のVBE電圧との和以上になると、第2トランジスタ131がオン動作する。第2トランジスタ131がオン動作すると、第1トランジスタ130のベース電流を引き込み、第1トランジスタ130はオフ動作(図3(d)参照)する。これにより、第2比較器138の反転入力端子に各ダイオード126、128の検出電圧が入力されて、第1FET161もしくは第2FET162のドレイン−ソース間オン電圧(VDS(ON))の検出が開始される。
【0063】
このとき出力端子L、Oに接続された負荷300が負荷短絡状態にあると、第1FET161および第2FET162には短絡電流(図2および図3(c)の符号A参照)が流れる。すると、この短絡電流に対応するドレイン−ソース間オン電圧(VDS(ON))が各ダイオード126、128にて検出され、検出された電圧の高い方の電圧がダイオード124と125にて選択されて、抵抗137を通して第2比較器138の反転入力端子に入力される。このとき、第3比較器136の反転入力端子に入力される電圧は図3(e)に示すように基準電圧Vtより小さい(即ち、コンデンサ135の充電電圧が小さい)ため、第3比較器136はサージ許容時間経過信号を出力しなく、第2比較器138の非反転入力端子には基準電圧Vs(直流電源(DC/DC VCC)の抵抗136bと抵抗136cで分圧された電圧)が入力されることとなる。
【0064】
そして、図3(f)に示すように、第2比較器138の反転入力端子に入力されるドレイン−ソース間オン電圧(VDS(ON))は非反転入力端子に入力される基準電圧Vsより大きいため、第2比較器138は短絡検出信号を出力する。すると、トランジスタ139がオン動作して、サイリスタ140のゲートには抵抗139aを通して直流電源(DC/DC VCC)が印加されてターンオンし、各FET161、162のゲート電荷が引き抜かれて各FET161、162はオフ動作(図3(b)参照)する。
【0065】
このとき、サイリスタ140のアノードには直流電源(DC/DC VCC)より第1フォトトランジスタ112、抵抗115、第2発光ダイオード151を通して保持電流が供給されるため、サイリスタ140はターンオンの状態がラッチされ、各FET161、162のターンオフの状態がラッチされる。ところで、第1FET161および第2FET162の各ゲート電圧が低下して、ツェナーダイオード165のツェナー電圧と第2トランジスタ131のVBEの和以下になると第2トランジスタ131がオフ動作し、第1トランジスタ130がオン動作しようとするが、第1トランジスタ130のベースにはコンデンサ132が接続されているため、このコンデンサ132の充電時間だけ第1トランジスタ130のオン動作が遅れることとなる。
【0066】
一方、サイリスタ140がターンオンすると、第2フォトカプラ150の第2発光ダイオード151が発光して第2フォトトランジスタ152が導通する。第2フォトトランジスタ152が導通すると、短絡電流の異常信号が図示しない論理演算部(図5参照)にフィードバックされる。なお、時刻t3において第1フォトカプラ110がオフ動作するとサイリスタ140のターンオンのラッチが解除される。
【0067】
(B)過負荷状態となった場合
時刻t4において、再度、フォトカプラ110が動作(図3(a)参照)し、NPNトランジスタ170とPNPトランジスタ171のベースに電圧が印加されて両トランジスタ170,171がオン状態となり、直流電源(DC/DC VCC)よりゲート抵抗116を介して第1FET161のゲート161gおよび第2FET162のゲート162gに電圧が印加され、第1FET161および第2FET162はオン動作し、各ゲート161g,162gに印加されるゲート電圧がツェナーダイオード165のツェナー電圧と第2トランジスタ131のVBE電圧との和になるまでのT1時間が経過した時刻t5の時点になると、第2トランジスタ131がオン動作して、第1トランジスタ130はオフ動作(図3(d)参照)する。このとき出力端子L、Oに接続された負荷300が過負荷状態にあると、第1FET161および第2FET162には過負荷電流(図2および図3(c)の符号C参照)が流れる。
【0068】
すると、この過負荷電流に対応するドレイン−ソース間オン電圧(VDS(ON))が各ダイオード126、128にて検出され、検出された電圧の高い方の電圧がダイオード124と125にて選択されて、抵抗137を通して第2比較器138の反転入力端子に入力される。このとき、第3比較器136の反転入力端子に入力される電圧はコンデンサ135の充電電圧となるので、図3(e)に示すように時刻t4から時刻t6に時間が経過するとともにその充電電圧は上昇し、時刻t6になって充電電圧が基準電圧Vtに達するとサージ許容時間(T2時間)が経過したこととなり、第3比較器136はサージ許容時間経過信号を出力する。
【0069】
時刻t6において、第3比較器136よりサージ許容時間経過信号を出力されると、第2比較器138の非反転入力端子と接地電位(DC/DC GND)間に接続される抵抗が抵抗136cのみから抵抗136aと抵抗136cの並列回路の合成抵抗となってその抵抗値が小さくなる。そのため、図3(f)に示すように、第2比較器138の非反転入力端子に入力される基準電圧はVsからVoに低下し、反転入力端子に入力されるドレイン−ソース間オン電圧(VDS(ON))はこのVoより大きいため、第2比較器138は過負荷電流検出信号を出力する。
【0070】
すると、トランジスタ139がオン動作して、サイリスタ140のゲートには抵抗139aを通して直流電源(DC/DC VCC)が印加されてターンオンし、各FET161、162のゲート電荷が引き抜かれて各FET161、162はオフ動作(図3(b)参照)する。このとき、サイリスタ140のアノードには直流電源(DC/DC VCC)より第1フォトトランジスタ112、抵抗115、第2発光ダイオード151を通して保持電流が供給されるため、サイリスタ140はターンオンの状態がラッチされ、各FET161、162はターンオフの状態がラッチされる。
【0071】
一方、サイリスタ140がターンオンすると、第2フォトカプラ150の第2発光ダイオード151が発光して第2フォトトランジスタ152が導通する。第2フォトトランジスタ152が導通すると、過負荷電流の異常信号が図示しない論理演算部(図5参照)にフィードバックされる。なお、時刻t7において第1フォトカプラ110がオフ動作するとサイリスタ140のターンオンのラッチが解除される。
【0072】
(C)定格負荷状態となった場合、
時刻t8において、再再度、フォトカプラ110が動作(図3(a)参照)し、T1時間が経過した時刻t9の時点になると、各ゲート161g、162gの印加電圧が上昇し、第2トランジスタ131がオン動作して、第1トランジスタ130はオフ動作(図3(d)参照)する。このとき出力端子L、Oに接続された負荷300が定格負荷状態にあると、第1FET161および第2FET162には定格負荷電流(図2および図3(c)の符号D参照)が流れる。
【0073】
すると、この定格負荷電流に対応するドレイン−ソース間オン電圧(VDS(ON))が各ダイオード126、128にて検出され、検出された電圧の高い方の電圧がダイオード124と125にて選択されて、抵抗137を通して第2比較器138の反転入力端子に入力される。このとき、第3比較器136の反転入力端子に入力される電圧はコンデンサ135の充電電圧となるので、図3(e)に示すように時刻t8から時刻t10に時間が経過するとともにその充電電圧は上昇し、時刻t10になって充電電圧が基準電圧Vtに達するとサージ許容時間(T2時間)が経過したこととなり、第3比較器136はサージ許容時間経過信号を出力する。
【0074】
時刻t10において、第3比較器136よりサージ許容時間経過信号を出力されると、第2比較器138の非反転入力端子と接地電位(DC/DC GND)間に接続される抵抗が抵抗137cのみから抵抗137aと抵抗137cの並列回路の合成抵抗となってその抵抗値が小さくなる。そのため、図3(f)に示すように、第2比較器138の非反転入力端子に入力される基準電圧はVsからVoに低下し、非反転入力端子に入力されるドレイン−ソース間オン電圧(VDS(ON))はこのVoより小さいため、第2比較器138は検出信号を出力しない。
【0075】
上述のように構成した本実施の形態においては、各FET161、162のドレイン−ソース間オン電圧(VDS(ON))と基準電圧Vs(第2基準電圧)とを第2比較器138が比較して、ドレイン−ソース間オン電圧(VDS(ON))が基準電圧Vsより大きいと短絡電流検出信号を出力する。これにより、分路回路を設けなくても簡単な回路構成で短絡電流を検出できるようになる。
【0076】
また、抵抗135aとコンデンサ135とからなる遅延回路の時定数(T2時間)に対応する電圧に基づいて第3比較器136から出力されたサージ許容時間経過信号により基準電圧Vsが低下した基準電圧Vo(第1基準電圧)と各FET161、162のドレイン−ソース間オン電圧(VDS(ON))とを比較し、ドレイン−ソース間オン電圧(VDS(ON))が基準電圧Voより大きいと第2比較器138は過負荷電流検出信号を出力するので、許容サージ電流を過電流として誤検出することが防止できるようになる。
【0077】
また、基準電圧Vs(第2基準電圧)と基準電圧Vo(第1基準電圧)は1つの直流電源(DC/DC VCC)により発生させることができるので、基準電圧発生用の電源を減らすことが可能となり、この種の出力回路を小型にかつ安価に製造できるようになる。
さらに、電界効果トランジスタが駆動してツェナーダイオード165のツェナー電圧と第2トランジスタ131のVBE電圧との和になるまでの時間(T1時間)が経過するまで、ドレイン−ソース間オン電圧の検出を開始しないので、電界効果トランジスタが駆動する瞬間のドレイン−ソース間電圧を短絡電流によるドレイン−ソース間オン電圧として誤検出することが防止できるようになる。
【0078】
変形例
上述の実施の形態においては、第1比較器180を用いて各FET161,162のドレイン−ソース間に発生する降下電圧を検出し、各FET161,162に流れる負荷電流を検出する例について説明したが、比較器に代えてトランジスタを用いても各FET161,162のドレイン−ソース間に発生する降下電圧を検出することができる。図4はトランジスタを用いてFET161,162の降下電圧を検出する本変形例の回路図である。なお、上述の実施の形態と同一符号は同一名称を表すのでその説明は省略する。
【0079】
本変形例の負荷電流検出回路は短絡電流が流れた場合のFET161,162のドレイン−ソース間に発生する降下電圧を検出するトランジスタ190と、過負荷電流が流れた場合に負荷300の両端に発生する電圧を検出する回路191〜197とから構成している。
【0080】
このトランジスタ190のエミッタはダイオード198および199のアノードと接続し、ダイオード198のカソードは第1FET161のドレイン161dと接続し、ダイオード199のカソードは第2FET162のドレイン162dと接続している。これにより、トランジスタ190のエミッタ電圧はFET161,162の低い方のドレイン電圧に引かれるようになる。
【0081】
直流電源(DC/DC VCC)からは抵抗190a、ダイオード190bを通して接地電位(DC/DC GND)に接続し、抵抗190aとダイオード190bの接続点はトランジスタ190のベースに接続している。これにより、トランジスタ190のベースは接地電位(DC/DC GND)に引かれるようになる。トランジスタ190のコレクタは抵抗115を通して検出開始回路となるトランジスタ113のベースに接続している。
【0082】
これにより、負荷300に短絡電流のような大電流が流れる場合、FET161,162がオン動作して、例えば、図4の矢印で示すような短絡電流I1がFET161,162に流れると、第2FET162の寄生ダイオード164による抵抗降下電圧が発生する。この降下電圧が短絡電流I1によりトランジスタ190のVBE電圧を超過するとトランジスタ190がオン動作してトランジスタ113のベースを引っ張るため、トランジスタ113はオン動作して上述したような各FET161,162のドレイン−ソース間オン電圧(VDS(ON))の検出を開始することとなる。
【0083】
一方、第1FET161あるいは第2FET162がオン動作しない場合、第1FET161あるいは第2FET162に降下電圧が発生しなくなるので、トランジスタ190はオン動作しなく、したがって、トランジスタ113がオン動作しないこととなって、各FET161,162のドレイン−ソース間オン電圧(VDS(ON))の検出を開始しないこととなる。
【0084】
ところで、上述のようにトランジスタ190を用いてFET161,162の降下電圧を検出する場合、この降下電圧の検出基準はトランジスタ190のVBE電圧となる。そのため、短絡電流のような大電流が流れる場合は降下電圧を検出できるが、過負荷電流のような短絡電流よりは小さい電流が流れる場合は降下電圧が小さくなるため、この小さな降下電圧をトランジスタ190では検出できない恐れが生じる。
【0085】
そこで、本変形例においては、出力端子L,Oの他に第3の出力端子L1を設け、出力端子Oと第3の出力端子L1との間に接続される負荷300に印加される電圧を検出する回路を出力端子Oと第3の出力端子L1との間に設けるようにしている。そのため、出力端子Oと第3の出力端子L1との間にダイオードブリッジ192を配置し、ダイオードブリッジ192の入力端子に出力端子Oと第3の出力端子L1とを接続する。
【0086】
ダイオードブリッジ192の一方の出力端子に抵抗192,195を介してフォトダイオード197aのアノードを接続し、フォトダイオード197aのカソードとトランジスタ196のコレクタとを接続し、トランジスタ196のエミッタとダイオードブリッジ192の他方の出力端子とを接続している。そして、トランジスタ196のベースに分割抵抗193,194の接続点を接続し、分割抵抗193の他端に抵抗192,195の接続点を接続し、分割抵抗抵抗194の他端とトランジスタ196のエミッタとを接続している。
【0087】
これにより、負荷300の両端電圧を検出して負荷電流を検出するようにしている。そして、フォトダイオード197aとともに第3フォトカプラ197を構成するフォトトランジスタ197bをフォトトランジスタ112と抵抗121の間に接続してトランジスタ113と並列に接続している。
【0088】
このため、第1FET161および第2FET162が完全にオン動作して、短絡電流よりは小さい過負荷電流あるいはそれよりももっと小さい定格負荷電流が負荷300に流れるようになると、各FET161,162の両端に発生する電圧は殆ど0Vに近くなるため、負荷用電源301の電圧は負荷300に印加され、負荷300の両端に電圧が発生する。この過負荷電流あるいは定格負荷電流をダイオードブリッジ191で全波整流し、分割抵抗193,194の分割比で分割される分電圧がトランジスタ196のVBE電圧より大きくなるとトランジスタ196がオン動作する。トランジスタ196がオン動作することにより、フォトダイオード197aがオン動作してフォトトランジスタ197bがオン動作し、各FET161,162のドレイン−ソース間オン電圧(VDS(ON))の検出を開始することとなる。
【0089】
なお、各FET161,162のドレイン−ソース間オン電圧(VDS(ON))の検出を開始してからの、短絡電流、過負荷電流、サージ電流および定格負荷電流の検出動作は上述した実施の形態と同様であるので、その説明は省略する。
このように、本変形例においては、短絡電流が第1FET161あるいは第2FET162に流れるとトランジスタ190がこれらのFET161,162の降下電圧を検出してトランジスタ113をオン動作させて、各FET161,162のドレイン−ソース間オン電圧(VDS(ON))の検出を開始させる。このとき、第1FET161、第2FET162の一方あるいは両方がオン動作しなかった場合はトランジスタ190が降下電圧を検出しないこととなって、トランジスタ113をオフ状態として、各FET161,162のドレイン−ソース間オン電圧(VDS(ON))の検出を開始させないので、FET161,162がオン動作しない場合を過電流として誤検出することが防止できるようになる。
【0090】
一方、過負荷電流あるいは定格負荷電流が第1FET161あるいは第2FET162に流れると、負荷300の両端に発生する電圧を検出してフォトダイオード197aがオン動作する。これに伴い、フォトトランジスタ197bがオン動作して各FET161,162のドレイン−ソース間オン電圧(VDS(ON))の検出を開始させる。負荷300の両端に電圧が発生しないと、フォトダイオード197aがオン動作しないので、各FET161,162のドレイン−ソース間オン電圧(VDS(ON))の検出を開始させない。これにより、FET161,162がオン動作しない場合を過電流として誤検出することが防止できるようになる。
【0091】
なお、上述の実施の形態およびその変形例においては、本発明の出力回路をプログラマブルコントローラに適用したが、所定のオン/オフの状態を電気信号として出力し、しかも様々の電圧レベルの電気信号に対応可能な汎用の出力回路を備える制御装置であれば、どのような装置に適用してもよい。
【図面の簡単な説明】
【図1】 本発明の出力回路の一実施の形態の全体構成を示す回路図である。
【図2】 電界効果トランジスタ(FET)に過渡電流が流れた場合のドレイン−ソース間オン電圧(VDS(ON))の変化と短絡電流検出レベルおよび過負荷電流検出レベルを示す図である。
【図3】 図1の回路の動作波形を示す図である。
【図4】 本発明の出力回路の変形例の全体構成を示す回路図である。
【図5】 プログラマブルコントローラの全体構成を示す図である。
【図6】 本発明の先願に係わる出力回路の全体構成を示す回路図である。
【符号の説明】
100…出力回路、110…第1フォトカプラ、113…トランジスタ(検出開始回路)、115,116,117,121、122、123…抵抗、124、125、126、128…ダイオード、129…コンデンサ、130…第1トランジスタ、131…第2トランジスタ、132…コンデンサ、133a,133b…抵抗、134a,134b…抵抗、135…コンデンサ、135a…抵抗、135b…ダイオード、136…第3比較器、136a,136b,136c…抵抗、137a…ダイオード、137b…抵抗、138…第2比較器、139…トランジスタ(サイリスタ駆動用)、140…サイリスタ、150…第2フォトカプラ、161、162…電界効果トランジスタ(FET)(出力素子)、165…ツェナーダイオード、180…第1比較器(負荷電流検出手段)、181…ツェナーダイオード、182,183,185…抵抗、184…定電流ダイオード、186,187,188,189…ダイオード、300…負荷、301…交流電源
Claims (1)
- 検出装置から入力される検出信号に基づいて予め設定したプログラムの論理演算処理を実行してその演算結果を示す制御信号を出力する論理演算部と、
該論理演算部から出力される制御信号を被制御装置となる負荷の駆動制御信号として出力する出力素子として直列接続した一対の電界効果トランジスタを用いた出力回路と、
前記電界効果トランジスタのオン作動時にサージ許容時間(T2)が経過したとき検出したドレインーソース間オン電圧が第1基準電圧(Vo)より大きいとき過負荷電流検出信号を出力して前記電界効果トランジスタのオン作動を遮断し、
前記電界効果トランジスタのオン作動時に前記サージ許容時間(T2)が経過する前に(サージ許容時間の経過中に)検出したドレインーソース間オン電圧が前記第1基準電圧(Vo)より大きな第2基準電圧(Vs)より大きいとき短絡電流検出信号を出力して前記電界効果トランジスタのオン作動を遮断する過電流保護回路とを備えた制御装置において、
前記論理演算部から前記駆動制御信号が出力されたとき前記電界効果トランジスタのいずれか一方又は両方がオン作動しないでそのドレインーソース間オン電圧の電圧降下が所定の基準電圧を超えないとき前記過電流保護回路による過負荷電流及び短絡電流の検出を不能にし、
前記ドレインーソース間オン電圧の電圧降下が所定の基準電圧を超過したとき前記過電流保護回路による過負荷電流及び短絡電流の検出を可能にする負荷電流検出回路を設けたことを特徴とする過電流保護回路を備えた制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14268397A JP3864497B2 (ja) | 1997-05-30 | 1997-05-30 | 過電流保護回路を備えた制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
---|---|
JPH10335997A JPH10335997A (ja) | 1998-12-18 |
JP3864497B2 true JP3864497B2 (ja) | 2006-12-27 |
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Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP3864497B2 (ja) |
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---|---|---|---|---|
CN107942798A (zh) * | 2017-11-29 | 2018-04-20 | 合肥联信电源有限公司 | 一种具有过流保护的晶闸管驱动信号控制电路 |
-
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- 1997-05-30 JP JP14268397A patent/JP3864497B2/ja not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
JPH10335997A (ja) | 1998-12-18 |
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A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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