JP3864497B2 - 過電流保護回路を備えた制御装置 - Google Patents
過電流保護回路を備えた制御装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、制御装置本体から出力された電気信号に基づいて被制御装置となる負荷を駆動する駆動信号を出力する制御装置の出力回路に関するものである。
【０００２】
【従来の技術】
従来、この種の制御装置の出力回路は、例えばプログラマブルコントローラに使用されており、図５に示すようなものが知られている。図５はプログラマブルコントローラの全体構成を示すブロック図である。図５において、プログラマブルコントローラ１０は、検出装置２からの電気信号を入力端子Ｓ、Ｇを介して入力するｍ個の入力回路１２と、出力端子Ｐ、Ｏ、Ｍを介して被制御装置４を駆動するための駆動信号を出力するｎ個の出力回路１４と、周知のＣＰＵ、ＲＯＭ、ＲＡＭ等からなるマイクロコンピュータを中心にして構成され、各入力回路１２からの入力信号に基づき、予め設定された所定のシーケンスプログラムに従って各出力回路１４を介して被制御装置４を駆動制御する論理演算部１６と、外部より供給される直流あるいは交流のシステム用電源ＶＳに接続され、このシステム用電源ＶＳの電源電圧を論理演算部１６にて使用可能な所定の直流電圧に変換するコンバータ１８と、論理演算部１６が実行するシーケンスプログラムを外部のプログラム用ツール６等から入力するために外部装置とデータの送受信を行う通信部２０とを備えている。
【０００３】
ここで、出力回路１４は、直流電源ＶＬおよびこの電源ＶＬのマイナス側に接続されたランプ、モータ、ソレノイド等の負荷Ｌを備えた被制御装置４に出力端子Ｐ、Ｏ、Ｍを介して接続される。そして、電源ＶＬのプラス側（端子Ｐ）にエミッタが接続されるとともに負荷Ｌの電源ＶＬとは反対側（端子Ｏ）にコレクタが接続されるＰＮＰ型トランジスタ（出力素子）２２と、抵抗２４を介してトランジスタ２２のベースにコレクタが接続されるとともに電源ＶＬのマイナス側（端子Ｍ）にエミッタが接続されるフォトトランジスタ２６ａおよび論理演算部１６の演算結果に応じて発光しフォトトランジスタ２６ａを駆動する発光ダイオード２６ｂからなるフォトカプラ２６と、端子Ｍから端子Ｏへの方向を順方向として接続されたフライホイールダイオード２８とを備えている。
【０００４】
この出力回路１４においては、検出装置２からの検出信号が入力回路１２を介して論理演算部１６に入力されると、論理演算部１６はフォトカプラ２６の発光ダイオード２６ｂを発光させ、フォトカプラ２６のフォトトランジスタ２６ａがオンすることにより、出力素子のトランジスタ２２のエミッタ−ベース間に電位差が生じてトランジスタ２２がオンする。すると、直流電源ＶＬからトランジスタ２２のエミッタとコレクタを介して電流が流れ、被制御装置４の負荷Ｌが駆動される。
【０００５】
上記した従来の出力回路においては、短絡等により過電流を生じた場合、被制御装置を短絡状態から保護するため、通常は溶断ヒューズを用いている。しかしながら、溶断ヒューズは出力素子を保護するために設けるものでないため、溶断ヒューズが溶断しなかった場合には出力素子を保護することができなく、かつ溶断ヒューズが溶断しても応答性が悪く、出力素子を保護できないという問題があった。このため、溶断ヒューズを瞬断性が要求されるこの種の出力回路に用いるには好ましくない。また、溶断ヒューズが溶断する毎に、新たな溶断ヒューズと交換しなければならなく、保守の作業性が悪いという問題も生じた。
【０００６】
そこで、出力回路に溶断ヒューズ等を使わずに、過電流から出力素子を保護するものを本出願人は特開平９−３４５１３号において提案した。このものは、図６に示すように、出力素子として電界効果トランジスタ（ＦＥＴ）２６１，２６２を用い、これらの各ＦＥＴ２６１，２６２を過電流から保護するために、各ＦＥＴ２６１，２６２のドレイン−ソース間オン電圧を検出して、このドレイン−ソース間オン電圧が所定値以上になると過電流と判定して各ＦＥＴ２６１，２６２の動作を遮断して各ＦＥＴ２６１，２６２を過電流から保護するようにしている。
【０００７】
この際、フォトカプラ２１０がオン動作してから各ＦＥＴ２６１，２６２が完全にオン動作するまでに遅れを生じるため、各ＦＥＴ２６１，２６２のドレイン−ソース間電圧を短絡電流によるドレイン−ソース間オン電圧として誤検出する可能性がある。この誤検出を防止するため、各ＦＥＴ２６１，２６２が完全にオン動作するまではドレイン−ソース間オン電圧の検出を無効にする必要がある。
【０００８】
そこで、上記特開平９−３４５１３号においては、各ＦＥＴ２６１，２６２のゲート電圧に対して抵抗２３２とコンデンサ２３３による充電回路を設け、トランジスタ２３１のベース電圧の立ち上がりを各ＦＥＴ２６１，２６２のゲート電圧より遅らせるようにしている。これにより、各ＦＥＴ２６１，２６２のゲート電圧が立ち上がり、各ＦＥＴ２６１，２６２が完全にオン動作した頃を見計らってトランジスタ２３１をオン動作させる。トランジスタ２３１がオン動作するに伴い、トランジスタ２３０がオフ動作するため、各ＦＥＴ２６１，２６２のドレイン−ソース間オン電圧の検出を開始することとなる。
【０００９】
各ＦＥＴ２６１，２６２がオン動作することにより、負荷３００に電源３０１より給電されるようになるが、負荷３００を駆動する電源３０１が交流であるため、出力端子Ｐから各ＦＥＴ２６１，２６２を介して出力端子Ｏに負荷電流が流れる場合と、出力端子Ｏから各ＦＥＴ２６２，２６１を介して出力端子Ｐに負荷電流が流れる場合とがある。
【００１０】
出力端子Ｐから各ＦＥＴ２６１，２６２を介して出力端子Ｏに負荷電流が流れる場合、ＦＥＴ２６１においては、ドレイン２６１ｄからソース２６１ｓに向けて負荷電流が流れて接地電位（ＤＣ／ＤＣ ＧＮＤ）を基準とした正のドレイン−ソース間オン電圧が発生する。また、ＦＥＴ２６２においては、寄生ダイオード２６４を介してソース２６２ｓからドレイン２６２ｄに向けて負荷電流が流れる。このとき、寄生ダイオード２６４による電圧降下により接地電位（ＤＣ／ＤＣ ＧＮＤ）を基準とした負のドレイン−ソース間電圧が発生する。
【００１１】
一方、出力端子Ｏから各ＦＥＴ２６２，２６１を介して出力端子Ｐに負荷電流が流れる場合、ＦＥＴ２６２においては、ドレイン２６２ｄからソース２６２ｓに向けて負荷電流が流れて接地電位（ＤＣ／ＤＣ ＧＮＤ）を基準とした正のドレイン−ソース間オン電圧が発生する。また、ＦＥＴ２６１においては、寄生ダイオード２６３を介してソース２６１ｓからドレイン２６１ｄに向けて負荷電流が流れる。このとき、寄生ダイオード２６３による電圧降下により接地電位（ＤＣ／ＤＣ ＧＮＤ）を基準とした負のドレイン−ソース間電圧が発生する。
【００１２】
【発明が解決しようとする課題】
ところで、半田付け不良、ＦＥＴ２６１あるいはＦＥＴ２６２の故障等の何らかの理由により、ＦＥＴ２６１あるいはＦＥＴ２６２がオンできなかった場合においては、ＦＥＴ２６１あるいはＦＥＴ２６２に電源３０１より電圧が印加され、ＦＥＴ２６１あるいはＦＥＴ２６２のドレイン−ソース間に電圧が発生する。
【００１３】
しかしながら、上述の特開平９−３４５１３号の発明においては、正のドレイン−ソース間オン電圧のみ、即ち、出力端子Ｐから各ＦＥＴ２６１，２６２を介して出力端子Ｏに負荷電流が流れる場合は、ＦＥＴ２６１のドレイン−ソース間オン電圧のみを検出し、出力端子Ｏから各ＦＥＴ２６２，２６１を介して出力端子Ｐに負荷電流が流れる場合は、ＦＥＴ２６２のドレイン−ソース間オン電圧のみを検出しているため、ＦＥＴ２６１あるいはＦＥＴ２６２がオン動作できなかった場合においては過電流に基づくドレイン−ソース間オン電圧であるのか、あるいは電圧印加に基づくドレイン−ソース間電圧であるのか、見分けが付かなく、過電流として誤検出するという問題を生じた。
【００１４】
【課題を解決するための手段】
本発明の目的は、上記の問題を解決するため、電界効果トランジスタのドレイン−ソース間オン電圧と降下電圧とを検出して、過電流状態と電界効果トランジスタがオンしていない状態とを見分けられるようにすることにある。この目的は、検出装置から入力される検出信号に基づいて予め設定したプログラムの論理演算処理を実行してその演算結果を示す制御信号を出力する論理演算部と、該論理演算部から出力される制御信号を被制御装置となる負荷の駆動制御信号として出力する出力素子として直列接続した一対の電界効果トランジヅタを用いた出力回路と、前記電界効果トランジスタのオン作動時にサージ許容時間が経過したとき検出したドレインーソース間オン電圧が第１基準電圧より大きいとき過負荷電流検出信号を出力して前記電界効果トランジスタのオン作動を遮断し、前記電界効果トランジスタのオン作動時に前記サージ許容時間が経過する前に（サージ許容時間の経過中に）検出したドレインーソース間オン電圧が前記第１基準電圧より大きな第２基準電圧（Vs）より大きいとき短絡電流検出信号を出力して前記電界効果トランジスタのオン作動を遮断する過電流保護回路とを備えた制御装置において、 前記論理演算部から前記駆動制御信号が出力されたとき前記電界効果トランジスタのいずれか一方又は両方がオン作動しないでそのドレインーソース間オン電圧の電圧降下が所定の基準電圧を超えないとき前記過電流保護回路による過負荷電流及び短絡電流の検出不能にし、前記ドレインーソース間オン電圧の電圧降下が所定の基準電圧を超過したとき前記過電流保護回路による過負荷電流及び短絡電流の検出を可能にする負荷電流検出回路を設けたことを特徴とする過電流保護回路を備えた制御装置を提供することにより達成される。
【００１５】
上記のように構成した制御装置においては、前記論理演算部から前記駆動制御信号が出力されたとき前記電界効果トランジスタのいずれか一方又は両方がオン作動しないでそのドレイン−ソース間オン電圧の電圧降下が所定の基準電圧を超えないとき前記過電流保護回路による過負荷電流及び短絡電流の検出を不能にしたことにより、接続不良、故障等の何らかの理由により、直列接続した電界効果トランジスタのいずれか一方又は両方がオン動作しない場合、負荷用の電源から印加される電圧により電界効果トランジスタにドレイン−ソース間電圧が発生しても、この電圧をドレイン−ソース間オン電圧として誤検出することが防止できるようになり、電界効果トランジスタがオン動作していない場合を過電流として誤検出することが防止できるようになる。
【００１６】
接続不良、故障等の何らかの理由により、直列接続した電界効果トランジスタの一方、あるいは両方がオン動作しない場合、直列接続した電界効果トランジスタには負荷電流が流れることはない。このため、オン動作した電界効果トランジスタの降下電圧を検出するようにすれば負荷電流を検出することが可能になる。 そこで、この発明においては、直列接続した一方の電界効果トランジスタのドレイン−ソース間電圧を検出して第１基準電圧より大きいときには過負荷電流検出信号を出力し、第２基準電圧より大きいときには短絡電流検出信号を出力するようにし、直列接続した他方の電界効果トランジスタのドレイン−ソース間電圧を検出して負荷電流を検出するようにしている。
【００１７】
このように、一方の電界効果トランジスタのドレイン−ソース間電圧を検出し、他方の電界効果トランジスタの負荷電流を検出するようにすると、負荷用の電源から印加される電圧により電界効果トランジスタにドレイン−ソース間電圧が発生しても、この電圧をドレイン−ソース間オン電圧として誤検出することが防止できるようになり、電界効果トランジスタがオン動作していない場合を過電流として誤検出することが防止できるようになる。
【００１８】
【発明の実施の形態】
以下に、図に基づいて本発明の実施の形態を説明する。図１は本発明の出力回路をプログラマブルコントローラに適用した場合の本実施の形態の回路図である。図１に示すように、本実施の形態の出力回路１００は、図示しない論理演算部（図５参照）の演算結果が端子Ｃより入力され、この演算結果に応じて発光する発光ダイオード１１１と発光ダイオード１１１が発光することにより駆動されるフォトトランジスタ１１２からなるフォトカプラ１１０と、フォトカプラ１１０が駆動することによりターンオンされる出力素子、即ち、第１電界効果トランジスタ（第１ＦＥＴ）１６１と第２電界効果トランジスタ（第２ＦＥＴ）１６２と、これらのフォトカプラ１１０と第１ＦＥＴ１６１および第２ＦＥＴ１６２よりなる出力素子との間に配置される後述する各回路とから構成される。
【００１９】
各回路は、ＦＥＴ１６１、１６２の駆動回路、負荷電流検出回路、短絡電流および過負荷電流の検出動作を開始させる検出開始回路、ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧（ＶDS(ON)）検出回路、短絡電流検出回路、サージ許容回路、過負荷電流検出回路、ＦＥＴ１６１、１６２のターンオフラッチ回路、異常信号フィードバック回路等により構成される。ここで、ダイオード１６３および１６４はＦＥＴ１６１、１６２のそれぞれの寄生ダイオードを示している。
【００２０】
ＦＥＴ１６１、１６２の駆動回路はＮＰＮトランジスタ１７０とＰＮＰトランジスタ１７１とから構成され、フォトトランジスタ１１２のコレクタとＮＰＮトランジスタ１７０のコレクタとが接続され、ＰＮＰトランジスタ１７１のコレクタは接地電位（ＤＣ／ＤＣ ＧＮＤ）に接続されている。ＮＰＮトランジスタ１７０のエミッタとＰＮＰトランジスタ１７１のエミッタとの接続点は、ゲート抵抗１１６を介して第１ＦＥＴ１６１および第２ＦＥＴ１６２の各ゲート１６１ｇおよび１６２ｇに接続されている。各ゲート１６１ｇ、１６２ｇはゲート抵抗１１７を介して接地電位（ＤＣ／ＤＣ ＧＮＤ）に接続されている。
【００２１】
第１ＦＥＴ１６１のソース１６１ｓと第２ＦＥＴ１６２のソース１６２ｓは共通に接続され、第１ＦＥＴ１６１のドレイン１６１ｄに接続される出力端子Ｌと第２ＦＥＴ１６２のドレイン１６２ｄに接続される出力端子Ｏとの間には被制御装置となる負荷３００と負荷３００を駆動する負荷用交流電源３０１とが接続され、第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作することにより負荷３００に負荷用交流電源３０１から電力が供給されて負荷３００が駆動されることとなる。
【００２２】
負荷電流検出回路は第１比較器１８０から構成され、この第１比較器１８０のＧＮＤにはダイオード１８７，１８８，１８９のアノードが接続され、ダイオード１８７のカソードは接地電位（ＤＣ／ＤＣ ＧＮＤ）に接続され、ダイオード１８８のカソードは第１ＦＥＴ１６１のドレイン１６１ｄに、ダイオード１８９のカソードは第２ＦＥＴ１６２のドレイン１６２ｄにそれぞれ接続されている。
これにより、第１比較器１８０のＧＮＤは、ダイオード１８８を介して第１ＦＥＴ１６１のドレイン１６１ｄに接続され、ダイオード１８９を介して第２ＦＥＴ１６２のドレイン１６２ｄに接続され、ダイオード１８６を介して接地電位（ＤＣ／ＤＣ ＧＮＤ）に接続されるので、第１比較器１８０のＧＮＤレベルはこれらの内の最も低い電圧に引っ張られるようになる。このため、各ＦＥＴ１６１，１６２の抵抗降下により発生した負の電圧は第１比較器１８０のＧＮＤレベルとなり、これを基準として接地電位（ＤＣ／ＤＣ ＧＮＤ）の電圧を正の電圧として検出できるようになる。
【００２３】
第１比較器１８０の電源端子は定電流ダイオード１８４を介して直流電源（ＤＣ／ＤＣ ＶＣＣ）に接続している。この定電流ダイオード１８４とダイオード１８７，１８８，１８９のアノード間には、ツェナーダイオード１８１と、ツェナーダイオード１８１に並列に分割抵抗１８２，１８３を接続している。また、定電流ダイオード１８４と接地電位（ＤＣ／ＤＣ ＧＮＤ）間には抵抗１８５とダイオード１８６を直列に接続している。これにより、第１比較器１８０の電源電圧は直流電源（ＤＣ／ＤＣ ＶＣＣ）より定電流ダイオード１８４を通してツェナーダイオード１８１によって作られる。なお、定電流ダイオード１８４に代えて抵抗を用いても同様の機能を奏することができる。
【００２４】
ツェナーダイオード１８１によって作られる電圧を分割抵抗１８２，１８３により分割し、これらの共通接続点を第１比較器１８０の非反転入力端子に接続することにより、ＦＥＴ１６１あるいはＦＥＴ１６２の降下電圧の基準電圧となる。一方、抵抗１８５とダイオード１８６の接続点を第１比較器１８０の反転入力端子に接続し、第１比較器１８０の出力端子を抵抗１１４を介してトランジスタ１１３のベースに接続する。この状態で、ＦＥＴ１６１あるいはＦＥＴ１６２のどちらかに電圧降下が発生し、この降下電圧が分割抵抗１８２，１８３で設定された基準電圧を超過すると、第１比較器１８０の出力がＬｏｗになり、抵抗１１４を通してトランジスタ１１３のベースを引っ張るため、トランジスタ１１３はオン動作して後述するＦＥＴ１６１あるいはＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出開始が可能となる。
【００２５】
検出開始回路は 検出開始回路はＰＮＰトランジスタ１１３より構成され、トランジスタ１１３のコレクタはフォトトランジスタ１１２のエミッタに接続され、これらの接続点は抵抗１１５を介してＮＰＮトランジスタ１７０とＰＮＰトランジスタ１７１のベースに接続されている。
【００２６】
このため、フォトトランジスタ１１２がオン動作することにより、ＮＰＮトランジスタ１７０とＰＮＰトランジスタ１７１のベースに電圧が印加されて両トランジスタ１７０，１７１のエミッタにはベース電圧に追従した電圧が発生する。これにより、直流電源（ＤＣ／ＤＣＶＣＣ）よりゲート抵抗１１６を介して第１ＦＥＴ１６１のゲート１６１ｇおよび第２ＦＥＴ１６２のゲート１６２ｇに電圧が印加され、第１ＦＥＴ１６１および第２ＦＥＴ１６２はオン動作することとなる。
【００２７】
ここで、両トランジスタ１７０，１７１を接続することなく、抵抗１１５とゲート抵抗１１６，１１７とを直列接続すると、各ＦＥＴ１６１，１６２のオン速度は抵抗１１５とゲート抵抗１１６，１１７の直列抵抗による各ＦＥＴ１６１，１６２のゲート容量への充電時定数で決定される。抵抗１１５の抵抗値は後述するサイリスタ１４０への保持電流により決定され、ゲート抵抗１１６，１１７は抵抗１１５とゲート駆動電圧により決定されるため、全体的にあまり小さい抵抗値とすることができなく、ゲート容量への充電時定数が大きくなることから各ＦＥＴ１６１，１６２のオン速度が遅くなる。
【００２８】
そこで、抵抗１１５とゲート抵抗１１６，１１７との間に両トランジスタ１７０，１７１を接続すると、ゲート抵抗１１６，１１７の抵抗値は抵抗１１５の抵抗値に関係なく設定することが可能となるため、ゲート抵抗１１６，１１７の抵抗値を小さく設定することにより、各ＦＥＴ１６１，１６２のオン速度を速くすることが可能になる。
【００２９】
フォトトランジスタ１１２のエミッタはトランジスタ１１３を介して抵抗１２１および１２２の一端に接続する。抵抗１２１の他端はダイオード１２４およびダイオード１２６のアノード側に接続し、ダイオード１２６のカソード側は第１ＦＥＴ１６１のドレイン１６１ｄに接続している。また、抵抗１２２の他端はダイオード１２５およびダイオード１２８のアノード側に接続し、ダイオード１２８のカソード側は第２ＦＥＴ１６２のドレイン１６２ｄに接続している。ダイオード１２４、１２５の各カソード側は抵抗１２３を介して接地電位（ＤＣ／ＤＣＧＮＤ）に接続するとともに抵抗１３７を介して第２比較器１３８の反転入力端子に接続している。
【００３０】
ここで、何らかの理由により第１ＦＥＴ１６１あるいは第２ＦＥＴ１６２がオン動作できなかった場合、ダイオード１２４、１２５には負荷側の交流電源３０１より交流電圧が逆電圧として印加される恐れがある。そのため、ダイオード１２４、１２５としては高耐圧用ダイオードを用いて高電圧による破壊を防止するようにしている。
【００３１】
各ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧（ＶDS(ON)）検出回路は、ダイオード１２４、１２５、１２６、１２８と抵抗１２１、１２２、１３７とから構成され、ダイオード１２６およびダイオード１２８により各ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧（ＶDS(ON)）が検出され、このドレイン−ソース間オン電圧（ＶDS(ON)）に相当する電位が抵抗１３７を通して第２比較器１３８の反転入力端子に入力される。この第２比較器１３８の反転入力端子に入力される電圧は、ダイオード１２４とダイオード１２５によりＯＲ接続されているため、第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の高い方が印加されることとなる。
【００３２】
ここで、ダイオード１２４とダイオード１２５のカソード側の共通接続点は第１トランジスタ１３０のコレクタに接続し、そのエミツタは接地電位（ＤＣ／ＤＣ ＧＮＤ）に接続している。第１トランジスタ１３０のベースは抵抗１３３ａの一端とコンデンサ１３２の接続点に接続し、抵抗１３３ａの他端は抵抗１３３ｂの一端と第２トランジスタ１３１のコレクタに接続している。抵抗１３３ｂの他端は直流電源（ＤＣ／ＤＣ ＶＣＣ）に接続され、コンデンサ１３２の他端と第２トランジスタ１３１のエミツタは接地電位（ＤＣ／ＤＣ ＧＮＤ）に接続している。第２トランジスタ１３１のベースは抵抗１３４を介して接地電位（ＤＣ／ＤＣ ＧＮＤ）に接続するととともに、ツェナーダイオード１６５のアノードに接続している。ツェナーダイオード１６５のカソードは各ＦＥＴ１６１，１６２のゲート１６１ｇおよび１６２ｇに接続している。
【００３３】
このため、フォトカプラ１１０が動作しないときは、直流電源（ＤＣ／ＤＣ ＶＣＣ）より第１トランジスタ１３０のベースに電流が供給され、第１トランジスタ１３０はオン動作して、各ダイオード１２４、１２５のカソード側は接地電位（ＤＣ／ＤＣ ＧＮＤ）になる。
【００３４】
一方、フォトカプラ１１０が動作し、ゲート抵抗１１６，１１７の抵抗分割比に応じて第１ＦＥＴ１６１および第２ＦＥＴ１６２の各ゲート１６１ｇ、１６２ｇに電圧が印加され、第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作を開始すると第１比較器１８０の出力がＬｏｗレベルになって、トランジスタ１１３が動作し、ＦＥＴ１６１およびＦＥＴ１６２のドレイン−ソース間電圧の検出開始を可能とする。一方、第１トランジスタ１３０がオン動作している間は第２比較器１３８の反転入力端子に各ダイオード１２６、１２８の検出電圧が入力されないので、第１ＦＥＴ１６１および第２ＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出は無視される。これにより、第１ＦＥＴ１６１および第２ＦＥＴ１６２が完全にオン動作するまでのドレイン−ソース間電圧を短絡電流によるドレイン−ソース間オン電圧（ＶDS(ON)）として誤検出することが防止できる。
【００３５】
ここで、第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作し、各ゲート１６１ｇ、１６２ｇの印加電圧が上昇して、ツェナーダイオード１６５のツェナー電圧と第２トランジスタ１３１のＶBE電圧との和以上になると、第２トランジスタ１３１のベース電圧が上昇するため、第２トランジスタ１３１はオン動作する。第２トランジスタ１３１がオン動作すると、第１トランジスタ１３０のベース電流を引き込み、第１トランジスタ１３０はオフ動作することとなる。これにより、第２比較器１３８の反転入力端子に各ダイオード１２６、１２８の検出電圧が入力されて、第１ＦＥＴ１６１および第２ＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出が開始されることとなる。
【００３６】
短絡電流検出回路は第２比較器１３８にて構成され、この第２比較器１３８の反転入力端子には抵抗１３７の一端とダイオード１３７ａとコンデンサ１３７ｂとの並列回路の一端が接続され、抵抗１３７の他端はダイオード１２４、１２５の各カソード側に接続し、ダイオード１３７ａとコンデンサ１３７ｂとの並列回路の他端は接地電位（ＤＣ／ＤＣ ＧＮＤ）に接続している。一方、第２比較器１３８の非反転入力端子には第３比較器１３６の出力が抵抗１３６ａを介して入力され、抵抗１３６ａの非反転入力端子との接続点には抵抗１３６ｂの一端と抵抗１３６ｃ一端が接続され、抵抗１３６ｂの他端は直流電源（ＤＣ／ＤＣ ＶＣＣ）に接続し、抵抗１３６ｃの他端は接地電位（ＤＣ／ＤＣ ＧＮＤ）に接続している。
【００３７】
ここで、抵抗１３６ｂの抵抗値Ｒｂと抵抗１３６ｃの抵抗値Ｒｃで分割された直流電源（ＤＣ／ＤＣ ＶＣＣ）の分圧電圧が第１ＦＥＴ１６１および第２ＦＥＴ１６２の短絡電流を検出するためのドレイン−ソース間オン電圧（ＶDS(ON)）の基準電圧Ｖｓ（第２基準電圧）となる。第２基準電圧の値Ｖｓの設定は以下のようにしてなされる。即ち、ＦＥＴの最大許容サージ電流はＩＥＣ（International Electrotechnical Commission）規格（ＩＥＣ１１３１−２）にて定められており、その最大許容サージ電流は定格電流の１０倍と定められている。したがって、定格電流の１０倍に相当する電圧より大きい値を短絡電流検出のための基準電圧Ｖｓとしている。
【００３８】
ここで、図２は第１ＦＥＴ１６１および第２ＦＥＴ１６２に過渡電流が流れた場合のドレイン−ソース間オン電圧（ＶDS(ON)）波形を示す図であり、短絡時には曲線Ａで示される波形となり、サージ印加時には曲線Ｂで示される波形となり、過負荷時には曲線Ｃで示される波形となり、定格負荷時には曲線Ｄで示される波形となる。したがって、図２に示すように、短絡電流の検出レベルをドレイン−ソース間オン電圧（ＶDS(ON)）が定格電流の１０倍に相当する電圧より大きくなった値を基準電圧Ｖｓとなるように抵抗１３６ｂの抵抗値Ｒｂと抵抗１３６ｃの抵抗値Ｒｃを選定すればよいこととなる。
【００３９】
第２比較器１３８の出力は抵抗１３８ａの一端に接続し、抵抗１３８ａの他端はトランジスタ１３９のベースに接続するとともに、抵抗１３８ｂを介して直流電源（ＤＣ／ＤＣ ＶＣＣ）に接続している。トランジスタ１３９のエミッタは直流電源（ＤＣ／ＤＣ ＶＣＣ）に接続し、トランジスタ１３９のコレクタは抵抗１３９ａを介してサイリスタ１４０のゲートに接続している。これにより、トランジスタ１３９はサイリスタ１４０のゲート駆動回路になる。
【００４０】
サージ許容回路および過負荷電流検出回路は、コンデンサ１３５に抵抗１３５ａとダイオード１３５ｂとからなる並列回路を直列に接続した遅延回路と、第３比較器１３６と上述の第２比較器１３８とから構成され、第３比較器１３６の反転入力端子はコンデンサ１３５とこのコンデンサ１３５の一端に直列に接続される抵抗１３５ａとダイオード１３５ｂとからなる並列回路との共通接続点に接続し、抵抗１３５ａとダイオード１３５ｂとからなる並列回路の他端はフォトトランジスタ１１２のエミッタに接続し、コンデンサ１３５の他端は接地電位（ＤＣ／ＤＣ ＧＮＤ）に接続している。
【００４１】
一方、第３比較器１３６の非反転入力端子は抵抗１３４ａの一端と抵抗１３４ｂの一端の共通接続点に接続し、抵抗１３４ａの他端は直流電源（ＤＣ／ＤＣ ＶＣＣ）に接続し、抵抗１３４ｂの他端は接地電位（ＤＣ／ＤＣ ＧＮＤ）に接続している。第３比較器１３６の出力は抵抗１３６ａを介して第２比較器１３８の非反転入力端子に接続している。
【００４２】
ここで、第３比較器１３６の反転入力端子に入力される電圧（コンデンサ１３５の充電電圧）が非反転入力端子に入力される直流電源（ＤＣ／ＤＣ ＶＣＣ）の抵抗１３４ａと抵抗１３４ｂとの分圧比により決定される電圧を越えるまでの時間を、遅延回路の抵抗１３５ａとコンデンサ１３５により決定される時定数に対応するサージ許容時間（Ｔ２時間、図２においては２サイクルの間）として設定する。これにより、このサージ許容時間（Ｔ２時間）内に第２比較器１３８の反転入力端子に入力される第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）が基準電圧Ｖｓ（第２基準電圧）より大きくなると、第２比較器１３８は許容サージ電流を越えたとしてオフ動作し、短絡電流検出信号を出力する。
【００４３】
なお、サージ許容時間（Ｔ２時間）内に第２比較器１３８の反転入力端子に入力される第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）が非反転入力端子に入力される後述する過負荷電流検出電圧Ｖｏ（第１基準電圧）より大きくても基準電圧Ｖｓより小さければ許容サージ電流と判定して第２比較器１３８は出力信号を出力することはない。
【００４４】
一方、コンデンサ１３５の充電電圧が上昇して第３比較器１３６の反転入力端子電圧が上昇し、非反転入力端子に入力される直流電源（ＤＣ／ＤＣ ＶＣＣ）の抵抗１３４ａと抵抗１３４ｂとの分圧比により決定される基準電圧Ｖｔ（第３基準電圧図３（ｅ）参照）を越えると、第３比較器１３６はサージ許容時間（Ｔ２時間）を越えたと判定してサージ許容時間経過信号を出力する。
【００４５】
すると、このサージ許容時間経過信号により抵抗１３６ａが接地電位（ＤＣ／ＤＣ ＧＮＤ）に引かれることとなり、第２比較器１３８の非反転入力端子と接地電位（ＤＣ／ＤＣ ＧＮＤ）間に接続される抵抗が抵抗１３６ｃのみから抵抗１３６ａと抵抗１３６ｃの並列回路の合成抵抗となってその抵抗値が減少することとなる。つまり、第２比較器１３８の非反転入力端子に接続される基準電圧が図２に示すように基準電圧Ｖｓ（第２基準電圧）から基準電圧Ｖｏ（第１基準電圧）に低下することとなる。
【００４６】
したがって、サージ許容時間（Ｔ２時間）経過後、第２比較器１３８の反転入力端子に入力される第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）が非反転入力端子に入力される基準電圧Ｖｏ（第１基準電圧）より大きくなると、第２比較器１３８は過負荷電流と判定して過負荷電流検出信号を出力することとなる。
【００４７】
なお、第１フォトカプラ１１０がオフ動作し、第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２がオフ動作した場合、コンデンサ１３５の電荷は抵抗１３５ａを通して放電され、次のドレイン−ソース間オン電圧（ＶDS(ON)）の発生により再びコンデンサ１３５を充電してサージを許容できるようにしているが、非常に短いオフ期間後再度、第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２がオン動作すると、コンデンサ１３５の電荷が完全に放電しきれない事態となって、サージを許容できなくなる可能性がある。そのため、抵抗１３５ａに並列にダイオード１３５ｂを接続して抵抗１３５ａをバイパスさせ、急速なサージ許容回路の初期化を可能にしている。
【００４８】
ターンオフラッチ回路は、サイリスタ１４０から構成し、このサイリスタ１４０のアノード側は第２発光ダイオード１５１を介して抵抗１１５とＦＥＴ駆動回路の両トランジスタ１７０，１７１のベースとの接続点に接続し、そのカソード側は接地電位（ＤＣ／ＤＣ ＧＮＤ）に接続し、そのゲートは抵抗１３９ａを介してゲート駆動回路となるトランジスタ１３９のコレクタに接続し、トランジスタ１３９のエミッタは直流電源（ＤＣ／ＤＣ ＶＣＣ）に接続している。
【００４９】
このため、第２比較器１３８が短絡電流検出信号または過負荷電流検出信号を出力すると、トランジスタ１３９がオン動作して、サイリスタ１４０のゲートには抵抗１３９ａを通して直流電源（ＤＣ／ＤＣ ＶＣＣ）が印加されてターンオンする。すると、第１ＦＥＴ１６１および第２ＦＥＴ１６２の各ゲート電圧が低下して各ＦＥＴ１６１、１６２はオフ動作する。サイリスタ１４０のアノードには直流電源（ＤＣ／ＤＣ ＶＣＣ）より第１フォトトランジスタ１１２、抵抗１１５、第２発光ダイオード１５１を通して保持電流が供給されるため、第１フォトカプラ１１０がオフ動作するまでサイリスタ１４０のターンオンが保持（ラッチ）され、各ＦＥＴ１６１、１６２のターンオフ状態がラッチされる。
【００５０】
このように、サイリスタ１４０がターンオンすると、第１ＦＥＴ１６１および第２ＦＥＴ１６２の各ゲート電圧が低下して、ツェナーダイオード１６５のツェナー電圧と第２トランジスタ１３１のＶBEとの和以下になると第２トランジスタ１３１がオフ動作し、第１トランジスタ１３０がオン動作しようとするが、第１トランジスタ１３０のベースにはコンデンサ１３２が接続されているため、このコンデンサ１３２の充電時間だけ第１トランジスタ１３０のオン動作が遅れることとなる。
【００５１】
異常信号フィードバック回路は第２発光ダイオード１５１と第２フォトトランジスタ１５２よりなる第２フォトカプラ１５０から構成し、上述したように、第２比較器１３８がオフ動作して短絡検出信号または過負荷検出信号を出力するとサイリスタ１４０がターンオンする。すると、第２発光ダイオード１５１が発光して第２フォトトランジスタ１５２が導通する。第２フォトトランジスタ１５２が導通することにより、短絡電流あるいは過負荷電流の異常信号は図示しない論理演算部（図５参照）にフィードバックされることとなる。
【００５２】
以下に、上述のように構成した本実施の形態の出力回路の動作を説明する。
【００５３】
（１）ＦＥＴがオン動作しない場合
まず、何らかの理由によりＦＥＴ１６１あるいはＦＥＴ１６２がオン動作しなかった場合の動作について説明する。この場合、説明を簡単にするために、負荷用の交流電源３０１より図１の矢印で示すような負荷電流Ｉ1が流れる場合の動作について説明する。
【００５４】
（Ａ）第１ＦＥＴ１６１がオン動作しない場合
フォトトランジスタ１１２がオン動作することにより、ＮＰＮトランジスタ１７０とＰＮＰトランジスタ１７１のベースに電圧が印加されて両トランジスタ１７０，１７１がオン状態となる。これにより、直流電源（ＤＣ／ＤＣ ＶＣＣ）よりゲート抵抗１１６を介して第１ＦＥＴ１６１のゲート１６１ｇおよび第２ＦＥＴ１６２のゲート１６２ｇに電圧が印加され、第１ＦＥＴ１６１および第２ＦＥＴ１６２が正常であれば、各ＦＥＴ１６１，１６２はオン動作することとなる。
【００５５】
しかしながら、何らかの理由により第１ＦＥＴ１６１がオン動作しない場合、第１ＦＥＴ１６１には負荷用の交流電源３０１より電圧が印加され、ドレイン１６１ｄ−ソース１６１ｓの間に電圧が発生する。この場合、第２ＦＥＴ１６２の寄生ダイオード１６４に負荷電流Ｉ1が流れないため、降下電圧は発生しない。第２ＦＥＴ１６２に降下電圧が発生しないと、分割抵抗１８２，１８３で設定された基準電圧を超過することがないため、第１比較器１８０の出力がＬｏｗレベルにならなく、トランジスタ１１３がオン動作することはない。これにより、ドレイン−ソース間オン電圧（ＶDS(ON)）の検出動作を開始することはなく、第１ＦＥＴ１６１がオン動作しなくても過電流として誤検出することが防止できる。
【００５６】
（Ｂ）第２ＦＥＴ１６２がオン動作しない場合
何らかの理由により第２ＦＥＴ１６２がオン動作しない場合、第１ＦＥＴ１６１がオン動作しても負荷電流が流れないため、ドレイン−ソース間オン電圧（ＶDS(ON)）は発生しない。一方、第２ＦＥＴ１６２には負荷用の交流電源３０１より電圧が印加され、ドレイン１６２ｄ−ソース１６２ｓの間にＤＣ／ＤＣ ＧＮＤ基準の負の降下電圧が発生する。
【００５７】
第２ＦＥＴ１６２に降下電圧が発生するため、分割抵抗１８２，１８３で設定された基準電圧を超過し、第１比較器１８０の出力はＬｏｗレベルにある。このため、トランジスタ１１３はオン動作するが、第１ＦＥＴ１６１にドレイン−ソース間オン電圧（ＶDS(ON)）が発生しないため、比較器１３８の基準電圧を超えることはなく、検出動作をすることはない。
【００５８】
（Ｃ）両１ＦＥＴ１６１，１６２がオン動作しない場合
第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作しない場合、第１ＦＥＴ１６１には負荷用の交流電源３０１より電圧が印加され、ドレイン１６１ｄ−ソース１６１ｓの間に電圧が発生する。しかしながら、第２ＦＥＴ１６２の寄生ダイオード１６４に負荷電流Ｉ1が流れないため、降下電圧は発生しない。
【００５９】
第２ＦＥＴ１６２に降下電圧が発生しないと、分割抵抗１８２，１８３で設定された基準電圧を超過することがないため、第１比較器１８０の出力がＬｏｗレベルにならない。このため、トランジスタ１１３はオン動作することがなく、ドレイン−ソース間オン電圧（ＶDS(ON)）の検出動作は開始することはなく、第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作しなくても過電流として誤検出することが防止できる。
【００６０】
（２）ＦＥＴがオン動作する場合
ついで、ＦＥＴ１６１，１６２が正常にオン動作する場合を図３の動作波形図に基づいて説明する。ここで、図３（ａ）はフォトカプラ１１０のオン／オフ動作波形を示し、図３（ｂ）は第１ＦＥＴ１６１および第２ＦＥＴ１６２のオン／オフ動作波形を示し、図３（ｃ）は第１ＦＥＴ１６１および第２ＦＥＴ１６２に流れる負荷電流の波形を示し、図３（ｄ）は第１トランジスタ１３０の動作波形を示し、図３（ｅ）は第３比較器１３６の反転入力端子に入力される入力電圧波形を示し、図３（ｆ）は第２比較器１３８の非反転入力端子に入力される入力電圧波形を示す。なお、図３（ｆ）のＯＮ電圧は各ＦＥＴ１６１、１６２のドレイン−ソース間電圧を示す。
【００６１】
（Ａ）短絡状態となった場合
時刻ｔ１の時点においてフォトカプラ１１０が動作（図３（ａ）参照）すると、ＮＰＮトランジスタ１７０とＰＮＰトランジスタ１７１のベースに電圧が印加されて両トランジスタ１７０，１７１がオン状態となる。これにより、直流電源（ＤＣ／ＤＣ ＶＣＣ）よりゲート抵抗１１６を介して第１ＦＥＴ１６１のゲート１６１ｇおよび第２ＦＥＴ１６２のゲート１６２ｇに電圧が印加され、第１ＦＥＴ１６１および第２ＦＥＴ１６２はオン動作（図３（ｂ）参照）する。ところが、各ゲート１６１ｇ，１６２ｇに印加されるゲート電圧がツェナーダイオード１６５のツェナー電圧と第２トランジスタ１３１のＶBE電圧との和になるまでのＴ１時間が経過するまでは第１トランジスタ１３０がオン動作しているので、第２比較器１３８の反転入力端子に各ダイオード１２６、１２８の検出電圧が入力されなく、第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出は無視される。
【００６２】
第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作してからＴ１時間が経過した時刻ｔ２の時点になると、各ゲート１６１ｇ、１６２ｇの印加電圧が上昇し、ツェナーダイオード１６５のツェナー電圧と第２トランジスタ１３１のＶBE電圧との和以上になると、第２トランジスタ１３１がオン動作する。第２トランジスタ１３１がオン動作すると、第１トランジスタ１３０のベース電流を引き込み、第１トランジスタ１３０はオフ動作（図３（ｄ）参照）する。これにより、第２比較器１３８の反転入力端子に各ダイオード１２６、１２８の検出電圧が入力されて、第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出が開始される。
【００６３】
このとき出力端子Ｌ、Ｏに接続された負荷３００が負荷短絡状態にあると、第１ＦＥＴ１６１および第２ＦＥＴ１６２には短絡電流（図２および図３（ｃ）の符号Ａ参照）が流れる。すると、この短絡電流に対応するドレイン−ソース間オン電圧（ＶDS(ON)）が各ダイオード１２６、１２８にて検出され、検出された電圧の高い方の電圧がダイオード１２４と１２５にて選択されて、抵抗１３７を通して第２比較器１３８の反転入力端子に入力される。このとき、第３比較器１３６の反転入力端子に入力される電圧は図３（ｅ）に示すように基準電圧Ｖｔより小さい（即ち、コンデンサ１３５の充電電圧が小さい）ため、第３比較器１３６はサージ許容時間経過信号を出力しなく、第２比較器１３８の非反転入力端子には基準電圧Ｖｓ（直流電源（ＤＣ／ＤＣ ＶＣＣ）の抵抗１３６ｂと抵抗１３６ｃで分圧された電圧）が入力されることとなる。
【００６４】
そして、図３（ｆ）に示すように、第２比較器１３８の反転入力端子に入力されるドレイン−ソース間オン電圧（ＶDS(ON)）は非反転入力端子に入力される基準電圧Ｖｓより大きいため、第２比較器１３８は短絡検出信号を出力する。すると、トランジスタ１３９がオン動作して、サイリスタ１４０のゲートには抵抗１３９ａを通して直流電源（ＤＣ／ＤＣ ＶＣＣ）が印加されてターンオンし、各ＦＥＴ１６１、１６２のゲート電荷が引き抜かれて各ＦＥＴ１６１、１６２はオフ動作（図３（ｂ）参照）する。
【００６５】
このとき、サイリスタ１４０のアノードには直流電源（ＤＣ／ＤＣ ＶＣＣ）より第１フォトトランジスタ１１２、抵抗１１５、第２発光ダイオード１５１を通して保持電流が供給されるため、サイリスタ１４０はターンオンの状態がラッチされ、各ＦＥＴ１６１、１６２のターンオフの状態がラッチされる。ところで、第１ＦＥＴ１６１および第２ＦＥＴ１６２の各ゲート電圧が低下して、ツェナーダイオード１６５のツェナー電圧と第２トランジスタ１３１のＶBEの和以下になると第２トランジスタ１３１がオフ動作し、第１トランジスタ１３０がオン動作しようとするが、第１トランジスタ１３０のベースにはコンデンサ１３２が接続されているため、このコンデンサ１３２の充電時間だけ第１トランジスタ１３０のオン動作が遅れることとなる。
【００６６】
一方、サイリスタ１４０がターンオンすると、第２フォトカプラ１５０の第２発光ダイオード１５１が発光して第２フォトトランジスタ１５２が導通する。第２フォトトランジスタ１５２が導通すると、短絡電流の異常信号が図示しない論理演算部（図５参照）にフィードバックされる。なお、時刻ｔ３において第１フォトカプラ１１０がオフ動作するとサイリスタ１４０のターンオンのラッチが解除される。
【００６７】
（Ｂ）過負荷状態となった場合
時刻ｔ４において、再度、フォトカプラ１１０が動作（図３（ａ）参照）し、ＮＰＮトランジスタ１７０とＰＮＰトランジスタ１７１のベースに電圧が印加されて両トランジスタ１７０，１７１がオン状態となり、直流電源（ＤＣ／ＤＣ ＶＣＣ）よりゲート抵抗１１６を介して第１ＦＥＴ１６１のゲート１６１ｇおよび第２ＦＥＴ１６２のゲート１６２ｇに電圧が印加され、第１ＦＥＴ１６１および第２ＦＥＴ１６２はオン動作し、各ゲート１６１ｇ，１６２ｇに印加されるゲート電圧がツェナーダイオード１６５のツェナー電圧と第２トランジスタ１３１のＶBE電圧との和になるまでのＴ１時間が経過した時刻ｔ５の時点になると、第２トランジスタ１３１がオン動作して、第１トランジスタ１３０はオフ動作（図３（ｄ）参照）する。このとき出力端子Ｌ、Ｏに接続された負荷３００が過負荷状態にあると、第１ＦＥＴ１６１および第２ＦＥＴ１６２には過負荷電流（図２および図３（ｃ）の符号Ｃ参照）が流れる。
【００６８】
すると、この過負荷電流に対応するドレイン−ソース間オン電圧（ＶDS(ON)）が各ダイオード１２６、１２８にて検出され、検出された電圧の高い方の電圧がダイオード１２４と１２５にて選択されて、抵抗１３７を通して第２比較器１３８の反転入力端子に入力される。このとき、第３比較器１３６の反転入力端子に入力される電圧はコンデンサ１３５の充電電圧となるので、図３（ｅ）に示すように時刻ｔ４から時刻ｔ６に時間が経過するとともにその充電電圧は上昇し、時刻ｔ６になって充電電圧が基準電圧Ｖｔに達するとサージ許容時間（Ｔ２時間）が経過したこととなり、第３比較器１３６はサージ許容時間経過信号を出力する。
【００６９】
時刻ｔ６において、第３比較器１３６よりサージ許容時間経過信号を出力されると、第２比較器１３８の非反転入力端子と接地電位（ＤＣ／ＤＣ ＧＮＤ）間に接続される抵抗が抵抗１３６ｃのみから抵抗１３６ａと抵抗１３６ｃの並列回路の合成抵抗となってその抵抗値が小さくなる。そのため、図３（ｆ）に示すように、第２比較器１３８の非反転入力端子に入力される基準電圧はＶｓからＶｏに低下し、反転入力端子に入力されるドレイン−ソース間オン電圧（ＶDS(ON)）はこのＶｏより大きいため、第２比較器１３８は過負荷電流検出信号を出力する。
【００７０】
すると、トランジスタ１３９がオン動作して、サイリスタ１４０のゲートには抵抗１３９ａを通して直流電源（ＤＣ／ＤＣ ＶＣＣ）が印加されてターンオンし、各ＦＥＴ１６１、１６２のゲート電荷が引き抜かれて各ＦＥＴ１６１、１６２はオフ動作（図３（ｂ）参照）する。このとき、サイリスタ１４０のアノードには直流電源（ＤＣ／ＤＣ ＶＣＣ）より第１フォトトランジスタ１１２、抵抗１１５、第２発光ダイオード１５１を通して保持電流が供給されるため、サイリスタ１４０はターンオンの状態がラッチされ、各ＦＥＴ１６１、１６２はターンオフの状態がラッチされる。
【００７１】
一方、サイリスタ１４０がターンオンすると、第２フォトカプラ１５０の第２発光ダイオード１５１が発光して第２フォトトランジスタ１５２が導通する。第２フォトトランジスタ１５２が導通すると、過負荷電流の異常信号が図示しない論理演算部（図５参照）にフィードバックされる。なお、時刻ｔ７において第１フォトカプラ１１０がオフ動作するとサイリスタ１４０のターンオンのラッチが解除される。
【００７２】
（Ｃ）定格負荷状態となった場合、
時刻ｔ８において、再再度、フォトカプラ１１０が動作（図３（ａ）参照）し、Ｔ１時間が経過した時刻ｔ９の時点になると、各ゲート１６１ｇ、１６２ｇの印加電圧が上昇し、第２トランジスタ１３１がオン動作して、第１トランジスタ１３０はオフ動作（図３（ｄ）参照）する。このとき出力端子Ｌ、Ｏに接続された負荷３００が定格負荷状態にあると、第１ＦＥＴ１６１および第２ＦＥＴ１６２には定格負荷電流（図２および図３（ｃ）の符号Ｄ参照）が流れる。
【００７３】
すると、この定格負荷電流に対応するドレイン−ソース間オン電圧（ＶDS(ON)）が各ダイオード１２６、１２８にて検出され、検出された電圧の高い方の電圧がダイオード１２４と１２５にて選択されて、抵抗１３７を通して第２比較器１３８の反転入力端子に入力される。このとき、第３比較器１３６の反転入力端子に入力される電圧はコンデンサ１３５の充電電圧となるので、図３（ｅ）に示すように時刻ｔ８から時刻ｔ１０に時間が経過するとともにその充電電圧は上昇し、時刻ｔ１０になって充電電圧が基準電圧Ｖｔに達するとサージ許容時間（Ｔ２時間）が経過したこととなり、第３比較器１３６はサージ許容時間経過信号を出力する。
【００７４】
時刻ｔ１０において、第３比較器１３６よりサージ許容時間経過信号を出力されると、第２比較器１３８の非反転入力端子と接地電位（ＤＣ／ＤＣ ＧＮＤ）間に接続される抵抗が抵抗１３７ｃのみから抵抗１３７ａと抵抗１３７ｃの並列回路の合成抵抗となってその抵抗値が小さくなる。そのため、図３（ｆ）に示すように、第２比較器１３８の非反転入力端子に入力される基準電圧はＶｓからＶｏに低下し、非反転入力端子に入力されるドレイン−ソース間オン電圧（ＶDS(ON)）はこのＶｏより小さいため、第２比較器１３８は検出信号を出力しない。
【００７５】
上述のように構成した本実施の形態においては、各ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧（ＶDS(ON)）と基準電圧Ｖｓ（第２基準電圧）とを第２比較器１３８が比較して、ドレイン−ソース間オン電圧（ＶDS(ON)）が基準電圧Ｖｓより大きいと短絡電流検出信号を出力する。これにより、分路回路を設けなくても簡単な回路構成で短絡電流を検出できるようになる。
【００７６】
また、抵抗１３５ａとコンデンサ１３５とからなる遅延回路の時定数（Ｔ２時間）に対応する電圧に基づいて第３比較器１３６から出力されたサージ許容時間経過信号により基準電圧Ｖｓが低下した基準電圧Ｖｏ（第１基準電圧）と各ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧（ＶDS(ON)）とを比較し、ドレイン−ソース間オン電圧（ＶDS(ON)）が基準電圧Ｖｏより大きいと第２比較器１３８は過負荷電流検出信号を出力するので、許容サージ電流を過電流として誤検出することが防止できるようになる。
【００７７】
また、基準電圧Ｖｓ（第２基準電圧）と基準電圧Ｖｏ（第１基準電圧）は１つの直流電源（ＤＣ／ＤＣ ＶＣＣ）により発生させることができるので、基準電圧発生用の電源を減らすことが可能となり、この種の出力回路を小型にかつ安価に製造できるようになる。
さらに、電界効果トランジスタが駆動してツェナーダイオード１６５のツェナー電圧と第２トランジスタ１３１のＶBE電圧との和になるまでの時間（Ｔ１時間）が経過するまで、ドレイン−ソース間オン電圧の検出を開始しないので、電界効果トランジスタが駆動する瞬間のドレイン−ソース間電圧を短絡電流によるドレイン−ソース間オン電圧として誤検出することが防止できるようになる。
【００７８】
変形例
上述の実施の形態においては、第１比較器１８０を用いて各ＦＥＴ１６１，１６２のドレイン−ソース間に発生する降下電圧を検出し、各ＦＥＴ１６１，１６２に流れる負荷電流を検出する例について説明したが、比較器に代えてトランジスタを用いても各ＦＥＴ１６１，１６２のドレイン−ソース間に発生する降下電圧を検出することができる。図４はトランジスタを用いてＦＥＴ１６１，１６２の降下電圧を検出する本変形例の回路図である。なお、上述の実施の形態と同一符号は同一名称を表すのでその説明は省略する。
【００７９】
本変形例の負荷電流検出回路は短絡電流が流れた場合のＦＥＴ１６１，１６２のドレイン−ソース間に発生する降下電圧を検出するトランジスタ１９０と、過負荷電流が流れた場合に負荷３００の両端に発生する電圧を検出する回路１９１〜１９７とから構成している。
【００８０】
このトランジスタ１９０のエミッタはダイオード１９８および１９９のアノードと接続し、ダイオード１９８のカソードは第１ＦＥＴ１６１のドレイン１６１ｄと接続し、ダイオード１９９のカソードは第２ＦＥＴ１６２のドレイン１６２ｄと接続している。これにより、トランジスタ１９０のエミッタ電圧はＦＥＴ１６１，１６２の低い方のドレイン電圧に引かれるようになる。
【００８１】
直流電源（ＤＣ／ＤＣ ＶＣＣ）からは抵抗１９０ａ、ダイオード１９０ｂを通して接地電位（ＤＣ／ＤＣ ＧＮＤ）に接続し、抵抗１９０ａとダイオード１９０ｂの接続点はトランジスタ１９０のベースに接続している。これにより、トランジスタ１９０のベースは接地電位（ＤＣ／ＤＣ ＧＮＤ）に引かれるようになる。トランジスタ１９０のコレクタは抵抗１１５を通して検出開始回路となるトランジスタ１１３のベースに接続している。
【００８２】
これにより、負荷３００に短絡電流のような大電流が流れる場合、ＦＥＴ１６１，１６２がオン動作して、例えば、図４の矢印で示すような短絡電流Ｉ1がＦＥＴ１６１，１６２に流れると、第２ＦＥＴ１６２の寄生ダイオード１６４による抵抗降下電圧が発生する。この降下電圧が短絡電流Ｉ1によりトランジスタ１９０のＶBE電圧を超過するとトランジスタ１９０がオン動作してトランジスタ１１３のベースを引っ張るため、トランジスタ１１３はオン動作して上述したような各ＦＥＴ１６１，１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出を開始することとなる。
【００８３】
一方、第１ＦＥＴ１６１あるいは第２ＦＥＴ１６２がオン動作しない場合、第１ＦＥＴ１６１あるいは第２ＦＥＴ１６２に降下電圧が発生しなくなるので、トランジスタ１９０はオン動作しなく、したがって、トランジスタ１１３がオン動作しないこととなって、各ＦＥＴ１６１，１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出を開始しないこととなる。
【００８４】
ところで、上述のようにトランジスタ１９０を用いてＦＥＴ１６１，１６２の降下電圧を検出する場合、この降下電圧の検出基準はトランジスタ１９０のＶBE電圧となる。そのため、短絡電流のような大電流が流れる場合は降下電圧を検出できるが、過負荷電流のような短絡電流よりは小さい電流が流れる場合は降下電圧が小さくなるため、この小さな降下電圧をトランジスタ１９０では検出できない恐れが生じる。
【００８５】
そこで、本変形例においては、出力端子Ｌ，Ｏの他に第３の出力端子Ｌ1を設け、出力端子Ｏと第３の出力端子Ｌ1との間に接続される負荷３００に印加される電圧を検出する回路を出力端子Ｏと第３の出力端子Ｌ1との間に設けるようにしている。そのため、出力端子Ｏと第３の出力端子Ｌ1との間にダイオードブリッジ１９２を配置し、ダイオードブリッジ１９２の入力端子に出力端子Ｏと第３の出力端子Ｌ1とを接続する。
【００８６】
ダイオードブリッジ１９２の一方の出力端子に抵抗１９２，１９５を介してフォトダイオード１９７ａのアノードを接続し、フォトダイオード１９７ａのカソードとトランジスタ１９６のコレクタとを接続し、トランジスタ１９６のエミッタとダイオードブリッジ１９２の他方の出力端子とを接続している。そして、トランジスタ１９６のベースに分割抵抗１９３，１９４の接続点を接続し、分割抵抗１９３の他端に抵抗１９２，１９５の接続点を接続し、分割抵抗抵抗１９４の他端とトランジスタ１９６のエミッタとを接続している。
【００８７】
これにより、負荷３００の両端電圧を検出して負荷電流を検出するようにしている。そして、フォトダイオード１９７ａとともに第３フォトカプラ１９７を構成するフォトトランジスタ１９７ｂをフォトトランジスタ１１２と抵抗１２１の間に接続してトランジスタ１１３と並列に接続している。
【００８８】
このため、第１ＦＥＴ１６１および第２ＦＥＴ１６２が完全にオン動作して、短絡電流よりは小さい過負荷電流あるいはそれよりももっと小さい定格負荷電流が負荷３００に流れるようになると、各ＦＥＴ１６１，１６２の両端に発生する電圧は殆ど０Ｖに近くなるため、負荷用電源３０１の電圧は負荷３００に印加され、負荷３００の両端に電圧が発生する。この過負荷電流あるいは定格負荷電流をダイオードブリッジ１９１で全波整流し、分割抵抗１９３，１９４の分割比で分割される分電圧がトランジスタ１９６のＶBE電圧より大きくなるとトランジスタ１９６がオン動作する。トランジスタ１９６がオン動作することにより、フォトダイオード１９７ａがオン動作してフォトトランジスタ１９７ｂがオン動作し、各ＦＥＴ１６１，１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出を開始することとなる。
【００８９】
なお、各ＦＥＴ１６１，１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出を開始してからの、短絡電流、過負荷電流、サージ電流および定格負荷電流の検出動作は上述した実施の形態と同様であるので、その説明は省略する。
このように、本変形例においては、短絡電流が第１ＦＥＴ１６１あるいは第２ＦＥＴ１６２に流れるとトランジスタ１９０がこれらのＦＥＴ１６１，１６２の降下電圧を検出してトランジスタ１１３をオン動作させて、各ＦＥＴ１６１，１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出を開始させる。このとき、第１ＦＥＴ１６１、第２ＦＥＴ１６２の一方あるいは両方がオン動作しなかった場合はトランジスタ１９０が降下電圧を検出しないこととなって、トランジスタ１１３をオフ状態として、各ＦＥＴ１６１，１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出を開始させないので、ＦＥＴ１６１，１６２がオン動作しない場合を過電流として誤検出することが防止できるようになる。
【００９０】
一方、過負荷電流あるいは定格負荷電流が第１ＦＥＴ１６１あるいは第２ＦＥＴ１６２に流れると、負荷３００の両端に発生する電圧を検出してフォトダイオード１９７ａがオン動作する。これに伴い、フォトトランジスタ１９７ｂがオン動作して各ＦＥＴ１６１，１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出を開始させる。負荷３００の両端に電圧が発生しないと、フォトダイオード１９７ａがオン動作しないので、各ＦＥＴ１６１，１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出を開始させない。これにより、ＦＥＴ１６１，１６２がオン動作しない場合を過電流として誤検出することが防止できるようになる。
【００９１】
なお、上述の実施の形態およびその変形例においては、本発明の出力回路をプログラマブルコントローラに適用したが、所定のオン／オフの状態を電気信号として出力し、しかも様々の電圧レベルの電気信号に対応可能な汎用の出力回路を備える制御装置であれば、どのような装置に適用してもよい。
【図面の簡単な説明】
【図１】 本発明の出力回路の一実施の形態の全体構成を示す回路図である。
【図２】 電界効果トランジスタ（ＦＥＴ）に過渡電流が流れた場合のドレイン−ソース間オン電圧（ＶDS(ON)）の変化と短絡電流検出レベルおよび過負荷電流検出レベルを示す図である。
【図３】 図１の回路の動作波形を示す図である。
【図４】 本発明の出力回路の変形例の全体構成を示す回路図である。
【図５】 プログラマブルコントローラの全体構成を示す図である。
【図６】 本発明の先願に係わる出力回路の全体構成を示す回路図である。
【符号の説明】
１００…出力回路、１１０…第１フォトカプラ、１１３…トランジスタ（検出開始回路）、１１５，１１６，１１７，１２１、１２２、１２３…抵抗、１２４、１２５、１２６、１２８…ダイオード、１２９…コンデンサ、１３０…第１トランジスタ、１３１…第２トランジスタ、１３２…コンデンサ、１３３ａ，１３３ｂ…抵抗、１３４ａ，１３４ｂ…抵抗、１３５…コンデンサ、１３５ａ…抵抗、１３５ｂ…ダイオード、１３６…第３比較器、１３６ａ，１３６ｂ，１３６ｃ…抵抗、１３７ａ…ダイオード、１３７ｂ…抵抗、１３８…第２比較器、１３９…トランジスタ（サイリスタ駆動用）、１４０…サイリスタ、１５０…第２フォトカプラ、１６１、１６２…電界効果トランジスタ（ＦＥＴ）（出力素子）、１６５…ツェナーダイオード、１８０…第１比較器（負荷電流検出手段）、１８１…ツェナーダイオード、１８２，１８３，１８５…抵抗、１８４…定電流ダイオード、１８６，１８７，１８８，１８９…ダイオード、３００…負荷、３０１…交流電源
【発明の属する技術分野】
本発明は、制御装置本体から出力された電気信号に基づいて被制御装置となる負荷を駆動する駆動信号を出力する制御装置の出力回路に関するものである。
【０００２】
【従来の技術】
従来、この種の制御装置の出力回路は、例えばプログラマブルコントローラに使用されており、図５に示すようなものが知られている。図５はプログラマブルコントローラの全体構成を示すブロック図である。図５において、プログラマブルコントローラ１０は、検出装置２からの電気信号を入力端子Ｓ、Ｇを介して入力するｍ個の入力回路１２と、出力端子Ｐ、Ｏ、Ｍを介して被制御装置４を駆動するための駆動信号を出力するｎ個の出力回路１４と、周知のＣＰＵ、ＲＯＭ、ＲＡＭ等からなるマイクロコンピュータを中心にして構成され、各入力回路１２からの入力信号に基づき、予め設定された所定のシーケンスプログラムに従って各出力回路１４を介して被制御装置４を駆動制御する論理演算部１６と、外部より供給される直流あるいは交流のシステム用電源ＶＳに接続され、このシステム用電源ＶＳの電源電圧を論理演算部１６にて使用可能な所定の直流電圧に変換するコンバータ１８と、論理演算部１６が実行するシーケンスプログラムを外部のプログラム用ツール６等から入力するために外部装置とデータの送受信を行う通信部２０とを備えている。
【０００３】
ここで、出力回路１４は、直流電源ＶＬおよびこの電源ＶＬのマイナス側に接続されたランプ、モータ、ソレノイド等の負荷Ｌを備えた被制御装置４に出力端子Ｐ、Ｏ、Ｍを介して接続される。そして、電源ＶＬのプラス側（端子Ｐ）にエミッタが接続されるとともに負荷Ｌの電源ＶＬとは反対側（端子Ｏ）にコレクタが接続されるＰＮＰ型トランジスタ（出力素子）２２と、抵抗２４を介してトランジスタ２２のベースにコレクタが接続されるとともに電源ＶＬのマイナス側（端子Ｍ）にエミッタが接続されるフォトトランジスタ２６ａおよび論理演算部１６の演算結果に応じて発光しフォトトランジスタ２６ａを駆動する発光ダイオード２６ｂからなるフォトカプラ２６と、端子Ｍから端子Ｏへの方向を順方向として接続されたフライホイールダイオード２８とを備えている。
【０００４】
この出力回路１４においては、検出装置２からの検出信号が入力回路１２を介して論理演算部１６に入力されると、論理演算部１６はフォトカプラ２６の発光ダイオード２６ｂを発光させ、フォトカプラ２６のフォトトランジスタ２６ａがオンすることにより、出力素子のトランジスタ２２のエミッタ−ベース間に電位差が生じてトランジスタ２２がオンする。すると、直流電源ＶＬからトランジスタ２２のエミッタとコレクタを介して電流が流れ、被制御装置４の負荷Ｌが駆動される。
【０００５】
上記した従来の出力回路においては、短絡等により過電流を生じた場合、被制御装置を短絡状態から保護するため、通常は溶断ヒューズを用いている。しかしながら、溶断ヒューズは出力素子を保護するために設けるものでないため、溶断ヒューズが溶断しなかった場合には出力素子を保護することができなく、かつ溶断ヒューズが溶断しても応答性が悪く、出力素子を保護できないという問題があった。このため、溶断ヒューズを瞬断性が要求されるこの種の出力回路に用いるには好ましくない。また、溶断ヒューズが溶断する毎に、新たな溶断ヒューズと交換しなければならなく、保守の作業性が悪いという問題も生じた。
【０００６】
そこで、出力回路に溶断ヒューズ等を使わずに、過電流から出力素子を保護するものを本出願人は特開平９−３４５１３号において提案した。このものは、図６に示すように、出力素子として電界効果トランジスタ（ＦＥＴ）２６１，２６２を用い、これらの各ＦＥＴ２６１，２６２を過電流から保護するために、各ＦＥＴ２６１，２６２のドレイン−ソース間オン電圧を検出して、このドレイン−ソース間オン電圧が所定値以上になると過電流と判定して各ＦＥＴ２６１，２６２の動作を遮断して各ＦＥＴ２６１，２６２を過電流から保護するようにしている。
【０００７】
この際、フォトカプラ２１０がオン動作してから各ＦＥＴ２６１，２６２が完全にオン動作するまでに遅れを生じるため、各ＦＥＴ２６１，２６２のドレイン−ソース間電圧を短絡電流によるドレイン−ソース間オン電圧として誤検出する可能性がある。この誤検出を防止するため、各ＦＥＴ２６１，２６２が完全にオン動作するまではドレイン−ソース間オン電圧の検出を無効にする必要がある。
【０００８】
そこで、上記特開平９−３４５１３号においては、各ＦＥＴ２６１，２６２のゲート電圧に対して抵抗２３２とコンデンサ２３３による充電回路を設け、トランジスタ２３１のベース電圧の立ち上がりを各ＦＥＴ２６１，２６２のゲート電圧より遅らせるようにしている。これにより、各ＦＥＴ２６１，２６２のゲート電圧が立ち上がり、各ＦＥＴ２６１，２６２が完全にオン動作した頃を見計らってトランジスタ２３１をオン動作させる。トランジスタ２３１がオン動作するに伴い、トランジスタ２３０がオフ動作するため、各ＦＥＴ２６１，２６２のドレイン−ソース間オン電圧の検出を開始することとなる。
【０００９】
各ＦＥＴ２６１，２６２がオン動作することにより、負荷３００に電源３０１より給電されるようになるが、負荷３００を駆動する電源３０１が交流であるため、出力端子Ｐから各ＦＥＴ２６１，２６２を介して出力端子Ｏに負荷電流が流れる場合と、出力端子Ｏから各ＦＥＴ２６２，２６１を介して出力端子Ｐに負荷電流が流れる場合とがある。
【００１０】
出力端子Ｐから各ＦＥＴ２６１，２６２を介して出力端子Ｏに負荷電流が流れる場合、ＦＥＴ２６１においては、ドレイン２６１ｄからソース２６１ｓに向けて負荷電流が流れて接地電位（ＤＣ／ＤＣ ＧＮＤ）を基準とした正のドレイン−ソース間オン電圧が発生する。また、ＦＥＴ２６２においては、寄生ダイオード２６４を介してソース２６２ｓからドレイン２６２ｄに向けて負荷電流が流れる。このとき、寄生ダイオード２６４による電圧降下により接地電位（ＤＣ／ＤＣ ＧＮＤ）を基準とした負のドレイン−ソース間電圧が発生する。
【００１１】
一方、出力端子Ｏから各ＦＥＴ２６２，２６１を介して出力端子Ｐに負荷電流が流れる場合、ＦＥＴ２６２においては、ドレイン２６２ｄからソース２６２ｓに向けて負荷電流が流れて接地電位（ＤＣ／ＤＣ ＧＮＤ）を基準とした正のドレイン−ソース間オン電圧が発生する。また、ＦＥＴ２６１においては、寄生ダイオード２６３を介してソース２６１ｓからドレイン２６１ｄに向けて負荷電流が流れる。このとき、寄生ダイオード２６３による電圧降下により接地電位（ＤＣ／ＤＣ ＧＮＤ）を基準とした負のドレイン−ソース間電圧が発生する。
【００１２】
【発明が解決しようとする課題】
ところで、半田付け不良、ＦＥＴ２６１あるいはＦＥＴ２６２の故障等の何らかの理由により、ＦＥＴ２６１あるいはＦＥＴ２６２がオンできなかった場合においては、ＦＥＴ２６１あるいはＦＥＴ２６２に電源３０１より電圧が印加され、ＦＥＴ２６１あるいはＦＥＴ２６２のドレイン−ソース間に電圧が発生する。
【００１３】
しかしながら、上述の特開平９−３４５１３号の発明においては、正のドレイン−ソース間オン電圧のみ、即ち、出力端子Ｐから各ＦＥＴ２６１，２６２を介して出力端子Ｏに負荷電流が流れる場合は、ＦＥＴ２６１のドレイン−ソース間オン電圧のみを検出し、出力端子Ｏから各ＦＥＴ２６２，２６１を介して出力端子Ｐに負荷電流が流れる場合は、ＦＥＴ２６２のドレイン−ソース間オン電圧のみを検出しているため、ＦＥＴ２６１あるいはＦＥＴ２６２がオン動作できなかった場合においては過電流に基づくドレイン−ソース間オン電圧であるのか、あるいは電圧印加に基づくドレイン−ソース間電圧であるのか、見分けが付かなく、過電流として誤検出するという問題を生じた。
【００１４】
【課題を解決するための手段】
本発明の目的は、上記の問題を解決するため、電界効果トランジスタのドレイン−ソース間オン電圧と降下電圧とを検出して、過電流状態と電界効果トランジスタがオンしていない状態とを見分けられるようにすることにある。この目的は、検出装置から入力される検出信号に基づいて予め設定したプログラムの論理演算処理を実行してその演算結果を示す制御信号を出力する論理演算部と、該論理演算部から出力される制御信号を被制御装置となる負荷の駆動制御信号として出力する出力素子として直列接続した一対の電界効果トランジヅタを用いた出力回路と、前記電界効果トランジスタのオン作動時にサージ許容時間が経過したとき検出したドレインーソース間オン電圧が第１基準電圧より大きいとき過負荷電流検出信号を出力して前記電界効果トランジスタのオン作動を遮断し、前記電界効果トランジスタのオン作動時に前記サージ許容時間が経過する前に（サージ許容時間の経過中に）検出したドレインーソース間オン電圧が前記第１基準電圧より大きな第２基準電圧（Vs）より大きいとき短絡電流検出信号を出力して前記電界効果トランジスタのオン作動を遮断する過電流保護回路とを備えた制御装置において、 前記論理演算部から前記駆動制御信号が出力されたとき前記電界効果トランジスタのいずれか一方又は両方がオン作動しないでそのドレインーソース間オン電圧の電圧降下が所定の基準電圧を超えないとき前記過電流保護回路による過負荷電流及び短絡電流の検出不能にし、前記ドレインーソース間オン電圧の電圧降下が所定の基準電圧を超過したとき前記過電流保護回路による過負荷電流及び短絡電流の検出を可能にする負荷電流検出回路を設けたことを特徴とする過電流保護回路を備えた制御装置を提供することにより達成される。
【００１５】
上記のように構成した制御装置においては、前記論理演算部から前記駆動制御信号が出力されたとき前記電界効果トランジスタのいずれか一方又は両方がオン作動しないでそのドレイン−ソース間オン電圧の電圧降下が所定の基準電圧を超えないとき前記過電流保護回路による過負荷電流及び短絡電流の検出を不能にしたことにより、接続不良、故障等の何らかの理由により、直列接続した電界効果トランジスタのいずれか一方又は両方がオン動作しない場合、負荷用の電源から印加される電圧により電界効果トランジスタにドレイン−ソース間電圧が発生しても、この電圧をドレイン−ソース間オン電圧として誤検出することが防止できるようになり、電界効果トランジスタがオン動作していない場合を過電流として誤検出することが防止できるようになる。
【００１６】
接続不良、故障等の何らかの理由により、直列接続した電界効果トランジスタの一方、あるいは両方がオン動作しない場合、直列接続した電界効果トランジスタには負荷電流が流れることはない。このため、オン動作した電界効果トランジスタの降下電圧を検出するようにすれば負荷電流を検出することが可能になる。 そこで、この発明においては、直列接続した一方の電界効果トランジスタのドレイン−ソース間電圧を検出して第１基準電圧より大きいときには過負荷電流検出信号を出力し、第２基準電圧より大きいときには短絡電流検出信号を出力するようにし、直列接続した他方の電界効果トランジスタのドレイン−ソース間電圧を検出して負荷電流を検出するようにしている。
【００１７】
このように、一方の電界効果トランジスタのドレイン−ソース間電圧を検出し、他方の電界効果トランジスタの負荷電流を検出するようにすると、負荷用の電源から印加される電圧により電界効果トランジスタにドレイン−ソース間電圧が発生しても、この電圧をドレイン−ソース間オン電圧として誤検出することが防止できるようになり、電界効果トランジスタがオン動作していない場合を過電流として誤検出することが防止できるようになる。
【００１８】
【発明の実施の形態】
以下に、図に基づいて本発明の実施の形態を説明する。図１は本発明の出力回路をプログラマブルコントローラに適用した場合の本実施の形態の回路図である。図１に示すように、本実施の形態の出力回路１００は、図示しない論理演算部（図５参照）の演算結果が端子Ｃより入力され、この演算結果に応じて発光する発光ダイオード１１１と発光ダイオード１１１が発光することにより駆動されるフォトトランジスタ１１２からなるフォトカプラ１１０と、フォトカプラ１１０が駆動することによりターンオンされる出力素子、即ち、第１電界効果トランジスタ（第１ＦＥＴ）１６１と第２電界効果トランジスタ（第２ＦＥＴ）１６２と、これらのフォトカプラ１１０と第１ＦＥＴ１６１および第２ＦＥＴ１６２よりなる出力素子との間に配置される後述する各回路とから構成される。
【００１９】
各回路は、ＦＥＴ１６１、１６２の駆動回路、負荷電流検出回路、短絡電流および過負荷電流の検出動作を開始させる検出開始回路、ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧（ＶDS(ON)）検出回路、短絡電流検出回路、サージ許容回路、過負荷電流検出回路、ＦＥＴ１６１、１６２のターンオフラッチ回路、異常信号フィードバック回路等により構成される。ここで、ダイオード１６３および１６４はＦＥＴ１６１、１６２のそれぞれの寄生ダイオードを示している。
【００２０】
ＦＥＴ１６１、１６２の駆動回路はＮＰＮトランジスタ１７０とＰＮＰトランジスタ１７１とから構成され、フォトトランジスタ１１２のコレクタとＮＰＮトランジスタ１７０のコレクタとが接続され、ＰＮＰトランジスタ１７１のコレクタは接地電位（ＤＣ／ＤＣ ＧＮＤ）に接続されている。ＮＰＮトランジスタ１７０のエミッタとＰＮＰトランジスタ１７１のエミッタとの接続点は、ゲート抵抗１１６を介して第１ＦＥＴ１６１および第２ＦＥＴ１６２の各ゲート１６１ｇおよび１６２ｇに接続されている。各ゲート１６１ｇ、１６２ｇはゲート抵抗１１７を介して接地電位（ＤＣ／ＤＣ ＧＮＤ）に接続されている。
【００２１】
第１ＦＥＴ１６１のソース１６１ｓと第２ＦＥＴ１６２のソース１６２ｓは共通に接続され、第１ＦＥＴ１６１のドレイン１６１ｄに接続される出力端子Ｌと第２ＦＥＴ１６２のドレイン１６２ｄに接続される出力端子Ｏとの間には被制御装置となる負荷３００と負荷３００を駆動する負荷用交流電源３０１とが接続され、第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作することにより負荷３００に負荷用交流電源３０１から電力が供給されて負荷３００が駆動されることとなる。
【００２２】
負荷電流検出回路は第１比較器１８０から構成され、この第１比較器１８０のＧＮＤにはダイオード１８７，１８８，１８９のアノードが接続され、ダイオード１８７のカソードは接地電位（ＤＣ／ＤＣ ＧＮＤ）に接続され、ダイオード１８８のカソードは第１ＦＥＴ１６１のドレイン１６１ｄに、ダイオード１８９のカソードは第２ＦＥＴ１６２のドレイン１６２ｄにそれぞれ接続されている。
これにより、第１比較器１８０のＧＮＤは、ダイオード１８８を介して第１ＦＥＴ１６１のドレイン１６１ｄに接続され、ダイオード１８９を介して第２ＦＥＴ１６２のドレイン１６２ｄに接続され、ダイオード１８６を介して接地電位（ＤＣ／ＤＣ ＧＮＤ）に接続されるので、第１比較器１８０のＧＮＤレベルはこれらの内の最も低い電圧に引っ張られるようになる。このため、各ＦＥＴ１６１，１６２の抵抗降下により発生した負の電圧は第１比較器１８０のＧＮＤレベルとなり、これを基準として接地電位（ＤＣ／ＤＣ ＧＮＤ）の電圧を正の電圧として検出できるようになる。
【００２３】
第１比較器１８０の電源端子は定電流ダイオード１８４を介して直流電源（ＤＣ／ＤＣ ＶＣＣ）に接続している。この定電流ダイオード１８４とダイオード１８７，１８８，１８９のアノード間には、ツェナーダイオード１８１と、ツェナーダイオード１８１に並列に分割抵抗１８２，１８３を接続している。また、定電流ダイオード１８４と接地電位（ＤＣ／ＤＣ ＧＮＤ）間には抵抗１８５とダイオード１８６を直列に接続している。これにより、第１比較器１８０の電源電圧は直流電源（ＤＣ／ＤＣ ＶＣＣ）より定電流ダイオード１８４を通してツェナーダイオード１８１によって作られる。なお、定電流ダイオード１８４に代えて抵抗を用いても同様の機能を奏することができる。
【００２４】
ツェナーダイオード１８１によって作られる電圧を分割抵抗１８２，１８３により分割し、これらの共通接続点を第１比較器１８０の非反転入力端子に接続することにより、ＦＥＴ１６１あるいはＦＥＴ１６２の降下電圧の基準電圧となる。一方、抵抗１８５とダイオード１８６の接続点を第１比較器１８０の反転入力端子に接続し、第１比較器１８０の出力端子を抵抗１１４を介してトランジスタ１１３のベースに接続する。この状態で、ＦＥＴ１６１あるいはＦＥＴ１６２のどちらかに電圧降下が発生し、この降下電圧が分割抵抗１８２，１８３で設定された基準電圧を超過すると、第１比較器１８０の出力がＬｏｗになり、抵抗１１４を通してトランジスタ１１３のベースを引っ張るため、トランジスタ１１３はオン動作して後述するＦＥＴ１６１あるいはＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出開始が可能となる。
【００２５】
検出開始回路は 検出開始回路はＰＮＰトランジスタ１１３より構成され、トランジスタ１１３のコレクタはフォトトランジスタ１１２のエミッタに接続され、これらの接続点は抵抗１１５を介してＮＰＮトランジスタ１７０とＰＮＰトランジスタ１７１のベースに接続されている。
【００２６】
このため、フォトトランジスタ１１２がオン動作することにより、ＮＰＮトランジスタ１７０とＰＮＰトランジスタ１７１のベースに電圧が印加されて両トランジスタ１７０，１７１のエミッタにはベース電圧に追従した電圧が発生する。これにより、直流電源（ＤＣ／ＤＣＶＣＣ）よりゲート抵抗１１６を介して第１ＦＥＴ１６１のゲート１６１ｇおよび第２ＦＥＴ１６２のゲート１６２ｇに電圧が印加され、第１ＦＥＴ１６１および第２ＦＥＴ１６２はオン動作することとなる。
【００２７】
ここで、両トランジスタ１７０，１７１を接続することなく、抵抗１１５とゲート抵抗１１６，１１７とを直列接続すると、各ＦＥＴ１６１，１６２のオン速度は抵抗１１５とゲート抵抗１１６，１１７の直列抵抗による各ＦＥＴ１６１，１６２のゲート容量への充電時定数で決定される。抵抗１１５の抵抗値は後述するサイリスタ１４０への保持電流により決定され、ゲート抵抗１１６，１１７は抵抗１１５とゲート駆動電圧により決定されるため、全体的にあまり小さい抵抗値とすることができなく、ゲート容量への充電時定数が大きくなることから各ＦＥＴ１６１，１６２のオン速度が遅くなる。
【００２８】
そこで、抵抗１１５とゲート抵抗１１６，１１７との間に両トランジスタ１７０，１７１を接続すると、ゲート抵抗１１６，１１７の抵抗値は抵抗１１５の抵抗値に関係なく設定することが可能となるため、ゲート抵抗１１６，１１７の抵抗値を小さく設定することにより、各ＦＥＴ１６１，１６２のオン速度を速くすることが可能になる。
【００２９】
フォトトランジスタ１１２のエミッタはトランジスタ１１３を介して抵抗１２１および１２２の一端に接続する。抵抗１２１の他端はダイオード１２４およびダイオード１２６のアノード側に接続し、ダイオード１２６のカソード側は第１ＦＥＴ１６１のドレイン１６１ｄに接続している。また、抵抗１２２の他端はダイオード１２５およびダイオード１２８のアノード側に接続し、ダイオード１２８のカソード側は第２ＦＥＴ１６２のドレイン１６２ｄに接続している。ダイオード１２４、１２５の各カソード側は抵抗１２３を介して接地電位（ＤＣ／ＤＣＧＮＤ）に接続するとともに抵抗１３７を介して第２比較器１３８の反転入力端子に接続している。
【００３０】
ここで、何らかの理由により第１ＦＥＴ１６１あるいは第２ＦＥＴ１６２がオン動作できなかった場合、ダイオード１２４、１２５には負荷側の交流電源３０１より交流電圧が逆電圧として印加される恐れがある。そのため、ダイオード１２４、１２５としては高耐圧用ダイオードを用いて高電圧による破壊を防止するようにしている。
【００３１】
各ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧（ＶDS(ON)）検出回路は、ダイオード１２４、１２５、１２６、１２８と抵抗１２１、１２２、１３７とから構成され、ダイオード１２６およびダイオード１２８により各ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧（ＶDS(ON)）が検出され、このドレイン−ソース間オン電圧（ＶDS(ON)）に相当する電位が抵抗１３７を通して第２比較器１３８の反転入力端子に入力される。この第２比較器１３８の反転入力端子に入力される電圧は、ダイオード１２４とダイオード１２５によりＯＲ接続されているため、第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の高い方が印加されることとなる。
【００３２】
ここで、ダイオード１２４とダイオード１２５のカソード側の共通接続点は第１トランジスタ１３０のコレクタに接続し、そのエミツタは接地電位（ＤＣ／ＤＣ ＧＮＤ）に接続している。第１トランジスタ１３０のベースは抵抗１３３ａの一端とコンデンサ１３２の接続点に接続し、抵抗１３３ａの他端は抵抗１３３ｂの一端と第２トランジスタ１３１のコレクタに接続している。抵抗１３３ｂの他端は直流電源（ＤＣ／ＤＣ ＶＣＣ）に接続され、コンデンサ１３２の他端と第２トランジスタ１３１のエミツタは接地電位（ＤＣ／ＤＣ ＧＮＤ）に接続している。第２トランジスタ１３１のベースは抵抗１３４を介して接地電位（ＤＣ／ＤＣ ＧＮＤ）に接続するととともに、ツェナーダイオード１６５のアノードに接続している。ツェナーダイオード１６５のカソードは各ＦＥＴ１６１，１６２のゲート１６１ｇおよび１６２ｇに接続している。
【００３３】
このため、フォトカプラ１１０が動作しないときは、直流電源（ＤＣ／ＤＣ ＶＣＣ）より第１トランジスタ１３０のベースに電流が供給され、第１トランジスタ１３０はオン動作して、各ダイオード１２４、１２５のカソード側は接地電位（ＤＣ／ＤＣ ＧＮＤ）になる。
【００３４】
一方、フォトカプラ１１０が動作し、ゲート抵抗１１６，１１７の抵抗分割比に応じて第１ＦＥＴ１６１および第２ＦＥＴ１６２の各ゲート１６１ｇ、１６２ｇに電圧が印加され、第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作を開始すると第１比較器１８０の出力がＬｏｗレベルになって、トランジスタ１１３が動作し、ＦＥＴ１６１およびＦＥＴ１６２のドレイン−ソース間電圧の検出開始を可能とする。一方、第１トランジスタ１３０がオン動作している間は第２比較器１３８の反転入力端子に各ダイオード１２６、１２８の検出電圧が入力されないので、第１ＦＥＴ１６１および第２ＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出は無視される。これにより、第１ＦＥＴ１６１および第２ＦＥＴ１６２が完全にオン動作するまでのドレイン−ソース間電圧を短絡電流によるドレイン−ソース間オン電圧（ＶDS(ON)）として誤検出することが防止できる。
【００３５】
ここで、第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作し、各ゲート１６１ｇ、１６２ｇの印加電圧が上昇して、ツェナーダイオード１６５のツェナー電圧と第２トランジスタ１３１のＶBE電圧との和以上になると、第２トランジスタ１３１のベース電圧が上昇するため、第２トランジスタ１３１はオン動作する。第２トランジスタ１３１がオン動作すると、第１トランジスタ１３０のベース電流を引き込み、第１トランジスタ１３０はオフ動作することとなる。これにより、第２比較器１３８の反転入力端子に各ダイオード１２６、１２８の検出電圧が入力されて、第１ＦＥＴ１６１および第２ＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出が開始されることとなる。
【００３６】
短絡電流検出回路は第２比較器１３８にて構成され、この第２比較器１３８の反転入力端子には抵抗１３７の一端とダイオード１３７ａとコンデンサ１３７ｂとの並列回路の一端が接続され、抵抗１３７の他端はダイオード１２４、１２５の各カソード側に接続し、ダイオード１３７ａとコンデンサ１３７ｂとの並列回路の他端は接地電位（ＤＣ／ＤＣ ＧＮＤ）に接続している。一方、第２比較器１３８の非反転入力端子には第３比較器１３６の出力が抵抗１３６ａを介して入力され、抵抗１３６ａの非反転入力端子との接続点には抵抗１３６ｂの一端と抵抗１３６ｃ一端が接続され、抵抗１３６ｂの他端は直流電源（ＤＣ／ＤＣ ＶＣＣ）に接続し、抵抗１３６ｃの他端は接地電位（ＤＣ／ＤＣ ＧＮＤ）に接続している。
【００３７】
ここで、抵抗１３６ｂの抵抗値Ｒｂと抵抗１３６ｃの抵抗値Ｒｃで分割された直流電源（ＤＣ／ＤＣ ＶＣＣ）の分圧電圧が第１ＦＥＴ１６１および第２ＦＥＴ１６２の短絡電流を検出するためのドレイン−ソース間オン電圧（ＶDS(ON)）の基準電圧Ｖｓ（第２基準電圧）となる。第２基準電圧の値Ｖｓの設定は以下のようにしてなされる。即ち、ＦＥＴの最大許容サージ電流はＩＥＣ（International Electrotechnical Commission）規格（ＩＥＣ１１３１−２）にて定められており、その最大許容サージ電流は定格電流の１０倍と定められている。したがって、定格電流の１０倍に相当する電圧より大きい値を短絡電流検出のための基準電圧Ｖｓとしている。
【００３８】
ここで、図２は第１ＦＥＴ１６１および第２ＦＥＴ１６２に過渡電流が流れた場合のドレイン−ソース間オン電圧（ＶDS(ON)）波形を示す図であり、短絡時には曲線Ａで示される波形となり、サージ印加時には曲線Ｂで示される波形となり、過負荷時には曲線Ｃで示される波形となり、定格負荷時には曲線Ｄで示される波形となる。したがって、図２に示すように、短絡電流の検出レベルをドレイン−ソース間オン電圧（ＶDS(ON)）が定格電流の１０倍に相当する電圧より大きくなった値を基準電圧Ｖｓとなるように抵抗１３６ｂの抵抗値Ｒｂと抵抗１３６ｃの抵抗値Ｒｃを選定すればよいこととなる。
【００３９】
第２比較器１３８の出力は抵抗１３８ａの一端に接続し、抵抗１３８ａの他端はトランジスタ１３９のベースに接続するとともに、抵抗１３８ｂを介して直流電源（ＤＣ／ＤＣ ＶＣＣ）に接続している。トランジスタ１３９のエミッタは直流電源（ＤＣ／ＤＣ ＶＣＣ）に接続し、トランジスタ１３９のコレクタは抵抗１３９ａを介してサイリスタ１４０のゲートに接続している。これにより、トランジスタ１３９はサイリスタ１４０のゲート駆動回路になる。
【００４０】
サージ許容回路および過負荷電流検出回路は、コンデンサ１３５に抵抗１３５ａとダイオード１３５ｂとからなる並列回路を直列に接続した遅延回路と、第３比較器１３６と上述の第２比較器１３８とから構成され、第３比較器１３６の反転入力端子はコンデンサ１３５とこのコンデンサ１３５の一端に直列に接続される抵抗１３５ａとダイオード１３５ｂとからなる並列回路との共通接続点に接続し、抵抗１３５ａとダイオード１３５ｂとからなる並列回路の他端はフォトトランジスタ１１２のエミッタに接続し、コンデンサ１３５の他端は接地電位（ＤＣ／ＤＣ ＧＮＤ）に接続している。
【００４１】
一方、第３比較器１３６の非反転入力端子は抵抗１３４ａの一端と抵抗１３４ｂの一端の共通接続点に接続し、抵抗１３４ａの他端は直流電源（ＤＣ／ＤＣ ＶＣＣ）に接続し、抵抗１３４ｂの他端は接地電位（ＤＣ／ＤＣ ＧＮＤ）に接続している。第３比較器１３６の出力は抵抗１３６ａを介して第２比較器１３８の非反転入力端子に接続している。
【００４２】
ここで、第３比較器１３６の反転入力端子に入力される電圧（コンデンサ１３５の充電電圧）が非反転入力端子に入力される直流電源（ＤＣ／ＤＣ ＶＣＣ）の抵抗１３４ａと抵抗１３４ｂとの分圧比により決定される電圧を越えるまでの時間を、遅延回路の抵抗１３５ａとコンデンサ１３５により決定される時定数に対応するサージ許容時間（Ｔ２時間、図２においては２サイクルの間）として設定する。これにより、このサージ許容時間（Ｔ２時間）内に第２比較器１３８の反転入力端子に入力される第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）が基準電圧Ｖｓ（第２基準電圧）より大きくなると、第２比較器１３８は許容サージ電流を越えたとしてオフ動作し、短絡電流検出信号を出力する。
【００４３】
なお、サージ許容時間（Ｔ２時間）内に第２比較器１３８の反転入力端子に入力される第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）が非反転入力端子に入力される後述する過負荷電流検出電圧Ｖｏ（第１基準電圧）より大きくても基準電圧Ｖｓより小さければ許容サージ電流と判定して第２比較器１３８は出力信号を出力することはない。
【００４４】
一方、コンデンサ１３５の充電電圧が上昇して第３比較器１３６の反転入力端子電圧が上昇し、非反転入力端子に入力される直流電源（ＤＣ／ＤＣ ＶＣＣ）の抵抗１３４ａと抵抗１３４ｂとの分圧比により決定される基準電圧Ｖｔ（第３基準電圧図３（ｅ）参照）を越えると、第３比較器１３６はサージ許容時間（Ｔ２時間）を越えたと判定してサージ許容時間経過信号を出力する。
【００４５】
すると、このサージ許容時間経過信号により抵抗１３６ａが接地電位（ＤＣ／ＤＣ ＧＮＤ）に引かれることとなり、第２比較器１３８の非反転入力端子と接地電位（ＤＣ／ＤＣ ＧＮＤ）間に接続される抵抗が抵抗１３６ｃのみから抵抗１３６ａと抵抗１３６ｃの並列回路の合成抵抗となってその抵抗値が減少することとなる。つまり、第２比較器１３８の非反転入力端子に接続される基準電圧が図２に示すように基準電圧Ｖｓ（第２基準電圧）から基準電圧Ｖｏ（第１基準電圧）に低下することとなる。
【００４６】
したがって、サージ許容時間（Ｔ２時間）経過後、第２比較器１３８の反転入力端子に入力される第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）が非反転入力端子に入力される基準電圧Ｖｏ（第１基準電圧）より大きくなると、第２比較器１３８は過負荷電流と判定して過負荷電流検出信号を出力することとなる。
【００４７】
なお、第１フォトカプラ１１０がオフ動作し、第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２がオフ動作した場合、コンデンサ１３５の電荷は抵抗１３５ａを通して放電され、次のドレイン−ソース間オン電圧（ＶDS(ON)）の発生により再びコンデンサ１３５を充電してサージを許容できるようにしているが、非常に短いオフ期間後再度、第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２がオン動作すると、コンデンサ１３５の電荷が完全に放電しきれない事態となって、サージを許容できなくなる可能性がある。そのため、抵抗１３５ａに並列にダイオード１３５ｂを接続して抵抗１３５ａをバイパスさせ、急速なサージ許容回路の初期化を可能にしている。
【００４８】
ターンオフラッチ回路は、サイリスタ１４０から構成し、このサイリスタ１４０のアノード側は第２発光ダイオード１５１を介して抵抗１１５とＦＥＴ駆動回路の両トランジスタ１７０，１７１のベースとの接続点に接続し、そのカソード側は接地電位（ＤＣ／ＤＣ ＧＮＤ）に接続し、そのゲートは抵抗１３９ａを介してゲート駆動回路となるトランジスタ１３９のコレクタに接続し、トランジスタ１３９のエミッタは直流電源（ＤＣ／ＤＣ ＶＣＣ）に接続している。
【００４９】
このため、第２比較器１３８が短絡電流検出信号または過負荷電流検出信号を出力すると、トランジスタ１３９がオン動作して、サイリスタ１４０のゲートには抵抗１３９ａを通して直流電源（ＤＣ／ＤＣ ＶＣＣ）が印加されてターンオンする。すると、第１ＦＥＴ１６１および第２ＦＥＴ１６２の各ゲート電圧が低下して各ＦＥＴ１６１、１６２はオフ動作する。サイリスタ１４０のアノードには直流電源（ＤＣ／ＤＣ ＶＣＣ）より第１フォトトランジスタ１１２、抵抗１１５、第２発光ダイオード１５１を通して保持電流が供給されるため、第１フォトカプラ１１０がオフ動作するまでサイリスタ１４０のターンオンが保持（ラッチ）され、各ＦＥＴ１６１、１６２のターンオフ状態がラッチされる。
【００５０】
このように、サイリスタ１４０がターンオンすると、第１ＦＥＴ１６１および第２ＦＥＴ１６２の各ゲート電圧が低下して、ツェナーダイオード１６５のツェナー電圧と第２トランジスタ１３１のＶBEとの和以下になると第２トランジスタ１３１がオフ動作し、第１トランジスタ１３０がオン動作しようとするが、第１トランジスタ１３０のベースにはコンデンサ１３２が接続されているため、このコンデンサ１３２の充電時間だけ第１トランジスタ１３０のオン動作が遅れることとなる。
【００５１】
異常信号フィードバック回路は第２発光ダイオード１５１と第２フォトトランジスタ１５２よりなる第２フォトカプラ１５０から構成し、上述したように、第２比較器１３８がオフ動作して短絡検出信号または過負荷検出信号を出力するとサイリスタ１４０がターンオンする。すると、第２発光ダイオード１５１が発光して第２フォトトランジスタ１５２が導通する。第２フォトトランジスタ１５２が導通することにより、短絡電流あるいは過負荷電流の異常信号は図示しない論理演算部（図５参照）にフィードバックされることとなる。
【００５２】
以下に、上述のように構成した本実施の形態の出力回路の動作を説明する。
【００５３】
（１）ＦＥＴがオン動作しない場合
まず、何らかの理由によりＦＥＴ１６１あるいはＦＥＴ１６２がオン動作しなかった場合の動作について説明する。この場合、説明を簡単にするために、負荷用の交流電源３０１より図１の矢印で示すような負荷電流Ｉ1が流れる場合の動作について説明する。
【００５４】
（Ａ）第１ＦＥＴ１６１がオン動作しない場合
フォトトランジスタ１１２がオン動作することにより、ＮＰＮトランジスタ１７０とＰＮＰトランジスタ１７１のベースに電圧が印加されて両トランジスタ１７０，１７１がオン状態となる。これにより、直流電源（ＤＣ／ＤＣ ＶＣＣ）よりゲート抵抗１１６を介して第１ＦＥＴ１６１のゲート１６１ｇおよび第２ＦＥＴ１６２のゲート１６２ｇに電圧が印加され、第１ＦＥＴ１６１および第２ＦＥＴ１６２が正常であれば、各ＦＥＴ１６１，１６２はオン動作することとなる。
【００５５】
しかしながら、何らかの理由により第１ＦＥＴ１６１がオン動作しない場合、第１ＦＥＴ１６１には負荷用の交流電源３０１より電圧が印加され、ドレイン１６１ｄ−ソース１６１ｓの間に電圧が発生する。この場合、第２ＦＥＴ１６２の寄生ダイオード１６４に負荷電流Ｉ1が流れないため、降下電圧は発生しない。第２ＦＥＴ１６２に降下電圧が発生しないと、分割抵抗１８２，１８３で設定された基準電圧を超過することがないため、第１比較器１８０の出力がＬｏｗレベルにならなく、トランジスタ１１３がオン動作することはない。これにより、ドレイン−ソース間オン電圧（ＶDS(ON)）の検出動作を開始することはなく、第１ＦＥＴ１６１がオン動作しなくても過電流として誤検出することが防止できる。
【００５６】
（Ｂ）第２ＦＥＴ１６２がオン動作しない場合
何らかの理由により第２ＦＥＴ１６２がオン動作しない場合、第１ＦＥＴ１６１がオン動作しても負荷電流が流れないため、ドレイン−ソース間オン電圧（ＶDS(ON)）は発生しない。一方、第２ＦＥＴ１６２には負荷用の交流電源３０１より電圧が印加され、ドレイン１６２ｄ−ソース１６２ｓの間にＤＣ／ＤＣ ＧＮＤ基準の負の降下電圧が発生する。
【００５７】
第２ＦＥＴ１６２に降下電圧が発生するため、分割抵抗１８２，１８３で設定された基準電圧を超過し、第１比較器１８０の出力はＬｏｗレベルにある。このため、トランジスタ１１３はオン動作するが、第１ＦＥＴ１６１にドレイン−ソース間オン電圧（ＶDS(ON)）が発生しないため、比較器１３８の基準電圧を超えることはなく、検出動作をすることはない。
【００５８】
（Ｃ）両１ＦＥＴ１６１，１６２がオン動作しない場合
第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作しない場合、第１ＦＥＴ１６１には負荷用の交流電源３０１より電圧が印加され、ドレイン１６１ｄ−ソース１６１ｓの間に電圧が発生する。しかしながら、第２ＦＥＴ１６２の寄生ダイオード１６４に負荷電流Ｉ1が流れないため、降下電圧は発生しない。
【００５９】
第２ＦＥＴ１６２に降下電圧が発生しないと、分割抵抗１８２，１８３で設定された基準電圧を超過することがないため、第１比較器１８０の出力がＬｏｗレベルにならない。このため、トランジスタ１１３はオン動作することがなく、ドレイン−ソース間オン電圧（ＶDS(ON)）の検出動作は開始することはなく、第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作しなくても過電流として誤検出することが防止できる。
【００６０】
（２）ＦＥＴがオン動作する場合
ついで、ＦＥＴ１６１，１６２が正常にオン動作する場合を図３の動作波形図に基づいて説明する。ここで、図３（ａ）はフォトカプラ１１０のオン／オフ動作波形を示し、図３（ｂ）は第１ＦＥＴ１６１および第２ＦＥＴ１６２のオン／オフ動作波形を示し、図３（ｃ）は第１ＦＥＴ１６１および第２ＦＥＴ１６２に流れる負荷電流の波形を示し、図３（ｄ）は第１トランジスタ１３０の動作波形を示し、図３（ｅ）は第３比較器１３６の反転入力端子に入力される入力電圧波形を示し、図３（ｆ）は第２比較器１３８の非反転入力端子に入力される入力電圧波形を示す。なお、図３（ｆ）のＯＮ電圧は各ＦＥＴ１６１、１６２のドレイン−ソース間電圧を示す。
【００６１】
（Ａ）短絡状態となった場合
時刻ｔ１の時点においてフォトカプラ１１０が動作（図３（ａ）参照）すると、ＮＰＮトランジスタ１７０とＰＮＰトランジスタ１７１のベースに電圧が印加されて両トランジスタ１７０，１７１がオン状態となる。これにより、直流電源（ＤＣ／ＤＣ ＶＣＣ）よりゲート抵抗１１６を介して第１ＦＥＴ１６１のゲート１６１ｇおよび第２ＦＥＴ１６２のゲート１６２ｇに電圧が印加され、第１ＦＥＴ１６１および第２ＦＥＴ１６２はオン動作（図３（ｂ）参照）する。ところが、各ゲート１６１ｇ，１６２ｇに印加されるゲート電圧がツェナーダイオード１６５のツェナー電圧と第２トランジスタ１３１のＶBE電圧との和になるまでのＴ１時間が経過するまでは第１トランジスタ１３０がオン動作しているので、第２比較器１３８の反転入力端子に各ダイオード１２６、１２８の検出電圧が入力されなく、第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出は無視される。
【００６２】
第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作してからＴ１時間が経過した時刻ｔ２の時点になると、各ゲート１６１ｇ、１６２ｇの印加電圧が上昇し、ツェナーダイオード１６５のツェナー電圧と第２トランジスタ１３１のＶBE電圧との和以上になると、第２トランジスタ１３１がオン動作する。第２トランジスタ１３１がオン動作すると、第１トランジスタ１３０のベース電流を引き込み、第１トランジスタ１３０はオフ動作（図３（ｄ）参照）する。これにより、第２比較器１３８の反転入力端子に各ダイオード１２６、１２８の検出電圧が入力されて、第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出が開始される。
【００６３】
このとき出力端子Ｌ、Ｏに接続された負荷３００が負荷短絡状態にあると、第１ＦＥＴ１６１および第２ＦＥＴ１６２には短絡電流（図２および図３（ｃ）の符号Ａ参照）が流れる。すると、この短絡電流に対応するドレイン−ソース間オン電圧（ＶDS(ON)）が各ダイオード１２６、１２８にて検出され、検出された電圧の高い方の電圧がダイオード１２４と１２５にて選択されて、抵抗１３７を通して第２比較器１３８の反転入力端子に入力される。このとき、第３比較器１３６の反転入力端子に入力される電圧は図３（ｅ）に示すように基準電圧Ｖｔより小さい（即ち、コンデンサ１３５の充電電圧が小さい）ため、第３比較器１３６はサージ許容時間経過信号を出力しなく、第２比較器１３８の非反転入力端子には基準電圧Ｖｓ（直流電源（ＤＣ／ＤＣ ＶＣＣ）の抵抗１３６ｂと抵抗１３６ｃで分圧された電圧）が入力されることとなる。
【００６４】
そして、図３（ｆ）に示すように、第２比較器１３８の反転入力端子に入力されるドレイン−ソース間オン電圧（ＶDS(ON)）は非反転入力端子に入力される基準電圧Ｖｓより大きいため、第２比較器１３８は短絡検出信号を出力する。すると、トランジスタ１３９がオン動作して、サイリスタ１４０のゲートには抵抗１３９ａを通して直流電源（ＤＣ／ＤＣ ＶＣＣ）が印加されてターンオンし、各ＦＥＴ１６１、１６２のゲート電荷が引き抜かれて各ＦＥＴ１６１、１６２はオフ動作（図３（ｂ）参照）する。
【００６５】
このとき、サイリスタ１４０のアノードには直流電源（ＤＣ／ＤＣ ＶＣＣ）より第１フォトトランジスタ１１２、抵抗１１５、第２発光ダイオード１５１を通して保持電流が供給されるため、サイリスタ１４０はターンオンの状態がラッチされ、各ＦＥＴ１６１、１６２のターンオフの状態がラッチされる。ところで、第１ＦＥＴ１６１および第２ＦＥＴ１６２の各ゲート電圧が低下して、ツェナーダイオード１６５のツェナー電圧と第２トランジスタ１３１のＶBEの和以下になると第２トランジスタ１３１がオフ動作し、第１トランジスタ１３０がオン動作しようとするが、第１トランジスタ１３０のベースにはコンデンサ１３２が接続されているため、このコンデンサ１３２の充電時間だけ第１トランジスタ１３０のオン動作が遅れることとなる。
【００６６】
一方、サイリスタ１４０がターンオンすると、第２フォトカプラ１５０の第２発光ダイオード１５１が発光して第２フォトトランジスタ１５２が導通する。第２フォトトランジスタ１５２が導通すると、短絡電流の異常信号が図示しない論理演算部（図５参照）にフィードバックされる。なお、時刻ｔ３において第１フォトカプラ１１０がオフ動作するとサイリスタ１４０のターンオンのラッチが解除される。
【００６７】
（Ｂ）過負荷状態となった場合
時刻ｔ４において、再度、フォトカプラ１１０が動作（図３（ａ）参照）し、ＮＰＮトランジスタ１７０とＰＮＰトランジスタ１７１のベースに電圧が印加されて両トランジスタ１７０，１７１がオン状態となり、直流電源（ＤＣ／ＤＣ ＶＣＣ）よりゲート抵抗１１６を介して第１ＦＥＴ１６１のゲート１６１ｇおよび第２ＦＥＴ１６２のゲート１６２ｇに電圧が印加され、第１ＦＥＴ１６１および第２ＦＥＴ１６２はオン動作し、各ゲート１６１ｇ，１６２ｇに印加されるゲート電圧がツェナーダイオード１６５のツェナー電圧と第２トランジスタ１３１のＶBE電圧との和になるまでのＴ１時間が経過した時刻ｔ５の時点になると、第２トランジスタ１３１がオン動作して、第１トランジスタ１３０はオフ動作（図３（ｄ）参照）する。このとき出力端子Ｌ、Ｏに接続された負荷３００が過負荷状態にあると、第１ＦＥＴ１６１および第２ＦＥＴ１６２には過負荷電流（図２および図３（ｃ）の符号Ｃ参照）が流れる。
【００６８】
すると、この過負荷電流に対応するドレイン−ソース間オン電圧（ＶDS(ON)）が各ダイオード１２６、１２８にて検出され、検出された電圧の高い方の電圧がダイオード１２４と１２５にて選択されて、抵抗１３７を通して第２比較器１３８の反転入力端子に入力される。このとき、第３比較器１３６の反転入力端子に入力される電圧はコンデンサ１３５の充電電圧となるので、図３（ｅ）に示すように時刻ｔ４から時刻ｔ６に時間が経過するとともにその充電電圧は上昇し、時刻ｔ６になって充電電圧が基準電圧Ｖｔに達するとサージ許容時間（Ｔ２時間）が経過したこととなり、第３比較器１３６はサージ許容時間経過信号を出力する。
【００６９】
時刻ｔ６において、第３比較器１３６よりサージ許容時間経過信号を出力されると、第２比較器１３８の非反転入力端子と接地電位（ＤＣ／ＤＣ ＧＮＤ）間に接続される抵抗が抵抗１３６ｃのみから抵抗１３６ａと抵抗１３６ｃの並列回路の合成抵抗となってその抵抗値が小さくなる。そのため、図３（ｆ）に示すように、第２比較器１３８の非反転入力端子に入力される基準電圧はＶｓからＶｏに低下し、反転入力端子に入力されるドレイン−ソース間オン電圧（ＶDS(ON)）はこのＶｏより大きいため、第２比較器１３８は過負荷電流検出信号を出力する。
【００７０】
すると、トランジスタ１３９がオン動作して、サイリスタ１４０のゲートには抵抗１３９ａを通して直流電源（ＤＣ／ＤＣ ＶＣＣ）が印加されてターンオンし、各ＦＥＴ１６１、１６２のゲート電荷が引き抜かれて各ＦＥＴ１６１、１６２はオフ動作（図３（ｂ）参照）する。このとき、サイリスタ１４０のアノードには直流電源（ＤＣ／ＤＣ ＶＣＣ）より第１フォトトランジスタ１１２、抵抗１１５、第２発光ダイオード１５１を通して保持電流が供給されるため、サイリスタ１４０はターンオンの状態がラッチされ、各ＦＥＴ１６１、１６２はターンオフの状態がラッチされる。
【００７１】
一方、サイリスタ１４０がターンオンすると、第２フォトカプラ１５０の第２発光ダイオード１５１が発光して第２フォトトランジスタ１５２が導通する。第２フォトトランジスタ１５２が導通すると、過負荷電流の異常信号が図示しない論理演算部（図５参照）にフィードバックされる。なお、時刻ｔ７において第１フォトカプラ１１０がオフ動作するとサイリスタ１４０のターンオンのラッチが解除される。
【００７２】
（Ｃ）定格負荷状態となった場合、
時刻ｔ８において、再再度、フォトカプラ１１０が動作（図３（ａ）参照）し、Ｔ１時間が経過した時刻ｔ９の時点になると、各ゲート１６１ｇ、１６２ｇの印加電圧が上昇し、第２トランジスタ１３１がオン動作して、第１トランジスタ１３０はオフ動作（図３（ｄ）参照）する。このとき出力端子Ｌ、Ｏに接続された負荷３００が定格負荷状態にあると、第１ＦＥＴ１６１および第２ＦＥＴ１６２には定格負荷電流（図２および図３（ｃ）の符号Ｄ参照）が流れる。
【００７３】
すると、この定格負荷電流に対応するドレイン−ソース間オン電圧（ＶDS(ON)）が各ダイオード１２６、１２８にて検出され、検出された電圧の高い方の電圧がダイオード１２４と１２５にて選択されて、抵抗１３７を通して第２比較器１３８の反転入力端子に入力される。このとき、第３比較器１３６の反転入力端子に入力される電圧はコンデンサ１３５の充電電圧となるので、図３（ｅ）に示すように時刻ｔ８から時刻ｔ１０に時間が経過するとともにその充電電圧は上昇し、時刻ｔ１０になって充電電圧が基準電圧Ｖｔに達するとサージ許容時間（Ｔ２時間）が経過したこととなり、第３比較器１３６はサージ許容時間経過信号を出力する。
【００７４】
時刻ｔ１０において、第３比較器１３６よりサージ許容時間経過信号を出力されると、第２比較器１３８の非反転入力端子と接地電位（ＤＣ／ＤＣ ＧＮＤ）間に接続される抵抗が抵抗１３７ｃのみから抵抗１３７ａと抵抗１３７ｃの並列回路の合成抵抗となってその抵抗値が小さくなる。そのため、図３（ｆ）に示すように、第２比較器１３８の非反転入力端子に入力される基準電圧はＶｓからＶｏに低下し、非反転入力端子に入力されるドレイン−ソース間オン電圧（ＶDS(ON)）はこのＶｏより小さいため、第２比較器１３８は検出信号を出力しない。
【００７５】
上述のように構成した本実施の形態においては、各ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧（ＶDS(ON)）と基準電圧Ｖｓ（第２基準電圧）とを第２比較器１３８が比較して、ドレイン−ソース間オン電圧（ＶDS(ON)）が基準電圧Ｖｓより大きいと短絡電流検出信号を出力する。これにより、分路回路を設けなくても簡単な回路構成で短絡電流を検出できるようになる。
【００７６】
また、抵抗１３５ａとコンデンサ１３５とからなる遅延回路の時定数（Ｔ２時間）に対応する電圧に基づいて第３比較器１３６から出力されたサージ許容時間経過信号により基準電圧Ｖｓが低下した基準電圧Ｖｏ（第１基準電圧）と各ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧（ＶDS(ON)）とを比較し、ドレイン−ソース間オン電圧（ＶDS(ON)）が基準電圧Ｖｏより大きいと第２比較器１３８は過負荷電流検出信号を出力するので、許容サージ電流を過電流として誤検出することが防止できるようになる。
【００７７】
また、基準電圧Ｖｓ（第２基準電圧）と基準電圧Ｖｏ（第１基準電圧）は１つの直流電源（ＤＣ／ＤＣ ＶＣＣ）により発生させることができるので、基準電圧発生用の電源を減らすことが可能となり、この種の出力回路を小型にかつ安価に製造できるようになる。
さらに、電界効果トランジスタが駆動してツェナーダイオード１６５のツェナー電圧と第２トランジスタ１３１のＶBE電圧との和になるまでの時間（Ｔ１時間）が経過するまで、ドレイン−ソース間オン電圧の検出を開始しないので、電界効果トランジスタが駆動する瞬間のドレイン−ソース間電圧を短絡電流によるドレイン−ソース間オン電圧として誤検出することが防止できるようになる。
【００７８】
変形例
上述の実施の形態においては、第１比較器１８０を用いて各ＦＥＴ１６１，１６２のドレイン−ソース間に発生する降下電圧を検出し、各ＦＥＴ１６１，１６２に流れる負荷電流を検出する例について説明したが、比較器に代えてトランジスタを用いても各ＦＥＴ１６１，１６２のドレイン−ソース間に発生する降下電圧を検出することができる。図４はトランジスタを用いてＦＥＴ１６１，１６２の降下電圧を検出する本変形例の回路図である。なお、上述の実施の形態と同一符号は同一名称を表すのでその説明は省略する。
【００７９】
本変形例の負荷電流検出回路は短絡電流が流れた場合のＦＥＴ１６１，１６２のドレイン−ソース間に発生する降下電圧を検出するトランジスタ１９０と、過負荷電流が流れた場合に負荷３００の両端に発生する電圧を検出する回路１９１〜１９７とから構成している。
【００８０】
このトランジスタ１９０のエミッタはダイオード１９８および１９９のアノードと接続し、ダイオード１９８のカソードは第１ＦＥＴ１６１のドレイン１６１ｄと接続し、ダイオード１９９のカソードは第２ＦＥＴ１６２のドレイン１６２ｄと接続している。これにより、トランジスタ１９０のエミッタ電圧はＦＥＴ１６１，１６２の低い方のドレイン電圧に引かれるようになる。
【００８１】
直流電源（ＤＣ／ＤＣ ＶＣＣ）からは抵抗１９０ａ、ダイオード１９０ｂを通して接地電位（ＤＣ／ＤＣ ＧＮＤ）に接続し、抵抗１９０ａとダイオード１９０ｂの接続点はトランジスタ１９０のベースに接続している。これにより、トランジスタ１９０のベースは接地電位（ＤＣ／ＤＣ ＧＮＤ）に引かれるようになる。トランジスタ１９０のコレクタは抵抗１１５を通して検出開始回路となるトランジスタ１１３のベースに接続している。
【００８２】
これにより、負荷３００に短絡電流のような大電流が流れる場合、ＦＥＴ１６１，１６２がオン動作して、例えば、図４の矢印で示すような短絡電流Ｉ1がＦＥＴ１６１，１６２に流れると、第２ＦＥＴ１６２の寄生ダイオード１６４による抵抗降下電圧が発生する。この降下電圧が短絡電流Ｉ1によりトランジスタ１９０のＶBE電圧を超過するとトランジスタ１９０がオン動作してトランジスタ１１３のベースを引っ張るため、トランジスタ１１３はオン動作して上述したような各ＦＥＴ１６１，１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出を開始することとなる。
【００８３】
一方、第１ＦＥＴ１６１あるいは第２ＦＥＴ１６２がオン動作しない場合、第１ＦＥＴ１６１あるいは第２ＦＥＴ１６２に降下電圧が発生しなくなるので、トランジスタ１９０はオン動作しなく、したがって、トランジスタ１１３がオン動作しないこととなって、各ＦＥＴ１６１，１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出を開始しないこととなる。
【００８４】
ところで、上述のようにトランジスタ１９０を用いてＦＥＴ１６１，１６２の降下電圧を検出する場合、この降下電圧の検出基準はトランジスタ１９０のＶBE電圧となる。そのため、短絡電流のような大電流が流れる場合は降下電圧を検出できるが、過負荷電流のような短絡電流よりは小さい電流が流れる場合は降下電圧が小さくなるため、この小さな降下電圧をトランジスタ１９０では検出できない恐れが生じる。
【００８５】
そこで、本変形例においては、出力端子Ｌ，Ｏの他に第３の出力端子Ｌ1を設け、出力端子Ｏと第３の出力端子Ｌ1との間に接続される負荷３００に印加される電圧を検出する回路を出力端子Ｏと第３の出力端子Ｌ1との間に設けるようにしている。そのため、出力端子Ｏと第３の出力端子Ｌ1との間にダイオードブリッジ１９２を配置し、ダイオードブリッジ１９２の入力端子に出力端子Ｏと第３の出力端子Ｌ1とを接続する。
【００８６】
ダイオードブリッジ１９２の一方の出力端子に抵抗１９２，１９５を介してフォトダイオード１９７ａのアノードを接続し、フォトダイオード１９７ａのカソードとトランジスタ１９６のコレクタとを接続し、トランジスタ１９６のエミッタとダイオードブリッジ１９２の他方の出力端子とを接続している。そして、トランジスタ１９６のベースに分割抵抗１９３，１９４の接続点を接続し、分割抵抗１９３の他端に抵抗１９２，１９５の接続点を接続し、分割抵抗抵抗１９４の他端とトランジスタ１９６のエミッタとを接続している。
【００８７】
これにより、負荷３００の両端電圧を検出して負荷電流を検出するようにしている。そして、フォトダイオード１９７ａとともに第３フォトカプラ１９７を構成するフォトトランジスタ１９７ｂをフォトトランジスタ１１２と抵抗１２１の間に接続してトランジスタ１１３と並列に接続している。
【００８８】
このため、第１ＦＥＴ１６１および第２ＦＥＴ１６２が完全にオン動作して、短絡電流よりは小さい過負荷電流あるいはそれよりももっと小さい定格負荷電流が負荷３００に流れるようになると、各ＦＥＴ１６１，１６２の両端に発生する電圧は殆ど０Ｖに近くなるため、負荷用電源３０１の電圧は負荷３００に印加され、負荷３００の両端に電圧が発生する。この過負荷電流あるいは定格負荷電流をダイオードブリッジ１９１で全波整流し、分割抵抗１９３，１９４の分割比で分割される分電圧がトランジスタ１９６のＶBE電圧より大きくなるとトランジスタ１９６がオン動作する。トランジスタ１９６がオン動作することにより、フォトダイオード１９７ａがオン動作してフォトトランジスタ１９７ｂがオン動作し、各ＦＥＴ１６１，１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出を開始することとなる。
【００８９】
なお、各ＦＥＴ１６１，１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出を開始してからの、短絡電流、過負荷電流、サージ電流および定格負荷電流の検出動作は上述した実施の形態と同様であるので、その説明は省略する。
このように、本変形例においては、短絡電流が第１ＦＥＴ１６１あるいは第２ＦＥＴ１６２に流れるとトランジスタ１９０がこれらのＦＥＴ１６１，１６２の降下電圧を検出してトランジスタ１１３をオン動作させて、各ＦＥＴ１６１，１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出を開始させる。このとき、第１ＦＥＴ１６１、第２ＦＥＴ１６２の一方あるいは両方がオン動作しなかった場合はトランジスタ１９０が降下電圧を検出しないこととなって、トランジスタ１１３をオフ状態として、各ＦＥＴ１６１，１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出を開始させないので、ＦＥＴ１６１，１６２がオン動作しない場合を過電流として誤検出することが防止できるようになる。
【００９０】
一方、過負荷電流あるいは定格負荷電流が第１ＦＥＴ１６１あるいは第２ＦＥＴ１６２に流れると、負荷３００の両端に発生する電圧を検出してフォトダイオード１９７ａがオン動作する。これに伴い、フォトトランジスタ１９７ｂがオン動作して各ＦＥＴ１６１，１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出を開始させる。負荷３００の両端に電圧が発生しないと、フォトダイオード１９７ａがオン動作しないので、各ＦＥＴ１６１，１６２のドレイン−ソース間オン電圧（ＶDS(ON)）の検出を開始させない。これにより、ＦＥＴ１６１，１６２がオン動作しない場合を過電流として誤検出することが防止できるようになる。
【００９１】
なお、上述の実施の形態およびその変形例においては、本発明の出力回路をプログラマブルコントローラに適用したが、所定のオン／オフの状態を電気信号として出力し、しかも様々の電圧レベルの電気信号に対応可能な汎用の出力回路を備える制御装置であれば、どのような装置に適用してもよい。
【図面の簡単な説明】
【図１】 本発明の出力回路の一実施の形態の全体構成を示す回路図である。
【図２】 電界効果トランジスタ（ＦＥＴ）に過渡電流が流れた場合のドレイン−ソース間オン電圧（ＶDS(ON)）の変化と短絡電流検出レベルおよび過負荷電流検出レベルを示す図である。
【図３】 図１の回路の動作波形を示す図である。
【図４】 本発明の出力回路の変形例の全体構成を示す回路図である。
【図５】 プログラマブルコントローラの全体構成を示す図である。
【図６】 本発明の先願に係わる出力回路の全体構成を示す回路図である。
【符号の説明】
１００…出力回路、１１０…第１フォトカプラ、１１３…トランジスタ（検出開始回路）、１１５，１１６，１１７，１２１、１２２、１２３…抵抗、１２４、１２５、１２６、１２８…ダイオード、１２９…コンデンサ、１３０…第１トランジスタ、１３１…第２トランジスタ、１３２…コンデンサ、１３３ａ，１３３ｂ…抵抗、１３４ａ，１３４ｂ…抵抗、１３５…コンデンサ、１３５ａ…抵抗、１３５ｂ…ダイオード、１３６…第３比較器、１３６ａ，１３６ｂ，１３６ｃ…抵抗、１３７ａ…ダイオード、１３７ｂ…抵抗、１３８…第２比較器、１３９…トランジスタ（サイリスタ駆動用）、１４０…サイリスタ、１５０…第２フォトカプラ、１６１、１６２…電界効果トランジスタ（ＦＥＴ）（出力素子）、１６５…ツェナーダイオード、１８０…第１比較器（負荷電流検出手段）、１８１…ツェナーダイオード、１８２，１８３，１８５…抵抗、１８４…定電流ダイオード、１８６，１８７，１８８，１８９…ダイオード、３００…負荷、３０１…交流電源
Claims (1)
- 検出装置から入力される検出信号に基づいて予め設定したプログラムの論理演算処理を実行してその演算結果を示す制御信号を出力する論理演算部と、
該論理演算部から出力される制御信号を被制御装置となる負荷の駆動制御信号として出力する出力素子として直列接続した一対の電界効果トランジスタを用いた出力回路と、
前記電界効果トランジスタのオン作動時にサージ許容時間（Ｔ２）が経過したとき検出したドレインーソース間オン電圧が第１基準電圧（Ｖｏ）より大きいとき過負荷電流検出信号を出力して前記電界効果トランジスタのオン作動を遮断し、
前記電界効果トランジスタのオン作動時に前記サージ許容時間（Ｔ２）が経過する前に（サージ許容時間の経過中に）検出したドレインーソース間オン電圧が前記第１基準電圧（Ｖｏ）より大きな第２基準電圧（Vs）より大きいとき短絡電流検出信号を出力して前記電界効果トランジスタのオン作動を遮断する過電流保護回路とを備えた制御装置において、
前記論理演算部から前記駆動制御信号が出力されたとき前記電界効果トランジスタのいずれか一方又は両方がオン作動しないでそのドレインーソース間オン電圧の電圧降下が所定の基準電圧を超えないとき前記過電流保護回路による過負荷電流及び短絡電流の検出を不能にし、
前記ドレインーソース間オン電圧の電圧降下が所定の基準電圧を超過したとき前記過電流保護回路による過負荷電流及び短絡電流の検出を可能にする負荷電流検出回路を設けたことを特徴とする過電流保護回路を備えた制御装置。
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| JP14268397A JP3864497B2 (ja) | 1997-05-30 | 1997-05-30 | 過電流保護回路を備えた制御装置 |
Applications Claiming Priority (1)
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| JP14268397A JP3864497B2 (ja) | 1997-05-30 | 1997-05-30 | 過電流保護回路を備えた制御装置 |
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- 1997-05-30 JP JP14268397A patent/JP3864497B2/ja not_active Expired - Lifetime
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| JPH10335997A (ja) | 1998-12-18 |
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