JP3787790B2

JP3787790B2 - タイミング再生回路及びディジタル伝送用受信回路

Info

Publication number: JP3787790B2
Application number: JP5428194A
Authority: JP
Inventors: 豊粟田; 伸和小泉; ▲尉▼央大友; 光夫角石
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-03-25
Filing date: 1994-03-25
Publication date: 2006-06-21
Anticipated expiration: 2021-06-21
Also published as: US5638409A; JPH07264249A

Description

【０００１】
【産業上の利用分野】
本発明は、アナログ・ディジタル（Ａ／Ｄ）変換時のサンプリング位相制御を正確に行うとともに、追従制御が可能な周波数変動範囲が広いタイミング再生回路及びこのタイミング再生回路を用いたディジタル伝送用受信回路に関するものである。
【０００２】
ディジタル加入者線伝送用ＬＳＩ等においては、受信信号のインパルス応答のタップ係数を推定し、このタップ係数をタイミング情報として用いて、Ａ／Ｄ変換器のサンプリング位相を制御することによって、正しく受信シンボルを復調できるようにしたディジタル伝送用受信回路が用いられている。
【０００３】
このようなディジタル伝送用受信回路において、Ａ／Ｄ変換器のサンプリング位相を制御するために用いられるタイミング再生回路は、Ａ／Ｄ変換時のサンプリング位相制御をより正確に行うことができるとともに、位相追従できる周波数誤差範囲をできるだけ広くすることが要求されている。
【０００４】
【従来の技術】
図６は、従来の、および本発明が適用されるディジタル伝送用受信回路の構成例を示したものである。時刻ｋにおいて、受信信号をＡ／Ｄ変換器（Ａ／Ｄ）１でディジタル信号に変換し、このディジタル信号をフィード・フォワード等化器（ＦＦＥ）２によって線路特性の逆特性で予め線路等化し、かつ、プリカーソルが“０”クロスするように波形成形して出力Ｘ_kを発生し、インパルス応答推定部３において、さらに符号間干渉を除去してメインカーソルの振幅を用いて判定を行うことによって受信シンボルａ_kを出力するとともに、プリカーソルをタイミング情報として出力する。
【０００５】
この際、タイミング再生回路（ＴＩＭ）４は、インパルス応答推定部３からのタイミング情報に応じて、Ａ／Ｄ変換器１のサンプリング位相が受信信号の最適位相になるように、すなわちメインカーソルがピーク振幅の位置に合致するように制御する。Ａ／Ｄ変換器１は、タイミング再生回路４からのサンプリング位相制御情報に基づいて、サンプリング位相を進めまたは遅らせるように、そのサンプリング位相を変えることができるようになっている。
【０００６】
図７は、受信信号のインパルス応答列を示したものであって、（ａ）はサンプリング周期に対応するインパルス応答列を示し、（ｂ）はプリカーソルの位相制御を説明するものである。矩形波からなる信号を伝送した場合、伝送路における歪みや符号間干渉等によって波形が変化する。ディジタル伝送用受信回路においては、受信信号に対してＦＦＥ２によって、線路特性の逆特性で予め線路等化するとともに、プリカーソルが“０”クロスするように波形成形することによって、（ａ）に示すような受信信号インパルス応答波形を得る。
【０００７】
ディジタル伝送用受信回路においては、ディジタル処理によって線路等化，クロックタイミング再生等を行うために、受信信号を一定周期Ｔでサンプリングし、Ａ／Ｄ変換を行って予めこれをディジタル信号に変換する。従って受信信号は、（ａ）に示すようなインパルス応答列ｈ_-1,ｈ_0,ｈ_1,ｈ_2,…と、シンボルとのたたみ込みと考えられるが、このようなインパルス応答において、ピーク振幅に対応するインパルス応答ｈ₀ をメインカーソルと呼び、メインカーソル以前のインパルス応答ｈ_-1をプリカーソルと呼び、メインカーソル以後のインパルス応答ｈ_1,ｈ_2,…をポストカーソルと呼んでいる。
【０００８】
受信信号が、図７（ａ）に示すようなインパルス応答を持つ場合、プリカーソルｈ_-1をタイミング情報として用い、ｈ_-1が０になるようにサンプリング位相を調整すれば、その受信信号のメインカーソルｈ₀ がほぼ最大となる位相で、受信信号をサンプリングすることができる。
【０００９】
図８は、インパルス応答推定部の構成例（１）を示したものであって、判定帰還型等化器（ＤＦＥ）３Ａからなる場合を示している。減算器１１において、時刻ｋにおける図７に示されたフィード・フォワード等化器２の出力Ｘ_kから、ポストカーソルに基づく符号間干渉成分Ｒ_kを減算して、ポストカーソルに基づく符号間干渉成分を除去された等化出力Ｙ_kを得、判定器１２において、メインカーソルを用いたしきい値で判定を行うことによって受信シンボルａ_kを得る。
【００１０】
さらに減算器１３において、等化出力Ｙ_ｋから乗算器２１_１で得られた受信シンボルａ_ｋとタップ係数Ｃ_０の乗算結果を減算して、メインカーソルに基づく符号間干渉成分を除いた誤差成分ｅ_ｋを得、レジスタ（Ｔ）１４において１サンプリング周期Ｔ遅延させたのち、減算器１５においてプリカーソルに基づく符号間干渉成分を減算することによって、ポストカーソルに基づく符号間干渉成分とプリカーソルに基づく符号間干渉成分とを除去した残留誤差ｅ_ｋ−１を得る。
【００１１】
一方、レジスタ（Ｔ）１６_1,１６_2,１６_3,…において、受信シンボルａ_kを順次１サンプリング周期Ｔ遅延させて保持することによって信号ａ_k-1,ａ_k-2,…を得、乗算器１７，１７_1,１７_2,…において、残留誤差ｅ_k-1 と、信号ａ_k,ａ_k-1,ａ_k-2,…とを乗算した結果に、増幅器１８，１８_1,１８_2,…において、タップ係数更新のステップサイズαを乗算することによって、それぞれのタイミングのタップ係数更新量を得る。そして加算器２０，２０_1,２０_2,…において、レジスタ（Ｔ）１９，１９_1,１９_2,…に保持されている１サンプリング周期Ｔ前のタップ係数に対して、得られたタップ係数更新量を加算して更新することによって、それぞれ新たなタップ係数Ｃ_-1,Ｃ_0,Ｃ_1,Ｃ_2,…を保持する。
【００１２】
さらに、乗算器２１において、タップ係数Ｃ_-1と受信シンボルａ_kとを乗算して、プリカーソルに基づく符号間干渉成分を得、乗算器２１_2,２１_3,…においてタップ係数Ｃ_1,Ｃ_2,…と信号ａ_k-1,ａ_k-2,…とを乗算して、ポストカーソルに基づくそれぞれのタイミングの符号間干渉成分を得る。各タイミングのポストカーソルに基づく符号間干渉成分は、累算器（Σ）２２において累算されて、前述の符号間干渉成分Ｒ_kを生じる。
【００１３】
すなわち、図８に示される判定帰還型等化器において、時刻ｋに行われる演算は次のようになる。
【００１４】
【数１】

によってポストカーソルに基づく符号間干渉成分の畳み込み演算が行われる。
【００１５】
Ｙ（ｋ）＝Ｘ（ｋ）−Ｒ（ｋ）
によってポストカーソルに基づく符号間干渉成分を除去した等化出力の演算が行われる。
【００１６】
ｅ_k（ｋ）＝Ｙ（ｋ）−ａ（ｋ）・Ｃ₀ （Ｋ）
によってポストカーソルに基づく符号間干渉成分を除去した誤差成分の演算が行われる。
【００１７】
ｅ_k-1 （ｋ）＝ｅ_k（ｋ−１）−ａ（ｋ）・Ｃ_-1（Ｋ）
によって、残留誤差の演算が行われる。
【００１８】

によって更新タップ係数の演算が行われる。
【００１９】
図８に示された判定帰還型等化器は適応型ＦＩＲ（非巡回）フィルタを構成し、その適応動作が収束したとき、各タップ係数Ｃ_-1,Ｃ_0,Ｃ_1,Ｃ_2,…の値は、入力受信信号のインパルス応答列ｈ_-1,ｈ_0,ｈ_1,ｈ_2,…に一致する。従って、図８における各タップ係数Ｃ_-1,Ｃ_0,Ｃ_1,Ｃ_2,…の値を、インパルス応答列ｈ_-1,ｈ_0,ｈ_1,ｈ_2,…として用いることができる。図８においては、タップ係数Ｃ_-1を、プリカーソルを示すタイミング情報として出力することが示されている。
【００２０】
図９は、従来のタイミング再生回路を示したものである。図８に示された判定帰還型等化器３Ａから出力される、タイミング情報となる、プリカーソルのタップ係数Ｃ_-1を、比較部（ＣＯＭＰ）２３において“０”と比較することによって、タップ係数Ｃ_-1が“０”より大きい場合には、アップ・ダウン・カウンタ２４をインクリメントし、タップ係数Ｃ_-1が“０”より小さい場合には、アップ・ダウン・カウンタ２４をデクリメントする。
【００２１】
アップ・ダウン・カウンタ２４は、カウント値が予め設定されているプラス側のオーバフロー値＋ｎになると、出力端子ＰＯＦから位相進み制御情報を出力し、カウント値が予め設定されているマイナス側のオーバフロー値−ｎになると、出力端子ＮＯＦから位相遅れ制御情報を出力し、これと同時にオア回路（ＯＲ）２５を経て、そのカウント値が初期値“０”にクリアされる。タイミング情報Ｃ_-1は推定値であって、誤差を含んでいるため、このように積分を行うことによって、正確な位相制御を行うようにしている。
【００２２】
図７において（ｂ）は、この場合のプリカーソルの、タップ係数を用いたサンプリング位相制御を示したものである。プリカーソルが０より大きい場合には、位相進み制御によってプリカーソルが０となるように制御され、プリカーソルが０より小さい場合には、位相遅れ制御によってプリカーソルが０となるように制御される。
【００２３】
図１０は、インパルス応答推定部の構成例（２）を示したものであって、演算回路３Ｂからなる場合を示している。演算回路３Ｂにおいて、２６は時刻ｔにおける受信信号Ｘ（ｔ）から時刻ｔにおける受信信号シンボルａ（ｔ）を判定して出力する判定部、２７は時刻ｔにおける受信信号Ｘ（ｔ）を１サンプリング周期遅延させて、信号Ｘ（ｔ−１）を得る遅延回路（Ｚ^-1）、２８は受信信号シンボルａ（ｔ）と信号Ｘ（ｔ−１）とを乗算して、信号ａ（ｔ）＊Ｘ（ｔ−１）を得る乗算器、２９は信号ａ（ｔ）＊Ｘ（ｔ−１）からその平均値Ｅ〔ａ（ｔ）＊Ｘ（ｔ−１）〕を得る平均回路である。
【００２４】
受信信号は、受信信号シンボル列と受信信号インパルス応答のたたみ込みであるから、次のように表すことができる。
【数２】

【００２５】
受信信号からプリカーソルのタップ係数Ｃ_-1を推定すると、

【００２６】
受信信号シンボル列はランダムであって自己相関がないので、

【００２７】
プリカーソル成分Ｃ_-1を０にするためには、（２）式の右辺の分母＝定数≠０であるから、分子Ｅ〔ａ（ｔ）＊Ｘ（ｔ−１）〕を演算して０にすればよい。
すなわち、Ｅ〔ａ（ｔ）＊Ｘ（ｔ−１）〕→０ならば
Ｃ_-1→０ …（３）
【００２８】
図１０に示された演算回路３Ｂは、判定回路２６において受信信号Ｘ（ｔ）のシンボルａ（ｔ）を判定し、遅延回路２７において、受信信号を１周期遅延させて信号Ｘ（ｔ−１）を発生し、乗算回路２８において、受信シンボルと遅延した受信信号とを乗算して積ａ（ｔ）＊Ｘ（ｔ−１）を発生し、平均回路２９において、積ａ（ｔ）＊Ｘ（ｔ−１）の時間平均を算出して、平均値Ｅ〔ａ（ｔ）＊Ｘ（ｔ−１）〕を出力する。
【００２９】
この平均値Ｅ〔ａ（ｔ）＊Ｘ（ｔ−１）〕を、図６に示されたディジタル伝送用受信回路におけるタイミング再生回路の入力として用いて、信号ａ（ｔ）＊Ｘ（ｔ−１）を０にするように帰還制御を行うことによって、所要のサンプリング位相制御を行うことができる。
【００３０】
【発明が解決しようとする課題】
従来のタイミング再生回路においては、プリカーソルのタップ係数Ｃ_-1が正または負となる回数を、アップ・ダウン・カウンタによって計数（積分）して、サンプリング位相制御情報を得るようにしている。この場合、位相制御を正確に行うためには、積分時定数を大きくする必要があるが、積分時定数すなわちアップ・ダウン・カウンタのオーバフロー値を大きくすると、位相追従できる周波数誤差範囲が狭くなるという問題がある。
【００３１】
本発明は、このような従来技術の課題を解決しようとするものであって、ディジタル加入者線伝送用ＬＳＩ等に用いられる、ディジタル伝送用受信回路において、ディジタルフィルタを用いて、タイミング情報の積分を精密に行うことによって、位相制御を正確に行うことができるとともに、位相追従制御できる周波数誤差範囲を広くすることが可能なようにすることを目的としている。
【００３２】
【課題を解決するための手段】
(1) 受信信号をサンプリングしてディジタル信号に変換するアナログ・ディジタル変換器と、このディジタル信号のインパルス応答を推定してプリカーソルを出力するインパルス応答推定部と、このプリカーソルに応じてアナログ・ディジタル変換器に対するサンプリング位相制御情報を発生するタイミング再生回路とを備えてなるディジタル伝送用受信回路におけるタイミング再生回路を、インパルス応答推定部からのプリカーソルの出力における高周波成分を除去するループ・フィルタと、ループ・フィルタの出力を累算するアキュムレータと、アキュムレータの累算値を一定しきい値によって識別してサンプリング位相制御情報を出力するとともに、この出力時、アキュムレータの累算値をしきい値分減算する比較部とから構成する。
【００３３】
(2) (1) において、インパルス応答推定部を、受信信号のポストカーソルに基づく符号間干渉成分を受信信号から減算した等化出力を受信信号のメインカーソルを用いて判定して受信シンボルを出力するとともに、この受信信号のメインカーソルに基づく主信号成分を等化出力から減算して得た誤差成分から、さらに受信信号のプリカーソルに基づく符号間干渉成分を減算して得た残留誤差によって各タイミングのタップ係数を更新して、このタップ係数値によって入力信号のインパルス応答を推定する判定帰還型等化器から構成する。
【００３４】
(3) (1) において、インパルス応答推定部を、受信信号から判定した受信信号シンボルと、この受信信号を１周期遅延した信号との乗算結果の平均値を出力する演算回路から構成する。
【００３５】
(4) (1) ないし (3)のいずれかのタイミング再生回路を備えたディジタル伝送用受信回路において、受信シンボルの“０”連続によって受信信号の断を検出する信号断検出回路と、受信信号断検出時、インパルス応答推定部からのプリカーソルのタイミング情報をマスクするマスク手段とを設ける。
【００３６】
(5) (1) ないし (3)のいずれかのタイミング再生回路を備えたディジタル伝送用受信回路において、受信フレームを検出するフレーム検出回路と、フレームが検出されないときインパルス応答推定部からのプリカーソルのタイミング情報をマスクするマスク手段とを設ける。
【００３７】
【作用】
(1) 図１は、本発明の原理的構成を示したものであって、(a) はディジタル伝送用受信回路を示し、(b) はタイミング再生回路を示している。ディジタル伝送用受信回路においては、アナログ・ディジタル変換器１によって、受信信号をサンプリングしてディジタル信号に変換し、インパルス応答推定部３によって、このディジタル信号のインパルス応答を推定して、プリカーソルをタイミング情報として出力し、タイミング再生回路４によって、このタイミング情報に応じて、アナログ・ディジタル変換器１に対するサンプリング位相制御情報を発生する。
【００３８】
本発明においては、この場合に、タイミング再生回路４において、ループ・フィルタ３７によって、インパルス応答推定部３の出力における高周波成分を除去したのち、アキュムレータ４０によって、ループ・フィルタ３７の出力を累算し、比較部４１によって、アキュムレータ４０の累算値を一定しきい値によって識別して、サンプリング位相制御情報を出力すると同時に、アキュムレータ４０の累算値からしきい値分を減算するようにする。
【００３９】
本発明によれば、タイミング再生回路４において、プリカーソルのタップ係数Ｃ_-1の大きさ自体を積分して、サンプリング位相制御情報を得ているので、プリカーソルのタップ係数Ｃ_-1が正または負となる回数を、アップ・ダウン・カウンタによって計数して、サンプリング位相制御情報を得る従来のタイミング再生回路と比べて、Ａ／Ｄ変換器１において、メインカーソルＣ₀ のサンプリング位相再生をより正確に行うことができるとともに、位相追従できる周波数誤差範囲を広くすることができるようになる。
【００４０】
(2) (1) の場合におけるインパルス応答推定部３として、判定帰還型等化器３Ａを用い、受信信号のポストカーソルに基づく符号間干渉成分を受信信号から減算した等化出力を受信信号のメインカーソルを用いて判定して受信シンボルを出力するとともに、受信信号のメインカーソルに基づく主信号成分を等化出力から減算して得た誤差成分から、さらに受信信号のプリカーソルに基づく符号間干渉成分を減算して得た残留誤差によって、各タイミングのタップ係数を更新し、このタップ係数値によって入力信号のインパルス応答を推定することによって、プリカーソルをタイミング情報として出力することができる。
【００４１】
(3) (1) の場合におけるインパルス応答推定部３として、演算回路３Ｂを用い、受信信号から判定した受信信号シンボルと、この受信信号を１周期遅延した信号との乗算結果の平均値をタイミング情報として出力する。
【００４２】
受信信号から判定した受信信号シンボル列と、この受信信号を１周期遅延した信号との乗算結果の平均値を受信信号シンボル列の二乗の平均値で割算することによってプリカーソルが得られるので、この平均値を所要のタイミング情報として使用して、サンプリング位相制御を行うことができる。
【００４３】
(4) (1) ないし(3) のいずれかの場合のタイミング再生回路を備えたディジタル伝送用受信回路において、信号断検出回路５を設けて、受信シンボルの“０”連続によって受信信号の断を検出し、マスク手段９を設けて、受信信号の断を検出したとき、インパルス応答推定部３からのプリカーソルのタイミング情報をマスクする。
【００４４】
受信信号に“０”連続が発生した場合は、インパルス応答推定部において、プリカーソルのタップ係数Ｃ_-1が更新されないため、タップ係数Ｃ_-1として同じ値が繰り返しタイミング再生回路４に入力されるようになるが、信号断検出回路５で信号断を検出したことによって、マスク手段９によって、プリカーソルのタイミング情報をマスクして、タイミング再生回路４の入力を強制的に“０”にし、タイミング再生回路４から出力されるサンプリング位相制御情報を“０”にすることによって、ディジタル伝送用受信回路をＰＬＬの自走状態として、安定に動作させることができる。
【００４５】
(5) (1) ないし(3) のいずれかの場合のタイミング再生回路を備えたディジタル伝送用受信回路において、フレーム検出回路８を設けて、受信フレームを検出し、マスク手段９を設けて、フレームが検出されないとき、インパルス応答推定部３からのプリカーソルのタイミング情報をマスクする。
【００４６】
ピンポン伝送方式の場合、受信信号が入力されない時間帯がある。このような場合は、インパルス応答推定部において、プリカーソルのタップ係数Ｃ_-1が更新されないため、タップ係数Ｃ_-1として同じ値が繰り返しタイミング再生回路４に入力されるようになるが、フレーム検出回路８で受信フレーム信号の断を検出したことによって、マスク手段９によって、プリカーソルのタイミング情報をマスクして、タイミング再生回路４の入力を強制的に“０”にし、タイミング再生回路４から出力されるサンプリング位相制御情報を“０”にすることによって、ディジタル伝送用受信回路をＰＬＬの自走状態として、安定に動作させることができる。
【００４７】
【実施例】
図２は、本発明の実施例（１）におけるタイミング再生回路の構成例を示している。３１，３２，３３はそれぞれ利得Ａ_0,Ａ_1,Ａ₂ の増幅器、３４，３５は加算器、３６はレジスタ（Ｚ^-1）であって、これらはローパス特性を持つループ・フィルタ３７を形成している。３８は加算器、３９はレジスタ（Ｚ^-1）であって、これらはアキュムレータ４０を形成している。４１は、アキュムレータ４０の蓄積値を所定値と比較する比較部（ＣＯＭＰ）である。
【００４８】
ループ・フィルタ３７は、プリカーソルのタップ係数Ｃ_-1からなるタイミング情報における高周波成分を抑圧することによって、その誤差成分を除去する。アキュムレータ４０は、誤差成分を除去されたタイミング情報出力を累算することによって、位相情報を発生する。比較部４１は、アキュムレータ４０において累算された位相情報があるしきい値（Ａ／Ｄ変換器で位相制御したときに、変化するプリカーソルの振幅に相当する値）を超えたとき、サンプリング位相制御情報を出力するとともに、アキュムレータ４０における累算値からしきい値分だけ減算する。
【００４９】
図２に示されたタイミング再生回路から、しきい値を減算するパスを除いた回路は、ディジタル信号処理型ループ・フィルタを用いた位相同期回路（ＰＬＬ）の一部をなしている。
【００５０】
図３は、ディジタル信号処理型ループ・フィルタを用いたＰＬＬを示したものであって、図２におけると同じものを同じ番号で示し、４２は減算器からなる位相比較器である。図３に示されたＰＬＬの伝達関数は、次のようになる。
【数３】

【００５１】
上式から明らかなように、定数Ａ_0,Ａ_1,Ａ₂ を適切に選定することによって、ループ・フィルタ３７がローパス・フィルタとして動作し、位相情報の誤差成分（高周波成分）を除去することができる。
【００５２】
図２に示された、本発明の実施例（１）のタイミング再生回路を、図６に示されたディジタル伝送用受信回路に適用した場合、インパルス応答推定部３が位相比較器としての作用を行うことによって、装置全体としてＰＬＬとして動作し、タイミング再生回路４の出力位相をサンプリング位相制御情報として、Ａ／Ｄ変換器のサンプリング位相を制御する。
【００５３】
図７（ｂ）に示されるごとく、プリカーソルのゼロクロス点付近では、振幅の変化が直線であるとみなすことができるので、プリカーソルのタップ係数Ｃ_-1を最適位相との位相差情報として使用することができる。
【００５４】
図９に示された従来のタイミング再生回路では、プリカーソルのタップ係数Ｃ_-1が正または負となる回数を、アップ・ダウン・カウンタによって積分して、サンプリング位相制御情報を得ているが、本発明においては、プリカーソルのタップ係数Ｃ_-1の大きさ自体を積分して、サンプリング位相制御情報を得ている。本発明によれば、従来の場合と比較して、Ａ／Ｄ変換器１において、メインカーソルＣ₀ のサンプリング位相再生をより正確に行うことができるとともに、位相追従できる周波数誤差範囲を広くすることができる。
【００５５】
この場合に、タイミング再生回路にタイミング情報を供給するインパルス応答推定部としては、図８に示された判定帰還型等化器３Ａを用いることができる。また図１０に示された演算回路３Ｂを用いてもよい。
【００５６】
図４は、本発明の実施例（２）を示したものであって、ディジタル伝送装置の受信部に本発明のタイミング再生回路を使用した場合の構成を示している。図６におけると同じものを同じ番号で示し、３Ａは判定帰還型等化器（ＤＦＥ）、５は信号断検出回路（ＳＤＥＴ）、６はインバータ（ＩＮＶ）、７はアンド回路（ＡＮＤ）である。
【００５７】
信号断検出回路５は、判定帰還型等化器３Ａの受信シンボルａ_kの出力から、信号断、すなわち受信シンボルａ_kの“０”連続を検出して出力を発生する。インバータ６はこの信号を反転して出力する。従って信号断が発生しないときは、アンド回路７は、判定帰還型等化器３Ａからのタイミング情報をタイミング再生回路４に入力し、これによってタイミング再生回路４から出力されるサンプリング位相制御情報に応じて、Ａ／Ｄ変換器１がサンプリングを行うことによって、受信信号から正しく受信シンボルａ_kを抽出するが、信号断が発生したときは、インバータ６の出力が発生しないので、アンド回路７は、判定帰還型等化器３Ａからのタイミング情報をマスクする。
【００５８】
受信信号がＡＭＩ符号の場合、“０”連続が発生することがある。この場合は、判定帰還型等化器３Ａにおいて、プリカーソルのタップ係数Ｃ_-1が更新されないため、タップ係数Ｃ_-1として同じ値が繰り返しタイミング再生回路４に入力される。
【００５９】
このような場合には、信号断検出回路５で信号断を検出したことによって、プリカーソルのタイミング情報をマスクして、タイミング再生回路４の入力を強制的に“０”にし、タイミング再生回路４から出力されるサンプリング位相制御情報を“０”にすることによって、ディジタル伝送用受信回路をＰＬＬの自走状態として、安定に動作させることができる。
【００６０】
図５は、本発明の実施例（３）を示したものであって、ピンポン伝送装置の受信部に本発明のタイミング再生回路を使用した場合の構成を示している。図６におけると同じものを同じ番号で示し、８はフレーム検出回路（ＦＳＹＮＣ）である。
【００６１】
フレーム検出回路８は、判定帰還型等化器３Ａの受信シンボルａ_kの出力から、受信フレーム信号が入力されているときこれを検出して出力を発生し、アンド回路７は、判定帰還型等化器３Ａからのタイミング情報をＡ／Ｄ変換器１に入力し、これによって、受信信号から正しく受信シンボルａ_kが抽出されるが、受信フレーム信号が入力されていないときは、フレーム検出回路８の出力が発生しないので、アンド回路７は、判定帰還型等化器３Ａからのタイミング情報をマスクする。
【００６２】
ピンポン伝送方式の場合、受信信号が入力されない時間帯がある。このような場合、判定帰還型等化器３Ａにおいて、プリカーソルのタップ係数Ｃ_-1が更新されないため、タップ係数Ｃ_-1として同じ値が繰り返しタイミング再生回路４に入力される。
【００６３】
このような場合には、フレーム検出回路８で受信フレーム信号の断を検出したことによって、プリカーソルのタイミング情報をマスクして、タイミング再生回路４の入力を強制的に“０”にし、タイミング再生回路４から出力されるサンプリング位相制御情報を“０”にすることによって、ディジタル伝送用受信回路をＰＬＬの自走状態として、安定に動作させることができる。
【００６４】
なお、上述の実施例（２）または（３）において、受信シンボルおよびタイミング情報を発生するために、図８に示された判定帰還型等化器３Ａに代えて、図１０に示された演算回路３Ｂを使用することもできる。
【００６５】
【発明の効果】
以上説明したように本発明によれば、プリカーソルの位相を制御することによって、メインカーソルにおける受信信号の振幅を判定して、受信シンボルを抽出する受信回路において、正しく位相制御を行って正確に受信シンボルの抽出を行うことができるとともに、位相追従できる周波数誤差範囲を広くすることができる。
【００６６】
また本発明を適用した受信回路では、受信信号がない場合でも、タイミング情報をマスクして受信回路の周波数制御を自走させることによって、安定した動作状態とすることができる。
【図面の簡単な説明】
【図１】本発明の原理的構成を示す図であって、(a) はディジタル伝送用受信回路を示し、(b) はタイミング再生回路を示す。
【図２】本発明の実施例（１）におけるタイミング再生回路の構成例を示す図である。
【図３】ディジタル信号処理型ループ・フィルタを用いたＰＬＬを示す図である。
【図４】本発明の実施例（２）を示す図である。
【図５】本発明の実施例（３）を示す図である。
【図６】従来の、および本発明が適用されるディジタル伝送用受信回路の構成例を示す図である。
【図７】受信信号のインパルス応答列を示す図である。
【図８】インパルス応答推定部の構成例（１）を示す図である。
【図９】従来のタイミング再生回路を示す図である。
【図１０】インパルス応答推定部の構成例（２）を示す図である。
【符号の説明】
１アナログ・ディジタル変換器
３インパルス応答推定部
３Ａ判定帰還型等化器
３Ｂ演算回路
４タイミング再生回路
５信号断検出回路
８フレーム検出回路
９マスク手段
３７ループ・フィルタ
４０アキュムレータ
４１比較部

Claims

受信信号をサンプリングしてディジタル信号に変換するアナログ・ディジタル変換器（１）と、該ディジタル信号のインパルス応答を推定してプリカーソルを出力するインパルス応答推定部（３）と、該プリカーソルに応じて前記アナログ・ディジタル変換器（１）に対するサンプリング位相制御情報を発生するタイミング再生回路（４）とを備えてなるディジタル伝送用受信回路における前記タイミング再生回路（４）において、
前記インパルス応答推定部（３）からのプリカーソルの出力における高周波成分を除去するループ・フィルタ（３７）と、
該ループ・フィルタ（３７）の出力を累算するアキュムレータ（４０）と、
該アキュムレータ（４０）の累算値を一定しきい値によって識別して前記サンプリング位相制御情報を出力するとともに、該サンプリング位相制御情報の出力時、該アキュムレータ（４０）の累算値から該しきい値分を減算する比較部（４１）と
を備えてなることを特徴とするタイミング再生回路。
前記インパルス応答推定部（３）が、受信信号のポストカーソルに基づく符号間干渉成分を受信信号から減算した等化出力を受信信号のメインカーソルを用いて判定して受信シンボルを出力するとともに、該受信信号のメインカーソルに基づく符号間干渉成分を前記等化出力から減算して得た誤差成分から、さらに受信信号のプリカーソルに基づく符号間干渉成分を減算して得た残留誤差によって各タイミングのタップ係数を更新し、該タップ係数値によって入力信号のインパルス応答を推定する判定帰還型等化器（３Ａ）からなることを特徴とする請求項１に記載のタイミング再生回路。
前記インパルス応答推定部（３）が、受信信号から判定した受信信号シンボルと、該受信信号を１周期遅延した信号との乗算結果の平均値を出力する演算回路（３Ｂ）からなることを特徴とする請求項１に記載のタイミング再生回路。
請求項１ないし３のいずれかに記載のタイミング再生回路を備えたディジタル伝送用受信回路において、
受信シンボルの“０”連続によって受信信号の断を検出する信号断検出回路（５）と、
該信号断検出回路（５）による受信信号断検出時、前記インパルス応答推定部（３）からのプリカーソルのタイミング情報をマスクするマスク手段（９）と
を設けたことを特徴とするディジタル伝送用受信回路。
請求項１ないし３のいずれかに記載のタイミング再生回路を備えたディジタル伝送用受信回路において、
受信フレームを検出するフレーム検出回路（８）と、
該フレーム検出回路（８）による受信フレームが検出されないとき前記インパルス応答推定部（３）からのプリカーソルのタイミング情報をマスクするマスク手段（９）と
を設けたことを特徴とするディジタル伝送用受信回路。