JP3787790B2 - タイミング再生回路及びディジタル伝送用受信回路 - Google Patents
タイミング再生回路及びディジタル伝送用受信回路 Download PDFInfo
- Publication number
- JP3787790B2 JP3787790B2 JP5428194A JP5428194A JP3787790B2 JP 3787790 B2 JP3787790 B2 JP 3787790B2 JP 5428194 A JP5428194 A JP 5428194A JP 5428194 A JP5428194 A JP 5428194A JP 3787790 B2 JP3787790 B2 JP 3787790B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- received signal
- impulse response
- cursor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/0062—Detection of the synchronisation error by features other than the received signal transition detection of error based on data decision error, e.g. Mueller type detection
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Analogue/Digital Conversion (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【産業上の利用分野】
本発明は、アナログ・ディジタル(A/D)変換時のサンプリング位相制御を正確に行うとともに、追従制御が可能な周波数変動範囲が広いタイミング再生回路及びこのタイミング再生回路を用いたディジタル伝送用受信回路に関するものである。
【0002】
ディジタル加入者線伝送用LSI等においては、受信信号のインパルス応答のタップ係数を推定し、このタップ係数をタイミング情報として用いて、A/D変換器のサンプリング位相を制御することによって、正しく受信シンボルを復調できるようにしたディジタル伝送用受信回路が用いられている。
【0003】
このようなディジタル伝送用受信回路において、A/D変換器のサンプリング位相を制御するために用いられるタイミング再生回路は、A/D変換時のサンプリング位相制御をより正確に行うことができるとともに、位相追従できる周波数誤差範囲をできるだけ広くすることが要求されている。
【0004】
【従来の技術】
図6は、従来の、および本発明が適用されるディジタル伝送用受信回路の構成例を示したものである。時刻kにおいて、受信信号をA/D変換器(A/D)1でディジタル信号に変換し、このディジタル信号をフィード・フォワード等化器(FFE)2によって線路特性の逆特性で予め線路等化し、かつ、プリカーソルが“0”クロスするように波形成形して出力Xk を発生し、インパルス応答推定部3において、さらに符号間干渉を除去してメインカーソルの振幅を用いて判定を行うことによって受信シンボルak を出力するとともに、プリカーソルをタイミング情報として出力する。
【0005】
この際、タイミング再生回路(TIM)4は、インパルス応答推定部3からのタイミング情報に応じて、A/D変換器1のサンプリング位相が受信信号の最適位相になるように、すなわちメインカーソルがピーク振幅の位置に合致するように制御する。A/D変換器1は、タイミング再生回路4からのサンプリング位相制御情報に基づいて、サンプリング位相を進めまたは遅らせるように、そのサンプリング位相を変えることができるようになっている。
【0006】
図7は、受信信号のインパルス応答列を示したものであって、(a)はサンプリング周期に対応するインパルス応答列を示し、(b)はプリカーソルの位相制御を説明するものである。矩形波からなる信号を伝送した場合、伝送路における歪みや符号間干渉等によって波形が変化する。ディジタル伝送用受信回路においては、受信信号に対してFFE2によって、線路特性の逆特性で予め線路等化するとともに、プリカーソルが“0”クロスするように波形成形することによって、(a)に示すような受信信号インパルス応答波形を得る。
【0007】
ディジタル伝送用受信回路においては、ディジタル処理によって線路等化,クロックタイミング再生等を行うために、受信信号を一定周期Tでサンプリングし、A/D変換を行って予めこれをディジタル信号に変換する。従って受信信号は、(a)に示すようなインパルス応答列h-1, h0,h1,h2,…と、シンボルとのたたみ込みと考えられるが、このようなインパルス応答において、ピーク振幅に対応するインパルス応答h0 をメインカーソルと呼び、メインカーソル以前のインパルス応答h-1をプリカーソルと呼び、メインカーソル以後のインパルス応答h1,h2,…をポストカーソルと呼んでいる。
【0008】
受信信号が、図7(a)に示すようなインパルス応答を持つ場合、プリカーソルh-1をタイミング情報として用い、h-1が0になるようにサンプリング位相を調整すれば、その受信信号のメインカーソルh0 がほぼ最大となる位相で、受信信号をサンプリングすることができる。
【0009】
図8は、インパルス応答推定部の構成例(1)を示したものであって、判定帰還型等化器(DFE)3Aからなる場合を示している。減算器11において、時刻kにおける図7に示されたフィード・フォワード等化器2の出力Xk から、ポストカーソルに基づく符号間干渉成分Rk を減算して、ポストカーソルに基づく符号間干渉成分を除去された等化出力Yk を得、判定器12において、メインカーソルを用いたしきい値で判定を行うことによって受信シンボルak を得る。
【0010】
さらに減算器13において、等化出力Ykから乗算器211で得られた受信シンボルakとタップ係数C0の乗算結果を減算して、メインカーソルに基づく符号間干渉成分を除いた誤差成分ekを得、レジスタ(T)14において1サンプリング周期T遅延させたのち、減算器15においてプリカーソルに基づく符号間干渉成分を減算することによって、ポストカーソルに基づく符号間干渉成分とプリカーソルに基づく符号間干渉成分とを除去した残留誤差ek−1を得る。
【0011】
一方、レジスタ(T)161,162,163,…において、受信シンボルak を順次1サンプリング周期T遅延させて保持することによって信号ak-1,ak-2,…を得、乗算器17,171,172,…において、残留誤差ek-1 と、信号ak,ak-1,ak-2,…とを乗算した結果に、増幅器18,181,182,…において、タップ係数更新のステップサイズαを乗算することによって、それぞれのタイミングのタップ係数更新量を得る。そして加算器20,201,202,…において、レジスタ(T)19,191,192,…に保持されている1サンプリング周期T前のタップ係数に対して、得られたタップ係数更新量を加算して更新することによって、それぞれ新たなタップ係数C-1, C0,C1,C2,…を保持する。
【0012】
さらに、乗算器21において、タップ係数C-1と受信シンボルak とを乗算して、プリカーソルに基づく符号間干渉成分を得、乗算器212,213,…においてタップ係数C1,C2,…と信号ak-1,ak-2,…とを乗算して、ポストカーソルに基づくそれぞれのタイミングの符号間干渉成分を得る。各タイミングのポストカーソルに基づく符号間干渉成分は、累算器(Σ)22において累算されて、前述の符号間干渉成分Rk を生じる。
【0013】
すなわち、図8に示される判定帰還型等化器において、時刻kに行われる演算は次のようになる。
【0014】
【数1】
によってポストカーソルに基づく符号間干渉成分の畳み込み演算が行われる。
【0015】
Y(k)=X(k)−R(k)
によってポストカーソルに基づく符号間干渉成分を除去した等化出力の演算が行われる。
【0016】
ek (k)=Y(k)−a(k)・C0 (K)
によってポストカーソルに基づく符号間干渉成分を除去した誤差成分の演算が行われる。
【0017】
ek-1 (k)=ek (k−1)−a(k)・C-1(K)
によって、残留誤差の演算が行われる。
【0018】
によって更新タップ係数の演算が行われる。
【0019】
図8に示された判定帰還型等化器は適応型FIR(非巡回)フィルタを構成し、その適応動作が収束したとき、各タップ係数C-1, C0,C1,C2,…の値は、入力受信信号のインパルス応答列h-1, h0,h1,h2,…に一致する。従って、図8における各タップ係数C-1, C0,C1,C2,…の値を、インパルス応答列h-1, h0,h1,h2,…として用いることができる。図8においては、タップ係数C-1を、プリカーソルを示すタイミング情報として出力することが示されている。
【0020】
図9は、従来のタイミング再生回路を示したものである。図8に示された判定帰還型等化器3Aから出力される、タイミング情報となる、プリカーソルのタップ係数C-1を、比較部(COMP)23において“0”と比較することによって、タップ係数C-1が“0”より大きい場合には、アップ・ダウン・カウンタ24をインクリメントし、タップ係数C-1が“0”より小さい場合には、アップ・ダウン・カウンタ24をデクリメントする。
【0021】
アップ・ダウン・カウンタ24は、カウント値が予め設定されているプラス側のオーバフロー値+nになると、出力端子POFから位相進み制御情報を出力し、カウント値が予め設定されているマイナス側のオーバフロー値−nになると、出力端子NOFから位相遅れ制御情報を出力し、これと同時にオア回路(OR)25を経て、そのカウント値が初期値“0”にクリアされる。タイミング情報C-1は推定値であって、誤差を含んでいるため、このように積分を行うことによって、正確な位相制御を行うようにしている。
【0022】
図7において(b)は、この場合のプリカーソルの、タップ係数を用いたサンプリング位相制御を示したものである。プリカーソルが0より大きい場合には、位相進み制御によってプリカーソルが0となるように制御され、プリカーソルが0より小さい場合には、位相遅れ制御によってプリカーソルが0となるように制御される。
【0023】
図10は、インパルス応答推定部の構成例(2)を示したものであって、演算回路3Bからなる場合を示している。演算回路3Bにおいて、26は時刻tにおける受信信号X(t)から時刻tにおける受信信号シンボルa(t)を判定して出力する判定部、27は時刻tにおける受信信号X(t)を1サンプリング周期遅延させて、信号X(t−1)を得る遅延回路(Z-1)、28は受信信号シンボルa(t)と信号X(t−1)とを乗算して、信号a(t)*X(t−1)を得る乗算器、29は信号a(t)*X(t−1)からその平均値E〔a(t)*X(t−1)〕を得る平均回路である。
【0024】
受信信号は、受信信号シンボル列と受信信号インパルス応答のたたみ込みであるから、次のように表すことができる。
【数2】
【0025】
受信信号からプリカーソルのタップ係数C-1を推定すると、
【0026】
受信信号シンボル列はランダムであって自己相関がないので、
【0027】
プリカーソル成分C-1を0にするためには、(2)式の右辺の分母=定数≠0であるから、分子E〔a(t)*X(t−1)〕を演算して0にすればよい。
すなわち、E〔a(t)*X(t−1)〕→0 ならば
C-1→0 …(3)
【0028】
図10に示された演算回路3Bは、判定回路26において受信信号X(t)のシンボルa(t)を判定し、遅延回路27において、受信信号を1周期遅延させて信号X(t−1)を発生し、乗算回路28において、受信シンボルと遅延した受信信号とを乗算して積a(t)*X(t−1)を発生し、平均回路29において、積a(t)*X(t−1)の時間平均を算出して、平均値E〔a(t)*X(t−1)〕を出力する。
【0029】
この平均値E〔a(t)*X(t−1)〕を、図6に示されたディジタル伝送用受信回路におけるタイミング再生回路の入力として用いて、信号a(t)*X(t−1)を0にするように帰還制御を行うことによって、所要のサンプリング位相制御を行うことができる。
【0030】
【発明が解決しようとする課題】
従来のタイミング再生回路においては、プリカーソルのタップ係数C-1が正または負となる回数を、アップ・ダウン・カウンタによって計数(積分)して、サンプリング位相制御情報を得るようにしている。この場合、位相制御を正確に行うためには、積分時定数を大きくする必要があるが、積分時定数すなわちアップ・ダウン・カウンタのオーバフロー値を大きくすると、位相追従できる周波数誤差範囲が狭くなるという問題がある。
【0031】
本発明は、このような従来技術の課題を解決しようとするものであって、ディジタル加入者線伝送用LSI等に用いられる、ディジタル伝送用受信回路において、ディジタルフィルタを用いて、タイミング情報の積分を精密に行うことによって、位相制御を正確に行うことができるとともに、位相追従制御できる周波数誤差範囲を広くすることが可能なようにすることを目的としている。
【0032】
【課題を解決するための手段】
(1) 受信信号をサンプリングしてディジタル信号に変換するアナログ・ディジタル変換器と、このディジタル信号のインパルス応答を推定してプリカーソルを出力するインパルス応答推定部と、このプリカーソルに応じてアナログ・ディジタル変換器に対するサンプリング位相制御情報を発生するタイミング再生回路とを備えてなるディジタル伝送用受信回路におけるタイミング再生回路を、インパルス応答推定部からのプリカーソルの出力における高周波成分を除去するループ・フィルタと、ループ・フィルタの出力を累算するアキュムレータと、アキュムレータの累算値を一定しきい値によって識別してサンプリング位相制御情報を出力するとともに、この出力時、アキュムレータの累算値をしきい値分減算する比較部とから構成する。
【0033】
(2) (1) において、インパルス応答推定部を、受信信号のポストカーソルに基づく符号間干渉成分を受信信号から減算した等化出力を受信信号のメインカーソルを用いて判定して受信シンボルを出力するとともに、この受信信号のメインカーソルに基づく主信号成分を等化出力から減算して得た誤差成分から、さらに受信信号のプリカーソルに基づく符号間干渉成分を減算して得た残留誤差によって各タイミングのタップ係数を更新して、このタップ係数値によって入力信号のインパルス応答を推定する判定帰還型等化器から構成する。
【0034】
(3) (1) において、インパルス応答推定部を、受信信号から判定した受信信号シンボルと、この受信信号を1周期遅延した信号との乗算結果の平均値を出力する演算回路から構成する。
【0035】
(4) (1) ないし (3)のいずれかのタイミング再生回路を備えたディジタル伝送用受信回路において、受信シンボルの“0”連続によって受信信号の断を検出する信号断検出回路と、受信信号断検出時、インパルス応答推定部からのプリカーソルのタイミング情報をマスクするマスク手段とを設ける。
【0036】
(5) (1) ないし (3)のいずれかのタイミング再生回路を備えたディジタル伝送用受信回路において、受信フレームを検出するフレーム検出回路と、フレームが検出されないときインパルス応答推定部からのプリカーソルのタイミング情報をマスクするマスク手段とを設ける。
【0037】
【作用】
(1) 図1は、本発明の原理的構成を示したものであって、(a) はディジタル伝送用受信回路を示し、(b) はタイミング再生回路を示している。ディジタル伝送用受信回路においては、アナログ・ディジタル変換器1によって、受信信号をサンプリングしてディジタル信号に変換し、インパルス応答推定部3によって、このディジタル信号のインパルス応答を推定して、プリカーソルをタイミング情報として出力し、タイミング再生回路4によって、このタイミング情報に応じて、アナログ・ディジタル変換器1に対するサンプリング位相制御情報を発生する。
【0038】
本発明においては、この場合に、タイミング再生回路4において、ループ・フィルタ37によって、インパルス応答推定部3の出力における高周波成分を除去したのち、アキュムレータ40によって、ループ・フィルタ37の出力を累算し、比較部41によって、アキュムレータ40の累算値を一定しきい値によって識別して、サンプリング位相制御情報を出力すると同時に、アキュムレータ40の累算値からしきい値分を減算するようにする。
【0039】
本発明によれば、タイミング再生回路4において、プリカーソルのタップ係数C-1の大きさ自体を積分して、サンプリング位相制御情報を得ているので、プリカーソルのタップ係数C-1が正または負となる回数を、アップ・ダウン・カウンタによって計数して、サンプリング位相制御情報を得る従来のタイミング再生回路と比べて、A/D変換器1において、メインカーソルC0 のサンプリング位相再生をより正確に行うことができるとともに、位相追従できる周波数誤差範囲を広くすることができるようになる。
【0040】
(2) (1) の場合におけるインパルス応答推定部3として、判定帰還型等化器3Aを用い、受信信号のポストカーソルに基づく符号間干渉成分を受信信号から減算した等化出力を受信信号のメインカーソルを用いて判定して受信シンボルを出力するとともに、受信信号のメインカーソルに基づく主信号成分を等化出力から減算して得た誤差成分から、さらに受信信号のプリカーソルに基づく符号間干渉成分を減算して得た残留誤差によって、各タイミングのタップ係数を更新し、このタップ係数値によって入力信号のインパルス応答を推定することによって、プリカーソルをタイミング情報として出力することができる。
【0041】
(3) (1) の場合におけるインパルス応答推定部3として、演算回路3Bを用い、受信信号から判定した受信信号シンボルと、この受信信号を1周期遅延した信号との乗算結果の平均値をタイミング情報として出力する。
【0042】
受信信号から判定した受信信号シンボル列と、この受信信号を1周期遅延した信号との乗算結果の平均値を受信信号シンボル列の二乗の平均値で割算することによってプリカーソルが得られるので、この平均値を所要のタイミング情報として使用して、サンプリング位相制御を行うことができる。
【0043】
(4) (1) ないし(3) のいずれかの場合のタイミング再生回路を備えたディジタル伝送用受信回路において、信号断検出回路5を設けて、受信シンボルの“0”連続によって受信信号の断を検出し、マスク手段9を設けて、受信信号の断を検出したとき、インパルス応答推定部3からのプリカーソルのタイミング情報をマスクする。
【0044】
受信信号に“0”連続が発生した場合は、インパルス応答推定部において、プリカーソルのタップ係数C-1が更新されないため、タップ係数C-1として同じ値が繰り返しタイミング再生回路4に入力されるようになるが、信号断検出回路5で信号断を検出したことによって、マスク手段9によって、プリカーソルのタイミング情報をマスクして、タイミング再生回路4の入力を強制的に“0”にし、タイミング再生回路4から出力されるサンプリング位相制御情報を“0”にすることによって、ディジタル伝送用受信回路をPLLの自走状態として、安定に動作させることができる。
【0045】
(5) (1) ないし(3) のいずれかの場合のタイミング再生回路を備えたディジタル伝送用受信回路において、フレーム検出回路8を設けて、受信フレームを検出し、マスク手段9を設けて、フレームが検出されないとき、インパルス応答推定部3からのプリカーソルのタイミング情報をマスクする。
【0046】
ピンポン伝送方式の場合、受信信号が入力されない時間帯がある。このような場合は、インパルス応答推定部において、プリカーソルのタップ係数C-1が更新されないため、タップ係数C-1として同じ値が繰り返しタイミング再生回路4に入力されるようになるが、フレーム検出回路8で受信フレーム信号の断を検出したことによって、マスク手段9によって、プリカーソルのタイミング情報をマスクして、タイミング再生回路4の入力を強制的に“0”にし、タイミング再生回路4から出力されるサンプリング位相制御情報を“0”にすることによって、ディジタル伝送用受信回路をPLLの自走状態として、安定に動作させることができる。
【0047】
【実施例】
図2は、本発明の実施例(1)におけるタイミング再生回路の構成例を示している。31,32,33はそれぞれ利得A0,A1,A2 の増幅器、34,35は加算器、36はレジスタ(Z-1)であって、これらはローパス特性を持つループ・フィルタ37を形成している。38は加算器、39はレジスタ(Z-1)であって、これらはアキュムレータ40を形成している。41は、アキュムレータ40の蓄積値を所定値と比較する比較部(COMP)である。
【0048】
ループ・フィルタ37は、プリカーソルのタップ係数C-1からなるタイミング情報における高周波成分を抑圧することによって、その誤差成分を除去する。アキュムレータ40は、誤差成分を除去されたタイミング情報出力を累算することによって、位相情報を発生する。比較部41は、アキュムレータ40において累算された位相情報があるしきい値(A/D変換器で位相制御したときに、変化するプリカーソルの振幅に相当する値)を超えたとき、サンプリング位相制御情報を出力するとともに、アキュムレータ40における累算値からしきい値分だけ減算する。
【0049】
図2に示されたタイミング再生回路から、しきい値を減算するパスを除いた回路は、ディジタル信号処理型ループ・フィルタを用いた位相同期回路(PLL)の一部をなしている。
【0050】
図3は、ディジタル信号処理型ループ・フィルタを用いたPLLを示したものであって、図2におけると同じものを同じ番号で示し、42は減算器からなる位相比較器である。図3に示されたPLLの伝達関数は、次のようになる。
【数3】
【0051】
上式から明らかなように、定数A0,A1,A2 を適切に選定することによって、ループ・フィルタ37がローパス・フィルタとして動作し、位相情報の誤差成分(高周波成分)を除去することができる。
【0052】
図2に示された、本発明の実施例(1)のタイミング再生回路を、図6に示されたディジタル伝送用受信回路に適用した場合、インパルス応答推定部3が位相比較器としての作用を行うことによって、装置全体としてPLLとして動作し、タイミング再生回路4の出力位相をサンプリング位相制御情報として、A/D変換器のサンプリング位相を制御する。
【0053】
図7(b)に示されるごとく、プリカーソルのゼロクロス点付近では、振幅の変化が直線であるとみなすことができるので、プリカーソルのタップ係数C-1を最適位相との位相差情報として使用することができる。
【0054】
図9に示された従来のタイミング再生回路では、プリカーソルのタップ係数C-1が正または負となる回数を、アップ・ダウン・カウンタによって積分して、サンプリング位相制御情報を得ているが、本発明においては、プリカーソルのタップ係数C-1の大きさ自体を積分して、サンプリング位相制御情報を得ている。本発明によれば、従来の場合と比較して、A/D変換器1において、メインカーソルC0 のサンプリング位相再生をより正確に行うことができるとともに、位相追従できる周波数誤差範囲を広くすることができる。
【0055】
この場合に、タイミング再生回路にタイミング情報を供給するインパルス応答推定部としては、図8に示された判定帰還型等化器3Aを用いることができる。また図10に示された演算回路3Bを用いてもよい。
【0056】
図4は、本発明の実施例(2)を示したものであって、ディジタル伝送装置の受信部に本発明のタイミング再生回路を使用した場合の構成を示している。図6におけると同じものを同じ番号で示し、3Aは判定帰還型等化器(DFE)、5は信号断検出回路(SDET)、6はインバータ(INV)、7はアンド回路(AND)である。
【0057】
信号断検出回路5は、判定帰還型等化器3Aの受信シンボルak の出力から、信号断、すなわち受信シンボルak の“0”連続を検出して出力を発生する。インバータ6はこの信号を反転して出力する。従って信号断が発生しないときは、アンド回路7は、判定帰還型等化器3Aからのタイミング情報をタイミング再生回路4に入力し、これによってタイミング再生回路4から出力されるサンプリング位相制御情報に応じて、A/D変換器1がサンプリングを行うことによって、受信信号から正しく受信シンボルak を抽出するが、信号断が発生したときは、インバータ6の出力が発生しないので、アンド回路7は、判定帰還型等化器3Aからのタイミング情報をマスクする。
【0058】
受信信号がAMI符号の場合、“0”連続が発生することがある。この場合は、判定帰還型等化器3Aにおいて、プリカーソルのタップ係数C-1が更新されないため、タップ係数C-1として同じ値が繰り返しタイミング再生回路4に入力される。
【0059】
このような場合には、信号断検出回路5で信号断を検出したことによって、プリカーソルのタイミング情報をマスクして、タイミング再生回路4の入力を強制的に“0”にし、タイミング再生回路4から出力されるサンプリング位相制御情報を“0”にすることによって、ディジタル伝送用受信回路をPLLの自走状態として、安定に動作させることができる。
【0060】
図5は、本発明の実施例(3)を示したものであって、ピンポン伝送装置の受信部に本発明のタイミング再生回路を使用した場合の構成を示している。図6におけると同じものを同じ番号で示し、8はフレーム検出回路(FSYNC)である。
【0061】
フレーム検出回路8は、判定帰還型等化器3Aの受信シンボルak の出力から、受信フレーム信号が入力されているときこれを検出して出力を発生し、アンド回路7は、判定帰還型等化器3Aからのタイミング情報をA/D変換器1に入力し、これによって、受信信号から正しく受信シンボルak が抽出されるが、受信フレーム信号が入力されていないときは、フレーム検出回路8の出力が発生しないので、アンド回路7は、判定帰還型等化器3Aからのタイミング情報をマスクする。
【0062】
ピンポン伝送方式の場合、受信信号が入力されない時間帯がある。このような場合、判定帰還型等化器3Aにおいて、プリカーソルのタップ係数C-1が更新されないため、タップ係数C-1として同じ値が繰り返しタイミング再生回路4に入力される。
【0063】
このような場合には、フレーム検出回路8で受信フレーム信号の断を検出したことによって、プリカーソルのタイミング情報をマスクして、タイミング再生回路4の入力を強制的に“0”にし、タイミング再生回路4から出力されるサンプリング位相制御情報を“0”にすることによって、ディジタル伝送用受信回路をPLLの自走状態として、安定に動作させることができる。
【0064】
なお、上述の実施例(2)または(3)において、受信シンボルおよびタイミング情報を発生するために、図8に示された判定帰還型等化器3Aに代えて、図10に示された演算回路3Bを使用することもできる。
【0065】
【発明の効果】
以上説明したように本発明によれば、プリカーソルの位相を制御することによって、メインカーソルにおける受信信号の振幅を判定して、受信シンボルを抽出する受信回路において、正しく位相制御を行って正確に受信シンボルの抽出を行うことができるとともに、位相追従できる周波数誤差範囲を広くすることができる。
【0066】
また本発明を適用した受信回路では、受信信号がない場合でも、タイミング情報をマスクして受信回路の周波数制御を自走させることによって、安定した動作状態とすることができる。
【図面の簡単な説明】
【図1】本発明の原理的構成を示す図であって、(a) はディジタル伝送用受信回路を示し、(b) はタイミング再生回路を示す。
【図2】本発明の実施例(1)におけるタイミング再生回路の構成例を示す図である。
【図3】ディジタル信号処理型ループ・フィルタを用いたPLLを示す図である。
【図4】本発明の実施例(2)を示す図である。
【図5】本発明の実施例(3)を示す図である。
【図6】従来の、および本発明が適用されるディジタル伝送用受信回路の構成例を示す図である。
【図7】受信信号のインパルス応答列を示す図である。
【図8】インパルス応答推定部の構成例(1)を示す図である。
【図9】従来のタイミング再生回路を示す図である。
【図10】インパルス応答推定部の構成例(2)を示す図である。
【符号の説明】
1 アナログ・ディジタル変換器
3 インパルス応答推定部
3A 判定帰還型等化器
3B 演算回路
4 タイミング再生回路
5 信号断検出回路
8 フレーム検出回路
9 マスク手段
37 ループ・フィルタ
40 アキュムレータ
41 比較部
Claims (5)
- 受信信号をサンプリングしてディジタル信号に変換するアナログ・ディジタル変換器(1)と、該ディジタル信号のインパルス応答を推定してプリカーソルを出力するインパルス応答推定部(3)と、該プリカーソルに応じて前記アナログ・ディジタル変換器(1)に対するサンプリング位相制御情報を発生するタイミング再生回路(4)とを備えてなるディジタル伝送用受信回路における前記タイミング再生回路(4)において、
前記インパルス応答推定部(3)からのプリカーソルの出力における高周波成分を除去するループ・フィルタ(37)と、
該ループ・フィルタ(37)の出力を累算するアキュムレータ(40)と、
該アキュムレータ(40)の累算値を一定しきい値によって識別して前記サンプリング位相制御情報を出力するとともに、該サンプリング位相制御情報の出力時、該アキュムレータ(40)の累算値から該しきい値分を減算する比較部(41)と
を備えてなることを特徴とするタイミング再生回路。 - 前記インパルス応答推定部(3)が、受信信号のポストカーソルに基づく符号間干渉成分を受信信号から減算した等化出力を受信信号のメインカーソルを用いて判定して受信シンボルを出力するとともに、該受信信号のメインカーソルに基づく符号間干渉成分を前記等化出力から減算して得た誤差成分から、さらに受信信号のプリカーソルに基づく符号間干渉成分を減算して得た残留誤差によって各タイミングのタップ係数を更新し、該タップ係数値によって入力信号のインパルス応答を推定する判定帰還型等化器(3A)からなることを特徴とする請求項1に記載のタイミング再生回路。
- 前記インパルス応答推定部(3)が、受信信号から判定した受信信号シンボルと、該受信信号を1周期遅延した信号との乗算結果の平均値を出力する演算回路(3B)からなることを特徴とする請求項1に記載のタイミング再生回路。
- 請求項1ないし3のいずれかに記載のタイミング再生回路を備えたディジタル伝送用受信回路において、
受信シンボルの“0”連続によって受信信号の断を検出する信号断検出回路(5)と、
該信号断検出回路(5)による受信信号断検出時、前記インパルス応答推定部(3)からのプリカーソルのタイミング情報をマスクするマスク手段(9)と
を設けたことを特徴とするディジタル伝送用受信回路。 - 請求項1ないし3のいずれかに記載のタイミング再生回路を備えたディジタル伝送用受信回路において、
受信フレームを検出するフレーム検出回路(8)と、
該フレーム検出回路(8)による受信フレームが検出されないとき前記インパルス応答推定部(3)からのプリカーソルのタイミング情報をマスクするマスク手段(9)と
を設けたことを特徴とするディジタル伝送用受信回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5428194A JP3787790B2 (ja) | 1994-03-25 | 1994-03-25 | タイミング再生回路及びディジタル伝送用受信回路 |
US08/342,105 US5638409A (en) | 1994-03-25 | 1994-11-18 | Data receiving device for reproducing a received symbol from a received data signal |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5428194A JP3787790B2 (ja) | 1994-03-25 | 1994-03-25 | タイミング再生回路及びディジタル伝送用受信回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07264249A JPH07264249A (ja) | 1995-10-13 |
JP3787790B2 true JP3787790B2 (ja) | 2006-06-21 |
Family
ID=12966189
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5428194A Expired - Fee Related JP3787790B2 (ja) | 1994-03-25 | 1994-03-25 | タイミング再生回路及びディジタル伝送用受信回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5638409A (ja) |
JP (1) | JP3787790B2 (ja) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3382745B2 (ja) * | 1995-02-24 | 2003-03-04 | 松下電器産業株式会社 | データ再生方法およびデータ再生装置 |
JP3480763B2 (ja) * | 1995-05-30 | 2003-12-22 | 富士通株式会社 | 線路終端回路 |
US5831456A (en) * | 1997-04-28 | 1998-11-03 | Marvell Technology Group, Ltd. | Apparatus and method for transient suppression in synchronous data detection systems |
USRE37751E1 (en) * | 1997-04-28 | 2002-06-18 | Marvell International Ltd. | Apparatus and method for transient suppression in synchronous data detection systems |
GB2330736B (en) * | 1997-10-24 | 2002-04-10 | Mitel Corp | Timing recovery with minimum jitter movement |
US6178198B1 (en) * | 1997-11-14 | 2001-01-23 | Broadcom Corproation | Apparatus for, and method of, processing signals transmitted over a local area network |
JP3196828B2 (ja) * | 1997-12-18 | 2001-08-06 | 日本電気株式会社 | 無線受信方法および装置 |
US6304621B1 (en) | 1998-05-13 | 2001-10-16 | Broadcom Corporation | Multi-mode variable rate digital cable receiver |
US6249544B1 (en) * | 1998-11-13 | 2001-06-19 | Broadcom Corporation | System and method for high-speed decoding and ISI compensation in a multi-pair transceiver system |
US6252904B1 (en) * | 1998-11-13 | 2001-06-26 | Broadcom Corporation | High-speed decoder for a multi-pair gigabit transceiver |
US6253345B1 (en) * | 1998-11-13 | 2001-06-26 | Broadcom Corporation | System and method for trellis decoding in a multi-pair transceiver system |
US6201831B1 (en) * | 1998-11-13 | 2001-03-13 | Broadcom Corporation | Demodulator for a multi-pair gigabit transceiver |
KR100548234B1 (ko) * | 1998-12-15 | 2006-05-12 | 엘지전자 주식회사 | 디지탈 심볼 타이밍 복원 장치 |
ATE304770T1 (de) * | 1999-01-20 | 2005-09-15 | Broadcom Corp | Trellisdekoder mit korrektur von paartauschungen, zur andwendung in sendern/empfängern für gigabit- ethernet |
DE60035679T2 (de) * | 1999-04-22 | 2008-06-05 | Broadcom Corp., Irvine | Gigabit-ethernt mit zeitverschiebungen zwischen verdrillten leitungspaaren |
US7000175B2 (en) * | 2000-11-03 | 2006-02-14 | Agere Systems Inc. | Method and apparatus for pipelined joint equalization and decoding for gigabit communications |
JP4382591B2 (ja) * | 2004-06-28 | 2009-12-16 | 日本電気通信システム株式会社 | Pll回路、pll回路の位相調整方法及びプログラム |
JP4725445B2 (ja) * | 2006-07-14 | 2011-07-13 | ソニー株式会社 | 再生装置、トラッキング制御方法 |
US20080049825A1 (en) * | 2006-08-25 | 2008-02-28 | Broadcom Corporation | Equalizer with reorder |
US7560986B2 (en) * | 2006-08-25 | 2009-07-14 | Broadcom Corporation | Variable gain amplifier and method for achieving variable gain amplification with high bandwidth and linearity |
US7961781B2 (en) * | 2006-08-25 | 2011-06-14 | Broadcom Corporation | Electronic dispersion compensation utilizing interleaved architecture and channel identification for assisting timing recovery |
US8300685B2 (en) * | 2006-08-25 | 2012-10-30 | Broadcom Corporation | Non-linear decision feedback equalizer |
US7830987B2 (en) * | 2006-08-25 | 2010-11-09 | Broadcom Corporation | Electronic dispersion compensation utilizing interleaved architecture and channel identification for assisting timing recovery |
US20080069198A1 (en) * | 2006-08-25 | 2008-03-20 | Broadcom Corporation | Sequence decision feedback equalizer |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4334313A (en) * | 1980-09-08 | 1982-06-08 | Bell Telephone Laboratories, Incorporated | Timing recovery technique |
US4590602A (en) * | 1983-08-18 | 1986-05-20 | General Signal | Wide range clock recovery circuit |
US4726043A (en) * | 1986-11-28 | 1988-02-16 | American Telephone And Telegraph Company | Data decision-directed timing and carrier recovery circuits |
JPH02109486A (ja) * | 1988-10-19 | 1990-04-23 | Matsushita Electric Ind Co Ltd | 自動周波数切替装置 |
JPH04157836A (ja) * | 1990-10-20 | 1992-05-29 | Fujitsu Ltd | タイミング再生回路 |
JPH04245809A (ja) * | 1991-01-31 | 1992-09-02 | Fujitsu Ltd | 判定帰還型等化器 |
US5263026A (en) * | 1991-06-27 | 1993-11-16 | Hughes Aircraft Company | Maximum likelihood sequence estimation based equalization within a mobile digital cellular receiver |
US5216554A (en) * | 1991-07-01 | 1993-06-01 | International Business Machines Corporation | Digital phase error estimator |
US5376894A (en) * | 1992-12-31 | 1994-12-27 | Pacific Communication Sciences, Inc. | Phase estimation and synchronization using a PSK demodulator |
US5471508A (en) * | 1993-08-20 | 1995-11-28 | Hitachi America, Ltd. | Carrier recovery system using acquisition and tracking modes and automatic carrier-to-noise estimation |
-
1994
- 1994-03-25 JP JP5428194A patent/JP3787790B2/ja not_active Expired - Fee Related
- 1994-11-18 US US08/342,105 patent/US5638409A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5638409A (en) | 1997-06-10 |
JPH07264249A (ja) | 1995-10-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3787790B2 (ja) | タイミング再生回路及びディジタル伝送用受信回路 | |
US5353306A (en) | Tap-weight controller for adaptive matched filter receiver | |
CA2079292C (en) | Fast response matched filter receiver with decision feedback equalizer | |
US5838744A (en) | High speed modem and method having jitter-free timing recovery | |
JP3693301B2 (ja) | 改善されたタイミング手段を有する受信機からなる送信方式 | |
JPS6327895B2 (ja) | ||
JP2833609B2 (ja) | 判定帰還形自動等化器 | |
KR930003567B1 (ko) | 고스트 제거장치 및 그 제거 방법 | |
JPH0879135A (ja) | デジタル信号誤り低減装置 | |
US6856790B1 (en) | Receiver with dual D.C. noise cancellation circuits | |
EP0838111B1 (en) | Carrier recovery for digitally phase modulated signals, using a known sequence | |
KR20060012780A (ko) | 다중 경로 지연 추정을 통하여 등화기 성능을 개선한유무선 통신을 위한 수신기 및 방법 | |
CA2471626A1 (en) | Adaptive thresholding algorithm for the noise due to unknown symbols in correlation based channel impulse response (cir) estimate | |
US6349112B1 (en) | Adaptive equalizer compensating signal distortion on transmission path | |
US7027499B2 (en) | Detection and correction circuit for blind equalization convergence errors | |
US5530721A (en) | Equalizer and terminal device for mobile communications | |
KR20060090479A (ko) | Vsb 수신기에 적용되는 심벌 타이밍 복원 장치 및 그방법 | |
JPH04119006A (ja) | プリカーソル等化用タップ係数付判定帰還型線路等化器 | |
JP3371256B2 (ja) | 自動等化器 | |
US6018558A (en) | Signal disconnection detection circuit that ensures positive detection of signal disconnection | |
JP2653371B2 (ja) | 適応形等化器 | |
KR100438586B1 (ko) | 직교진폭변조 수신기 | |
JP3860289B2 (ja) | ビーコン信号抑圧機能付き自動等化器 | |
JPH09162783A (ja) | 自動等化器 | |
JP3146609B2 (ja) | 自動等化回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030401 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051215 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060317 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090407 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100407 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110407 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |