JP3757904B2 - 通信制御装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、通信制御装置に関し、特に、ネットワークとホストとの間に接続された通信制御装置に関する。
【0002】
【従来の技術】
従来、ネットワークサーバはインターネット等の通信ネットワークの処理を行っている。インターネットでは通信プロトコルとしてTransmissionControl Protocol/Internet Protocol(TCP/IP)を用いているが、このプロトコルを処理するための重負荷がネットワークサーバのホストにかかる。
【0003】
この問題を解決するために、ホストとネットワークとの間に複数の通信制御装置を組み込み、ある程度のTCP/IP処理を通信制御装置側で実行させ、ホストの負荷を減らす方法がある。このような従来の通信制御装置がパケットの送受信処理を行う場合、コネクション毎に定義されるコンテキスト情報を参照する必要がある。コンテキスト情報は、そのコネクション間での送受信処理を維持するための情報であって、ホストが所有しており、パケット処理の度にネットワークプロセッサにより参照される。
【0004】
【発明が解決しようとする課題】
一般的に、コンテキスト情報は、プロトコル種別にもよるが、128バイトから1キロバイトに及ぶ。また、ネットワークプロセッサからのコンテキスト情報へのアクセス頻度は高い。従来の通信制御装置では、必要なコンテキスト情報をいちいちホストから獲得するため、コンテキスト情報の高速アクセスと低レイテンシとを達成できないという問題がある。また、コンテキスト情報は通信制御装置がサポートするコネクション数と同数必要である。多数のコネクションをサポートし、かつ、複数のネットワークプロセッサで各コネクション処理を負荷分散する場合、従来の通信制御装置では、コンテキスト情報を保持するメモリの負荷や競合による性能劣化が生じてしまうという問題がある。
【0005】
そこで、本発明の目的は、コンテキスト情報を高速に獲得できる通信制御装置を提供することにある。
【0006】
また、本発明の他の目的は、コンテキスト情報を格納するメモリへのアクセス競合を防ぐことができる通信制御装置を提供することにある。
【0007】
【課題を解決するための手段】
上記課題を解決するために本発明の通信制御装置は、ネットワークとこのネットワークを介して通信を行うホストとの間に接続された通信制御装置であって、前記ネットワークと前記ホストとの間のパケットの送受信処理を行う複数の第1のプロセッサと、この複数の第1のプロセッサに対して前記送受信処理の割り当てを行う第2のプロセッサと、前記複数の第1のプロセッサのそれぞれに対応して設けられ、前記ホストにおいて前記パケットの送受信の単位に生成されて前記送受信処理に使用される制御情報を格納するメモリとを含み、前記メモリは、対応する前記第1のプロセッサが前記制御情報を参照するためにアクセスする第1の領域と、当該アクセスの間に前記制御情報が格納される第2の領域とを含むことを特徴とする。
【0008】
また、本発明の他の通信制御装置は、前記第1のプロセッサは、前記第1の領域を参照して実行下送受信処理が完了すると、前記第2の領域を参照するよう切り替える切り替え手段を含むことを特徴とする。
【0009】
さらに、本発明の他の通信制御装置は、複数の送受信処理の単位の制御情報を格納する第2のメモリと、前記第2のメモリから前記メモリに前記制御情報を転送する転送手段とをさらに含むことを特徴とする。
【0010】
また、本発明の他の通信制御装置は、前記第2のメモリから前記メモリへの前記制御情報の転送量を設定する手段をさらに含むことを特徴とする。
【0011】
さらに、本発明の他の通信制御装置は、複数の送受信処理の単位の制御情報を格納する第2のメモリと、前記第2のメモリから前記メモリに前記制御情報を転送する転送手段と、前記切り替え手段が前記第1および第2の領域を切り替えると、前記第1の領域の前記制御情報が前記第2のメモリに書き戻されることを特徴とする。
【0012】
また、本発明の他の通信制御装置は、前記第2のプロセッサは、前記送受信処理を該送受信処理の単位毎に前期複数の第1のプロセッサに対し互いに排他的に割り当てることを特徴とする。
【0013】
さらに、本発明の他の通信制御装置は、前記メモリはデュアルポートメモリであり、少なくとも2バンクで構成されていることを特徴とする。
【0014】
また、本発明の他の通信制御装置は、同一単位の送受信処理が連続する場合には前記制御情報を前記第1の領域から前記第2の領域に転送することを特徴とする。
【0015】
さらに、本発明の他の通信制御装置は、前記第1のプロセッサが前記第1の領域の前記制御情報を参照して処理をしている場合に、他の制御情報が必要になり、かつ、該他の制御情報が前記第2の領域に格納されているときは、前記第2の領域から前記第1の領域に該他の制御情報を転送することを特徴とする。
【0016】
【発明の実施の形態】
次に本発明の通信制御装置の実施の形態について図面を参照して詳細に説明する。
【0017】
図1を参照すると、本発明の通信制御装置100を含むシステムは、少なくとも1つの中央処理装置(Central Processing Unit:CPU)10、プロセッサバス20、メモリコントローラ30、ホストメモリ40、入出力(I/O)コントローラ50、I/Oバス60、I/Oデバイス70および通信制御装置100を含む。
【0018】
少なくとも1つのCPU10は、プロセッサバス20を介して、メモリコントローラ30に接続されている。本実施の形態では、2つのCPU10がプロセッサバス20に接続されている。メモリコントローラ30は、CPU10とホストメモリ40とI/Oコントローラ50との間の制御を行う。I/Oコントローラ50にはI/Oバス60を介して単一または複数のI/Oデバイス70が接続されている。通信制御装置100は、I/Oバス60に接続されている。通信制御装置100はイーサーネット(登録商標)などのLocal Area Network(LAN)等のネットワークメディア150の制御を行う。通信制御装置100もI/Oデバイスの一種である。以後、この基本システムにおけるI/Oバス60より上位側を単純にホストという。
【0019】
なお、このシステムは一例であり、本発明の通信制御装置は上位システムには依存しない。また例として挙げたシステムは、パーソナルコンピュータ、ワークステーションまたはサーバのシステムであってよい。この場合、I/Oバス60はPeripheral Component Interconnect(PCI)バスまたはPCI−Xバスで構成してよい。ネットワークメディア150はイーサネット(登録商標)、ギガビットイーサネット(イーサネットは登録商標)や無線などのLANまたはインターネットであってよい。
【0020】
図2を参照すると、通信制御装置100は、I/Oバスコントローラ101、複数のオフロードプロセッサユニット(OPU)110、スケジューラプロセッサユニット(SPU)120、メディアアクセスコントローラ130、パケット識別子131、メモリコントローラ140、パケットバッファ141、Txキュー150、Rxキュー160、ハッシュサーチエンジン170、メモリコントローラ180およびメモリコントローラ190を含む。
【0021】
I/Oバスコントローラ101は、I/Oバス60と通信制御装置100との間のデータ転送を制御する。I/Oバスコントローラ101は、PCIコントローラであってよい。
【0022】
メディアアクセスコントローラ130は、ギガビット・イーサネット(イーサネットは登録商標)などのネットワークメディアを制御し、ネットワーク151と通信制御装置100との間のデータの送受信を行う。パケット識別子131は、受信パケットのヘッダ部を解析し、コネクションの特定に必要となる情報を抜き出す。ハッシュサーチエンジン170は、パケット情報のハッシュサーチを行う。
【0023】
パケットバッファ141は、メモリコントローラ140を介して受信パケットおよび送信パケットを格納する。
【0024】
Txキュー150は、ホストからの送信要求をキューイングする。Rxキュー160は、ハッシュサーチの結果をキューイングする。スケジューラプロセッサユニット120は、Txキュー150およびRxキュー160の内容に基づいて送受信のスケジューリングを行う。
【0025】
メモリコントローラ180は、I/Oバスコントローラ101および複数のOPUの命令・データメモリ181に対する書き込み・読み出しを制御する。命令・データメモリ181は、通信制御装置100内の各プロセッサの命令やデータなどを格納する。メモリコントローラ190は、ハッシュサーチエンジン170およびOPU110のPCBメモリ191に対する書き込み・読み出しを制御する。PCBメモリ191は、ハッシュサーチ用のハッシュテーブルや、ホストによって生成されたそれぞれのコネクション固有のコンテキスト情報などを格納する。本実施の形態では、コンテキスト情報は、プロトコル・コントロール・ブロック(Protocol Control Block:PCB)である。PCBは、コネクション毎に生成され送受信に使用される。
【0026】
複数のオフロードプロセッサユニット110の各々は、受信パケットのプロトコル解析およびホストメモリ40へのデータ転送の起動や、送信データ転送の起動および送信処理などを行う。それぞれのオフロードプロセッサユニット110は、ネットワークプロセッサユニットを含む。
【0027】
図3を参照すると、オフロードプロセッサユニット110は、ネットワークプロセッサ1101、プロセッサコントローラ1102、ディスパッチキュー1103、DMAエンジン1104、メモリコントローラ1105およびローカルデータメモリ1106および1107を含む。
【0028】
ネットワークプロセッサ1101のプロセッサインタフェースはプロセッサコントローラ1102に接続されている。プロセッサコントローラ1102は、各種制御用レジスタを持ち、命令/データメモリ181を含む通信制御装置100内のリソースにアクセスすることができる。
【0029】
メモリコントローラ1105は、ネットワークプロセッサ1101のローカルデータメモリ1106および1107に対する書き込み・読み出しを制御する。ローカルデータメモリ1106および1107は、2バンク構成のデュアルポートメモリである。ローカルデータメモリ1106および1107の各々の一方のポートはメモリコントローラ1105を介してネットワークプロセッサ1101に接続され、他方のポートはDMAエンジン1104に接続されている。DMAエンジン1104は、PCBメモリ191およびスケジューラプロセッサユニット120(のパケット情報メモリ1217)に接続されている。DMAエンジン1104は、プロセッサコントローラ1102を介してネットワークプロセッサ1101からも利用可能となっている。
【0030】
図4を参照すると、ローカルデータメモリ1106は、パケット情報を格納する領域11061およびPCBを格納する領域11062を有する。本実施の形態では、パケット情報は64バイト、PCBは16から1024バイトである。ローカルデータメモリ1107も同様の構成を有する。
【0031】
再び図3を参照すると、ネットワークプロセッサ1101からアクセスされるローカルデータメモリ1106および1107は常に一方のみになるように制御される。すなわち、ローカルデータメモリ1106および1107のうちいずれか一方のバンクがネットワークプロセッサ1101からのアクセス対象となる。2つのバンクが同時にネットワークプロセッサ1101のアクセス対象となることはない。バンクの切り替えはハードウェアによって制御される。ネットワークプロセッサ1101はバンクの切り替えを意識する必要はない。具体的には、バンクの切替はメモリコントローラ1105により行われる。1つのディスパッチ処理が完了するとオフロードプロセッサユニット110は、プロセス完了レジスタ11023に処理が完了した旨の情報を格納する。メモリコントローラ1105は、プロセス完了レジスタ11023にディスパッチ処理完了が書き込まれると、バンクの切替を行う。
【0032】
DMAエンジン1104は、スケジューラプロセッサユニット120からのディスパッチを受けたディスパッチキュー1103からPCBIDが通知されると、該当するPCBをPCBメモリ191からリードし、ネットワークプロセッサ1101に現在接続されているローカルデータメモリ1106または1107のバンク(以後、表バンクまたはプライマリバンクという、ネットワークプロセッサ1101に現在接続されていないバンクを裏バンクまたはセカンダリバンクという)に展開する。
【0033】
ディスパッチキュー1103は、本実施の形態では、ローカルデータメモリ1106および1107のバンク数に対応して2エントリで構成される。
【0034】
プロセッサコントローラ1102は、ディスパッチキューレジスタ11021、DMAエンジンコントロールレジスタ11022およびプロセス完了レジスタ11023を有している。
【0035】
図5を参照すると、ディスパッチキューレジスタ11021は、プライマリバンクおよびセカンダリバンクのそれぞれに対応するディスパッチ状況、送信/受信種別およびPCBIDを格納している。ディスパッチキューレジスタ11021は、ネットワークプロセッサ1101がアイドル状態のときにポーリングし続けるレジスタである。
【0036】
図6を参照すると、DMAエンジンコントロールレジスタ11022は、スタート/ビジー、リード/ライトのコマンド、転送サイズ、転送するPCBのID、PCBデータのオフセットおよびローカルデータメモリ1106および1107のオフセットを格納している。
【0037】
図7を参照すると、プロセス完了レジスタ11023は、スタート/ビジーを格納している。
【0038】
図8を参照すると、スケジューラプロセッサユニット120は、スケジューラプロセッサ1201、PCBIDテーブル1202およびプロセッサコントローラ1210を含む。
【0039】
スケジューラプロセッサ1201は、プロセッサコントローラ1210に接続されている。プロセッサコントローラ1210は、ディスパッチレジスタ1211、比較レジスタ1212、結果レジスタ1213、Txキューレジスタ1214、Rxキューレジスタ1215、OPUステイタスレジスタ1216およびパケット情報メモリ1217を含む。
【0040】
図9を参照すると、ディスパッチレジスタ1211は、オフロードプロセッサユニット110へディスパッチするときに使用されるもので、送受信の区別、Q.Entryおよびディスパッチされるオフロードプロセッサユニット110のIDを格納している。Q.Entryは、パケット情報が格納されているパケット情報メモリ1217のアドレスを示すものである。
【0041】
再び図8を参照すると、比較レジスタ1212は、これからディスパッチするパケット処理のPCBIDを格納するもので、既にディスパッチされているパケット処理のPCBIDの比較に使用される。結果レジスタ1213は、PCBIDの比較結果を格納する。Txキューレジスタ1214は、Txキュー150の先頭数エントリ分をスケジューラプロセッサ1201へ参照させるもので、シフトキュー構造となっている。Rxキューレジスタ1215は、Rxキュー160の先頭数エントリ分をスケジューラプロセッサ1201へ参照させるもので、シフトキュー構造となっている。OPUステイタスレジスタ1216は、オフロードプロセッサユニット110の現在のプロセス処理状態を示す。
【0042】
図10を参照すると、Rxキューレジスタ1215は、本実施の形態では、Rxキュー160の先頭8エントリが参照できるよう構成されている。Rxキューレジスタ1215において、各エントリには1つのPCBIDが格納されている。Txキューレジスタ1214も同様の構成を有する。本実施の形態では、Txキューレジスタ1214およびRxキューレジスタ1215のエントリ数をそれぞれ8としたが、それに限らず適宜設定してもよい。
【0043】
図11を参照すると、OPUステイタスレジスタ1216は、オフロードプロセッサユニット110の現在の状況を保持している。本実施の形態では、オフロードプロセッサユニット110の数を4個とし、一度に受け付けられるディスパッチの数を、プライマリとセカンダリの2個であるとする。OPUステイタスレジスタ1216は、各オフロードプロセッサユニット110に対して送信/受信のどちらのディスパッチが現在なされているかを示している。OPUステイタスレジスタ1216は、プライマリに対応する4つのエントリとセカンダリに対応する4つのエントリを含む。8つのエントリの各々には、「00」、「01」または「10」のいずれかが格納される。「00」は対応するオフロードプロセッサユニット110がアイドル中であることを示す。「01」は対応するオフロードプロセッサユニット110が受信動作中であることを示す。「10」は対応するオフロードプロセッサユニット110が送信動作中であることを示す。
【0044】
OPUステイタスレジスタ1216は、各オフロードプロセッサユニット110の負荷状況を得るほかにも、複数のオフロードプロセッサユニット110全体で処理が送信または受信に偏るのを防ぐためにもスケジューラプロセッサユニット120がディスパッチするときに参照される。このような偏りを防ぐための制御は、例えば、本実施の形態では、2つのオフロードプロセッサユニット110を受信専用にし2つのオフロードプロセッサユニット110を送信専用に決めておき、これを満たすようにスケジューラプロセッサユニット120がディスパッチを行うようにすれば良い。
【0045】
再び図8を参照すると、既にオフロードプロセッサユニット110へ、あるPCBIDのパケット処理がディスパッチ済みの場合、同一のPCBIDのディスパッチ要因(パケット処理)があるときは、該ディスパッチ要因を同じオフロードプロセッサユニット110へディスパッチする必要がある。このため、スケジューラプロセッサ1201は、現在オフロードプロセッサユニット110にディスパッチされているPCBIDと、これからディスパッチしようとするPCBIDを全比較し、一致するオフロードプロセッサユニット110にディスパッチ要因をディスパッチする。この比較に費やされる処理時間は、オフロードプロセッサユニット110の数とオフロードプロセッサユニット110が受け付け可能なディスパッチ数とに依存するが、スケジューラプロセッサユニット120のディスパッチ処理において、実行時間が最も必要とされる処理である。ところで、ネットワークポートを複数持つ通信制御装置においては、複数のポートから同時に送受信要求が発生することがある。本発明の通信制御装置は、図2に示すように、オフロードプロセッサユニット110を複数設けておりこれらの送受信要求のパケット処理をパラレルで実行する能力を有している。スケジューラプロセッサユニット120は、複数の送受信要求を複数のオフロードプロセッサユニット110で均等に処理するよう負荷分散を図りディスパッチする。ところが、通信制御装置は、スケジューラプロセッサユニット120を1つ備えている。すなわち、1つのスケジューラプロセッサユニット120がディスパッチ処理の全てを一手に請け負っている。本実施の形態では、ディスパッチ処理がスケジューラプロセッサユニット120においてシリアルになっており、スケジューラプロセッサユニット120が通信制御装置の性能のボトルネックとなる可能性がある。
【0046】
このように最も処理時間を要し、また、性能にとってクリティカルなPCBIDの比較処理を別途ハードウェアでサポートするために、スケジューラプロセッサユニット120にPCBIDテーブル1202が設けられている。PCBIDテーブル1202は、スケジューラプロセッサ1201が各オフロードプロセッサユニット110にディスパッチしたパケット処理のPCBIDを全て保持しており、オフロードプロセッサユニット110から処理完了が通知されると該当PCBIDをクリアする。PCBIDテーブル1202は、複数のオフロードプロセッサユニット110のそれぞれについてオフロードプロセッサユニット110のディスパッチキュー1103のエントリ数と同一数のエントリを有する。本実施の形態では、ディスパッチキュー1103のエントリ数が2であるため、各オフロードプロセッサユニット110についてプライマリおよびセカンダリの2エントリからなる。具体的には、比較レジスタ1212にディスパッチ対象パケット処理のPCBIDをセットすると、コンパレータによりPCBIDテーブル1202内のPCBID値と比較レジスタ1212値とが全比較され、一致したオフロードプロセッサユニット110の番号が結果レジスタ1212に格納される。更に詳細には、PCBIDテーブル1202は、各エントリ毎に対応したコンパレータを有している。本実施の形態では、PCBIDテーブル1202は、オフロードプロセッサユニット110が4個で、各オフロードプロセッサユニット110のディスパッチキュー1103の深さがプライマリおよびセカンダリの2であるため、計8個のコンパレータを含む。比較レジスタ1212のPCBIDがPCBIDテーブル1202に入力されると、PCBIDテーブル1202の全てのエントリのPCBIDと一度に比較され、PCBIDが一致したエントリのビットがセットされて返される。ハードウェアによる比較時間は1クロックで完了することから、スケジューラプロセッサユニット120のスケジューラプロセッサ1201のプログラムであれば数十ステップを費やすような負荷が大きい処理の実行時間を短縮することができる。
【0047】
図12を参照すると、本実施の形態のある時間のPCBIDテーブル1202において、OPU#0のオフロードプロセッサユニット110にはPCBID#0のコネクションに関するパケット処理がプライマリにディスパッチされている。OPU#1のオフロードプロセッサユニット110には、PCBID#1のコネクションに関するパケット処理がプライマリに、PCBID#5のコネクションに関するパケット処理がセカンダリにそれぞれディスパッチされている。OPU#2のオフロードプロセッサユニット110にはPCBID#2のコネクションに関するパケット処理がプライマリにディスパッチされている。OPU#3のオフロードプロセッサユニット110には、PCBID#3のコネクションに関するパケット処理がプライマリに、PCBID#3のコネクションに関するパケット処理がセカンダリにそれぞれディスパッチされている。
【0048】
パケット情報メモリ1217は、パケット情報を格納している。スケジューラプロセッサユニット120は、ネットワークプロセッサ1101からの要請によりパケット情報を転送する回路を有しており、パケット情報メモリ1217に格納されたパケット情報がオフロードプロセッサユニット110に転送される。
【0049】
次に、本発明の動作について図面を参照して説明する。
【0050】
まず、ホストからネットワーク150にパケットを送信する場合に送信処理要求がキューイングされるまでの動作について説明する。
【0051】
図1を参照すると、ホストが通信制御装置100に対して送信要求を送付する。この場合、通信のコネクション番号としてPCBIDをI/Oバスコントローラ101へ送る。I/Oバスコントローラ101は、PCBIDをTxキュー150へ送る。Txキュー150は、送信要求をキューイングする。
【0052】
次に、ホストがネットワークからパケットを受信する場合に受信処理要求がキューイングされるまでの動作について説明する。
【0053】
図2を参照すると、ホストは、PCBメモリ191のハッシュテーブルに対しマッチングパタンとそれに対応するPCBIDを事前に登録する。例えば、プロトコル種別がインターネットなどで使用されるTCPであれば、ハッシュのマッチングパタンとして ソースおよびデスティネーションIPアドレスと、ソースおよびデスティネーションポートIDとをハッシュテーブルに登録しておく。これらプロトコルと登録すべきマッチングパタンのルールは通信制御装置100の仕様として規定されるが、本発明とは直接関係はないため、詳細については割愛する。
【0054】
メディアアクセスコントローラ130は、ネットワークからパケットを受信する。メディアアクセスコントローラ130は、自分が属する通信制御装置100宛のパケットをネットワークから取り込む。メディアアクセスコントローラ130で受信したパケットは、パケット識別子131を通過し、パケットのプロトコル種別の解析と、マッチングパタンのルールに従い、マッチングパタンの抽出が行われる。抽出されたマッチングパタンはパケット情報として、ハッシュサーチエンジン170へ送られ、PCBメモリ191に登録されたハッシュテーブルに対してハッシュサーチが行われる。ハッシュサーチの結果、マッチングしなかった場合は未登録コネクションとして、マッチングした場合はコネクション識別を示すPCBIDをパケット情報へ書き込み、Rxキュー160にキューイングする。
【0055】
次に、スケジューラプロセッサユニット120が送受信要求のパケット処理を複数のオフロードプロセッサユニット110にディスパッチする動作について説明する。
【0056】
図8を参照すると、スケジューラプロセッサ1201は、Txキューレジスタ1214とRxキューレジスタ1215とをポーリングし、ディスパッチ要因の有無を確認する。Txキューレジスタ1214およびRxキューレジスタ1215はそれぞれTxキュー150およびRxキュー160の先頭数エントリを参照することが可能で、各エントリの追い越しが可能なシフトキューである。スケジューラプロセッサ1201は、Txキューレジスタ1214およびRxキューレジスタ1215のそれぞれのエントリを上から順に参照しディスパッチ処理を行う。スケジューラプロセッサユニット120は、複数のオフロードプロセッサユニット110による共有リソースの競合を防ぐために、同一のPCBIDを有するパケット処理を異なるオフロードプロセッサユニット110へディスパッチしてはならない。これは、複数のオフロードプロセッサユニット110が各コネクションの処理を行うときに、PCBメモリ191内にあるコネクション毎の情報を保持するPCBにアクセスする必要があるためである。このように、スケジューラプロセッサユニット120はディスパッチの排他性を保証しなければならない。既にオフロードプロセッサユニット110へ、あるPCBIDのパケット処理がディスパッチ済みの場合、同一のPCBIDのディスパッチ要因(パケット処理)があるときは、該ディスパッチ要因(パケット処理)を同じオフロードプロセッサユニット110へディスパッチする必要がある。このため、スケジューラプロセッサ1201は、現在オフロードプロセッサユニット110にディスパッチされているパケット処理のPCBIDと、これからディスパッチしようとするパケット処理のPCBIDを全比較し、一致するオフロードプロセッサユニット110にディスパッチ要因(パケット処理)をディスパッチする。
【0057】
図12に示される例では、比較レジスタ1212にセットされたディスパッチ対象のパケット処理のPCBID#2が、PCBIDテーブル1202の全エントリのPCBIDと同時に比較される。OPU#2のオフロードプロセッサユニット110のプライマリエントリに格納されたPCBID#2が、比較レジスタ1212にセットされたディスパッチ対象のPCBID#2と一致するため、PCBIDテーブル1202はOPU#2を結果レジスタ1212に格納する。
【0058】
図13を参照すると、OPU#2のオフロードプロセッサユニット110にPCBID#2のパケット処理をディスパッチするため、ディスパッチレジスタ1211にOPU#2が格納される。この例では、受信パケット処理として、受信を示す情報(Rx)が格納されている。Rxキューレジスタ1215では、エントリ#2のPCBID#2が掃き出され、後続のエントリがシフトする。PCBIDテーブル1202のOPU#2のオフロードプロセッサユニット110に対応するセカンダリエントリには、PCBID#2が格納される。
【0059】
次に、本発明のディスパッチ処理の動作についてさらに詳細に説明する。
【0060】
図3、8および14を参照すると、本発明の通信制御装置では、同一のPCBIDのパケット処理はなるべく同一のオフロードプロセッサユニット110へ一度にディスパッチする。このようにすれば、後述するように、オフロードプロセッサユニット110におけるPCBの獲得が、PCBをPCBメモリ191からいちいち読み出すのではなく、2つのローカルデータメモリ1106および1107の間でのバンク間コピーで済むためである。また、結果レジスタ1212において、示されたオフロードプロセッサユニット110が既に2個のディスパッチを受け付け処理中の場合、すなわちアイドル状態で無い場合は、Txキューレジスタ1214の1エントリをスキップして次のエントリを参照し、同様の操作を繰り返す。ただし、同一コネクションにおいては処理順序を保証しなければならないため、スキップした場合、先にスキップしたパケット処理のPCBIDと等しいPCBIDのパケット処理が現れた場合はさらにスキップする必要がある。スキップし続けた場合、8段あるTxキューレジスタ1214を全て参照した後、再度先頭に戻ってこの処理を繰り返す。Txキューレジスタ1214のリフィルは適宜行われる。
【0061】
ステップA1において、プロセッサコントローラ1210は、Txキューレジスタのリードポインタを0にセットする。スケジューラプロセッサ1201は、Txキューレジスタのリードポインタが7であるか判別し(ステップA2)、7であれば、ステップA1に戻る。Txキューレジスタ1214のリードポインタが7でなければ、スケジューラプロセッサ1201は、そのリードポインタを用いてTxキューレジスタ1214を読み出す(ステップA3)。ステップA4において、スケジューラプロセッサ1201は、ディスパッチ要因(パケット処理)があるか否かを判別する。ディスパッチ要因(パケット処理)が無ければステップA1に戻る。ディスパッチ要因(パケット処理)があれば、スケジューラプロセッサ1201は、現在のリードポインタより前の全てのリードポインタを調べ、ディスパッチ要因(パケット処理)のPCBIDと同一のPCBIDがあるか否かを判別する(ステップA5)。同一のPCBIDがあると判別した場合には、スケジューラプロセッサ1201はTxキューレジスタ1214のリードポインタをインクリメントしてステップA2に戻る。ステップA5において、同一のPCBIDが無いと判別した場合、スケジューラプロセッサ1201は、Txキューレジスタ1214を読み出し(ステップA7)、読み出されたPCBIDとPCBIDテーブル1202のPCBIDとを比較する(ステップA8)。ステップA9において、スケジューラプロセッサ1201は、この比較の結果、ディスパッチすべきオフロードプロセッサユニット110がヒットしたか否かを判別する。すなわち、スケジューラプロセッサ1201は、結果レジスタ1212にオフロードプロセッサユニット110の番号が格納されている否かにより、オフロードプロセッサユニット110がヒットしたか否かを判別する。
【0062】
ステップA9において、オフロードプロセッサユニット110がヒットした場合は、スケジューラプロセッサ1201は、ヒットしたオフロードプロセッサユニット110がアイドル中であるか否かを判別する(ステップA10)。ヒットしたオフロードプロセッサユニット110がアイドル中でなければ、ステップA6に移行する。ステップA10において、ヒットしたオフロードプロセッサユニット110がアイドル中であれば、このオフロードプロセッサユニット110にパケット処理をディスパッチする(ステップA11)。スケジューラプロセッサ1201は、ヒットした(ディスパッチした)オフロードプロセッサユニット110の2段目(セカンダリ)がアイドル中であるか否かを判別する(ステップA12)。2段目がアイドル中で無ければ、ステップA1に戻る。2段目がアイドル中であれば、スケジューラプロセッサ1201は、Txキューレジスタ1214内に現在のPCBIDと同一のPCBIDを有するディスパッチ要因があるか否かを判別する(ステップA13)。同一のPCBIDを有するディスパッチ要因があれば、このディスパッチ要因もステップA11でディスパッチしたオフロードプロセッサユニット110にディスパッチする(ステップA14)。同一のPCBIDを有するディスパッチ要因が無ければ、ステップA1に戻る。
【0063】
ステップA9において、オフロードプロセッサユニット110がヒットしない場合、スケジューラプロセッサ1201は、アイドル中であるオフロードプロセッサユニット110があるか否かを判別する(ステップA15)。アイドル中のオフロードプロセッサユニット110があれば、スケジューラプロセッサ1201は、ステップA16において、1つまたは複数のアイドル中のオフロードプロセッサユニット110の任意のものに処理をディスパッチする。ステップA15において、アイドル中のオフロードプロセッサユニット110が無いと判断されると、すなわち、複数のオフロードプロセッサユニット110のうちいずれのものもアイドル中でなければ、ステップA1に戻る。
【0064】
なお、ここでは、Txキューレジスタ1214について説明したが、送信および受信のバランスを取るため、実際にはTxキューレジスタ1214とRxキューレジスタ1215の参照は交互に行われる。Rxキューレジスタ1215を参照したディスパッチ処理も同様に行われる。
【0065】
図15を参照すると、図14に示されるフローチャートに沿ってディスパッチをした場合のRxキューレジスタ1215の動作の一例が示される。前提条件として、OPU#3のオフロードプロセッサユニット110のみ、PCBID#2が1個だけディスパッチされ、現在処理中であるとする。すなわち、PCBIDテーブル1202にはOPU#3のプライマリのエントリにのみPCBIDが、すなわち、PCBID#2が格納されている。
【0066】
状態1では、先頭のエントリ#0としてPCBID#0が読み出され、PCBIDテーブル1202の全エントリとの比較の結果、ヒットするオフロードプロセッサユニット110が存在しない。したがって、アイドル状態の任意のオフロードプロセッサユニット110としてOPU#0のオフロードプロセッサユニット110にディスパッチされる。また、Txキューレジスタ1214の後続に同一のPCBIDとしてエントリ#3にPCBID#0が存在しており、OPU#0のオフロードプロセッサユニット110は更にもう1個ディスパッチを受け入れることが可能であるから、エントリ#3のPCBID#0をOPU#0のオフロードプロセッサ110にディスパッチする。
【0067】
状態2では、エントリ#0のPCBID#1が読み出され、状態1と同様にしてOPU#1のオフロードプロセッサユニット110にディスパッチされる。後続するエントリ#3の同一PCBIDのPCBID#1もOPU#1のオフロードプロセッサユニット110にディスパッチされる。
【0068】
状態3において、エントリ#0のPCBID#2が読み出され、PCBIDテーブルの全エントリとの比較の結果、OPU#3のオフロードプロセッサユニット110にヒットする。PCBID#2のパケット処理は、OPU#3のオフロードプロセッサユニット110にディスパッチされる。状態3では、後続エントリにPCBID#2は格納されていないが、仮に格納されていても、この例では、既に1つのPCBID#2のパケット処理がOPU#3のオフロードプロセッサユニットにディスパッチされていたため、これ以上ディスパッチすることはできない。
【0069】
状態4では、エントリ#0のPCBID#0が読み出されPCBIDテーブルの全エントリと比較され、OPU#0のオフロードプロセッサユニット110にヒットするが、状態1で既に2個のパケット処理をディスパッチしており、この処理がまだ完了していないため、OPU#0のオフロードプロセッサユニット110へはこれ以上ディスパッチすることが出来ない。Txキューレジスタのリードポインタを進めエントリ#1を読み出しても、このエントリ#1は「リードポインタ以前に同じPCBIDが存在する」という、図14のフローチャートのステップA5のディスパッチルールのためこれもディスパッチすることは出来ない。この制限は同一のコネクションの処理順序を保証するためのものである。したがって、先頭から2エントリスキップしたエントリ#2のPCBID#5が選択され、現状アイドルであるOPU#2のオフロードプロセッサユニット110にディスパッチされる。
【0070】
次に、送受信処理がディスパッチされたオフロードプロセッサユニット110の動作について詳細に説明する。
【0071】
図3を参照すると、スケジューラプロセッサユニット120がオフロードプロセッサユニット110へディスパッチを行うと、ディスパッチキュー1103にパケット情報を格納するスケジューラプロセッサユニット120のパケット情報メモリ1217のアドレスがエンキューされる。DMAエンジン1104はスケジューラプロセッサユニット120のパケット情報メモリ1217からパケット情報を読み出し、ローカルデータメモリ1106および1107のうちの表バンクへストアする。パケット情報は、送信の場合はコネクション番号がセットされている。すなわち、パケット送信の場合は、PCBIDのみでパケット情報は無いが、送信または受信によらず、オフロードプロセッサユニット110はPCBIDを得るためパケット情報メモリ1217にパケット情報を引き抜きにくるため、PCBID情報のみのパケット情報としてオフロードプロセッサユニット110に転送する。パケット受信の場合のパケット情報は、受信パケットに関する情報が64バイトに集約されており、主にパケットのヘッダ情報、ハッシュサーチにより得られたPCBID、パケットバッファのストア・アドレスなどが格納されている。
【0072】
スケジューラプロセッサユニット120からのディスパッチを受けたディスパッチキュー1103からPCBIDが通知されると、DMAエンジン1104は該当するPCBをPCBメモリ191からリードし、表バンクに展開する。
【0073】
図3および4を参照すると、DMAエンジン1104はパケット情報中にセットされているPCBIDから、さらにPCB本体をDMAリードしてローカルデータメモリ1106および1107のうちの表バンクにストアする。パケット情報/PCBと、ネットワークプロセッサ1101が送受信処理に必要とする全ての情報とがローカルデータメモリ1106および1107にストアされた時点で、図5に示すディスパッチキューレジスタ11021のプライマリバンクに相当するフィールドにディスパッチ完了通知をストアする。ディスパッチ完了通知は、具体的には、プライマリバリッドとプライマリPCBIDとがディスパッチキューレジスタ11021に書き込まれることで行われる。
【0074】
なお、PCBの転送サイズを最適化するため、ホストがPCBを生成する場合は、図16で示されるPCBデータ11062の先頭にディスパッチ時のDMAリードの際のデータ転送長をセットしておく。PCBデータ11062は、図4に示されるローカルデータメモリ1106のPCBを格納する領域11062である。PCBメモリ191のメモリコントローラ190はPCBデータを読み出すと同時にこの転送長を保持し、指定転送長に達したところでDMAエンジンへのデータ転送を停止する。通常この転送長はネットワークプロセッサ1101における処理に必須となるPCBデータのサイズをセットしておく。例外処理等で、さらに後続のPCBデータが必要な場合は図6に示すDMAエンジンコントロールレジスタ11022により、ネットワークプロセッサ1101から直接DMAエンジン1104を操作することによりPCBデータをリードすることが可能である。なお、転送サイズ値はネットワークプロセッサ1101によりいつでも書き換え可能であり、状況に応じたPCBデータ転送が可能である。
【0075】
ネットワークプロセッサ1101がプライマリバンクのPCBへアクセスしパケットの送受信処理を実行中に、さらにスケジューラプロセッサユニット120からディスパッチを受けた場合、DMAエンジン1104はプライマリバンクと同様のパケット情報/PCBデータの転送処理をセカンダリバンクに対して行い、ディスパッチキューレジスタ11021のセカンダリバンクに相当するフィールドにディスパッチの完了をセットする。ディスパッチ完了は、具体的には、セカンダリバリッドとセカンダリPCBIDとがディスパッチキューレジスタ11021に格納されることで行われる。ネットワークプロセッサ1101がプライマリバンクでの送受信処理を終えると図7に示すプロセス完了レジスタ11023へ書き込むことによりバンクの切り替えが行われ、プライマリバンクとセカンダリバンクとが入れ替わる。セカンダリバンクとなった処理済みPCBデータをPCBメモリ191へ書き戻すため、DMAエンジン1104が自動的に起動され、PCBデータがPCBメモリ191にDMA書き込みされる。同時にディスパッチキューレジスタ11021もセカンダリの内容がプライマリへ移される。
【0076】
図17を参照すると、プライマリバンクの処理中に、次に処理すべきPCBデータをPCBメモリ191からセカンダリバンクへ転送している。
【0077】
図18を参照すると、プライマリバンクの処理が完了したことによりバンクを切り替えた時点では既にPCBデータが存在しており、PCBデータ転送の遅延が隠蔽される。また、セカンダリバンクに移行したバンクのPCBデータは現在のプライマリバンクの処理が行われている裏でPCBメモリ191へ書き戻しが行われる。
【0078】
図19を参照すると、プライマリバンクおよびセカンダリバンク共に同一のPCBIDがディスパッチされた場合は、プライマリバンク側の処理を終えるとバンクの切り替えをせず、セカンダリバンク側からプライマリバンク側へパケット情報のバンク間コピーが行われる。PCBデータはPCBメモリ191から転送されるのではなく、プライマリバンクに既に存在するPCBデータを使用し続ける。
【0079】
図3および7を参照すると、バンク間コピーの間は、プロセス完了レジスタ11023のビジービットがセットされ、ネットワークプロセッサ1101はこの間、ローカルデータメモリ1106および1107へのアクセスが禁じられる。図19において、×印がバンク間コピー中はアクセス禁止であることを示している。
【0080】
また、ネットワークプロセッサ1101が送受信処理中に現在処理中のPCBと密接に関連する他PCBデータが必要となる場合がある。この場合、ネットワークプロセッサはDMAエンジンコントロールレジスタ11022により必要とされるPCBIDを指定してDMA読み出しを行う。もし、指定PCBIDがセカンダリバンクにストア済みのPCBIDと一致したならば、PCBメモリ191からPCBデータを転送せず、図20に示すとおり、セカンダリバンクに存在するPCBデータをプライマリバンクに対しバンク間コピーを行う。
【0081】
以上のように、本実施の形態では、通信制御装置100内に複数のネットワークプロセッサ110を設け、コネクション毎に存在するコンテキスト情報をネットワークプロセッサ1101直近のローカルメモリ1106および1107にコピーすることにより、PCBデータへのアクセスの高速化を図り、さらにPCBメモリ191でのアクセス競合を防ぐことができる。
【0082】
また、本実施の形態では、ローカルメモリ1106および1107を多バンク構成とすることにより、セカンダリバンクに予めPCBを読み出しておき、さらに処理を終えたPCBデータの書き戻しもセカンダリバンクで行うことにより、PCBデータの転送遅延を防ぐことができる。
【0083】
さらに、本実施の形態では、同一のPCBがディスパッチされた場合や、セカンダリバンクに存在するPCBデータをリードする場合などはローカルデータメモリ1106および1107の間でバンク間コピーを行うことにより、PCBメモリ191へのアクセス負荷を減らし、結果的にPCBデータ転送の最適化、ネットワークプロセッサ1101の処理能力を効果的に上げることができる。
【0084】
【発明の効果】
以上説明したように、本発明では、ネットワークプロセッサの直近に該ネットワークプロセッサ専用のローカルデータメモリを設け、ネットワークプロセッサにパケット処理をディスパッチしたときにコンテキスト情報(PCBデータ)をローカルデータメモリにコピーする。このため、本発明では、パケットの送受信処理のために必要となるコンテキスト情報をネットワークプロセッサが高速に獲得することができる。
【0085】
本発明では、ローカルデータメモリを複数バンクで構成し、1つのバンクで処理している間に他のバンクへ次に処理すべきコンテキスト情報(PCBデータ)を転送する。また、本発明では、処理を終えたPCBデータは処理中で無い裏バンクからPCBメモリへ書き戻す。このため、ネットワークプロセッサがコンテキスト情報(PCBデータ)を必要とするときに常にローカルデータメモリに存在しており、ネットワークプロセッサに対してコンテキスト情報の転送遅延を生じさせないという効果も本発明にはある。
【0086】
本発明では、最低限必要となるコンテキスト情報(PCBデータ)の転送サイズをコンテキスト情報(PCBデータ)の先頭にセットしておくことにより、ディスパッチ時のコンテキスト情報(PCBデータ)の転送をその指定サイズのみの転送にする。また、この転送サイズはネットワークプロセッサによりいつでも書き換え可能とした。よって、本発明では、通常必要とされない情報(例外処理の情報を含むPCBデータ部分)が転送されず、必要とされるコンテキスト情報(PCBデータ)のみがネットワークプロセッサへ転送されることになり、コンテキスト情報(PCBデータ)を格納しているメモリのコンテキスト情報(PCBデータ)転送負荷を最適化することができる。
【0087】
本発明において、スケジューラプロセッサはPCBIDに基づいて排他的にディスパッチを行い、同一PCBIDの処理を連続して同じネットワークプロセッサにディスパッチする。この場合、パケット情報のみがバンク間コピーされ、コンテキスト情報(PCBデータ)がPCBメモリよりリードされず、同一バンク上で使い回される。この結果、本発明では、PCBメモリのコンテキスト情報(PCBデータ)の転送量が削減され、結果的にコンテキスト情報(PCBデータ)の転送遅延がさらに小さくなる。
【図面の簡単な説明】
【図1】本発明の実施の形態を示す図である。
【図2】本発明の通信制御装置の実施の形態を示す図である。
【図3】本発明のオフロードプロセッサユニット110の実施の形態を示す図である。
【図4】本発明のローカルデータメモリ1106を示す図である。
【図5】本発明のディスパッチキューレジスタ11021を示す図である。
【図6】本発明のDMAエンジンコントロールレジスタ11022を示す図である。
【図7】本発明のプロセス完了レジスタ11023を示す図である。
【図8】本発明のスケジューラプロセッサユニット120の実施の形態を示す図である。
【図9】本発明のディスパッチレジスタ1211を示す図である。
【図10】本発明のRxキューレジスタ1215を示す図である。
【図11】本発明のOPUステイタスレジスタ1216を示す図である。
【図12】本発明のディスパッチ処理を示す図である。
【図13】本発明のディスパッチ処理を示す図である。
【図14】本発明のディスパッチ処理の動作の流れを示す図である。
【図15】本発明のディスパッチ処理を示す図である。
【図16】本発明のPCBデータ11062を示す図である。
【図17】本発明のコンテキスト情報の転送を示す図である。
【図18】本発明のコンテキスト情報の転送を示す図である。
【図19】本発明のコンテキスト情報の転送を示す図である。
【図20】本発明のコンテキスト情報の転送を示す図である。
【符号の説明】
100 通信制御装置
110 オフロードプロセッサユニット
120 スケジューラプロセッサユニット
130 メディアアクセスコントローラ
131 パケット識別子
140 メモリコントローラ
141 パケットバッファ
150 Txキュー
160 Rxキュー
170 ハッシュサーチエンジン
180 メモリコントローラ
190 メモリコントローラ
1101 ネットワークプロセッサ
1102 プロセッサコントローラ
1103 ディスパッチキュー
1104 DMAエンジン
1105 メモリコントローラ
1106、1107 ローカルデータメモリ
Claims (9)
- ネットワークとこのネットワークを介して通信を行うホストとの間に接続された通信制御装置において、
前記ネットワークと前記ホストとの間のパケットの送受信処理を行う複数の第1のプロセッサ(110)と、
この複数の第1のプロセッサに対して前記送受信処理の割り当てを行う第2のプロセッサ(120)と、
前記複数の第1のプロセッサのそれぞれに対応して設けられ、前記ホストにおいて前記パケットの送受信の単位に生成されて前記送受信処理に使用される制御情報を格納するメモリ(1106、1107)とを含み、
前記メモリは、対応する前記第1のプロセッサが前記制御情報を参照するためにアクセスする第1の領域と、当該アクセスの間に前記制御情報が格納される第2の領域とを含むことを特徴とする通信制御装置。 - 前記第1のプロセッサは、前記第1の領域を参照して実行下送受信処理が完了すると、前記第2の領域を参照するよう切り替える切り替え手段を含むことを特徴とする請求項1記載の通信制御装置。
- 複数の送受信処理の単位の制御情報を格納する第2のメモリと、
前記第2のメモリから前記メモリに前記制御情報を転送する転送手段(1104)とをさらに含むことを特徴とする請求項1記載の通信制御装置。 - 前記第2のメモリから前記メモリへの前記制御情報の転送量を設定する手段をさらに含むことを特徴とする請求項3記載の通信制御装置。
- 複数の送受信処理の単位の制御情報を格納する第2のメモリと、
前記第2のメモリから前記メモリに前記制御情報を転送する転送手段(1104)と、
前記切り替え手段が前記第1および第2の領域を切り替えると、前記第1の領域の前記制御情報が前記第2のメモリに書き戻されることを特徴とする請求項2記載の通信制御装置。 - 前記第2のプロセッサは、前記送受信処理を該送受信処理の単位毎に前期複数の第1のプロセッサに対し互いに排他的に割り当てることを特徴とする請求項1記載の通信制御装置。
- 前記メモリはデュアルポートメモリであり、少なくとも2バンクで構成されていることを特徴とする請求項1記載の通信制御装置。
- 同一単位の送受信処理が連続する場合には前記制御情報を前記第1の領域から前記第2の領域に転送することを特徴とする請求項1記載の通信制御装置。
- 前記第1のプロセッサが前記第1の領域の前記制御情報を参照して処理をしている場合に、他の制御情報が必要になり、かつ、該他の制御情報が前記第2の領域に格納されているときは、前記第2の領域から前記第1の領域に該他の制御情報を転送することを特徴とする請求項1記載の通信制御装置。
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