JP3720996B2

JP3720996B2 - クロック切替装置

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Publication number: JP3720996B2
Application number: JP02237099A
Authority: JP
Inventors: 昌之高見
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-02-27
Filing date: 1999-01-29
Publication date: 2005-11-30
Anticipated expiration: 2019-01-29
Also published as: JP2000031952A

Description

【０００１】
【発明の属する技術分野】
本発明はクロック切替装置に係わり、例えばＩＴＵ−Ｔ勧告Ｇ．８１３にて要求される特性を満足しうるクロック切替装置に関する。
【０００２】
【従来の技術】
近年の高度情報化社会において、伝送システムの同期化は世界の趨勢であり、ハイアラーキの統一化が進められている。このような状況にあって、ＳＤＨ（Synchronous Digital Hierarchy ）方式が幹線光伝送システムの標準となりつつあり、現在までにＳＴＭ−１６、すなわち２．４８８Ｇｂｉｔ／ｓのシステムまでが実用化に至っている。
【０００３】
上記ＳＤＨのような同期網では、伝送装置は外部から供給される基準クロックに同期して動作する。この基準クロックを分配するクロック伝送系は万一の障害に備えて二重化されており、一方の系に障害が生じても他方の系に切替ることで、システムダウンに陥る危険性を排除している。
【０００４】
ところで、一般に二重化されているそれぞれの系のクロック位相には、ずれがある。このため、クロックの切替を行った時に生じる位相変動が問題となる。つまりＳＤＨ伝送装置の出力信号は、基準クロックを元に生成されているので、切替時に生じた位相変動はそのまま出力信号の位相変動となる。結果として、この出力信号を受信する相手局受信装置においては、入力される信号にジッタやワンダが付加されることになる。
【０００５】
これを放置しておくと、伝送品質が低下することになり好ましくない。そこで、近年になり、上記ＳＤＨ伝送装置の出力の位相変動を受信装置の入力ジッタ耐力と関連付けて規定しようとする試みがなされ、ＩＴＵ−Ｔ勧告Ｇ．８１３（１９９６年８月）として勧告化された。
【０００６】
この勧告に示されるＦＩＧＵＲＥ１２および１３には、基準クロック切替時の位相変動特性が規定されている。このうちＦＩＧＵＲＥ１２を図２０（ａ）に、ＦＩＧＵＲＥ１３を図２０（ｂ）に示す。図２０（ａ）によると、クロック切替過程の前後で生じる位相変化量の最大値は１μｓｅｃ以下であること、また切替にかかる時間は１５秒以内であることが要求されている。
【０００７】
また、切替の全過程に渡って瞬時の周波数変動がある上限値を超えないようにするために、観測時間が短い領域での位相変動が小さく定められており、図２０（ａ）ではその値が７．５ｐｐｍとされている。図２０（ａ）によると、この勧告に示されている位相変動特性を満足させるためには、１秒以上のゆっくりした時間をかけて新たな基準位相に同期しなければならないことが判る。
【０００８】
図２０（ｂ）には、上記勧告で要求されるＭＴＩＥ（Maximum Time Interval Error）特性が示されている。ここで、ＭＴＩＥとは、経過時間（観測時間窓）に対して許容される位相差を表すもので、横軸を観測時間窓、縦軸を位相差としてプロットしている。この図２０（ｂ）によっても、観測時間が短い領域での位相変動を小さく定めていることが判る。
【０００９】
また、この勧告においては、他の例えば周波数引き込み範囲、同期状態における位相変動特性など、ＳＤＨ伝送装置のクロック系に関する特性のほとんど全てが規定されており、インタフェース仕様として完成に近づいている。
【００１０】
これからのＳＤＨ伝送システムでは、上記Ｇ．８１３勧告に基づいてクロック切替時の位相変動特性を設計する必要がある。しかしながら、この勧告において要求される特性を満足したクロック切替装置を実現する際には、以下に示すような困難を伴う。
【００１１】
すなわち、Ｇ．８１３勧告にて要求される位相変動特性を満足させるためには、周波数応答に対する時定数を極めて遅くする必要がある。しかしながら、時定数を単純に遅くしてしまうと微少な位相変動への応答（つまり切替無しの、基準クロックそのものへの応答）特性も遅くなってしまうので、次に示す問題を生じてしまう。
【００１２】
まず第１に、基準クロックは、高位の伝送装置から下位の伝送装置へと階層的に分配されているので、高位の伝送装置に対して下位の伝送装置の応答特性をかなり速くしておかないと、クロックを分配できなくなる。ところが、ＳＤＨ伝送系における最高位のクロック供給装置としてのＤＣＳ（ディジタルクロック供給装置）の応答特性は、Ｇ．８１３勧告にて要求される特性に近い。
【００１３】
つまり、Ｇ．８１３勧告を満たすためにＳＤＨ伝送装置が備えるクロック切替装置の時定数を遅くしてしまうと、ＤＣＳのクロックのゆらぎに対して下位のＳＤＨ伝送装置の応答が追いつかなくなってしまう。このため、下位のＳＤＨ伝送装置にまでクロックを伝えることができなくなってしまう（換言すれば、クロック連鎖が安定しなくなる）。
【００１４】
だからといって、時定数を速くすると、周波数引き込み範囲（キャプチャレンジ）の広さや、瞬間的な周波数変動（例えば自走モードから外部同期モードに動作モードを変更するときに生じる）に対する追従動作特性を確保することが困難になるばかりか、そもそも勧告の要求に沿ったクロック切替装置を作ることが出来ない。
【００１５】
【発明が解決しようとする課題】
以上述べたように、Ｇ．８１３勧告に基づくクロック切替装置を実際に作ろうとする際には、位相に対する応答特性が犠牲になり、例えばクロック連鎖の際の安定性の確保などが困難になるというジレンマがあった。
【００１６】
本発明は上記事情によりなされたもので、その目的は、位相応答特性を犠牲にすることなく、かつ時間間隔に対する位相変動量を抑制することを可能としたクロック切替装置を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するために第１の本発明は、通信網を介して供給される複数のクロック信号から一つのクロック信号を選択して、これを基準クロック信号として切替出力するクロック選択手段と、与えられる制御信号のレベルに応じた周波数の発振信号を出力する発振手段と、前記基準クロック信号と前記発振信号との位相差を検出する位相比較手段と、この手段で検出された位相差に基づき、前記発振信号の位相を前記基準クロック信号の位相に収束させる前記発振手段への制御信号を生成するもので、前記収束にかかる時定数を可変可能な制御信号生成手段と、この手段により生成される制御信号を保持することで前記発振手段を選択的にホールド状態とするホールド手段と、前記クロック選択手段による基準クロック信号の切替の必要が生じた場合に、前記発振ホールド手段を通じて前記発振手段をホールド状態にしてその時の前記発振信号の状態を保たせ、その状態で前記クロック選択手段に基準クロック信号の切替を行わせた後に、前記ホールド手段を通じて前記発振手段のホールド状態を解除する切替制御手段と、前記発振手段のホールド状態継続中に前記制御信号生成手段の時定数をホールド前の状態から大きい値に変化させ、前記ホールド状態の解除後の予め定められた期間が経過した時点で前記制御信号生成手段の時定数を前記ホールド前の値に戻す時定数制御手段とを具備することを特徴とする。
【００１８】
このようにすると、上位網などから供給される例えば主系統および副系統のクロック信号のうちいずれかが、基準クロック信号としてクロック選択手段から出力される。定常の運用状態では、いずれかの系統のクロック信号の位相に同期した発振信号が（クロック出力として）出力される。このときの制御信号生成手段の時定数は小さい状態に設定されており、このため基準クロック信号の位相ゆらぎに対してクロック出力は速く追従する。
【００１９】
例えば定常の運用状態では主系統のクロック信号が選択されていたとし、障害の発生などにより副系統のクロック信号に切替る必要が生じたとする。すると、切替制御手段によりまず発振手段がホールドされ、その時点の発振信号の位相が一定時間保たれる。このホールド状態の継続中に、クロック選択手段では主系統から副系統のクロック信号への切替がなされ、基準クロック信号として新たに副系統のクロック信号が出力される。さらに、制御信号生成手段の時定数が定常状態よりも大きい状態に設定される。
【００２０】
上記制御が完了してホールド状態が解除されると、再同期過程に入り、上記発振信号の位相は副系統のクロック信号の位相へとゆっくりと振動しつつ（大きな時定数をもって）収束して行く。この再同期過程の開始から、例えばＧ．８１３勧告に基づき予め定められた期間が経過すると、時定数制御手段により上記時定数が元の値に戻され、これ以降は発振信号の位相は、副系統のクロック信号の位相へと急速に収束することになる。
【００２１】
上記再同期過程において、収束中の発振信号の位相が新たな基準クロック信号の位相と一致する（または近くなる）タイミングがあるはずである。このタイミングは、時定数の設定値や供給されるクロック信号の周波数、位相などに応じて設計的に定まるはずである。そこで、再同期過程の開始から時定数を元に戻すまでの期間を、上記タイミングに合わせて設定しておくことで、急速な収束過程における位相の変化量を最小限に抑えることが可能となる。
【００２２】
このようにしたので、クロック出力の切替に係わる全過程における、時間に対する位相変動量を最小限に抑えることができるようになる。このような位相変動特性は、Ｇ．８１３勧告において求められている特性に、非常に良くマッチするものである。
【００２３】
また、切替後の定常の運用状態では、位相追従にかかる時定数が小さく保たれる。これにより、基準クロック信号の微少な位相変化（位相ゆらぎ）には、即座に追従できることになる。
【００２４】
また第２の本発明では、前記時定数制御手段を、前記発振手段のホールド状態の解除後、前記クロック選択手段の切替後の新たな基準クロック信号と前記発振信号との位相差が予め定められた値よりも小さくなった時点で前記制御信号生成手段の時定数を前記ホールド前の値に戻すものとしたことを特徴とする。
【００２５】
このように、基準クロック信号と前記発振信号との位相差に基づき、より直接的に前記時定数を元に戻すようにしても良い。
【００２６】
また第３の本発明では、前記切替制御手段を、前記クロック選択手段のクロック切替後の新たな基準クロック信号と前記発振信号との位相差が予め定められた値よりも小さくなった時点で前記ホールド手段を通じて前記発振手段のホールド状態を解除することを特徴とする。すなわち、前記制御信号生成手段における位相の収束にかかる時定数を固定とし、前記ホールド状態を、切替後の新たな基準クロック信号と前記発振信号との位相差が前記基準に基づき予め定められた値よりも小さくなる時点にまで継続させるものとした。
【００２７】
このようにしても、位相収束までの時間は延びるものの、上記Ｇ．８１３勧告に沿ったかたちでの位相変化を実現することができる。
【００２８】
また第４の本発明では、上記第１、第２の発明の構成に代えて、通信網を介して供給される複数のクロック信号から一つのクロック信号を選択して、これを基準クロック信号として切替出力するクロック選択手段と、前記クロック選択手段から送出される基準クロック信号が与えられ、この与えられた前記基準クロック信号が消失した場合に、消失前の波形を所定の緩和時間をもって保持しつつ出力する基準クロック信号保持手段と、与えられる制御信号のレベルに応じた周波数の発振信号を出力する発振手段と、前記基準クロック信号と前記発振信号との位相差を検出する位相比較手段と、この手段で検出された位相差に基づき、前記発振信号の位相を前記基準クロック信号の位相に収束させる前記発振手段への制御信号を生成するもので、前記収束にかかる時定数を可変可能な制御信号生成手段と、前記クロック選択手段による基準クロック信号の切替の必要が生じた場合に、前記クロック選択手段に基準クロック信号の切替を行わせる切替制御手段と、この手段による前記クロック選択手段の基準クロック信号の切替と同時に前記制御信号生成手段の時定数を切替前の状態より大きい値に変化させ、前記クロック信号保持手段から送出される基準クロック信号と前記発振信号との位相差が予め定められた値よりも小さくなった時点で前記制御信号生成手段の時定数を前記切替前の値に戻す時定数制御手段とを具備することを特徴とする。
【００２９】
このような構成によっても、保持手段の作用により切替後の基準クロックの位相は急速に変動せず、ホールド状態が擬似的に保たれる。そして、切替後の基準クロックの位相と、発振信号との位相差が所定値よりも小さくなった時点で位相制御手段の時定数が元に戻るようになっている。よって、Ｇ．８１３勧告において求められている位相変動特性を実現することができる。
【００３０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるクロック切替装置の構成を示す回路ブロック図である。図１のクロック切替装置は、外部から供給される主系統の基準クロック１、または副系統の基準クロック２のうち、いずれか一方を制御部４の制御に基づき選択回路３で選択してこれを基準クロック６とする。そして、この基準クロック６に同期したクロック出力信号２４を、高精度な電圧制御発振器（ＶＣＸＯ）１７に発振出力させることで、クロックの切替を行うものである。
【００３１】
ここでは、クロック出力信号２４の一部を分岐して、これを分周回路１８を介して基準クロック６と共にＰＬＬ（Phase Lock Loop ）回路を構成する位相比較器７に入力し、その位相比較によって得られる位相差信号をループフィルタ（制御信号生成部）１００に与え、このループフィルタ１００の出力を電圧制御発振器１７の制御信号とすることで、基準クロック６に同期したクロック出力信号２４を得るようになっている。
【００３２】
位相比較器７には、基準クロック６と分周回路１８の出力（位相比較用信号８）が導かれる。この位相比較器７の出力は、ループフィルタ１００にて、抵抗器９およびコンデンサ１１からなる積分回路によりスプリアス除去され、基準クロック６と位相比較用信号８との位相のずれに応じた直流電圧が、抵抗器１０を介して演算増幅器（オペアンプ）１２に与えられる。
【００３３】
この演算増幅器１２の出力は、一部が分岐されてオペアンプ帰還抵抗器１４，１３を介して負帰還されており、抵抗器１０およびオペアンプ帰還抵抗器１４，１３の抵抗値により定まるループ利得に基づいて、基準クロック６の位相に位相比較用信号８の位相（すなわちクロック出力信号２４の位相）を応答させるようになっている。
【００３４】
ここで、制御部４は例えば平滑回路を備えてなる既知の信号断検出部４ａ，４ｂを備え、主系統の基準クロック１または副系統の基準クロック２に障害が発生した場合にはその旨を検出して、クロック選択制御信号５およびホールドオーバー制御信号２０を与える。
【００３５】
ところで、本実施形態ではループフィルタ１００の出力を、ホールドオーバー回路１６を介して電圧制御発振器１７に与えるようにしている。このホールドオーバー回路１６としては、図示しないが、入力される信号をＡ／Ｄコンバータでディジタル変換した上で記憶素子に記憶し、外部からの制御により記憶素子に記憶された情報を取り出してこれをＤ／Ａコンバータによりアナログ変換して出力するようにしたものが挙げられる。
【００３６】
すなわち、ホールドオーバー回路１６は、制御部４から与えられるホールドオーバー制御信号２０に基づき、ホールドオーバー状態に設定された瞬間に直前の入力（すなわち演算増幅器１２の出力）を保持して、これをホールドオーバー状態が解除されるまで電圧制御発振器１７への制御電圧として与える機能を有する。
【００３７】
また本実施形態では、演算増幅器１２の帰還抵抗のうちの一つであるオペアンプ帰還抵抗器１４を短絡するための、オン／オフスイッチ１５を設けている。このオン／オフスイッチ１５は、外部から与えられる制御信号（利得切替信号１９）のＬ／Ｈに応じてオン／オフされるもので、例えばリレー、フォトカプラ、アナログスイッチなどで実現される。オン／オフスイッチ１５のオン／オフ動作に応じて演算増幅器１２への帰還抵抗値が変化し、ループ利得が低／高に切り替わるようになっている。
【００３８】
さらに本実施形態では、遅延部２００を設け、ホールドオーバー制御信号２０をこの遅延部２００により遅延して、制御信号なる利得切替信号１９としてオン／オフスイッチ１５に与えるようにしている。遅延部２００は、ホールドオーバー制御信号２０の分岐信号を信号遅延回路２１で遅延して、さらにこの遅延信号２２をＡＮＤ回路２３に与えてホールドオーバー制御信号２０とのＡＮＤを取って利得切替信号１９とするものである。なお、必ずしもＡＮＤ回路２３を設ける必要はなく、信号遅延回路２１の出力をそのまま利得切替信号１９としても良い。
【００３９】
さて、上記構成におけるクロック切替装置の動作を図２のタイムチャートを参照して説明する。ここでは、切替前の定常状態では主系統の基準クロック１が選択されていたとする。
この状態から、時刻ｔ１において主系統の基準クロック１に障害が生じると、信号断検出部４ａにおいてクロック検出信号４１（図示しないが、クロック検出信号４１、４２とは、クロック供給を検知している時にＨとなる信号である）がＬとなり、これに応じて制御部４はホールドオーバー制御信号２０をアクティブＬとする。このホールドオーバー制御信号２０を受けたホールドオーバー回路１６（図１）は、直ちにホールドオーバー状態となり、電圧制御発振器１７には直前の制御電圧が継続して与えられる。
【００４０】
また、制御部４は時刻ｔ１において利得切替信号１９をＬとし、これによりオン／オフスイッチ１５がオンされて、ループフィルタ１００のループ利得が高から低へと切り替わる。この状態は、時刻ｔ２に至り、制御部４がホールドオーバー制御信号２０を再びＨに戻すまで続く。
【００４１】
このホールドオーバー状態の継続中に、制御部４は選択回路３にクロック選択制御信号５を与え、基準クロック６を主系統の基準クロック１から副系統の基準クロック２に切替る。この切替のタイミングは、ＩＴＵ−Ｔ勧告Ｇ．８１３に基づき、時間に対する位相変動量が図２０の範囲内に収まるように予め設定しておく。
【００４２】
さて、時刻ｔ１からτ１が経過した時刻ｔ２では、制御部４によりホールドオーバー制御信号２０が再びＨに戻される。さらに、この時点から信号遅延回路２１における遅延量τ２だけ経過した時刻ｔ３において、利得切替信号１９が再びＨとなり、ループ利得が再び高い状態に戻る。
【００４３】
このような制御過程におけるクロック出力信号２４の位相変化の様子を図３に示す。図３において、横軸は経過時刻を、縦軸は絶対位相系を基準としたクロック出力信号２４の位相を表す。また縦軸のφ１、φ２は、クロック出力信号２４が主系統または副系統の基準クロック１，２に同期している場合のそれぞれの位相を示す。
【００４４】
主系統の基準クロック１に障害が発生すると同時に、時刻ｔ１でホールドオーバー状態となり、クロック出力信号２４の位相はφ１から緩やかにずれていく。勿論、ホールドオーバーの特性に応じてこのズレ量は増減するが、あくまでも勧告Ｇ．８１３を満たす範囲にズレ量を留めておく。
【００４５】
ここからτ１が経過するとホールドオーバー状態が解除される。この時刻ｔ２では、ループフィルタ１００のループ利得は既に低い状態に切替られており、この低いループ利得をもって副系統の基準クロック２への再同期過程に入る。この再同期過程では、クロック出力信号２４の位相は、副系統の基準クロック２の位相φ２に向けて振動しつつゆっくりと収束していく。
【００４６】
この変化の仕方は、ループフィルタ１００を構成する各素子の特性により変化するが、中でもオペアンプ帰還抵抗器１３，１４の抵抗値の設定に負う所が大きい。つまり、オペアンプ帰還抵抗器１３に比して、オペアンプ帰還抵抗器１４の抵抗値が大きすぎれば、切替後の利得が小さくなりすぎてダンピングが効かなくなり、位相は収束しなくなる。一方、オペアンプ帰還抵抗器１４の抵抗値が小さすぎれば、切替後の利得は大きいままとなり、位相追従の仕方が速くなりすぎる。
そこで、オペアンプ帰還抵抗器１３，１４の抵抗値を適切に設定して、位相変化の速度がＧ．８１３勧告で要求される特性を満足するようにしておく。
【００４７】
さて、時刻ｔ２からτ２が経過すると（時刻ｔ３）、ループフィルタ１００のループ利得が元の高い状態に戻り、クロック出力信号２４の位相は、高速の過渡応答特性をもって副系統の基準クロック２の位相φ２に収束する。かくして、基準クロックの切替が完了し、新たな位相φ２のクロック出力信号２４が外部に出力される。
【００４８】
このとき、緩やかに変動しているクロック出力信号２４の位相が、新たな位相φ２に近づいた瞬間にループ利得を元に戻すようにすれば、Ｇ．８１３勧告で要求される特性をはみ出すことなく位相切替を完了できるはずである。本実施形態では、τ２を予め設定しておくことで、丁度良いタイミングで利得を元に戻すようにしている。
【００４９】
つまり、再同期過程におけるクロック出力信号２４の位相が切替後の新たな位相に近づくタイミングは、設計的に一意に決まるはずである。そこで、このようなタイミングを予め求めておき、信号遅延回路２１の遅延量τ２に設定しておくようにする。
【００５０】
このことから、τ２の設定は一通りではないことが判る。つまり本実施形態では、図３におけるクロスポイントＣにて利得を元に戻すようにしているが、τ２をこれより短くしてクロスポイントＡ，Ｃ、またはτ２を長くしてクロスポイントＤ，Ｅにて利得を元に戻すようにしても良い。このように、τ２を自由に選べるが、システム設計時にはなるべく速い時点で切替が終了するようにするのが好ましいであろう。
【００５１】
なお、上記説明では主系統の基準クロック１から副系統の基準クロック２への切替を行う場合を説明したが、逆に副系統の基準クロック２から主系統の基準クロック１への切替を行う場合にも、上記と同様の手順が踏まれる。
【００５２】
かくして本実施形態では、基準クロック６に同期したクロック出力信号２４を電圧制御発振器１７にて発生出力するタイプのクロック切替装置にあって、ホールドオーバー回路１６と遅延部２００とを設けている。
【００５３】
外部から提供される基準クロックの障害に伴う切替時には、ホールドオーバー回路１６によりまず切替直前のクロック出力信号２４を保持しておき、そのうえで基準クロック６を新たな基準クロックに切替る。この状態から、オペアンプ帰還抵抗器１４を短絡することでループフィルタ１００のループ利得を低い状態にしたのち、ホールドオーバー状態を解除して再同期過程に入る。
【００５４】
そして、遅延部２００により、再同期過程のクロック出力信号２４の位相が新たな基準クロックの位相に丁度近くなったタイミングで、ループフィルタ１００のループ利得が元に戻るようにしている。
【００５５】
このようにすることで、基準クロック６が新たな位相に切り替わっても、クロック出力信号２４の位相はホールドされてすぐには変化しない。ホールドオーバー解除後の再同期過程では、既にループ利得が低くなっているので、クロック出力信号２４の位相はゆっくりと切替後の位相に収束して行く。そして、クロック出力信号２４の位相が切替後の位相に近くなったときにループ利得が元の高い状態に戻るので、最終的な位相の収束の仕方は急速ではあるけれども、位相変化量を非常に小さく抑えることができるようになる。
【００５６】
すなわち、ＩＴＵ−Ｔ勧告Ｇ．８１３が要求するような「短い時間範囲での位相変化量は小さく、大きな位相変化はゆっくりと時間をかけて」なる条件を満たした上でクロック切替を行うことが可能となる。
【００５７】
また、基準クロックの切替に際して、大きな位相変動の発生する時間応答特性を遅くし、引き込み時の小さな位相変動のみを高速化しているので、ＳＤＨ伝送装置に対して使用した場合に、対向する受信装置でのジッタ耐力を超えることのない位相変動特性を実現できる。
【００５８】
さらに、定常状態ではループフィルタ１００のループ利得を高い状態に保っておけるので、基準クロックの位相ゆらぎに対する追従機能を高くでき、同期クロック連鎖状態での位相変動を効果的に抑制することができる。
【００５９】
本実施形態におけるクロック切替装置にて、その動作特性を測定した結果を図４および図５に示す。図４は、タイムインターバルアナライザを用いて、時刻ｔ２すなわちホールドオーバー解除時点での出力位相を基準として、それ以降の相対位相を計測した結果を示すグラフである。切替後の位相への収束の仕方が判る。
【００６０】
図４に示すグラフを、ＭＲＴＩＥ特性として表示したものが図５である。尚、ここで言うＭＲＴＩＥとは、（Maximum Relative Time Interval Error）を意味するもので、（従来の技術）の頁で述べたＭＴＩＥと同じ意味を持つ。（ＭＴＩＥとはよりアカデミックな表現で、位相誤差を測定する際の基準クロックが絶対精度を補償されている場合には、Relativeなる語を付さないようである。）
図５から判るように、高速な変動、すなわち短時間での位相変動は数十ｎｓｅｃに抑えられており、また大きな位相変動は数秒の領域で発生している。全体として、図２０（ｂ）の範囲に収まり、規格を満足していることが判る。
【００６１】
（第２の実施形態）
次に、本発明の第２の実施形態を図６を参照して説明する。なお、図６において図１と同一の部分には同一の符号を付して示し、ここでは異なる部分についてのみ説明する。本実施形態のクロック切替装置は、図１における遅延部２００を位相検出部３００に置き換えたものとなっている。
【００６２】
上記第１の実施形態では、利得切替信号１９がＨに戻るタイミングを信号遅延回路２１により固定的に決定していた。これに代えて本実施形態では、再同期過程において変動中の位相が、切替後の新たな位相に近くなった（あるいは等しくなった）タイミングを検出して、このタイミングをもって利得切替信号１９を元に戻すようにしている。
【００６３】
位相検出部３００においては、基準クロック６をインバータ６７で反転したのち遅延素子６２でτａだけ遅延して、これを位相比較用信号８と共にＡＮＤ回路６６に導く。このＡＮＤ回路６６の出力は、エッジトリガ型のＤフリップフロップ（以下Ｄ−ＦＦと記す）６８，６９のＤ端子にそれぞれ与えられる。
【００６４】
Ｄ−ＦＦ６８のＣＫ端子には、基準クロック６が与えられる。また、Ｄ−ＦＦ６９のＣＫ端子には、遅延素子６２の出力を更に遅延素子６４でτｂだけ遅延した信号（基準クロック６の反転を（τａ＋τｂ）だけ遅延した信号）６５が与えられる。
【００６５】
Ｄ−ＦＦ６８，６９のＱ／出力（Ｑ反転出力）７０，７１は、ホールドオーバー制御信号２０と共にＮＡＮＤ回路７２に与えられる。このＮＡＮＤ回路７２の出力７３は、ＲＳフリップフロップ（以下ＲＳ−ＦＦと記す）７４のＲ端子に与えられる。また、ＲＳ−ＦＦ７４のＳ端子には、ホールドオーバー制御信号２０が与えられ、このＲＳ−ＦＦ７４の出力を利得切替信号１９としてオン／オフスイッチ１５に与えるようにしている。
【００６６】
上記構成においても、図７のタイムチャートに示すように制御部４はクロック信号断を検出すると直ちにホールドオーバー状態として、ループ利得を下げた状態でクロックの切替を行ったのちホールドオーバーを解除する。その後、τ３の経過の後に利得切替信号１９がＨに戻り、切替後の位相に収束する。
【００６７】
図８にも、図６における各信号のタイミング関係を示す。図８において、６は基準クロック、６１は基準クロック６の反転、６３は信号６１のτａ遅延、６５は信号６１の（τａ＋τｂ）遅延、８は位相比較用信号（クロック出力信号２４の分周出力）である。図８は、位相比較用信号８と信号６３との位相関係が、丁度πだけずれた場合にＰＬＬ回路が安定となる場合を示している。
【００６８】
図９のタイムチャートを用いて更に詳しく説明する。図９において、６７はＡＮＤ回路６６の出力、７０はＤ−ＦＦ６８のＱ反転出力、７１はＤ−ＦＦ６９のＱ反転出力であり、他の符号は図６（図８）に対応している。
【００６９】
図９において、位相比較用信号８の位相は、図中“←”方向に（位相差が小さくなる方向に）移動して行く。Ｄ−ＦＦ６８，６９には、クロック信号として基準クロック６、信号６５（基準クロック６の反転の（τａ＋τｂ）遅延）が定常的に、それぞれ与えられている。
【００７０】
これらの各々のクロックの立ち上がりエッジでＡＮＤ回路６６の出力６７の状態を検出すると、位相比較用信号８の立ち下がり変化点が、図中のエッジ検出点を通過した瞬間に、Ｄ−ＦＦ６９のＱ反転出力７１がＬからＨに変化することになる。
【００７１】
一方、図６のＮＡＮＤ回路７２には、信号７０，７１およびホールドオーバー制御信号２０が与えられている。すなわち、位相比較用信号８の立ち下がり変化点がエッジ検出点を通過した際、ホールドオーバー制御信号２０がＨであれば、つまりホールドオーバー状態が解除されているときに限り、ＮＡＮＤ回路７２の出力７３がＬとなる。
【００７２】
このとき、ＲＳ−ＦＦ７４はセットされて利得切替信号１９がＨとなり、オン／オフスイッチ１５がオフされ、ループ利得は再び高い状態に戻る。これによりクロック出力信号２４の位相は、高速の過渡応答特性をもって副系統の基準クロック２の位相φ２に収束する。かくして、基準クロックの切替が完了し、新たな位相φ２のクロック出力信号２４が外部に出力される。
【００７３】
つまり上記構成においては、位相比較用信号８の立ち下がり変化点を、基準クロック６よりも（τａ＋τｂ）遅延させたエッジ検出点で識別し、かつそのときホールドオーバーが解除されているときに限り、利得切替信号１９をリセットするようにしている。
【００７４】
このようにすることで、ループ利得を元に戻すタイミングをより適切に制御できる。つまり、何らかの原因で再同期過程の時定数が変化した場合にも、それに応じてループ利得を元に戻すタイミングが制御されるので、信頼性をより高めることが出来るようになる。
【００７５】
また、ホールドオーバーが解除されているときに限り、利得切替信号１９をリセットするようにしているので、ホールドオーバー状態のときに切替動作が行なわれてしまう（この場合、位相が急激に変動してしまうことになる）ことを防ぐことができる。
【００７６】
図１０に、本実施形態のクロック切替装置の動作原理を示す。時刻ｔ２にてホールドオーバーが解除されてから最初のクロスポイントにて、位相が収束する事が判る。
【００７７】
（変形例）
本実施形態における位相検出部３００の構成として、図１１の変形例を挙げることができる。図１１においては、遅延素子としてインバータを用いて、位相検出部３００をディジタルＩＣのみにより構成した例を示す。
【００７８】
図１１の回路によれば、基準クロック６はインバータＩ１、Ｉ２により遅延されてこれが位相比較基準クロック６３となる。この位相比較基準クロック６３が位相比較用信号８と共にＡＮＤ回路Ａ１に与えられ、Ｄ−ＦＦ８０でラッチされる。このＤ−ＦＦ８０には、位相比較基準クロック６３をインバータＩ３〜Ｉ６により遅延した信号Ｄ６３がクロックとして与えられる。
【００７９】
また、６３をインバータＩ３で反転した信号ＮＯＴ６３が位相比較用信号８と共にＡＮＤ回路Ａ２に与えられ、Ｄ−ＦＦ８１でラッチされる。このＤ−ＦＦ８１には、基準クロック６がクロックとして与えられる。
【００８０】
Ｄ−ＦＦ８０のＱ反転出力、Ｄ−ＦＦ８１のＱ出力が、ホールドオーバー制御信号２０と共にＮＡＮＤ回路ＮＡ１に与えられ、その出力がＮＡＮＤ回路ＮＡ２で反転されたのちＤ−ＦＦ８２でラッチされる。Ｄ−ＦＦ８２のＣＬＲ反転端子にはホールドオーバー制御信号２０が与えられ、そのＱ出力が利得切替信号１９となる。
【００８１】
この構成においては、図１２に示すように、ＰＬＬ基準クロック６３の立ち上がりエッジのみの前後で位相検出を行うことが判る。すなわち、基準クロック６のデューティーに依存しないことになる。
【００８２】
基準クロック６は、外部から供給されるものなのでデューティーについての補償がないが、図１１の構成にすることでデューティーの影響を受けずに済むことになり、更なる動作の安定性を図ることができる。なお、位相比較用信号８のデューティーは、カウンタなどを使用して容易に規定できる。
【００８３】
かくして本実施形態では、基準クロック６に同期したクロック出力信号２４を電圧制御発振器１７にて発生出力するタイプのクロック切替え装置にあって、ホールドオーバー回路１６と位相検出部３００とを設けている。
【００８４】
そして、クロック出力信号２４の位相はホールドオーバー状態から再同期過程を経て新たな位相に収束するが、このとき、位相検出部３００により位相比較用信号８の位相が、切替後の新たな位相に、最初に近くなったタイミングを検出してその時点でループフィルタ１００のループ利得が元に戻るようにしている。
【００８５】
このようにすることで、上記第１の実施形態と同様の効果を得られるほか、常に最初のクロスポイントにて位相が収束するので、同期するまでの時間を短縮することができる。また繰り返しになるが、ＰＬＬ回路の特性変化にも良く追従できる。
【００８６】
本実施形態のクロック切替装置にて、その動作特性を測定した結果を図１３および図１４に示す。図１３は、タイムインターバルアナライザを用いて、時刻ｔ２出力位相を基準として、それ以降の相対位相を計測した結果を示すグラフである。図４のグラフに示すような震動波形は見られなくなり、新たな位相により速く収束していることが判る。
【００８７】
上記計測結果を、ＭＲＴＩＥ特性として表示したものが図１４である。これによっても、短時間での位相変動は数十ｎｓｅｃに抑えられており、また大きな位相変動は数秒の領域で発生していることが判る。全体として、図２０（ｂ）の範囲に収まり、規格を満足していることが判る。
【００８８】
（第３の実施形態）
次に、本発明の第３の実施形態を図１５を参照して説明する。なお、図１５において図６と同一の部分には同一の符号を付して示し、ここでは異なる部分についてのみ説明する。本実施形態のクロック切替装置は、図６の構成と比してループフィルタ１００、位相検出部３００の構成において異なるものとなっている。区別のため本実施形態でのループフィルタに１００′、位相検出部に３００′なる符号をそれぞれ付す。
【００８９】
まずループフィルタ１００′は、オン／オフスイッチ１５を排した固定利得型となっている。すなわちループフィルタ１００′のループ利得は、常に高い状態にセットされている。
一方、位相検出部３００′は、ＮＡＮＤ回路７２、ＲＳフリップフロップ７４を排し、ＡＮＤ回路９１を備えている。ホールドオーバー制御信号２０、Ｄ−ＦＦ６８のＱ／出力７０、Ｄ−ＦＦ６９のＱ／出力７１は共にＡＮＤ回路９１に与えられ、その論理積出力がホールドオーバー回路１６に制御信号として与えられる。
【００９０】
図１６に、ホールドオーバー回路１６の構成例を示す。なお、図１６の構成は図１および図６に示すクロック切替装置においても適用できる。ホールドオーバー回路１６は、アナログ／ディジタル（Ａ／Ｄ）変換器１６１と、ラッチ回路１６２と、ディジタル／アナログ（Ｄ／Ａ）変換器１６３とを備え、ループフィルタ１００′から与えられる電圧制御発振器１７への制御電圧値をディジタル化し、これをＡＮＤ回路９１からの信号によりラッチ（保持）するものである。
【００９１】
次に、本構成におけるクロック切替装置の動作を説明する。制御部４はクロック信号断を検出すると、直ちにホールドオーバー制御信号２０をＬとしてホールドオーバー回路１６に、直前の電圧値を保持させる。これにより電圧制御発振器１７の出力クロック２４をホールドする。ただしこのとき、ループフィルタ１００′のループ利得は変化しない。
【００９２】
その後、所定時間経過ののちに制御部４はホールドオーバー制御信号２０をＨに戻す。上記第１、第２実施形態では、これがそのままホールドオーバー制御回路１６に与えられ、ここでホールドオーバーが解除される。対して図１５の構成では、ホールドオーバー制御信号２０がＡＮＤ回路９１を介しているために、この時点ではまだホールドオーバー制御回路１６に与えられる信号はＬのままであり、したがってホールドオーバーは解除されない。
【００９３】
すなわち、第２実施形態の説明の中で示したように、位相比較用信号８の位相が切替後のクロック信号の位相に合致しないと、信号７１がＨにならない。つまりこの実施形態では、クロック出力信号２４の位相が切替後のクロック信号の位相に合致した時点で、ホールドオーバーが解除されることになる。
【００９４】
図１７に、上記作用における位相変化の原理を示す。図１７の（ａ）は、比較のため図３の位相変化図を示したもので、本実施形態における位相変化を、図１７（ｂ）に示す。なお図１７（ａ）、（ｂ）の横軸（時間）のスケールは同じである。すなわち図１７（ａ）では、時刻ｔ２にてホールドオーバーが解除され低ループ利得にて新たな位相φ２に近づくのに対し、図１７（ｂ）ではそのままホールドオーバーが継続され、ループ利得が高いままであるにも拘わらず、さらに緩慢に位相φ２に近づいて行く。そして、切替後のクロックの位相がφ２に一致した時点でホールドオーバーが解除され、切替後のクロックは高いループ利得をもって位相φ２に収束する。
【００９５】
このように本実施形態では、ループフィルタ１００′のループ利得を固定型とし、位相検出部３００により、位相比較用信号８の位相が切替後の新たな位相に近づいた時点でホールドオーバーを解除するようにしている。
【００９６】
このようにすることでも、上記第２の実施形態に比して同期完了までの時間は延びるものの、Ｇ．８１３勧告を満たすことができるほか、ＰＬＬ回路の特性変化にも良く追従できるので、第２の実施形態とほぼ同様の効果を得ることができる。
【００９７】
（第４の実施形態）
次に、本発明の第４の実施形態を図１８を参照して説明する。なお、図１８において図６と同一の部分には同一の符号を付して示し、ここでは異なる部分についてのみ説明する。本実施形態のクロック切替装置は、図６の構成からホールドオーバー回路１６を削除し、ループフィルタ１００中の演算増幅器１２の出力を直接電圧制御発振器１７に与えるようにしている。また、選択回路３から送出される基準クロック６を、タンク回路９２を介して位相検出部３００に与えるものとなっている。
【００９８】
上記第１および第２の実施形態では、ホールドオーバー回路１６の作用により電圧制御発振器１７をホールドオーバーすることで、クロックの消失を避けつつ切替を行えるようにしていた。本実施形態では、タンク回路９２の出力保持動作により同様の効果を得るようにしている。
【００９９】
例えば伝搬クロックが消失したためにクロック切替の必要が生じた場合、切替完了までに選択回路３からの基準クロック６が途絶えてしまうことになり、このままでは位相の急激な変動が避けられない。このため本実施形態では選択回路３からの基準クロック６をタンク回路９２を介するようにすることで、基準クロックの消失を防いでいる。
【０１００】
ここで、タンク回路９２は、信号断検出部４ａ、４ｂにてクロック断が検出されるまでの時間よりも長いタームに渡ってその出力（基準クロック６′）を維持できるものとする。このことは、逆にクロック入力断の検出にかかる時間を短く設定することで容易に実現できる。
【０１０１】
例えば、伝搬クロックが４クロック（４パルス）消失したことをもってクロック断を定義することで、不確定幅を考えても３〜５クロックの消失でクロック断を検出することが可能となる。タンク回路９２のＱは、せいぜい１００もあれば良い。
【０１０２】
上記構成においてその作用を説明する。信号ケーブルの障害などにより基準クロック１の振幅が消失すると、信号断検出部４ａがクロック断を検出して選択回路３を切り替え、基準クロック２への切替を行う。またオン／オフスイッチ１５がオンされ、ループフィルタ１００のループ利得が下げられる。
【０１０３】
障害が発生した時点で選択回路３からの基準クロック６は消失してしまうが、タンク回路９２により元の基準クロック６の波形の振動成分が保持されるため、位相検出部３００に与えられる基準クロック６′が消失することはない。そして、タンク回路９２からの基準クロック６′が消失する前に、選択回路３を経由して切替後の基準クロック６が入力されてくることになる。
【０１０４】
ここで、切替前後の基準クロック６が互いに同期している保証は無い。仮に同期しているとしても、その絶対的な位相関係が外れている場合の方が逢かに多い。このため、新たな基準クロック６を選択した後では、その位相に向かってＰＬＬ回路が位相追従動作を開始する。切替前後の基準クロック６が非同期関係にある場合には、周波数・位相引き込みを開始する。
【０１０５】
次いで、上記第２の実施形態と同様の処理を経て切替後の基準クロック６と位相比較用信号８との位相が接近した時点で、ループフィルタ１００のループ利得が元に戻され（オン／オフスイッチ１５がオフされ）、クロック出力信号２４は新たな第２の位相に収束する。
【０１０６】
図１９に、以上の過程を時間軸上で示す。定常状態から時刻ｔ１にてクロック障害が発生すると、時刻ｔ２にてその障害が制御部４にて検出される。ここでは、タンク回路９２の出力は消失しない。次いで時刻ｔ３にてループフィルタ１００のループ利得を下げた上で、時刻ｔ４にて新たな基準クロックへの切り替えがなされる。
【０１０７】
やがて、時刻ｔ５にてタンク回路９２からの基準クロック６′が消失するが、この時点では既に基準クロック切替が完了しているので、位相検出器３００への基準クロックが消失することはない。換言すれば、タンク回路９２の出力保持時間をΔｔよりも長く設定しておく。
【０１０８】
新たな基準クロックヘの周波数・位相引き込みは、既に時刻ｔ４から開始されている。そして、切替後の基準クロック６の位相に位相比較用信号８の位相が定常位相関係になった時点（時刻ｔ６）で、ループフィルタ１００の利得を元に戻す。
【０１０９】
以上の作用を位相変動の時間変化で考えると、時刻ｔ４からｔ６の間では元の基準クロックと新たな基準クロックとの位相差に対してＰＬＬ回路が再同期していることになる。しかしながら、この状態ではループ利得が低いので、絶対的な位相の変動量は大きいものの、その時間的な変化量は小さい。なぜならループフィルタ１００の利得を低下させているので。ｔ６でループ利得を元に戻すと、位相の時間的な変化量は大きくなるが、位相差そのものが小さくなっているため、逆に絶対的な位相変化量は小さく抑えられるということになる。
【０１１０】
このように本実施形態では、ホールドオーバー回路１６を省く代わりにタンク回路９２を設け、タンク回路９２の出力保持動作により基準クロックの消失を避けつつクロック切替を行うようにしている。
このようにすることでも、上記第２の実施形態と同様の効果を得ることができるほか、構成をより簡易化することが可能となる。
【０１１１】
なお、本発明は上記各実施の形態に限定されるものではない。例えば上記各実施形態において、ホールドオーバー回路１６をアナログの素子で構成しても良い。また上記各実施形態では、ループフィルタ１００のループ利得を制御する仕方として、直列に接続した帰還抵抗の一部をオン／オフスイッチ１５によって短絡するようにしたが、オペアンプ回路について知識のある者にとっては、以下の手法によっても同じ効果を得られることを容易に類推できるであろう。
【０１１２】
・複数の帰還抵抗を並列に組み合わせ、その一部の抵抗はオン／オフスイッチと直列に接続しておき、ループ利得を下げるときにはオン／オフスイッチを短絡させる。
・帰還抵抗ではなく、入力抵抗の値を変化させる。
・一つの箇所でなく、複数の箇所で抵抗値を変化させる。
【０１１３】
また、ループ利得を低下させれば良いのであるから、次のような仕方も考えられる。
・演算増幅器１２の帰還回路側、または入力側にトランジスタ、ダイオードなどの非線型素子を使用して、動作抵抗値を制御する。
・回路途中に減衰回路を挿入して、その減衰率を変化させる。
・回路途中に増幅回路を挿入して、その増幅率を変化させる。
など、様々なやりかたがある。
【０１１４】
また上記第２の実施形態では、位相比較器７における基準信号（信号６３）の位相と、位相比較用信号８の位相とが、丁度πだけずれたときにＰＬＬ回路が安定となることを前提として説明した。しかしながらこれに限らず、位相比較器７の特性によって、あるいはＰＬＬ回路の動作点のオフセットを作為的に加えた場合などには、最終的な同期位相関係は、ずれることも有り得る。
このようなずれは設計的に決まる事柄であり、エッジを検出する位置を操作して最終的な同期位置に設定することで、同様の効果を得ることができる。
【０１１５】
また上記各実施の形態にて得られる効果は、ＩＴＵ勧告Ｇ．８１３を満たすのみならず、一般の伝送装置や交換機などの位相変動特性として望ましい特性であるといえる。
【０１１６】
また上記第４の実施形態では、タンク回路９２を設けることにより基準クロックの消失を避けるようにしていたが、要求されるスペックのレベルによってはタンク回路９２を設けない構成もあり得る。特に、位相検出部３００またはループフィルタ１００をＥＸ−ＯＲ（排他的論理和）回路を用いて構成する場合には、ループフィルタ１００の特性を適宜調整することにより、基準クロックが消失しても出力の離調を避けることが可能となる。
【０１１７】
その他、入力される基準クロックの数、正論理、負論理の違い、位相収束のタイミングの設定など、本発明の要旨を逸脱しない範囲で種々の変形実施を行うことができる。
【０１１８】
【発明の効果】
以上詳述したように本発明は、切替制御手段を設け、出力クロックの位相を一時的に保持し、その間に出力クロックの基準クロックへの位相追従にかかる時定数を大きくしたうえで基準クロックの切替を行い、これに続く再同期過程では、切替後の基準クロックの位相に出力クロックの位相が近くなったタイミングで上記時定数を元に戻すようにしたので、位相応答特性を犠牲にすることなく、かつ時間間隔に対する位相変動量を抑制することを可能としたクロック切替装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わるクロック切替装置の構成を示す回路ブロック図。
【図２】本発明の第１の実施形態に係わるクロック切替装置の動作を示すタイムチャート。
【図３】本発明の第１の実施形態に係わるクロック切替装置の、クロック切替過程におけるクロック出力信号２４の位相変化の様子を原理的に示した図。
【図４】本発明の第１の実施形態に係わるクロック切替装置の動作特性の実験結果を、時間と相対位相との関係において示した図。
【図５】本発明の第１の実施形態に係わるクロック切替装置のＭＲＴＩＥ特性の実験結果を示した図。
【図６】本発明の第２の実施形態に係わるクロック切替装置の構成を示す回路ブロック図。
【図７】本発明の第２の実施形態に係わる各信号の関係を示す第１のタイムチャート。
【図８】本発明の第２の実施形態に係わる各信号の関係を示す第２のタイムチャート。
【図９】本発明の第２の実施形態に係わる各信号の関係を示す第３のタイムチャート。
【図１０】本発明の第２の実施形態に係わるクロック切替装置の、クロック切替過程におけるクロック出力信号２４の位相変化の様子を原理的に示した図。
【図１１】本発明の第２の実施形態に係わるクロック切替装置の、位相検出部３００の変形例を示す回路図。
【図１２】本発明の第２の実施形態に係わるクロック切替装置の、位相検出部３００の変形例に係わる各信号の関係を示すタイムチャート。
【図１３】本発明の第２の実施形態に係わるクロック切替装置の動作特性の実験結果を、時間と相対位相との関係において示した図。
【図１４】本発明の第２の実施形態に係わるクロック切替装置のＭＲＴＩＥ特性の実験結果を示した図。
【図１５】本発明の第３の実施形態に係わるクロック切替装置の構成を示す回路ブロック図。
【図１６】ホールドオーバー回路１６の構成例を示すブロック図。
【図１７】本発明の第３の実施形態に係わるクロック切替装置の、クロック切替過程におけるクロック出力信号２４の位相変化の様子を、本発明の第１の実施形態に係わるクロック切替装置との比較において示した図。
【図１８】本発明の第４の実施形態に係わるクロック切替装置の構成を示す回路ブロック図。
【図１９】本発明の第４の実施形態に係わるクロック切替装置における作用の過程を時間軸上で示す図。
【図２０】ＩＴＵ−Ｔ勧告Ｇ．８１３におけるＦＩＧＵＲＥ１２およびＦＩＧＵＲＥ１３を紹介した図。
【符号の説明】
１…主系統の基準クロック
２…副系統の基準クロック
３…選択回路
４…制御部
４ａ…主系統の基準クロックの信号断検出部
４ｂ…副系統の基準クロックの信号断検出部
５…クロック選択制御信号
６…基準クロック
７…位相比較器
８…位相比較用信号
９，１０…抵抗器
１１…コンデンサ
１２…演算増幅器（オペアンプ）
１３、１４…オペアンプ帰還抵抗器
１５…オン／オフスイッチ
１６…ホールドオーバー回路
１６１…アナログ／ディジタル（Ａ／Ｄ）変換器
１６２…ラッチ回路
１６３…ディジタル／アナログ（Ｄ／Ａ）変換器
１７…電圧制御発振器（ＶＣＸＯ）
１８…分周回路
１９…利得切替信号
２０…ホールドオーバー制御信号
２１…信号遅延回路
２２…遅延信号
２３…ＡＮＤ回路
２４…クロック出力信号
４１，４２…クロック検出信号
１００…ループフィルタ
２００…遅延部
６０…インバータ
６１…インバータ６０の出力
６２，６４…遅延素子
６３…遅延素子６２の出力
６５…遅延素子６４の出力
６６…ＡＮＤ回路
６７…ＡＮＤ回路６６の出力
６８，６９…Ｄフリップフロップ（Ｄ−ＦＦ）
７０…Ｄ−ＦＦ６８のＱ／出力（Ｑ反転出力）
７１…Ｄ−ＦＦ６９のＱ／出力（Ｑ反転出力）
７２…ＮＡＮＤ回路
７３…ＮＡＮＤ回路７２の出力
７４…ＲＳフリップフロップ（ＲＳ−ＦＦ）
Ｉ１〜Ｉ６…インバータ
Ａ１、Ａ２…ＡＮＤ回路
ＮＡ１、ＮＡ２…ＮＡＮＤ回路
８０〜８２…Ｄフリップフロップ（Ｄ−ＦＦ）
Ｄ６３…信号６３を遅延した信号
ＮＯＴ６３…信号６３を反転した信号
３００、３００′…位相検出部
１００′…ＰＬＬ回路
９１…ＡＮＤ回路
９２…タンク回路
６′…タンク回路９２を介した基準クロック

Claims

通信網を介して供給される複数のクロック信号から一つのクロック信号を選択して、これを基準クロック信号として切替出力するクロック選択手段と、
与えられる制御信号のレベルに応じた周波数の発振信号を出力する発振手段と、
前記基準クロック信号と前記発振信号との位相差を検出する位相比較手段と、
この手段で検出された位相差に基づき、前記発振信号の位相を前記基準クロック信号の位相に収束させる前記発振手段への制御信号を生成するもので、前記収束にかかる時定数を可変可能な制御信号生成手段と、
この手段により生成される制御信号を保持することで前記発振手段を選択的にホールド状態とするホールド手段と、
前記クロック選択手段による基準クロック信号の切替の必要が生じた場合に、前記発振ホールド手段を通じて前記発振手段をホールド状態にしてその時の前記発振信号の状態を保たせ、その状態で前記クロック選択手段に基準クロック信号の切替を行わせた後に、前記ホールド手段を通じて前記発振手段のホールド状態を解除する切替制御手段と、
前記発振手段のホールド状態継続中に前記制御信号生成手段の時定数をホールド前の状態から大きい値に変化させ、前記ホールド状態の解除後の予め定められた期間が経過した時点で前記制御信号生成手段の時定数を前記ホールド前の値に戻す時定数制御手段とを具備することを特徴とするクロック切替装置。
前記時定数制御手段は、前記発振手段のホールド状態の解除後、前記クロック選択手段の切替後の新たな基準クロック信号と前記発振信号との位相差が予め定められた値よりも小さくなった時点で前記制御信号生成手段の時定数を前記ホールド前の値に戻すことを特徴とする請求項１記載のクロック切替装置。
通信網を介して供給される複数のクロック信号から一つのクロック信号を選択して、これを基準クロック信号として切替出力するクロック選択手段と、
与えられる制御信号のレベルに応じた周波数の発振信号を出力する発振手段と、
前記基準クロック信号と前記発振信号との位相差を検出する位相比較手段と、
この手段で検出された位相差に基づき、前記発振信号の位相を前記基準クロック信号の位相に収束させる前記発振手段への制御信号を生成する制御信号生成手段と、
この手段により生成される制御信号を保持することで前記発振手段を選択的にホールド状態とするホールド手段と、
前記クロック選択手段による基準クロック信号の切替の必要が生じた場合に、前記発振ホールド手段を通じて前記発振手段をホールド状態にしてその時の前記発振信号の状態を保たせ、その状態で前記クロック選択手段に基準クロック信号の切替を行わせた後に、前記クロック選択手段のクロック切替後の新たな基準クロック信号と前記発振信号との位相差が予め定められた値よりも小さくなった時点で前記ホールド手段を通じて前記発振手段のホールド状態を解除する切替制御手段とを具備することを特徴とする請求項１記載のクロック切替装置。
通信網を介して供給される複数のクロック信号から一つのクロック信号を選択して、これを基準クロック信号として切替出力するクロック選択手段と、
前記クロック選択手段から送出される基準クロック信号が与えられ、この与えられた前記基準クロック信号が消失した場合に、消失前の波形を所定の緩和時間をもって保持しつつ出力する基準クロック信号保持手段と、
与えられる制御信号のレベルに応じた周波数の発振信号を出力する発振手段と、
前記基準クロック信号と前記発振信号との位相差を検出する位相比較手段と、
この手段で検出された位相差に基づき、前記発振信号の位相を前記基準クロック信号の位相に収束させる前記発振手段への制御信号を生成するもので、前記収束にかかる時定数を可変可能な制御信号生成手段と、
前記クロック選択手段による基準クロック信号の切替の必要が生じた場合に、前記クロック選択手段に基準クロック信号の切替を行わせる切替制御手段と、
この手段による前記クロック選択手段の基準クロック信号の切替と同時に前記制御信号生成手段の時定数を切替前の状態より大きい値に変化させ、前記クロック信号保持手段から送出される基準クロック信号と前記発振信号との位相差が予め定められた値よりも小さくなった時点で前記制御信号生成手段の時定数を前記切替前の値に戻す時定数制御手段とを具備することを特徴とするクロック切替装置。
前記切替制御手段は、前記複数の基準クロック信号の各々を監視して、前記クロック選択手段で選択されている基準クロック信号に障害が発生した場合に、予め定められた期間だけ前記ホールド手段に駆動信号を送って前記発振手段をホールド状態とし、その間に前記クロック選択手段に基準クロック信号の切替を行わせるものとし、
前記時定数制御手段は、前記切替制御手段から出力される駆動信号を予め定められた時間だけ遅延して、前記制御信号生成手段の時定数を切り替えるための時定数切替信号とし、
前記制御信号生成手段は、前記時定数制御手段で生成された時定数切替信号に応じて時定数素子の接続個数を切り替えることを特徴とする請求項１記載のクロック切替装置。
前記ホールド手段は、与えられる駆動信号が第１レベルで駆動状態、第２レベルで停止状態となり、駆動状態で前記制御信号生成手段から前記発振手段に与えられる制御信号の値をホールドし、
前記切替制御手段は、通常、前記駆動信号を第１レベルとし、前記複数の基準クロック信号の各々を監視して、前記選択されているクロック信号に障害が発生した場合に、前記駆動信号を予め定められた期間だけ第２レベルとし、かつ前記駆動信号の第２レベル継続中に前記クロック選択手段にクロック信号の切替を行わせ、
前記時定数制御手段は、前記切替制御手段から出力される駆動信号と、前記クロック選択手段から与えられる基準クロック信号と、前記発振手段から出力される発振信号とをもとに２値レベルをとり得るオン／オフ制御信号を生成して、このオン／オフ制御信号を前記制御信号生成手段に導くものであって、
前記制御信号生成手段は、直列に接続された複数の時定数素子と、前記オン／オフ制御信号が第１レベルのときにオンとなって、前記複数の時定数素子のうち少なくとも一つを短絡するオン／オフスイッチとを備え、
前記時定数制御手段は、前記クロック選択手段から出力される基準クロック信号を反転する反転回路と、この反転回路の出力を予め定められた第１の遅延時間だけ遅延する第１の遅延回路と、この第１の遅延回路の出力を予め定められた第２の遅延時間だけ更に遅延する第２の遅延回路と、前記第１の遅延回路の出力と前記発振信号との論理積を出力するＡＮＤ回路と、このＡＮＤ回路の出力を前記クロック選択手段から出力される基準クロック信号の立ち上がりまたは立ち下がりタイミングでラッチする保持する第１の保持回路と、前記ＡＮＤ回路の出力を前記第２の遅延回路の出力の立ち上がりまたは立ち下がりタイミングで保持する第２の保持回路と、前記第１および第２の保持回路の反転出力または正転出力と前記駆動信号との否定論理積を出力するＮＡＮＤ回路と、セット端子に前記駆動信号が入力され、前記リセット端子に前記ＮＡＮＤ回路の出力が入力され、正転出力信号または反転出力信号をオン／オフ制御信号として前記オン／オフスイッチに与えるＮＯＲラッチ回路とを備えることを特徴とする請求項１記載のクロック切替装置。
前記ホールド手段は、与えられる駆動信号が第１レベルで駆動状態、第２レベルで停止状態となり、駆動状態で前記制御信号生成手段から前記発振手段に与えられる制御信号の値をホールドし、
前記切替制御手段は、通常、前記駆動信号を第２レベルとし、前記複数の基準クロック信号の各々を監視して、前記選択されているクロック信号に障害が発生した場合に、前記駆動信号を予め定められた期間だけ第１レベルとし、かつ前記駆動信号の第１レベル継続中に前記クロック選択手段にクロック信号の切替を行わせ、
前記時定数制御手段は、前記切替制御手段から出力される駆動信号と、前記クロック選択手段から与えられる基準クロック信号と、前記発振手段から出力される発振信号とをもとに２値レベルをとり得るオン／オフ制御信号を生成して、このオン／オフ制御信号を前記制御信号生成手段に導くものであって、
前記制御信号生成手段は、直列に接続された複数の時定数素子と、前記オン／オフ制御信号が第１レベルのときにオンとなって、前記複数の時定数素子のうち少なくとも一つを短絡するオン／オフスイッチとを備え、
前記時定数制御手段は、前記クロック選択手段から出力される基準クロック信号を遅延する遅延回路と、この遅延回路の出力を反転する第１の反転回路と、前記遅延回路の出力と前記発振信号との論理積を出力する第１のＡＮＤ回路と、前記遅延回路の出力と前記第１の反転回路の出力との論理積を出力する第２のＡＮＤ回路と、前記第１の反転回路の出力をさらに反転および遅延する遅延反転回路と、前記第１のＡＮＤ回路の出力を前記遅延反転回路の立ち上がりまたは立ち下がりタイミングでラッチする第１の保持回路と、前記第２のＡＮＤ回路の出力を前記基準クロック信号の立ち上がりまたは立ち下がりタイミングでラッチする第２の保持回路と、前記第１の保持回路の反転出力または正転出力と前記第２の保持回路の正転出力または反転出力と前記駆動信号との否定論理積を出力するＮＡＮＤ回路と、このＮＡＮＤ回路の出力を反転する第２の反転回路と、クロック端子に前記第２の反転回路の出力が入力され、クリア反転端子に前記駆動信号が入力され、かつ正転出力信号または反転出力信号を前記オン／オフ制御信号として前記オン／オフスイッチに与える第３の保持回路とを備えるものであることを特徴とする請求項１記載のクロック切替装置。
前記ホールド手段は、与えられる駆動信号が第１レベルで駆動状態、第２レベルで停止状態となり、駆動状態で前記制御信号生成手段から前記発振手段に与えられる制御信号の値をホールドし、
前記切替制御手段は、通常、前記駆動信号を第２レベルとし、前記複数の基準クロック信号の各々を監視して、前記選択されているクロック信号に障害が発生した場合に、前記駆動信号を予め定められた期間だけ第１レベルとし、かつ前記駆動信号の第１レベル継続中に前記クロック選択手段にクロック信号の切替を行わせ、前記駆動信号と、前記クロック選択手段から与えられる基準クロック信号と、前記電圧制御発振器から出力される前記発振信号とをもとにオン／オフ制御信号を生成して、このオン／オフ制御信号を前記ホールド手段に与えるものとし、
かつ前記切替制御手段は、前記クロック選択手段から出力される基準クロック信号を反転する反転回路と、この反転回路の出力を予め定められた第１の遅延時間だけ遅延する第１の遅延回路と、この第１の遅延回路の出力を予め定められた第２の遅延時間だけ更に遅延する第２の遅延回路と、前記第１の遅延回路の出力と前記発振信号との論理積を出力する第１のＡＮＤ回路と、この第１のＡＮＤ回路の出力を前記クロック選択手段から出力される基準クロック信号の立ち上がりまたは立ち下がりタイミングでラッチする第１の保持回路と、前記ＡＮＤ回路の出力を前記第２の遅延回路の出力の立ち上がりまたは立ち下がりタイミングでラッチする第２の保持回路と、前記第１および第２の保持回路の反転出力または正転出力と前記駆動信号とが与えられ、両信号の論理積を前記オン／オフ制御信号として前記ホールド手段に与える第２のＡＮＤ回路とを備えることを特徴とする請求項３記載のクロック切替装置。
前記切替制御手段は、前記複数の基準クロック信号の各々を監視して、前記クロック選択手段で選択されているクロック信号に障害が発生した場合に、前記制御信号生成手段の時定数を変化させるための駆動信号を予め定められた期間だけ第１レベルから第２レベルとし、かつ前記駆動信号の第２レベルの継続中に前記クロック選択手段にクロック信号の切替を行わせ、前記駆動信号と、前記基準クロック信号保持手段を介して与えられる基準クロック信号と、前記発振手段から出力される発振信号とをもとにオン／オフ制御信号を生成して、このオン／オフ制御信号を前記制御信号生成手段に導くものとし、
前記制御信号生成手段は、直列に接続された複数の時定数素子と、前記オン／オフ制御信号が第１レベルのときにオンとなって、前記複数の時定数素子のうち少なくとも一つを短絡するオン／オフスイッチとを備え、
前記切替制御手段は、前記基準クロック信号保持手段を介して与えられる基準クロック信号を反転する反転回路と、この反転回路の出力を予め定められた第１の遅延時間だけ遅延する第１の遅延回路と、この第１の遅延回路の出力を予め定められた第２の遅延時間だけ更に遅延する第２の遅延回路と、前記第１の遅延回路の出力と前記発振信号との論理積を出力するＡＮＤ回路と、このＡＮＤ回路の出力を前記クロック選択手段から出力される基準クロック信号の立ち上がりまたは立ち下がりタイミングでラッチする第１の保持回路と、前記ＡＮＤ回路の出力を前記第２の遅延回路の出力の立ち上がりまたは立ち下がりタイミングでラッチする第２の保持回路と、前記第１および第２の保持回路の反転出力または正転出力と前記駆動信号との否定論理積を出力するＮＡＮＤ回路と、セット端子に前記駆動信号が入力され、リセット端子に前記ＮＡＮＤ回路の出力が入力され、正転出力信号または反転出力信号を前記オン／オフ制御信号として前記オン／オフスイッチに与えるＮＯＲラッチ回路とを備えることを特徴とする請求項４記載のクロック切替装置。
前記発振手段は、周波数可変発振器から出力される発振信号を分周する分周回路を備えることを特徴とする請求項１乃至９のいずれかに記載のクロック切替装置。
前記ホールド手段は、前記制御信号生成手段から出力される制御信号の値をディジタルデータに変換するアナログ／ディジタル変換器と、前記駆動信号に応じて前記ディジタルデータをラッチするラッチ回路と、このラッチ回路の出力をアナログに変換して前記発振手段に与えるディジタル／アナログ変換器とを備えることを特徴とする請求項１乃至３、５乃至８のいずれかに記載のクロック切替装置。