JP3634842B2 - デジタル信号復号装置及びデジタル信号復号方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、光ディスク装置等のデジタル信号再生装置に適用されるデジタル信号復号装置及びデジタル信号復号方法に関する。特に、ＰＲＭＬ技術を利用した信号再生回路に適用されるデジタル信号復号装置及びデジタル信号復号方法に関する。
【０００２】
【従来の技術】
デジタルデータを記録および再生することが可能な記録媒体として、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）に代表される光ディスクがあげられる。たとえば、ＤＶＤの一つであるＤＶＤ−ＲＡＭの記録媒体は信号記録層を備えており、この信号記録層に適切なエネルギーを持つレーザー光を照射することで記録層の結晶状態を変化させる。この記録層に再度適切なエネルギーのレーザー光を照射すると、記録層の結晶状態に応じた量の反射光が得られる。この反射光を検出することでデジタルデータの記録再生を行う。
【０００３】
ところで、近年、記録密度を上げるためにＰＲＭＬ技術が採用されている（特許文献１）。ＰＲＭＬ技術について、以下、簡単に内容を説明する。
【０００４】
パーシャルレスポンス（ＰＲ）は、符号間干渉（隣り合って記録されているビットに対応する再生信号同士の干渉）を積極的に利用して必要な信号帯域を圧縮しつつデータ再生を行う方法である。この時の符号間干渉の発生のさせかたによってさらに複数種類クラスに分類できるが、例えばクラス１の場合、記録データ“１”に対して再生データが“１１”の２ビットデータとして再生され、後続の１ビットに対して符号間干渉を発生させる。また、ビタビ復号方式（ＭＬ）は、いわゆる最尤系列推定方式の一種であって、再生波形のもつ符号間干渉の規則を有効に利用し、複数時刻にわたる信号振幅の情報に基づいてデータ再生を行う。この処理のために、記録媒体から得られる再生波形に同期した同期クロックを生成し、このクロックによって再生波形自身をサンプルし振幅情報に変換する。その後適切な波形等化を行うことによってあらかじめ定めたパーシャルレスポンスの応答波形に変換し、ビタビ復号部において過去と現在のサンプルデータを用い、最も確からしいデータ系列を再生データとして出力する。以上のパーシャルレスポンス方式とビタビ復号方式（最尤復号）を組み合わせる方式をＰＲＭＬ方式とよぶ。パーシャルレスポンスでは、記録データ列に対して予め定めたパーシャルレスポンスクラスのインパルス応答を畳み込み演算することによって、再生信号列を計算することができる。すなわち、記録から再生までの過程をＮ状態（予め定めたパーシャルレスポンスの応答の長さをｍとした時にＮ＝２ｍ−１となる）を持つ任意の有限状態マシン（ｆｉｎｉｔｅ ｓｔａｔｅ ｍａｃｈｉｎｅ）として表現できる。この有限状態マシンのある時刻ｋの状態（Ｎ個）を縦方向にならべたノードで表現し、各状態から時刻（ｋ＋１）の各状態への遷移をブランチとして表現する２次元グラフをトレリス線図という。再生信号列から記録信号列を求める、すなわちこのトレリス線図上で最短パスを探索するのに用いられるのがビタビ・アルゴリズムで、多段決定過程に対する動的プログラミング問題と等価となる。このアルゴリズムに基づくビタビ復号器は、符号間干渉を有し帯域制限のあるチャネルにおける伝送系列の最尤推定を行うのに用いられる。すなわち、可能な符号系列の中から、例えば、受信信号の系列の自乗誤差の総和など、受信信号の系列に関する距離メトリック（距離関数）を最小化する符号系列を選択する。このＰＲＭＬ技術を実用化するためには、再生信号が予め定めたＰＲクラスの応答となるようにする高精度の適応等化技術およびこれを支える高精度のクロック再生技術を必要とする。
【０００５】
次にＰＲＭＬ技術で用いられるラン長制限符号について説明する。ＰＲＭＬ再生回路では、記録媒体から再生された信号自身から、これに同期したクロックを生成する。安定したクロックを生成するために、記録信号は予め定めた時間以内で極性が反転する必要がある。同時に、記録信号の最高周波数を下げるために予め定めた時間中では記録信号の極性が反転しないようにする。ここで、記録信号の極性が反転しない最大データ長を最大ラン長と呼び、極性が反転しない最小データ長を最小ラン長と呼ぶ。最大ラン長が８ビットで、最小ラン長が２ビットである変調規則を（１，７）ＲＬＬと呼び、最大ラン長が８ビットで、最小ラン長が３ビットである変調規則を（２，７）ＲＬＬと呼ぶ。光ディスクで用いられる代表的な変調・復調方式として（１，７）ＲＬＬやＥＦＭ Ｐｌｕｓ（特許文献２）があげられる。
【０００６】
近年、光ディスク装置等のデータ再生速度は急速に上昇し、５００ＭＨｚ以上の動作速度を必要としている。ここでデータ再生回路の消費電力は動作速度に比例して増加する。また、記録線密度の上昇により、より高次のＰＲＭＬ信号処理を必要としている。高次のＰＲＭＬを用いることによりさらに複雑な信号処理が必要になり、より大規模な回路を必要とする。しかしながら、ノート型ＰＣの普及などによって消費電力の低い光ディスク装置が望まれており、ＰＲＭＬ再生回路の消費電力を大幅に削減する必要がある。さらに、ＰＲＭＬ再生回路の一部であるビタビ復号器は、回路が複雑な上にＡＣＳ処理と呼ばれるフィードバックループ処理を行うため、処理速度を上げる際のボトルネックとなることが知られている。
【０００７】
このような問題に対して、ビタビ復号器の回路を簡単にする技術が開示されている（特許文献３）。さらに、特許文献３に開示された技術にＲａｄｉｘ−４ と呼ばれる先読み処理を加えることで回路規模を抑えつつ演算速度を改善する技術も開示されている（特許文献４）。さらに、ビタビ復号器の動作速度を向上する技術も開示されている（非特許文献１）。
【０００８】
【特許文献１】
特開平９−１７１３０号公報
【０００９】
【特許文献２】
米国特許第５，６９６，５０５号明細書
【００１０】
【特許文献３】
特許第２７５５３７５号公報
【００１１】
【特許文献４】
特開平１０−２２８４０号公報
【００１２】
【非特許文献１】
“Ａ Ｎｅｗ ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ ｔｈｅ ｆａｓｔ Ｖｉｔｅｒｂｉ ａｌｇｏｒｉｔｈｍ”， Ｉｎｋｙｕ Ｌｅｅ， Ｓｏｎｎｔａｇ， Ｊ．Ｌ．， Ｇｌｏｂａｌ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｃｏｎｆｅｒｅｎｃｅ， ２０００， ＧＬＯＢＥＣＯＭ ’００． ＩＥＥＥ， Ｖｏｌｕｍｅ：３， ２０００， ｐｐ．１６６４−１６６８
【００１３】
【発明が解決しようとする課題】
特許文献３に開示された技術によると、一般的なビタビアルゴリズムを用いるビタビ復号器より回路は簡単になるものの、演算速度は改善されないという問題点が残される。
【００１４】
また、特許文献４に開示された技術によると、先読み処理は演算語長の増大を招き処理速度の改善以上に消費電力が増加するという問題があった。
【００１５】
さらに、特許文献５に開示された技術によると、ビタビアルゴリズム特有の加算処理と比較処理を並行して行うことが可能になり、動作速度を向上できる。しかしながら、並列処理を行う為、回路の複雑さは著しく増加し、消費電力の増加を招くという問題があった。
【００１６】
そこで、本発明の目的は、上記の問題を解決するために、低消費電力で高速動作可能なデジタル信号復号装置及びデジタル信号復号方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記課題を解決し目的を達成するために、この発明のデジタル信号復号装置及びデジタル信号復号方法は、以下のように構成されている。
【００１８】
（１）この発明は、畳み込み符号化された入力信号系列から最尤推定によって２進符号の系列を生成するデジタル信号復号装置であって、毎時刻の前記入力信号系列からブランチメトリック値を計算する計算手段と、所定のブランチメトリック値より一時刻前の二つのメトリック値のみを比較し、この比較処理とは独立してこれら二つのメトリック値各々に対して前記所定のブランチメトリック値を加算し、これら二つのメトリック値の比較結果に応じて二つの加算結果のうちの一方を選択し、次の時刻で用いるメトリック値として出力する加算比較選択手段とを備えている。
【００１９】
（２）この発明は、畳み込み符号化された入力信号系列から最尤推定によって２進符号の系列を生成するデジタル信号復号方法であって、毎時刻の前記入力信号系列から計算された所定のブランチメトリック値より一時刻前の二つのメトリック値のみを比較し、この比較処理とは独立してこれら二つのメトリック値各々に対して前記所定のブランチメトリック値を加算し、これら二つのメトリック値の比較結果に応じて二つの加算結果のうちの一方を選択し、次の時刻で用いるメトリック値として出力する。
【００２０】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００２１】
まず、Ｔｒａｎｓｆｏｒｍｅｄ Ｖｉｔｅｒｂｉ アルゴリズムについて説明する。このアルゴリズムは、各時刻でのサンプル・データに関するメトリック演算を、トレリス線図上のメトリック比較およびパス選択の演算の外側にシフトするという変形を行ったトレリス線図に変換し、（ａ）現時刻の各ノードが持つメトリック間の差分と、再帰的なステップと無関係な一定の値との比較をすることにより、次の時刻における各状態に至る生き残りパスが選択されるステップ、（ｂ）各ノードにおいて、シフトされたブランチ・メトリックを加算するステップとからなるものである。
【００２２】
例として、チャネルのインパルス応答が（１２２１）であり、（１，７）ＲＬＬ符号を用いた場合の通常のビタビ復号器について図５および図６を用いて説明する。図５は、ＰＲ（１２２１）に対応する通常のトレリス線図を表す。ＰＲ（１２２１）で（１，７）ＲＬＬ符号を用いる場合は、その内部状態数が６個となる。この内部状態をそれぞれ、Ｓ０，Ｓ１，Ｓ３，Ｓ４，Ｓ６，Ｓ７ とする。また、理想のチャネル出力振幅値を｛−３，−２，−１，０，１，２，３｝、時刻ｋでの実際のチャネル出力振幅をＹ（ｋ）とする。時刻ｋで状態Ｓ０に達するパスのメトリックをＭ０、状態Ｓ１に達するパスのメトリックをＭ１、状態Ｓ３に達するパスのメトリックをＭ３、状態Ｓ４に達するパスのメトリックをＭ４、状態Ｓ６に達するパスのメトリックをＭ６、状態Ｓ７に達するパスのメトリックをＭ７とする。時刻ｋから時刻ｋ＋１の遷移において、状態Ｓ０からは状態Ｓ０およびＳ１に分岐し、状態Ｓ１からはＳ３へ達し、状態Ｓ３からは状態Ｓ６およびＳ７に分岐し、状態Ｓ４からは状態Ｓ０およびＳ１に分岐し、状態Ｓ６からは状態Ｓ４に達し、状態Ｓ７からは状態Ｓ６およびＳ７に分岐する。時刻ｋ＋１で各状態に達するパスのうち最も確からしいパス（最尤パス）の選択および時刻ｋ＋１での各状態のメトリック値は以下の式に従い決定される。
【００２３】
Ｍ０（ｋ）＋（Ｙｋ＋３）２ ＜ Ｍ４（ｋ）＋（Ｙｋ＋２）２ の場合、
Ｓ０（ｋ） −＞ Ｓ０（ｋ＋１） を選択する。Ｍ０（ｋ＋１）＝Ｍ０（ｋ）＋（Ｙｋ＋３）２ −Ｙｋ２
Ｍ０（ｋ）＋（Ｙｋ＋３）２ ＞＝ Ｍ４（ｋ）＋（Ｙｋ＋２）２ の場合、
Ｓ４（ｋ） −＞ Ｓ０（ｋ＋１） を選択する。Ｍ０（ｋ＋１）＝Ｍ４（ｋ）＋（Ｙｋ＋２）２ −Ｙｋ２
Ｍ０（ｋ）＋（Ｙｋ＋２）２ ＜ Ｍ４（ｋ）＋（Ｙｋ＋１）２ の場合、
Ｓ０（ｋ） −＞ Ｓ１（ｋ＋１） を選択する。Ｍ１（ｋ＋１）＝Ｍ０（ｋ）＋（Ｙｋ＋３）２ −Ｙｋ２
Ｍ０（ｋ）＋（Ｙｋ＋３）２ ＞＝ Ｍ４（ｋ）＋（Ｙｋ＋２）２ の場合、
Ｓ４（ｋ） −＞ Ｓ０（ｋ＋１） を選択する。Ｍ１（ｋ＋１）＝Ｍ４（ｋ）＋（Ｙｋ＋２）２ −Ｙｋ２
Ｍ３（ｋ）＋（Ｙｋ−１）２ ＜ Ｍ７（ｋ）＋（Ｙｋ−２）２ の場合、
Ｓ３（ｋ） −＞ Ｓ６（ｋ＋１） を選択する。Ｍ６（ｋ＋１）＝Ｍ３（ｋ）＋（Ｙｋ−１）２ −Ｙｋ２
Ｍ３（ｋ）＋（Ｙｋ−１）２ ＞＝ Ｍ７（ｋ）＋（Ｙｋ−２）２ の場合、
Ｓ７（ｋ） −＞ Ｓ６（ｋ＋１） を選択する。Ｍ６（ｋ＋１）＝Ｍ７（ｋ）＋（Ｙｋ−２）２ −Ｙｋ２
Ｍ３（ｋ）＋（Ｙｋ−２）２ ＜ Ｍ７（ｋ）＋（Ｙｋ−３）２ の場合、
Ｓ３（ｋ） −＞ Ｓ７（ｋ＋１） を選択する。Ｍ７（ｋ＋１）＝Ｍ３（ｋ）＋（Ｙｋ−２）２ −Ｙｋ２
Ｍ３（ｋ）＋（Ｙｋ−２）２ ＞＝ Ｍ７（ｋ）＋（Ｙｋ−３）２ の場合、
Ｓ７（ｋ） −＞ Ｓ７（ｋ＋１） を選択する。Ｍ７（ｋ＋１）＝Ｍ７（ｋ）＋（Ｙｋ−３）２ −Ｙｋ２
また以下のパス選択およびメトリックの更新は無条件に行われる。
【００２４】
Ｓ１（ｋ） −＞ Ｓ３（ｋ＋１） を選択。Ｍ３（ｋ＋１）＝Ｍ１（ｋ）＋（Ｙｋ）２ −Ｙｋ２
Ｓ６（ｋ） −＞ Ｓ４（ｋ＋１） を選択。Ｍ４（ｋ＋１）＝Ｍ６（ｋ）＋（Ｙｋ）２ −Ｙｋ２
この比較・選択処理を毎時刻に行うことで、ビタビ復号器は最も確からしい系列を求める。
【００２５】
図５は、上記の処理フローを表すトレリス線図である。時刻ｋ＋１で状態Ｓ０に達するパスは、時刻ｋで状態Ｓ０からの遷移と時刻ｋで状態Ｓ４からの遷移の二つである。この二つのパスの確からしさはそれぞれ、時刻ｋでの確からしさであるメトリックＭ０およびＭ４にそれぞれの遷移経路（ブランチ）の確からしさを加えた結果である Ｍ０＋６＊Ｙ（ｋ）＋９， Ｍ４＋４＊Ｙ（ｋ）＋４ になる。この両者を比較して値の小さいほうが時刻（ｋ＋１）での状態Ｓ０のメトリックＭ０となる。
【００２６】
同様に、時刻ｋ＋１で状態Ｓ１に達するパスは、時刻ｋで状態Ｓ０からの遷移と時刻ｋで状態Ｓ４からの遷移の二つである。この二つのパスの確からしさはそれぞれ、時刻ｋでの確からしさであるメトリックＭ０およびＭ４にそれぞれの遷移経路（ブランチ）の確からしさ（ブランチメトリック）を加えた結果である Ｍ０＋４＊Ｙ（ｋ）＋４， Ｍ４＋２＊Ｙ（ｋ）＋１ になる。この両者を比較して値の小さいほうが時刻（ｋ＋１）での状態Ｓ１のメトリックＭ１となる。
【００２７】
同様に、時刻ｋ＋１で状態Ｓ３に達するパスは、時刻ｋで状態Ｓ１からの遷移だけである。よって、時刻ｋ＋１でのメトリックＭ３は、Ｍ１に状態Ｓ１からＳ３への遷移のブランチメトリックを加えた Ｍ１＋０ である。
【００２８】
同様に、時刻ｋ＋１で状態Ｓ４に達するパスは、時刻ｋで状態Ｓ６からの遷移だけである。よって、時刻ｋ＋１でのメトリックＭ４は、Ｍ６に状態Ｓ６からＳ４への遷移のブランチメトリックを加えた Ｍ６＋０ である。
【００２９】
同様に、時刻ｋ＋１で状態Ｓ６に達するパスは、時刻ｋで状態Ｓ３からの遷移と時刻ｋで状態Ｓ７からの遷移の二つである。この二つのパスの確からしさはそれぞれ、時刻ｋでの確からしさであるメトリックＭ３およびＭ７にそれぞれの遷移経路（ブランチ）の確からしさを加えた結果である Ｍ３−２＊Ｙ（ｋ）＋１， Ｍ７−４＊Ｙ（ｋ）＋４ になる。この両者を比較して値の小さいほうが時刻（ｋ＋１）での状態Ｓ６のメトリックＭ６となる。
【００３０】
同様に、時刻ｋ＋１で状態Ｓ７に達するパスは、時刻ｋで状態Ｓ３からの遷移と時刻ｋで状態Ｓ７からの遷移の二つである。この二つのパスの確からしさはそれぞれ、時刻ｋでの確からしさであるメトリックＭ３およびＭ７にそれぞれの遷移経路（ブランチ）の確からしさを加えた結果である Ｍ３−４＊Ｙ（ｋ）＋４， Ｍ７−６＊Ｙ（ｋ）＋６ になる。この両者を比較して値の小さいほうが時刻（ｋ＋１）での状態Ｓ７のメトリックＭ７となる。
【００３１】
以上の処理を行うビタビ復号器の各時刻での演算内容を状態Ｓ０に達する場合ついて整理すると、以下の３ステップに分解できる。
（１） 加算（Ａｄｄ）
Ｍ０ ＋ ６＊Ｙ（ｋ） ＋９
Ｍ４ ＋ ４＊Ｙ（ｋ） ＋４
これら二つの演算は独立であり、並列に処理を行うことが可能である。
（２） 比較（Ｃｏｍｐａｒｅ）
Ｍ０ ＋ ６＊Ｙ（ｋ） ＋９ ： Ｍ４ ＋ ４＊Ｙ（ｋ） ＋４
第１の処理で得られた値に対して比較を行う。
（３） 選択（Ｓｅｌｅｃｔ）
Ｍ０ ＋ ６＊Ｙ（ｋ） ＋９ ＜ Ｍ４ ＋ ４＊Ｙ（ｋ） ＋４ の場合
Ｍ０（ｋ＋１） ＝ Ｍ０ ＋ ６＊Ｙ（ｋ） ＋９
Ｍ０ ＋ ６＊Ｙ（ｋ） ＋９ ＞＝ Ｍ４ ＋ ４＊Ｙ（ｋ） ＋４ の場合
Ｍ０（ｋ＋１） ＝ Ｍ４ ＋ ４＊Ｙ（ｋ） ＋４
第２の処理（比較）の結果に従い、第１の処理（加算）の結果のいずれかを選択する。
【００３２】
以上のＡＣＳと呼ばれる三つの処理を必要とする。ここで明らかなように、この三つの処理は順次行う必要があり、高速転送を行うための処理速度のボトルネックとなる。これが通常のビタビ復号処理のあらましである。
【００３３】
次に、Ｔｒａｎｓｆｏｒｍｅｄ Ｖｉｔｅｒｂｉ アルゴリズムについて説明する。このアルゴリズムは、演算順序を変更して類似の演算を纏めることで全体の処理の簡略化を行う。この詳細を、図８、図９、図１０の２状態トレリスの場合を例に説明する。
【００３４】
図８は、通常の２状態トレリス線図（対称２状態バタフライトレリス）を表す図であり、基本構造は図６のトレリス線図と同じである。この図において、Ｍ１（ｋ），Ｍ２（ｋ）は、時刻ｋでの二つの状態の確からしさを表すメトリックである。状態Ｓ１から状態Ｓ１への遷移の重み（ブランチメトリック）は ａｋ であり、状態Ｓ１から状態Ｓ２への遷移の重み（ブランチメトリック）は ｂｋ であり、状態Ｓ２から状態Ｓ１への遷移の重み（ブランチメトリック）は ｃｋ であり、状態Ｓ２から状態Ｓ２への遷移の重み（ブランチメトリック）は ｄｋ である。この図において、時刻（ｋ＋１）のメトリックＭ１（ｋ＋１）、Ｍ２（ｋ＋１）は以下の式に従って求める。
【００３５】
Ｍ１（ｋ＋１） ＝ Ｍｉｎ［Ｍ１（ｋ）＋ａｋ， Ｍ２（ｋ）＋ｃｋ］
Ｍ２（ｋ＋１） ＝ Ｍｉｎ［Ｍ１（ｋ）＋ｂｋ， Ｍ２（ｋ）＋ｄｋ］
この演算は、図９に示すように、ブランチメトリック ａｋ， ｃｋ を纏めることができる。すなわち、
Ｍ１（ｋ＋１） ＝ Ｍｉｎ［Ｍ１（ｋ）＋ａｋ， Ｍ２（ｋ）＋ｃｋ］
Ｍ２（ｋ＋１） ＝ Ｍｉｎ［Ｍ１（ｋ）＋ａｋ＋（−ａｋ＋ｂｋ）， Ｍ２（ｋ）＋ｃｋ＋（−ｃｋ＋ｄｋ）］
さらに、図１０に示すように、ブランチメトリック ｂｋ， ｄｋ を纏めることができる。すなわち、
Ｍ１（ｋ＋１） ＝ Ｍｉｎ［Ｍ１（ｋ）＋ａｋ， Ｍ２（ｋ）＋ｃｋ］
Ｍ２（ｋ＋１） ＝ Ｍｉｎ［Ｍ１（ｋ） ＋ａｋ ＋（−ａｋ ＋ｂｋ）， Ｍ２（ｋ） ＋ｃｋ ＋（−ｃｋ ＋ｄｋ）］
このように変形することで、Ｍ１の選択処理においては、分岐するブランチの重みを必要としないので処理を簡略化することが可能になる。図１１は、図１０の処理を複数回繰り返す場合について説明する。この図において、時刻（ｋ＋１）でのメトリックを求める演算は、以下の式である。
【００３６】
Ｍ１（ｋ＋１） ＝ Ｍｉｎ［Ｍ１（ｋ）， Ｍ２（ｋ）］ ＋ Ａ（ｋ）
Ｍ２（ｋ＋１） ＝ Ｍｉｎ［Ｍ１（ｋ）， Ｍ２（ｋ）＋Ｃ（ｋ）］ ＋ Ｂ（ｋ）
ただし、
Ａ（ｋ） ＝ ａｋ＋１
Ｂ（ｋ） ＝ （−ａｋ ＋ｂｋ） ＋ｃｋ＋１
Ｃ（ｋ） ＝ （ａｋ −ｂｋ −ｃｋ ＋ｄｋ）
Ａ（ｋ），Ｂ（ｋ），Ｃ（ｋ） を求める演算は、Ｃｏｍｐａｒｅ−Ｓｅｌｅｃｔ 処理と独立に並行して行えるので、処理の簡略化が可能である。以上が、Ｔｒａｎｓｆｏｒｍｅｄ Ｖｉｔｅｒｂｉ アルゴリズムのあらましである。
【００３７】
このような Ｔｒａｎｓｆｏｒｍｅｄ Ｖｉｔｅｒｂｉ アルゴリズムを先ほどのＰＲ（１２２１）の場合に適応した例が、図６のトレリス線図である。この図において、Ｓ０，Ｓ１，Ｓ３，Ｓ４，Ｓ６，Ｓ７は ＰＲ（１２２１）に対応する六つの状態を表し、Ｍ０，Ｍ１，Ｍ３，Ｍ４，Ｍ６，Ｍ７ は、それぞれの状態に達するメトリックである。この図において、時刻（ｋ＋１）の各状態のメトリックは以下の演算によって求める。
【００３８】
Ｍ０（ｋ＋１） ＝ Ｍｉｎ［Ｍ０（ｋ）＋５， Ｍ４（ｋ）］ ＋４＊Ｙ（ｋ） ＋２＊Ｙ（ｋ＋１） ＋４
Ｍ１（ｋ＋１） ＝ Ｍｉｎ［Ｍ０（ｋ）＋３， Ｍ４（ｋ）］ ＋２＊Ｙ（ｋ） ＋１
Ｍ３（ｋ＋１） ＝ Ｍ１（ｋ）
Ｍ４（ｋ＋１） ＝ Ｍ６（ｋ）
Ｍ６（ｋ＋１） ＝ Ｍｉｎ［Ｍ３（ｋ）， Ｍ７（ｋ）＋３］ −２＊Ｙ（ｋ） ＋１
Ｍ７（ｋ＋１） ＝ Ｍｉｎ［Ｍ３（ｋ）， Ｍ７（ｋ）＋５］ −４＊Ｙ（ｋ） −２＊Ｙ（ｋ＋１） ＋４
上記の演算中において、Ｃｏｍｐａｒｅ−Ｓｅｌｅｃｔ 処理は、過去のメトリック値と定数のみの演算となるので、回路の大幅な簡略化が可能になる。しかしながら、各サイクルの処理時間の制約となるクリティカルパスは、依然として定数加算（Ａｄｄ）−比較（Ｃｐｍｐａｒｅ）−選択（Ｓｅｌｅｃｔ）であり、処理速度としては図５の構成に比べて大幅な改善はない。
【００３９】
図１２は、図６のトレリス線図に基ずくＡＣＳ処理を行うハードウエアを示すブロックである。この図において、Ｓ０， Ｓ１， Ｓ３， Ｓ４， Ｓ６， Ｓ７ は、図６のＳ０， Ｓ１， Ｓ３， Ｓ４， Ｓ６， Ｓ７ と同じく状態を表す記号である。Ｍ０，Ｍ１，Ｍ３，Ｍ４，Ｍ６，Ｍ７ は、図６におけるメトリック値の Ｍ０，Ｍ１，Ｍ３，Ｍ４，Ｍ６，Ｍ７ と同じである。図中の左側のＭ０，Ｍ１，Ｍ３，Ｍ４，Ｍ６，Ｍ７は、１時刻前に決定されたメトリック値であり、図中右側のＭ０，Ｍ１，Ｍ３，Ｍ４，Ｍ６，Ｍ７は、ＡＣＳ処理によって決定された新しいメトリック値である。また、ＢＭ０，ＢＭ１，ＢＭ６，ＢＭ７ は、それぞれ図６のトレリス線図上で右側に纏めたブランチの重みであり、
ＢＭ０ ＝ ４＊Ｙ（ｋ） ＋２＊Ｙ（ｋ＋１） ＋４
ＢＭ１ ＝ ２＊Ｙ（ｋ） ＋１
ＢＭ６ ＝ −２＊Ｙ（ｋ） ＋１
ＢＭ７ ＝ −４＊Ｙ（ｋ） −２＊Ｙ（ｋ＋１） ＋４
である。
【００４０】
図１２に示すように、ビタビ復号器のＡＣＳ部は、加算器２０１〜２１２、比較器２１３〜２１６、選択回路２１７〜２２０を備えている。
【００４１】
加算器２０１は、メトリックＭ０と定数５の和を計算する。比較器２１３は、加算器２０１による加算結果とメトリックＭ４の値を比較する。これと同時に、加算器２０５は加算器２０１の出力とＢＭ０を加算し、加算器２０６はメトリックＭ４とＢＭ０を加算する。選択回路２１７は、比較器２１３の第１の入力値が第２の入力値よりも小さい場合、選択回路２１７に対する第１の入力を出力し、比較器２１３の第１の入力値が第２の入力値よりも大きい場合は、選択回路２１７に対する第２の入力を出力する。たとえば、比較器２１３の比較結果で［Ｍ０＋５ ＜ Ｍ４］の場合は、選択器２１７の出力は加算器２０５の出力となる。逆に、比較器２１３の比較結果で［Ｍ０＋５ ＞＝ Ｍ４］の場合は、選択器２１７の出力は加算器２０６の出力となる。このように選択された結果は、次の時刻のメトリックＭ０として使われる。
【００４２】
同様に、加算器２０２は、（Ｍ０＋３）の演算を行なう。比較器２１４は、（Ｍ０＋３）とＭ４の値を比較する。これと同時に、加算器２０７は加算器２０２の出力とＢＭ１を加算し、加算器２０８はメトリックＭ４とＢＭ１を加算する。選択回路２１８は、比較器２１４の第１の入力値が第２の入力値よりも小さい場合、選択回路２１８に対する第１の入力を出力し、比較器２１４の第１の入力値が第２の入力値よりも大きい場合は、選択回路２１８に対する第２の入力を出力する。たとえば、比較器２１４ の比較結果が ［Ｍ０＋３ ＜ Ｍ４］ の場合は、選択回路２１８で加算器２０７の出力が選択される。逆に、比較器２１４ の比較結果が ［Ｍ０＋３ ＞＝ Ｍ４］ の場合は、選択回路２１８で加算器２０８の出力が選択される。
【００４３】
同様に、加算器２０３は、（Ｍ７＋３）の演算を行なう。比較器２１５は、（Ｍ７＋３）とＭ３の値を比較する。これと同時に、加算器２０９はメトリックＭ３とＢＭ６を加算し、加算器２１０は加算器２０３の出力とＢＭ６を加算する。選択回路２１９は、比較器２１５の第１の入力値が第２の入力値よりも小さい場合、選択回路２１９に対する第１の入力を出力し、比較器２１５の第１の入力値が第２の入力値よりも大きい場合は、選択回路２１９に対する第２の入力を出力する。たとえば、比較器２１５ の比較結果が ［Ｍ７＋３ ＜＝ Ｍ３］ の場合は、選択回路２１９で加算器２１０の出力が選択される。逆に、比較器２１５ の比較結果が ［Ｍ７＋３ ＞ Ｍ４］ の場合は、選択回路２１９で加算器２０９の出力が選択される。
【００４４】
同様に、加算器２０４は、（Ｍ７＋５）の演算を行なう。比較器２１６は、（Ｍ７＋５）とＭ３の値を比較する。これと同時に、加算器２１１はメトリックＭ３とＢＭ７を加算し、加算器２１２は加算器２０４の出力とＢＭ７を加算する。選択回路２２０は、比較器２１６の第１の入力値が第２の入力値よりも小さい場合、選択回路２２０に対する第１の入力を出力し、比較器２１６の第１の入力値が第２の入力値よりも大きい場合は、選択回路２２０に対する第２の入力を出力する。たとえば、比較器２１６ の比較結果が ［Ｍ７＋５ ＜＝ Ｍ３］ の場合は、選択回路２２０で加算器２１２の出力が選択される。逆に、比較器２１６ の比較結果が ［Ｍ７＋５ ＞ Ｍ４］ の場合は、選択回路２２０で加算器２１１の出力が選択される。
【００４５】
以上のようにして、Ｔｒａｎｓｆｏｒｍｅｄ Ｖｉｔｅｒｂｉ アルゴリズムに対応するＡＣＳ処理を実現する。
【００４６】
次に、前述の Ｔｒａｎｓｆｏｒｍｅｄ Ｖｉｔｅｒｂｉ アルゴリズムを改良した、本発明によるビタビ復号処理について説明する。本発明では、Ｔｒａｎｓｆｏｒｍｅｄ Ｖｉｔｅｒｂｉ アルゴリズムに加えて、Ｄｏｕｂｌｅ Ｓｔａｔｅ Ｖｉｔｅｒｂｉ アルゴリズムを併用する。すなわち、トレリス線図上において分岐するブランチに重みがある場合に、分岐するブランチを複数に分割し、すべてのマージするブランチにおいて事前の加算処理が必要ないようにする。具体的な例をこれまでと同様に、ＰＲ（１２２１）に対応するトレリス線図を用いて図７に示す。本発明による高速Ｖｉｔｅｒｂｉアルゴリズムを用いる場合の、時刻（ｋ＋１）の各メトリック値を求める演算は、以下の式である。
【００４７】
Ｍ０＿０（ｋ＋１） ＝ Ｍｉｎ［Ｍ０＿０（ｋ）， Ｍ４（ｋ）］ ＋４＊Ｙ（ｋ） ＋２＊Ｙ（ｋ＋１） ＋９
Ｍ０＿１（ｋ＋１） ＝ Ｍｉｎ［Ｍ０＿０（ｋ）， Ｍ４（ｋ）］ ＋４＊Ｙ（ｋ） ＋２＊Ｙ（ｋ＋１） ＋７
Ｍ１（ｋ＋１） ＝ Ｍｉｎ［Ｍ０＿１（ｋ）， Ｍ４（ｋ）］ ＋２＊Ｙ（ｋ） ＋１
Ｍ３（ｋ＋１） ＝ Ｍ１（ｋ）
Ｍ４（ｋ＋１） ＝ Ｍ６（ｋ）
Ｍ６（ｋ＋１） ＝ Ｍｉｎ［Ｍ３（ｋ）， Ｍ７＿０（ｋ）］ −２＊Ｙ（ｋ） ＋１
Ｍ７＿０（ｋ＋１） ＝ Ｍｉｎ［Ｍ３（ｋ）， Ｍ７＿１（ｋ）］ −４＊Ｙ（ｋ） −２＊Ｙ（ｋ＋１） ＋７
Ｍ７＿１（ｋ＋１） ＝ Ｍｉｎ［Ｍ３（ｋ）， Ｍ７＿１（ｋ）］ −４＊Ｙ（ｋ） −２＊Ｙ（ｋ＋１） ＋９
上記の処理では、全ての比較・選択式に各時刻のサンプル値（Ｙ（ｋ））に依存する部分が存在しないため、ブランチメトリックの演算と独立に並行して処理を行うことができる。また、Ｔｒａｎｓｆｏｒｍｅｄ Ｖｉｔｅｒｂｉ 特有の演算の共通化によって、ブランチメトリックの演算が簡略化されている。
【００４８】
次に、本発明に係る記録再生回路の構成を図２に示す。図２に示すように記録再生回路は、光ピックアップ１０１、記録補償テーブル１０２、記録補償制御部１０３、（１，７）ＲＬＬ変調器１０６、低域通過フィルタ１０７、Ａ／Ｄ変換器１０８、適応型等化器１０９、ビタビ復号器１１０、（１，７）ＲＬＬ復調器１１１、適応学習回路１１２、ＰＬＬ回路１１３を備えている。
【００４９】
以下、記録再生回路における記録および再生時の動作とともに回路の動作を説明する。（１，７）ＲＬＬ変調器１０６は、記録データを（１，７）ＲＬＬのラン長制限を満たすように変調する。記録補償制御部１０３は、（１，７）ＲＬＬ変調器１０６で生成された記録データの個々のラン長に対して、記録補償テーブル１０２を参照しながら適切なタイミングで記録パルスを発生する。記録補償制御部１０３で生成された記録パルスは、光学ピックアップ１０１で光信号となって光ディスク１００に照射される。光ディスク１００では、照射される光の強さに応じて記録層の結晶状態が変化する。以上がデータ記録時の一連の動作である。
【００５０】
次にデータ再生時の動作を説明する。光学ピックアップ１０１は、適切な強さのレーザー光を光ディスク１００に照射する。このレーザー光の照射の結果、光ディスク１００から記録データに応じた強さの光が反射する。光学ピックアップ１０１は、この反射光を検出し反射光の光量に応じた電気信号を出力する。この電気信号は、低域通過フィルタ１０７において、適切な帯域制限が行われる。低域通過フィルタ１０７の出力信号は、Ａ／Ｄ変換器１０８においてデジタル信号に変換される。Ａ／Ｄ変換器１０８の出力信号は、適応等化器１０９にて目標のＰＲクラスに応じた応答波形に波形等化される。このときの等化特性は、適応学習回路１１２によって調整される。適応等化器１０９の出力は、ビタビ復号器１１０によってデータの’１’または’０’の判定が行われバイナリデータとなる。得られたバイナリデータは、（１，７）ＲＬＬ復調器１１１により（１，７）ＲＬＬ変調の逆の処理（復調）が行われ、記録したデータを得ることができる。これらの動作と同時に、ＰＬＬ回路１１３では、適応型等化器１０９の出力にしたがい、Ａ／Ｄ変換器１０８でのサンプリングのタイミングが適切になるように、サンプリングクロックの制御を行う。
【００５１】
次に、ビタビ復号器１１０の内部構成について図３を用いて説明する。図３に示すように、ビタビ復号器１１０は、ブランチメトリック演算器１２１、比較・選択器１２２、メトリックレジスタ１２４、パスメモリ１２３の四つのブロックを備えている。
【００５２】
ブランチメトリック演算器１２１は、連続する２時刻の適応等化器１０９の出力信号Ｙ（ｋ）およびＹ（ｋ＋１）から、ブランチメトリックＢＭ００−ＢＭ７１を計算する。前述のＰＲ（１２２１）の場合では以下の式である。
【００５３】
ＢＭ００ ＝ ４＊Ｙ（ｋ） ＋２＊Ｙ（ｋ＋１） ＋９
ＢＭ０１ ＝ ４＊Ｙ（ｋ） ＋２＊Ｙ（ｋ＋１） ＋７
ＢＭ１ ＝ ２＊Ｙ（ｋ） ＋１
ＢＭ６ ＝ −２＊Ｙ（ｋ） ＋１
ＢＭ７０ ＝ −４＊Ｙ（ｋ） −２＊Ｙ（ｋ＋１） ＋７
ＢＭ７１ ＝ −４＊Ｙ（ｋ） −２＊Ｙ（ｋ＋１） ＋９
メトリックレジスタ１２４は、各時刻で求めた最小メトリック値を保持し、このメトリック値は次の時刻での比較・選択処理に利用される。同時に、メトリック値のオーバーフローを避けるための処理を行う。
【００５４】
図４は、メトリックレジスタ１２４の構成を示す一例である。図４に示すように、メトリックレジスタ１２４は、フリップフロップ１６１〜１６８、シフト回路１６９、加算回路１７０〜１７７を備えている。フリップフロップ１６１〜１６８は、各時刻において比較・選択器１２２で求めたメトリック値を保持する。シフト回路１６９は、フリップフロップ１６１が保持する値の１／２の値を求める。加算回路１７０〜１７７は、フリップフロップ１６１〜１６８が保持する値からシフト回路１６９の出力値を引き、新たなメトリック値とすることでメトリック値のオーバーフローを防ぐ。
【００５５】
比較・選択器１２２は、一時刻前のメトリックに現時刻のブランチメトリックの加算処理を行うと同時に、一時刻前のメトリック値を比較し、確からしさの大きいメトリックの選択を行う。同様に、ＰＲ（１２２１）の場合で説明すると、
Ｍ０＿０（ｋ＋１） ＝ Ｍｉｎ（Ｍ０＿０（ｋ）， Ｍ４（ｋ）） ＋ＢＭ００
Ｍ０＿１（ｋ＋１） ＝ Ｍｉｎ（Ｍ０＿０（ｋ）， Ｍ４（ｋ）） ＋ＢＭ０１
Ｍ１（ｋ＋１） ＝ Ｍｉｎ（Ｍ０＿１（ｋ）， Ｍ４（ｋ）） ＋ＢＭ１
Ｍ３（ｋ＋１） ＝ Ｍ１（ｋ）
Ｍ４（ｋ＋１） ＝ Ｍ６（ｋ）
Ｍ６（ｋ＋１） ＝ Ｍｉｎ（Ｍ３（ｋ）， Ｍ７＿０（ｋ）） ＋ＢＭ６
Ｍ７＿０（ｋ＋１） ＝ Ｍｉｎ（Ｍ３（ｋ）， Ｍ７＿１（ｋ）） ＋ＢＭ７０
Ｍ７＿１（ｋ＋１） ＝ Ｍｉｎ（Ｍ３（ｋ）， Ｍ７＿１（ｋ）） ＋ＢＭ７１
パスメモリ１２３は、比較・選択器１２２の選択結果を予め定めた長さだけ貯え、一定時刻経過後に最終的なバイナリデータとして出力する。
【００５６】
次に、本発明に係るＰＲ（１２２１）対応ビタビ復号器の加算・比較・選択器（ＡＣＳ）の内部構造を図１を用いて説明する。この図１において、ＢＭ００， ＢＭ０１， ＢＭ１， ＢＭ６， ＢＭ７０， ＢＭ７１ は、各ブランチメトリックの値であり、ブランチメトリック演算器１２１の出力信号である。Ｍ０＿０， Ｍ０＿１， Ｍ１， Ｍ４， Ｍ６， Ｍ７＿０， Ｍ３， Ｍ７＿１ は、メトリック値であり、メトリックレジスタ１２４の出力信号である。
【００５７】
図１に示すように、ビタビ復号器１２２は、加算回路１３１〜１４２、比較器１４３〜１４６、選択回路１４７〜１５２を備えている。
【００５８】
加算回路１３１〜１４２は、二つの入力値の和を求める。比較器１４３〜１４６は、二つの入力値の大小比較を行う。選択回路１４７〜１５２は、比較回路１４３〜１４６の比較結果に基づいて二つの入力値のいずれかを出力する。
【００５９】
加算器１３１，１３２、比較器１４３、選択回路１４７の組み合わせによって、次の比較・選択処理を実現する。
【００６０】
Ｍ０＿０（ｋ＋１） ＝ Ｍｉｎ（Ｍ０＿０（ｋ）， Ｍ４（ｋ）） ＋ＢＭ００
同様に、加算器１３３，１３４、比較器１４３、選択回路１４８の組み合わせによって、次の比較・選択処理を実現する。
【００６１】
Ｍ０＿１（ｋ＋１） ＝ Ｍｉｎ（Ｍ０＿０（ｋ）， Ｍ４（ｋ）） ＋ＢＭ０１
同様に、加算器１３５，１３６、比較器１４４、選択回路１４９の組み合わせによって、次の比較・選択処理を実現する。
【００６２】
Ｍ１（ｋ＋１） ＝ Ｍｉｎ（Ｍ０＿１（ｋ）， Ｍ４（ｋ）） ＋ＢＭ１
同様に、加算器１３７，１３８、比較器１４５、選択回路１５０の組み合わせによって、次の比較・選択処理を実現する。
【００６３】
Ｍ６（ｋ＋１） ＝ Ｍｉｎ（Ｍ３（ｋ）， Ｍ７＿０（ｋ）） ＋ＢＭ６
同様に、加算器１３９，１４０、比較器１４６、選択回路１５１の組み合わせによって、次の比較・選択処理を実現する。
【００６４】
Ｍ７＿０（ｋ＋１） ＝ Ｍｉｎ（Ｍ３（ｋ）， Ｍ７＿１（ｋ）） ＋ＢＭ７０
同様に、加算器１４１，１４２、比較器１４６、選択回路１５２の組み合わせによって、次の比較・選択処理を実現する。
【００６５】
Ｍ７＿１（ｋ＋１） ＝ Ｍｉｎ（Ｍ３（ｋ）， Ｍ７＿１（ｋ）） ＋ＢＭ７１
選択回路１４７〜１５２の出力は、新しいメトリック値としてメトリックレジスタ１２４の入力信号となる。比較器１４３〜１４６の出力、つまり比較結果は、パスメモリ１２３の入力信号となる。
【００６６】
以上のようにして、本発明によるビタビ復号器の比較・選択処理が実施される。
【００６７】
ここで、図１３に、本発明のデジタル信号復号方法の主要部分の処理についてまとめる。即ち、ブランチメトリック演算器１２１及び比較・選択器１２２の処理についてまとめる。図１３に示すように、ブランチメトリック演算器１２１は、毎時刻の入力信号系列からブランチメトリック値（ＢＭ００， ＢＭ０１， ＢＭ１， ＢＭ６， ＢＭ７０， ＢＭ７１）を計算する（ＳＴ１）。比較・選択器１２２は、ブランチメトリック演算器１２１の計算結果に基づき、加算比較選択処理（ＡＣＳ）を実行する（ＳＴ２）。即ち、所定のブランチメトリック値（例えばＢＭ００）を求めた時より一時刻前の二つのメトリック値（例えばＭ０＿０、Ｍ４）を比較し、この比較処理とは独立してこれら二つのメトリック値各々（例えばＭ０＿０、Ｍ４）に対して所定のブランチメトリック値（例えばＢＭ００）を加算し、これら二つのメトリック値の比較結果に応じて（例えば比較器１４３の出力）二つの加算結果のうちの一方を選択し（例えば選択回路１４７）、次の時刻で用いるメトリック値として出力する。
【００６８】
さらに詳しく説明すると、以下の第１の処理と第２の処理を並列に実行する。第１の処理とは、所定の条件により複数に分割されたブランチメトリック値（例えばＢＭ００、ＢＭ０１）のうちの第１のブランチメトリック値（例えばＢＭ００）を求めた時より一時刻前の二つのメトリック値（例えばＭ０＿０、Ｍ４）のみを比較し（例えば比較器１４３）、この比較処理とは独立してこれら二つのメトリック値各々（例えばＭ０＿０、Ｍ４）に対して第１のブランチメトリック値（例えばＢＭ００）を加算し、これら二つのメトリック値の比較結果に応じて（例えば比較器１４３の出力）二つの加算結果のうちの一方を選択し（例えば選択回路１４７）、次の時刻で用いるメトリック値として出力する処理である。
【００６９】
第２の処理とは、所定の条件により複数に分割されたブランチメトリック値（例えばＢＭ００、ＢＭ０１）のうちの第２のブランチメトリック値（例えばＢＭ０１）より一時刻前の二つのメトリック値（例えばＭ０＿０、Ｍ４）のみを比較し（例えば比較器１４３）、この比較処理とは独立してこれら二つのメトリック値各々（例えばＭ０＿０、Ｍ４）に対して第２のブランチメトリック値（例えばＢＭ０１）を加算し、これら二つのメトリック値の比較結果に応じて（例えば比較器１４３の出力）二つの加算結果のうちの一方を選択し（例えば選択回路１４８）、次の時刻で用いるメトリック値として出力する処理である。
【００７０】
以上の、第１の処理と第２の処理を毎時刻ごとに繰り返し処理を行う。
【００７１】
以上の実施例ではＰＲ（１２２１）の場合について説明したが、本発明はこれに限らず、他のクラスのパーシャルレスポンスについても同様に適用できるものである。本発明のポイントは、第１のステップとして Ｔｒａｎｓｆｏｒｍ 処理を行った簡素なトレリス線図を作成し、第２のステップとして作成したトレリス線図において分岐するブランチメトリックに重みがある場合に二つの状態に分割し、それぞれ並列にＡＣＳ処理を行うように変更する。このようにして作成したトレリス線図に従ってハードウエアを構成することで、高速処理と低消費電力を兼ね備えるビタビ復号器を実現することができる。
【００７２】
なお、本願発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態は可能な限り適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００７３】
【発明の効果】
この発明によれば、低消費電力で高速動作可能なデジタル信号復号装置及びデジタル信号復号方法を提供できる。
【図面の簡単な説明】
【図１】本発明の一例に係るＡｄｄ−Ｃｏｍｐａｒｅ−Ｓｅｌｅｃｔ部の構造を示す図である。
【図２】本発明の一例に係るＡｄｄ−Ｃｏｍｐａｒｅ−Ｓｅｌｅｃｔ部を備えたビタビ復号器を適用した記録再生回路の構成を示す図である。
【図３】本発明の一例に係るＡｄｄ−Ｃｏｍｐａｒｅ−Ｓｅｌｅｃｔ部を備えたビタビ復号器の構成を示す図である。
【図４】本発明の一例に係るメトリックレジスタの構成を示す図である。
【図５】ＰＲ（１２２１）対応のトレリス線を示す図である。
【図６】ＰＲ（１２２１）対応の Ｔｒａｎｓｆｏｒｍｅｄ トレリス線を示す図である。
【図７】本発明の一例に係るＰＲ（１２２１）対応のトレリス線を示す図である。
【図８】対称な２状態バタフライトレリス線を示す図である。
【図９】分岐メトリックの左シフト加算を示す図である。
【図１０】最大／最小ノード上における分岐メトリックの右シフト加算を示す図である。
【図１１】分岐メトリックがシフトされた２回反復トレリス線を示す図である。
【図１２】ＰＲ（１２２１）対応 Ｔｒａｎｓｆｏｒｍｅｄ ビタビ復号器のＡＣＳ部の構造の一例を示す図である。
【図１３】本発明の一例に係るデジタル信号復号方法の概要を説明するフローチャートである。
【符号の説明】
１０１…光ピックアップ、１０２…記録補償テーブル、１０３…記録補償制御部、１０６…（１，７）ＲＬＬ変調器、１０７…低域通過フィルタ、１０８…Ａ／Ｄ変換器、１０９…適応型等化器、１１０…ビタビ復号器、１１１…（１，７）ＲＬＬ復調器、１１２…適応学習回路、１１３…ＰＬＬ回路、１２１…ブランチメトリック演算器、１２２…比較・選択器、１２３…パスメモリ、１２４…メトリックレジスタ、１３１〜１４２…加算器、１４３〜１４６…比較器、１４７〜１５２…選択回路
【発明の属する技術分野】
この発明は、光ディスク装置等のデジタル信号再生装置に適用されるデジタル信号復号装置及びデジタル信号復号方法に関する。特に、ＰＲＭＬ技術を利用した信号再生回路に適用されるデジタル信号復号装置及びデジタル信号復号方法に関する。
【０００２】
【従来の技術】
デジタルデータを記録および再生することが可能な記録媒体として、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）に代表される光ディスクがあげられる。たとえば、ＤＶＤの一つであるＤＶＤ−ＲＡＭの記録媒体は信号記録層を備えており、この信号記録層に適切なエネルギーを持つレーザー光を照射することで記録層の結晶状態を変化させる。この記録層に再度適切なエネルギーのレーザー光を照射すると、記録層の結晶状態に応じた量の反射光が得られる。この反射光を検出することでデジタルデータの記録再生を行う。
【０００３】
ところで、近年、記録密度を上げるためにＰＲＭＬ技術が採用されている（特許文献１）。ＰＲＭＬ技術について、以下、簡単に内容を説明する。
【０００４】
パーシャルレスポンス（ＰＲ）は、符号間干渉（隣り合って記録されているビットに対応する再生信号同士の干渉）を積極的に利用して必要な信号帯域を圧縮しつつデータ再生を行う方法である。この時の符号間干渉の発生のさせかたによってさらに複数種類クラスに分類できるが、例えばクラス１の場合、記録データ“１”に対して再生データが“１１”の２ビットデータとして再生され、後続の１ビットに対して符号間干渉を発生させる。また、ビタビ復号方式（ＭＬ）は、いわゆる最尤系列推定方式の一種であって、再生波形のもつ符号間干渉の規則を有効に利用し、複数時刻にわたる信号振幅の情報に基づいてデータ再生を行う。この処理のために、記録媒体から得られる再生波形に同期した同期クロックを生成し、このクロックによって再生波形自身をサンプルし振幅情報に変換する。その後適切な波形等化を行うことによってあらかじめ定めたパーシャルレスポンスの応答波形に変換し、ビタビ復号部において過去と現在のサンプルデータを用い、最も確からしいデータ系列を再生データとして出力する。以上のパーシャルレスポンス方式とビタビ復号方式（最尤復号）を組み合わせる方式をＰＲＭＬ方式とよぶ。パーシャルレスポンスでは、記録データ列に対して予め定めたパーシャルレスポンスクラスのインパルス応答を畳み込み演算することによって、再生信号列を計算することができる。すなわち、記録から再生までの過程をＮ状態（予め定めたパーシャルレスポンスの応答の長さをｍとした時にＮ＝２ｍ−１となる）を持つ任意の有限状態マシン（ｆｉｎｉｔｅ ｓｔａｔｅ ｍａｃｈｉｎｅ）として表現できる。この有限状態マシンのある時刻ｋの状態（Ｎ個）を縦方向にならべたノードで表現し、各状態から時刻（ｋ＋１）の各状態への遷移をブランチとして表現する２次元グラフをトレリス線図という。再生信号列から記録信号列を求める、すなわちこのトレリス線図上で最短パスを探索するのに用いられるのがビタビ・アルゴリズムで、多段決定過程に対する動的プログラミング問題と等価となる。このアルゴリズムに基づくビタビ復号器は、符号間干渉を有し帯域制限のあるチャネルにおける伝送系列の最尤推定を行うのに用いられる。すなわち、可能な符号系列の中から、例えば、受信信号の系列の自乗誤差の総和など、受信信号の系列に関する距離メトリック（距離関数）を最小化する符号系列を選択する。このＰＲＭＬ技術を実用化するためには、再生信号が予め定めたＰＲクラスの応答となるようにする高精度の適応等化技術およびこれを支える高精度のクロック再生技術を必要とする。
【０００５】
次にＰＲＭＬ技術で用いられるラン長制限符号について説明する。ＰＲＭＬ再生回路では、記録媒体から再生された信号自身から、これに同期したクロックを生成する。安定したクロックを生成するために、記録信号は予め定めた時間以内で極性が反転する必要がある。同時に、記録信号の最高周波数を下げるために予め定めた時間中では記録信号の極性が反転しないようにする。ここで、記録信号の極性が反転しない最大データ長を最大ラン長と呼び、極性が反転しない最小データ長を最小ラン長と呼ぶ。最大ラン長が８ビットで、最小ラン長が２ビットである変調規則を（１，７）ＲＬＬと呼び、最大ラン長が８ビットで、最小ラン長が３ビットである変調規則を（２，７）ＲＬＬと呼ぶ。光ディスクで用いられる代表的な変調・復調方式として（１，７）ＲＬＬやＥＦＭ Ｐｌｕｓ（特許文献２）があげられる。
【０００６】
近年、光ディスク装置等のデータ再生速度は急速に上昇し、５００ＭＨｚ以上の動作速度を必要としている。ここでデータ再生回路の消費電力は動作速度に比例して増加する。また、記録線密度の上昇により、より高次のＰＲＭＬ信号処理を必要としている。高次のＰＲＭＬを用いることによりさらに複雑な信号処理が必要になり、より大規模な回路を必要とする。しかしながら、ノート型ＰＣの普及などによって消費電力の低い光ディスク装置が望まれており、ＰＲＭＬ再生回路の消費電力を大幅に削減する必要がある。さらに、ＰＲＭＬ再生回路の一部であるビタビ復号器は、回路が複雑な上にＡＣＳ処理と呼ばれるフィードバックループ処理を行うため、処理速度を上げる際のボトルネックとなることが知られている。
【０００７】
このような問題に対して、ビタビ復号器の回路を簡単にする技術が開示されている（特許文献３）。さらに、特許文献３に開示された技術にＲａｄｉｘ−４ と呼ばれる先読み処理を加えることで回路規模を抑えつつ演算速度を改善する技術も開示されている（特許文献４）。さらに、ビタビ復号器の動作速度を向上する技術も開示されている（非特許文献１）。
【０００８】
【特許文献１】
特開平９−１７１３０号公報
【０００９】
【特許文献２】
米国特許第５，６９６，５０５号明細書
【００１０】
【特許文献３】
特許第２７５５３７５号公報
【００１１】
【特許文献４】
特開平１０−２２８４０号公報
【００１２】
【非特許文献１】
“Ａ Ｎｅｗ ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ ｔｈｅ ｆａｓｔ Ｖｉｔｅｒｂｉ ａｌｇｏｒｉｔｈｍ”， Ｉｎｋｙｕ Ｌｅｅ， Ｓｏｎｎｔａｇ， Ｊ．Ｌ．， Ｇｌｏｂａｌ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｃｏｎｆｅｒｅｎｃｅ， ２０００， ＧＬＯＢＥＣＯＭ ’００． ＩＥＥＥ， Ｖｏｌｕｍｅ：３， ２０００， ｐｐ．１６６４−１６６８
【００１３】
【発明が解決しようとする課題】
特許文献３に開示された技術によると、一般的なビタビアルゴリズムを用いるビタビ復号器より回路は簡単になるものの、演算速度は改善されないという問題点が残される。
【００１４】
また、特許文献４に開示された技術によると、先読み処理は演算語長の増大を招き処理速度の改善以上に消費電力が増加するという問題があった。
【００１５】
さらに、特許文献５に開示された技術によると、ビタビアルゴリズム特有の加算処理と比較処理を並行して行うことが可能になり、動作速度を向上できる。しかしながら、並列処理を行う為、回路の複雑さは著しく増加し、消費電力の増加を招くという問題があった。
【００１６】
そこで、本発明の目的は、上記の問題を解決するために、低消費電力で高速動作可能なデジタル信号復号装置及びデジタル信号復号方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記課題を解決し目的を達成するために、この発明のデジタル信号復号装置及びデジタル信号復号方法は、以下のように構成されている。
【００１８】
（１）この発明は、畳み込み符号化された入力信号系列から最尤推定によって２進符号の系列を生成するデジタル信号復号装置であって、毎時刻の前記入力信号系列からブランチメトリック値を計算する計算手段と、所定のブランチメトリック値より一時刻前の二つのメトリック値のみを比較し、この比較処理とは独立してこれら二つのメトリック値各々に対して前記所定のブランチメトリック値を加算し、これら二つのメトリック値の比較結果に応じて二つの加算結果のうちの一方を選択し、次の時刻で用いるメトリック値として出力する加算比較選択手段とを備えている。
【００１９】
（２）この発明は、畳み込み符号化された入力信号系列から最尤推定によって２進符号の系列を生成するデジタル信号復号方法であって、毎時刻の前記入力信号系列から計算された所定のブランチメトリック値より一時刻前の二つのメトリック値のみを比較し、この比較処理とは独立してこれら二つのメトリック値各々に対して前記所定のブランチメトリック値を加算し、これら二つのメトリック値の比較結果に応じて二つの加算結果のうちの一方を選択し、次の時刻で用いるメトリック値として出力する。
【００２０】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００２１】
まず、Ｔｒａｎｓｆｏｒｍｅｄ Ｖｉｔｅｒｂｉ アルゴリズムについて説明する。このアルゴリズムは、各時刻でのサンプル・データに関するメトリック演算を、トレリス線図上のメトリック比較およびパス選択の演算の外側にシフトするという変形を行ったトレリス線図に変換し、（ａ）現時刻の各ノードが持つメトリック間の差分と、再帰的なステップと無関係な一定の値との比較をすることにより、次の時刻における各状態に至る生き残りパスが選択されるステップ、（ｂ）各ノードにおいて、シフトされたブランチ・メトリックを加算するステップとからなるものである。
【００２２】
例として、チャネルのインパルス応答が（１２２１）であり、（１，７）ＲＬＬ符号を用いた場合の通常のビタビ復号器について図５および図６を用いて説明する。図５は、ＰＲ（１２２１）に対応する通常のトレリス線図を表す。ＰＲ（１２２１）で（１，７）ＲＬＬ符号を用いる場合は、その内部状態数が６個となる。この内部状態をそれぞれ、Ｓ０，Ｓ１，Ｓ３，Ｓ４，Ｓ６，Ｓ７ とする。また、理想のチャネル出力振幅値を｛−３，−２，−１，０，１，２，３｝、時刻ｋでの実際のチャネル出力振幅をＹ（ｋ）とする。時刻ｋで状態Ｓ０に達するパスのメトリックをＭ０、状態Ｓ１に達するパスのメトリックをＭ１、状態Ｓ３に達するパスのメトリックをＭ３、状態Ｓ４に達するパスのメトリックをＭ４、状態Ｓ６に達するパスのメトリックをＭ６、状態Ｓ７に達するパスのメトリックをＭ７とする。時刻ｋから時刻ｋ＋１の遷移において、状態Ｓ０からは状態Ｓ０およびＳ１に分岐し、状態Ｓ１からはＳ３へ達し、状態Ｓ３からは状態Ｓ６およびＳ７に分岐し、状態Ｓ４からは状態Ｓ０およびＳ１に分岐し、状態Ｓ６からは状態Ｓ４に達し、状態Ｓ７からは状態Ｓ６およびＳ７に分岐する。時刻ｋ＋１で各状態に達するパスのうち最も確からしいパス（最尤パス）の選択および時刻ｋ＋１での各状態のメトリック値は以下の式に従い決定される。
【００２３】
Ｍ０（ｋ）＋（Ｙｋ＋３）２ ＜ Ｍ４（ｋ）＋（Ｙｋ＋２）２ の場合、
Ｓ０（ｋ） −＞ Ｓ０（ｋ＋１） を選択する。Ｍ０（ｋ＋１）＝Ｍ０（ｋ）＋（Ｙｋ＋３）２ −Ｙｋ２
Ｍ０（ｋ）＋（Ｙｋ＋３）２ ＞＝ Ｍ４（ｋ）＋（Ｙｋ＋２）２ の場合、
Ｓ４（ｋ） −＞ Ｓ０（ｋ＋１） を選択する。Ｍ０（ｋ＋１）＝Ｍ４（ｋ）＋（Ｙｋ＋２）２ −Ｙｋ２
Ｍ０（ｋ）＋（Ｙｋ＋２）２ ＜ Ｍ４（ｋ）＋（Ｙｋ＋１）２ の場合、
Ｓ０（ｋ） −＞ Ｓ１（ｋ＋１） を選択する。Ｍ１（ｋ＋１）＝Ｍ０（ｋ）＋（Ｙｋ＋３）２ −Ｙｋ２
Ｍ０（ｋ）＋（Ｙｋ＋３）２ ＞＝ Ｍ４（ｋ）＋（Ｙｋ＋２）２ の場合、
Ｓ４（ｋ） −＞ Ｓ０（ｋ＋１） を選択する。Ｍ１（ｋ＋１）＝Ｍ４（ｋ）＋（Ｙｋ＋２）２ −Ｙｋ２
Ｍ３（ｋ）＋（Ｙｋ−１）２ ＜ Ｍ７（ｋ）＋（Ｙｋ−２）２ の場合、
Ｓ３（ｋ） −＞ Ｓ６（ｋ＋１） を選択する。Ｍ６（ｋ＋１）＝Ｍ３（ｋ）＋（Ｙｋ−１）２ −Ｙｋ２
Ｍ３（ｋ）＋（Ｙｋ−１）２ ＞＝ Ｍ７（ｋ）＋（Ｙｋ−２）２ の場合、
Ｓ７（ｋ） −＞ Ｓ６（ｋ＋１） を選択する。Ｍ６（ｋ＋１）＝Ｍ７（ｋ）＋（Ｙｋ−２）２ −Ｙｋ２
Ｍ３（ｋ）＋（Ｙｋ−２）２ ＜ Ｍ７（ｋ）＋（Ｙｋ−３）２ の場合、
Ｓ３（ｋ） −＞ Ｓ７（ｋ＋１） を選択する。Ｍ７（ｋ＋１）＝Ｍ３（ｋ）＋（Ｙｋ−２）２ −Ｙｋ２
Ｍ３（ｋ）＋（Ｙｋ−２）２ ＞＝ Ｍ７（ｋ）＋（Ｙｋ−３）２ の場合、
Ｓ７（ｋ） −＞ Ｓ７（ｋ＋１） を選択する。Ｍ７（ｋ＋１）＝Ｍ７（ｋ）＋（Ｙｋ−３）２ −Ｙｋ２
また以下のパス選択およびメトリックの更新は無条件に行われる。
【００２４】
Ｓ１（ｋ） −＞ Ｓ３（ｋ＋１） を選択。Ｍ３（ｋ＋１）＝Ｍ１（ｋ）＋（Ｙｋ）２ −Ｙｋ２
Ｓ６（ｋ） −＞ Ｓ４（ｋ＋１） を選択。Ｍ４（ｋ＋１）＝Ｍ６（ｋ）＋（Ｙｋ）２ −Ｙｋ２
この比較・選択処理を毎時刻に行うことで、ビタビ復号器は最も確からしい系列を求める。
【００２５】
図５は、上記の処理フローを表すトレリス線図である。時刻ｋ＋１で状態Ｓ０に達するパスは、時刻ｋで状態Ｓ０からの遷移と時刻ｋで状態Ｓ４からの遷移の二つである。この二つのパスの確からしさはそれぞれ、時刻ｋでの確からしさであるメトリックＭ０およびＭ４にそれぞれの遷移経路（ブランチ）の確からしさを加えた結果である Ｍ０＋６＊Ｙ（ｋ）＋９， Ｍ４＋４＊Ｙ（ｋ）＋４ になる。この両者を比較して値の小さいほうが時刻（ｋ＋１）での状態Ｓ０のメトリックＭ０となる。
【００２６】
同様に、時刻ｋ＋１で状態Ｓ１に達するパスは、時刻ｋで状態Ｓ０からの遷移と時刻ｋで状態Ｓ４からの遷移の二つである。この二つのパスの確からしさはそれぞれ、時刻ｋでの確からしさであるメトリックＭ０およびＭ４にそれぞれの遷移経路（ブランチ）の確からしさ（ブランチメトリック）を加えた結果である Ｍ０＋４＊Ｙ（ｋ）＋４， Ｍ４＋２＊Ｙ（ｋ）＋１ になる。この両者を比較して値の小さいほうが時刻（ｋ＋１）での状態Ｓ１のメトリックＭ１となる。
【００２７】
同様に、時刻ｋ＋１で状態Ｓ３に達するパスは、時刻ｋで状態Ｓ１からの遷移だけである。よって、時刻ｋ＋１でのメトリックＭ３は、Ｍ１に状態Ｓ１からＳ３への遷移のブランチメトリックを加えた Ｍ１＋０ である。
【００２８】
同様に、時刻ｋ＋１で状態Ｓ４に達するパスは、時刻ｋで状態Ｓ６からの遷移だけである。よって、時刻ｋ＋１でのメトリックＭ４は、Ｍ６に状態Ｓ６からＳ４への遷移のブランチメトリックを加えた Ｍ６＋０ である。
【００２９】
同様に、時刻ｋ＋１で状態Ｓ６に達するパスは、時刻ｋで状態Ｓ３からの遷移と時刻ｋで状態Ｓ７からの遷移の二つである。この二つのパスの確からしさはそれぞれ、時刻ｋでの確からしさであるメトリックＭ３およびＭ７にそれぞれの遷移経路（ブランチ）の確からしさを加えた結果である Ｍ３−２＊Ｙ（ｋ）＋１， Ｍ７−４＊Ｙ（ｋ）＋４ になる。この両者を比較して値の小さいほうが時刻（ｋ＋１）での状態Ｓ６のメトリックＭ６となる。
【００３０】
同様に、時刻ｋ＋１で状態Ｓ７に達するパスは、時刻ｋで状態Ｓ３からの遷移と時刻ｋで状態Ｓ７からの遷移の二つである。この二つのパスの確からしさはそれぞれ、時刻ｋでの確からしさであるメトリックＭ３およびＭ７にそれぞれの遷移経路（ブランチ）の確からしさを加えた結果である Ｍ３−４＊Ｙ（ｋ）＋４， Ｍ７−６＊Ｙ（ｋ）＋６ になる。この両者を比較して値の小さいほうが時刻（ｋ＋１）での状態Ｓ７のメトリックＭ７となる。
【００３１】
以上の処理を行うビタビ復号器の各時刻での演算内容を状態Ｓ０に達する場合ついて整理すると、以下の３ステップに分解できる。
（１） 加算（Ａｄｄ）
Ｍ０ ＋ ６＊Ｙ（ｋ） ＋９
Ｍ４ ＋ ４＊Ｙ（ｋ） ＋４
これら二つの演算は独立であり、並列に処理を行うことが可能である。
（２） 比較（Ｃｏｍｐａｒｅ）
Ｍ０ ＋ ６＊Ｙ（ｋ） ＋９ ： Ｍ４ ＋ ４＊Ｙ（ｋ） ＋４
第１の処理で得られた値に対して比較を行う。
（３） 選択（Ｓｅｌｅｃｔ）
Ｍ０ ＋ ６＊Ｙ（ｋ） ＋９ ＜ Ｍ４ ＋ ４＊Ｙ（ｋ） ＋４ の場合
Ｍ０（ｋ＋１） ＝ Ｍ０ ＋ ６＊Ｙ（ｋ） ＋９
Ｍ０ ＋ ６＊Ｙ（ｋ） ＋９ ＞＝ Ｍ４ ＋ ４＊Ｙ（ｋ） ＋４ の場合
Ｍ０（ｋ＋１） ＝ Ｍ４ ＋ ４＊Ｙ（ｋ） ＋４
第２の処理（比較）の結果に従い、第１の処理（加算）の結果のいずれかを選択する。
【００３２】
以上のＡＣＳと呼ばれる三つの処理を必要とする。ここで明らかなように、この三つの処理は順次行う必要があり、高速転送を行うための処理速度のボトルネックとなる。これが通常のビタビ復号処理のあらましである。
【００３３】
次に、Ｔｒａｎｓｆｏｒｍｅｄ Ｖｉｔｅｒｂｉ アルゴリズムについて説明する。このアルゴリズムは、演算順序を変更して類似の演算を纏めることで全体の処理の簡略化を行う。この詳細を、図８、図９、図１０の２状態トレリスの場合を例に説明する。
【００３４】
図８は、通常の２状態トレリス線図（対称２状態バタフライトレリス）を表す図であり、基本構造は図６のトレリス線図と同じである。この図において、Ｍ１（ｋ），Ｍ２（ｋ）は、時刻ｋでの二つの状態の確からしさを表すメトリックである。状態Ｓ１から状態Ｓ１への遷移の重み（ブランチメトリック）は ａｋ であり、状態Ｓ１から状態Ｓ２への遷移の重み（ブランチメトリック）は ｂｋ であり、状態Ｓ２から状態Ｓ１への遷移の重み（ブランチメトリック）は ｃｋ であり、状態Ｓ２から状態Ｓ２への遷移の重み（ブランチメトリック）は ｄｋ である。この図において、時刻（ｋ＋１）のメトリックＭ１（ｋ＋１）、Ｍ２（ｋ＋１）は以下の式に従って求める。
【００３５】
Ｍ１（ｋ＋１） ＝ Ｍｉｎ［Ｍ１（ｋ）＋ａｋ， Ｍ２（ｋ）＋ｃｋ］
Ｍ２（ｋ＋１） ＝ Ｍｉｎ［Ｍ１（ｋ）＋ｂｋ， Ｍ２（ｋ）＋ｄｋ］
この演算は、図９に示すように、ブランチメトリック ａｋ， ｃｋ を纏めることができる。すなわち、
Ｍ１（ｋ＋１） ＝ Ｍｉｎ［Ｍ１（ｋ）＋ａｋ， Ｍ２（ｋ）＋ｃｋ］
Ｍ２（ｋ＋１） ＝ Ｍｉｎ［Ｍ１（ｋ）＋ａｋ＋（−ａｋ＋ｂｋ）， Ｍ２（ｋ）＋ｃｋ＋（−ｃｋ＋ｄｋ）］
さらに、図１０に示すように、ブランチメトリック ｂｋ， ｄｋ を纏めることができる。すなわち、
Ｍ１（ｋ＋１） ＝ Ｍｉｎ［Ｍ１（ｋ）＋ａｋ， Ｍ２（ｋ）＋ｃｋ］
Ｍ２（ｋ＋１） ＝ Ｍｉｎ［Ｍ１（ｋ） ＋ａｋ ＋（−ａｋ ＋ｂｋ）， Ｍ２（ｋ） ＋ｃｋ ＋（−ｃｋ ＋ｄｋ）］
このように変形することで、Ｍ１の選択処理においては、分岐するブランチの重みを必要としないので処理を簡略化することが可能になる。図１１は、図１０の処理を複数回繰り返す場合について説明する。この図において、時刻（ｋ＋１）でのメトリックを求める演算は、以下の式である。
【００３６】
Ｍ１（ｋ＋１） ＝ Ｍｉｎ［Ｍ１（ｋ）， Ｍ２（ｋ）］ ＋ Ａ（ｋ）
Ｍ２（ｋ＋１） ＝ Ｍｉｎ［Ｍ１（ｋ）， Ｍ２（ｋ）＋Ｃ（ｋ）］ ＋ Ｂ（ｋ）
ただし、
Ａ（ｋ） ＝ ａｋ＋１
Ｂ（ｋ） ＝ （−ａｋ ＋ｂｋ） ＋ｃｋ＋１
Ｃ（ｋ） ＝ （ａｋ −ｂｋ −ｃｋ ＋ｄｋ）
Ａ（ｋ），Ｂ（ｋ），Ｃ（ｋ） を求める演算は、Ｃｏｍｐａｒｅ−Ｓｅｌｅｃｔ 処理と独立に並行して行えるので、処理の簡略化が可能である。以上が、Ｔｒａｎｓｆｏｒｍｅｄ Ｖｉｔｅｒｂｉ アルゴリズムのあらましである。
【００３７】
このような Ｔｒａｎｓｆｏｒｍｅｄ Ｖｉｔｅｒｂｉ アルゴリズムを先ほどのＰＲ（１２２１）の場合に適応した例が、図６のトレリス線図である。この図において、Ｓ０，Ｓ１，Ｓ３，Ｓ４，Ｓ６，Ｓ７は ＰＲ（１２２１）に対応する六つの状態を表し、Ｍ０，Ｍ１，Ｍ３，Ｍ４，Ｍ６，Ｍ７ は、それぞれの状態に達するメトリックである。この図において、時刻（ｋ＋１）の各状態のメトリックは以下の演算によって求める。
【００３８】
Ｍ０（ｋ＋１） ＝ Ｍｉｎ［Ｍ０（ｋ）＋５， Ｍ４（ｋ）］ ＋４＊Ｙ（ｋ） ＋２＊Ｙ（ｋ＋１） ＋４
Ｍ１（ｋ＋１） ＝ Ｍｉｎ［Ｍ０（ｋ）＋３， Ｍ４（ｋ）］ ＋２＊Ｙ（ｋ） ＋１
Ｍ３（ｋ＋１） ＝ Ｍ１（ｋ）
Ｍ４（ｋ＋１） ＝ Ｍ６（ｋ）
Ｍ６（ｋ＋１） ＝ Ｍｉｎ［Ｍ３（ｋ）， Ｍ７（ｋ）＋３］ −２＊Ｙ（ｋ） ＋１
Ｍ７（ｋ＋１） ＝ Ｍｉｎ［Ｍ３（ｋ）， Ｍ７（ｋ）＋５］ −４＊Ｙ（ｋ） −２＊Ｙ（ｋ＋１） ＋４
上記の演算中において、Ｃｏｍｐａｒｅ−Ｓｅｌｅｃｔ 処理は、過去のメトリック値と定数のみの演算となるので、回路の大幅な簡略化が可能になる。しかしながら、各サイクルの処理時間の制約となるクリティカルパスは、依然として定数加算（Ａｄｄ）−比較（Ｃｐｍｐａｒｅ）−選択（Ｓｅｌｅｃｔ）であり、処理速度としては図５の構成に比べて大幅な改善はない。
【００３９】
図１２は、図６のトレリス線図に基ずくＡＣＳ処理を行うハードウエアを示すブロックである。この図において、Ｓ０， Ｓ１， Ｓ３， Ｓ４， Ｓ６， Ｓ７ は、図６のＳ０， Ｓ１， Ｓ３， Ｓ４， Ｓ６， Ｓ７ と同じく状態を表す記号である。Ｍ０，Ｍ１，Ｍ３，Ｍ４，Ｍ６，Ｍ７ は、図６におけるメトリック値の Ｍ０，Ｍ１，Ｍ３，Ｍ４，Ｍ６，Ｍ７ と同じである。図中の左側のＭ０，Ｍ１，Ｍ３，Ｍ４，Ｍ６，Ｍ７は、１時刻前に決定されたメトリック値であり、図中右側のＭ０，Ｍ１，Ｍ３，Ｍ４，Ｍ６，Ｍ７は、ＡＣＳ処理によって決定された新しいメトリック値である。また、ＢＭ０，ＢＭ１，ＢＭ６，ＢＭ７ は、それぞれ図６のトレリス線図上で右側に纏めたブランチの重みであり、
ＢＭ０ ＝ ４＊Ｙ（ｋ） ＋２＊Ｙ（ｋ＋１） ＋４
ＢＭ１ ＝ ２＊Ｙ（ｋ） ＋１
ＢＭ６ ＝ −２＊Ｙ（ｋ） ＋１
ＢＭ７ ＝ −４＊Ｙ（ｋ） −２＊Ｙ（ｋ＋１） ＋４
である。
【００４０】
図１２に示すように、ビタビ復号器のＡＣＳ部は、加算器２０１〜２１２、比較器２１３〜２１６、選択回路２１７〜２２０を備えている。
【００４１】
加算器２０１は、メトリックＭ０と定数５の和を計算する。比較器２１３は、加算器２０１による加算結果とメトリックＭ４の値を比較する。これと同時に、加算器２０５は加算器２０１の出力とＢＭ０を加算し、加算器２０６はメトリックＭ４とＢＭ０を加算する。選択回路２１７は、比較器２１３の第１の入力値が第２の入力値よりも小さい場合、選択回路２１７に対する第１の入力を出力し、比較器２１３の第１の入力値が第２の入力値よりも大きい場合は、選択回路２１７に対する第２の入力を出力する。たとえば、比較器２１３の比較結果で［Ｍ０＋５ ＜ Ｍ４］の場合は、選択器２１７の出力は加算器２０５の出力となる。逆に、比較器２１３の比較結果で［Ｍ０＋５ ＞＝ Ｍ４］の場合は、選択器２１７の出力は加算器２０６の出力となる。このように選択された結果は、次の時刻のメトリックＭ０として使われる。
【００４２】
同様に、加算器２０２は、（Ｍ０＋３）の演算を行なう。比較器２１４は、（Ｍ０＋３）とＭ４の値を比較する。これと同時に、加算器２０７は加算器２０２の出力とＢＭ１を加算し、加算器２０８はメトリックＭ４とＢＭ１を加算する。選択回路２１８は、比較器２１４の第１の入力値が第２の入力値よりも小さい場合、選択回路２１８に対する第１の入力を出力し、比較器２１４の第１の入力値が第２の入力値よりも大きい場合は、選択回路２１８に対する第２の入力を出力する。たとえば、比較器２１４ の比較結果が ［Ｍ０＋３ ＜ Ｍ４］ の場合は、選択回路２１８で加算器２０７の出力が選択される。逆に、比較器２１４ の比較結果が ［Ｍ０＋３ ＞＝ Ｍ４］ の場合は、選択回路２１８で加算器２０８の出力が選択される。
【００４３】
同様に、加算器２０３は、（Ｍ７＋３）の演算を行なう。比較器２１５は、（Ｍ７＋３）とＭ３の値を比較する。これと同時に、加算器２０９はメトリックＭ３とＢＭ６を加算し、加算器２１０は加算器２０３の出力とＢＭ６を加算する。選択回路２１９は、比較器２１５の第１の入力値が第２の入力値よりも小さい場合、選択回路２１９に対する第１の入力を出力し、比較器２１５の第１の入力値が第２の入力値よりも大きい場合は、選択回路２１９に対する第２の入力を出力する。たとえば、比較器２１５ の比較結果が ［Ｍ７＋３ ＜＝ Ｍ３］ の場合は、選択回路２１９で加算器２１０の出力が選択される。逆に、比較器２１５ の比較結果が ［Ｍ７＋３ ＞ Ｍ４］ の場合は、選択回路２１９で加算器２０９の出力が選択される。
【００４４】
同様に、加算器２０４は、（Ｍ７＋５）の演算を行なう。比較器２１６は、（Ｍ７＋５）とＭ３の値を比較する。これと同時に、加算器２１１はメトリックＭ３とＢＭ７を加算し、加算器２１２は加算器２０４の出力とＢＭ７を加算する。選択回路２２０は、比較器２１６の第１の入力値が第２の入力値よりも小さい場合、選択回路２２０に対する第１の入力を出力し、比較器２１６の第１の入力値が第２の入力値よりも大きい場合は、選択回路２２０に対する第２の入力を出力する。たとえば、比較器２１６ の比較結果が ［Ｍ７＋５ ＜＝ Ｍ３］ の場合は、選択回路２２０で加算器２１２の出力が選択される。逆に、比較器２１６ の比較結果が ［Ｍ７＋５ ＞ Ｍ４］ の場合は、選択回路２２０で加算器２１１の出力が選択される。
【００４５】
以上のようにして、Ｔｒａｎｓｆｏｒｍｅｄ Ｖｉｔｅｒｂｉ アルゴリズムに対応するＡＣＳ処理を実現する。
【００４６】
次に、前述の Ｔｒａｎｓｆｏｒｍｅｄ Ｖｉｔｅｒｂｉ アルゴリズムを改良した、本発明によるビタビ復号処理について説明する。本発明では、Ｔｒａｎｓｆｏｒｍｅｄ Ｖｉｔｅｒｂｉ アルゴリズムに加えて、Ｄｏｕｂｌｅ Ｓｔａｔｅ Ｖｉｔｅｒｂｉ アルゴリズムを併用する。すなわち、トレリス線図上において分岐するブランチに重みがある場合に、分岐するブランチを複数に分割し、すべてのマージするブランチにおいて事前の加算処理が必要ないようにする。具体的な例をこれまでと同様に、ＰＲ（１２２１）に対応するトレリス線図を用いて図７に示す。本発明による高速Ｖｉｔｅｒｂｉアルゴリズムを用いる場合の、時刻（ｋ＋１）の各メトリック値を求める演算は、以下の式である。
【００４７】
Ｍ０＿０（ｋ＋１） ＝ Ｍｉｎ［Ｍ０＿０（ｋ）， Ｍ４（ｋ）］ ＋４＊Ｙ（ｋ） ＋２＊Ｙ（ｋ＋１） ＋９
Ｍ０＿１（ｋ＋１） ＝ Ｍｉｎ［Ｍ０＿０（ｋ）， Ｍ４（ｋ）］ ＋４＊Ｙ（ｋ） ＋２＊Ｙ（ｋ＋１） ＋７
Ｍ１（ｋ＋１） ＝ Ｍｉｎ［Ｍ０＿１（ｋ）， Ｍ４（ｋ）］ ＋２＊Ｙ（ｋ） ＋１
Ｍ３（ｋ＋１） ＝ Ｍ１（ｋ）
Ｍ４（ｋ＋１） ＝ Ｍ６（ｋ）
Ｍ６（ｋ＋１） ＝ Ｍｉｎ［Ｍ３（ｋ）， Ｍ７＿０（ｋ）］ −２＊Ｙ（ｋ） ＋１
Ｍ７＿０（ｋ＋１） ＝ Ｍｉｎ［Ｍ３（ｋ）， Ｍ７＿１（ｋ）］ −４＊Ｙ（ｋ） −２＊Ｙ（ｋ＋１） ＋７
Ｍ７＿１（ｋ＋１） ＝ Ｍｉｎ［Ｍ３（ｋ）， Ｍ７＿１（ｋ）］ −４＊Ｙ（ｋ） −２＊Ｙ（ｋ＋１） ＋９
上記の処理では、全ての比較・選択式に各時刻のサンプル値（Ｙ（ｋ））に依存する部分が存在しないため、ブランチメトリックの演算と独立に並行して処理を行うことができる。また、Ｔｒａｎｓｆｏｒｍｅｄ Ｖｉｔｅｒｂｉ 特有の演算の共通化によって、ブランチメトリックの演算が簡略化されている。
【００４８】
次に、本発明に係る記録再生回路の構成を図２に示す。図２に示すように記録再生回路は、光ピックアップ１０１、記録補償テーブル１０２、記録補償制御部１０３、（１，７）ＲＬＬ変調器１０６、低域通過フィルタ１０７、Ａ／Ｄ変換器１０８、適応型等化器１０９、ビタビ復号器１１０、（１，７）ＲＬＬ復調器１１１、適応学習回路１１２、ＰＬＬ回路１１３を備えている。
【００４９】
以下、記録再生回路における記録および再生時の動作とともに回路の動作を説明する。（１，７）ＲＬＬ変調器１０６は、記録データを（１，７）ＲＬＬのラン長制限を満たすように変調する。記録補償制御部１０３は、（１，７）ＲＬＬ変調器１０６で生成された記録データの個々のラン長に対して、記録補償テーブル１０２を参照しながら適切なタイミングで記録パルスを発生する。記録補償制御部１０３で生成された記録パルスは、光学ピックアップ１０１で光信号となって光ディスク１００に照射される。光ディスク１００では、照射される光の強さに応じて記録層の結晶状態が変化する。以上がデータ記録時の一連の動作である。
【００５０】
次にデータ再生時の動作を説明する。光学ピックアップ１０１は、適切な強さのレーザー光を光ディスク１００に照射する。このレーザー光の照射の結果、光ディスク１００から記録データに応じた強さの光が反射する。光学ピックアップ１０１は、この反射光を検出し反射光の光量に応じた電気信号を出力する。この電気信号は、低域通過フィルタ１０７において、適切な帯域制限が行われる。低域通過フィルタ１０７の出力信号は、Ａ／Ｄ変換器１０８においてデジタル信号に変換される。Ａ／Ｄ変換器１０８の出力信号は、適応等化器１０９にて目標のＰＲクラスに応じた応答波形に波形等化される。このときの等化特性は、適応学習回路１１２によって調整される。適応等化器１０９の出力は、ビタビ復号器１１０によってデータの’１’または’０’の判定が行われバイナリデータとなる。得られたバイナリデータは、（１，７）ＲＬＬ復調器１１１により（１，７）ＲＬＬ変調の逆の処理（復調）が行われ、記録したデータを得ることができる。これらの動作と同時に、ＰＬＬ回路１１３では、適応型等化器１０９の出力にしたがい、Ａ／Ｄ変換器１０８でのサンプリングのタイミングが適切になるように、サンプリングクロックの制御を行う。
【００５１】
次に、ビタビ復号器１１０の内部構成について図３を用いて説明する。図３に示すように、ビタビ復号器１１０は、ブランチメトリック演算器１２１、比較・選択器１２２、メトリックレジスタ１２４、パスメモリ１２３の四つのブロックを備えている。
【００５２】
ブランチメトリック演算器１２１は、連続する２時刻の適応等化器１０９の出力信号Ｙ（ｋ）およびＹ（ｋ＋１）から、ブランチメトリックＢＭ００−ＢＭ７１を計算する。前述のＰＲ（１２２１）の場合では以下の式である。
【００５３】
ＢＭ００ ＝ ４＊Ｙ（ｋ） ＋２＊Ｙ（ｋ＋１） ＋９
ＢＭ０１ ＝ ４＊Ｙ（ｋ） ＋２＊Ｙ（ｋ＋１） ＋７
ＢＭ１ ＝ ２＊Ｙ（ｋ） ＋１
ＢＭ６ ＝ −２＊Ｙ（ｋ） ＋１
ＢＭ７０ ＝ −４＊Ｙ（ｋ） −２＊Ｙ（ｋ＋１） ＋７
ＢＭ７１ ＝ −４＊Ｙ（ｋ） −２＊Ｙ（ｋ＋１） ＋９
メトリックレジスタ１２４は、各時刻で求めた最小メトリック値を保持し、このメトリック値は次の時刻での比較・選択処理に利用される。同時に、メトリック値のオーバーフローを避けるための処理を行う。
【００５４】
図４は、メトリックレジスタ１２４の構成を示す一例である。図４に示すように、メトリックレジスタ１２４は、フリップフロップ１６１〜１６８、シフト回路１６９、加算回路１７０〜１７７を備えている。フリップフロップ１６１〜１６８は、各時刻において比較・選択器１２２で求めたメトリック値を保持する。シフト回路１６９は、フリップフロップ１６１が保持する値の１／２の値を求める。加算回路１７０〜１７７は、フリップフロップ１６１〜１６８が保持する値からシフト回路１６９の出力値を引き、新たなメトリック値とすることでメトリック値のオーバーフローを防ぐ。
【００５５】
比較・選択器１２２は、一時刻前のメトリックに現時刻のブランチメトリックの加算処理を行うと同時に、一時刻前のメトリック値を比較し、確からしさの大きいメトリックの選択を行う。同様に、ＰＲ（１２２１）の場合で説明すると、
Ｍ０＿０（ｋ＋１） ＝ Ｍｉｎ（Ｍ０＿０（ｋ）， Ｍ４（ｋ）） ＋ＢＭ００
Ｍ０＿１（ｋ＋１） ＝ Ｍｉｎ（Ｍ０＿０（ｋ）， Ｍ４（ｋ）） ＋ＢＭ０１
Ｍ１（ｋ＋１） ＝ Ｍｉｎ（Ｍ０＿１（ｋ）， Ｍ４（ｋ）） ＋ＢＭ１
Ｍ３（ｋ＋１） ＝ Ｍ１（ｋ）
Ｍ４（ｋ＋１） ＝ Ｍ６（ｋ）
Ｍ６（ｋ＋１） ＝ Ｍｉｎ（Ｍ３（ｋ）， Ｍ７＿０（ｋ）） ＋ＢＭ６
Ｍ７＿０（ｋ＋１） ＝ Ｍｉｎ（Ｍ３（ｋ）， Ｍ７＿１（ｋ）） ＋ＢＭ７０
Ｍ７＿１（ｋ＋１） ＝ Ｍｉｎ（Ｍ３（ｋ）， Ｍ７＿１（ｋ）） ＋ＢＭ７１
パスメモリ１２３は、比較・選択器１２２の選択結果を予め定めた長さだけ貯え、一定時刻経過後に最終的なバイナリデータとして出力する。
【００５６】
次に、本発明に係るＰＲ（１２２１）対応ビタビ復号器の加算・比較・選択器（ＡＣＳ）の内部構造を図１を用いて説明する。この図１において、ＢＭ００， ＢＭ０１， ＢＭ１， ＢＭ６， ＢＭ７０， ＢＭ７１ は、各ブランチメトリックの値であり、ブランチメトリック演算器１２１の出力信号である。Ｍ０＿０， Ｍ０＿１， Ｍ１， Ｍ４， Ｍ６， Ｍ７＿０， Ｍ３， Ｍ７＿１ は、メトリック値であり、メトリックレジスタ１２４の出力信号である。
【００５７】
図１に示すように、ビタビ復号器１２２は、加算回路１３１〜１４２、比較器１４３〜１４６、選択回路１４７〜１５２を備えている。
【００５８】
加算回路１３１〜１４２は、二つの入力値の和を求める。比較器１４３〜１４６は、二つの入力値の大小比較を行う。選択回路１４７〜１５２は、比較回路１４３〜１４６の比較結果に基づいて二つの入力値のいずれかを出力する。
【００５９】
加算器１３１，１３２、比較器１４３、選択回路１４７の組み合わせによって、次の比較・選択処理を実現する。
【００６０】
Ｍ０＿０（ｋ＋１） ＝ Ｍｉｎ（Ｍ０＿０（ｋ）， Ｍ４（ｋ）） ＋ＢＭ００
同様に、加算器１３３，１３４、比較器１４３、選択回路１４８の組み合わせによって、次の比較・選択処理を実現する。
【００６１】
Ｍ０＿１（ｋ＋１） ＝ Ｍｉｎ（Ｍ０＿０（ｋ）， Ｍ４（ｋ）） ＋ＢＭ０１
同様に、加算器１３５，１３６、比較器１４４、選択回路１４９の組み合わせによって、次の比較・選択処理を実現する。
【００６２】
Ｍ１（ｋ＋１） ＝ Ｍｉｎ（Ｍ０＿１（ｋ）， Ｍ４（ｋ）） ＋ＢＭ１
同様に、加算器１３７，１３８、比較器１４５、選択回路１５０の組み合わせによって、次の比較・選択処理を実現する。
【００６３】
Ｍ６（ｋ＋１） ＝ Ｍｉｎ（Ｍ３（ｋ）， Ｍ７＿０（ｋ）） ＋ＢＭ６
同様に、加算器１３９，１４０、比較器１４６、選択回路１５１の組み合わせによって、次の比較・選択処理を実現する。
【００６４】
Ｍ７＿０（ｋ＋１） ＝ Ｍｉｎ（Ｍ３（ｋ）， Ｍ７＿１（ｋ）） ＋ＢＭ７０
同様に、加算器１４１，１４２、比較器１４６、選択回路１５２の組み合わせによって、次の比較・選択処理を実現する。
【００６５】
Ｍ７＿１（ｋ＋１） ＝ Ｍｉｎ（Ｍ３（ｋ）， Ｍ７＿１（ｋ）） ＋ＢＭ７１
選択回路１４７〜１５２の出力は、新しいメトリック値としてメトリックレジスタ１２４の入力信号となる。比較器１４３〜１４６の出力、つまり比較結果は、パスメモリ１２３の入力信号となる。
【００６６】
以上のようにして、本発明によるビタビ復号器の比較・選択処理が実施される。
【００６７】
ここで、図１３に、本発明のデジタル信号復号方法の主要部分の処理についてまとめる。即ち、ブランチメトリック演算器１２１及び比較・選択器１２２の処理についてまとめる。図１３に示すように、ブランチメトリック演算器１２１は、毎時刻の入力信号系列からブランチメトリック値（ＢＭ００， ＢＭ０１， ＢＭ１， ＢＭ６， ＢＭ７０， ＢＭ７１）を計算する（ＳＴ１）。比較・選択器１２２は、ブランチメトリック演算器１２１の計算結果に基づき、加算比較選択処理（ＡＣＳ）を実行する（ＳＴ２）。即ち、所定のブランチメトリック値（例えばＢＭ００）を求めた時より一時刻前の二つのメトリック値（例えばＭ０＿０、Ｍ４）を比較し、この比較処理とは独立してこれら二つのメトリック値各々（例えばＭ０＿０、Ｍ４）に対して所定のブランチメトリック値（例えばＢＭ００）を加算し、これら二つのメトリック値の比較結果に応じて（例えば比較器１４３の出力）二つの加算結果のうちの一方を選択し（例えば選択回路１４７）、次の時刻で用いるメトリック値として出力する。
【００６８】
さらに詳しく説明すると、以下の第１の処理と第２の処理を並列に実行する。第１の処理とは、所定の条件により複数に分割されたブランチメトリック値（例えばＢＭ００、ＢＭ０１）のうちの第１のブランチメトリック値（例えばＢＭ００）を求めた時より一時刻前の二つのメトリック値（例えばＭ０＿０、Ｍ４）のみを比較し（例えば比較器１４３）、この比較処理とは独立してこれら二つのメトリック値各々（例えばＭ０＿０、Ｍ４）に対して第１のブランチメトリック値（例えばＢＭ００）を加算し、これら二つのメトリック値の比較結果に応じて（例えば比較器１４３の出力）二つの加算結果のうちの一方を選択し（例えば選択回路１４７）、次の時刻で用いるメトリック値として出力する処理である。
【００６９】
第２の処理とは、所定の条件により複数に分割されたブランチメトリック値（例えばＢＭ００、ＢＭ０１）のうちの第２のブランチメトリック値（例えばＢＭ０１）より一時刻前の二つのメトリック値（例えばＭ０＿０、Ｍ４）のみを比較し（例えば比較器１４３）、この比較処理とは独立してこれら二つのメトリック値各々（例えばＭ０＿０、Ｍ４）に対して第２のブランチメトリック値（例えばＢＭ０１）を加算し、これら二つのメトリック値の比較結果に応じて（例えば比較器１４３の出力）二つの加算結果のうちの一方を選択し（例えば選択回路１４８）、次の時刻で用いるメトリック値として出力する処理である。
【００７０】
以上の、第１の処理と第２の処理を毎時刻ごとに繰り返し処理を行う。
【００７１】
以上の実施例ではＰＲ（１２２１）の場合について説明したが、本発明はこれに限らず、他のクラスのパーシャルレスポンスについても同様に適用できるものである。本発明のポイントは、第１のステップとして Ｔｒａｎｓｆｏｒｍ 処理を行った簡素なトレリス線図を作成し、第２のステップとして作成したトレリス線図において分岐するブランチメトリックに重みがある場合に二つの状態に分割し、それぞれ並列にＡＣＳ処理を行うように変更する。このようにして作成したトレリス線図に従ってハードウエアを構成することで、高速処理と低消費電力を兼ね備えるビタビ復号器を実現することができる。
【００７２】
なお、本願発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態は可能な限り適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００７３】
【発明の効果】
この発明によれば、低消費電力で高速動作可能なデジタル信号復号装置及びデジタル信号復号方法を提供できる。
【図面の簡単な説明】
【図１】本発明の一例に係るＡｄｄ−Ｃｏｍｐａｒｅ−Ｓｅｌｅｃｔ部の構造を示す図である。
【図２】本発明の一例に係るＡｄｄ−Ｃｏｍｐａｒｅ−Ｓｅｌｅｃｔ部を備えたビタビ復号器を適用した記録再生回路の構成を示す図である。
【図３】本発明の一例に係るＡｄｄ−Ｃｏｍｐａｒｅ−Ｓｅｌｅｃｔ部を備えたビタビ復号器の構成を示す図である。
【図４】本発明の一例に係るメトリックレジスタの構成を示す図である。
【図５】ＰＲ（１２２１）対応のトレリス線を示す図である。
【図６】ＰＲ（１２２１）対応の Ｔｒａｎｓｆｏｒｍｅｄ トレリス線を示す図である。
【図７】本発明の一例に係るＰＲ（１２２１）対応のトレリス線を示す図である。
【図８】対称な２状態バタフライトレリス線を示す図である。
【図９】分岐メトリックの左シフト加算を示す図である。
【図１０】最大／最小ノード上における分岐メトリックの右シフト加算を示す図である。
【図１１】分岐メトリックがシフトされた２回反復トレリス線を示す図である。
【図１２】ＰＲ（１２２１）対応 Ｔｒａｎｓｆｏｒｍｅｄ ビタビ復号器のＡＣＳ部の構造の一例を示す図である。
【図１３】本発明の一例に係るデジタル信号復号方法の概要を説明するフローチャートである。
【符号の説明】
１０１…光ピックアップ、１０２…記録補償テーブル、１０３…記録補償制御部、１０６…（１，７）ＲＬＬ変調器、１０７…低域通過フィルタ、１０８…Ａ／Ｄ変換器、１０９…適応型等化器、１１０…ビタビ復号器、１１１…（１，７）ＲＬＬ復調器、１１２…適応学習回路、１１３…ＰＬＬ回路、１２１…ブランチメトリック演算器、１２２…比較・選択器、１２３…パスメモリ、１２４…メトリックレジスタ、１３１〜１４２…加算器、１４３〜１４６…比較器、１４７〜１５２…選択回路
Claims (5)
- 畳み込み符号化された入力信号系列から最尤推定によって２進符号の系列を生成するデジタル信号復号装置であって、
毎時刻の前記入力信号系列からブランチメトリック値を計算する計算手段と、
前記所定のブランチメトリック値を求めた時刻より一時刻前の二つのメトリック値のみを比較し、この比較処理とは独立してこれら二つのメトリック値各々に対して前記所定のブランチメトリック値を加算し、これら二つのメトリック値の比較結果に応じて二つの加算結果のうちの一方を選択し、次の時刻で用いるメトリック値として出力する加算比較選択手段と、
を備えたことを特徴とするデジタル信号復号装置。 - 畳み込み符号化された入力信号系列から最尤推定によって２進符号の系列を生成するデジタル信号復号装置であって、
毎時刻の前記入力信号系列から第１及び第２のブランチメトリック値を計算する計算手段と、
前記第１のブランチメトリック値を求めた時刻より一時刻前の二つのメトリック値のみを比較し、この比較処理とは独立してこれら二つのメトリック値各々に対して前記第１のブランチメトリック値を加算し、これら二つのメトリック値の比較結果に応じて二つの加算結果のうちの一方を選択し、次の時刻で用いるメトリック値として出力する第１の処理と、前記第２のブランチメトリック値を求めた時刻より一時刻前の二つのメトリック値のみを比較し、この比較処理とは独立してこれら二つのメトリック値各々に対して前記第２のブランチメトリック値を加算し、これら二つのメトリック値の比較結果に応じて二つの加算結果のうちの一方を選択し、次の時刻で用いるメトリック値として出力する第２の処理とを並列に実行する加算比較選択手段と、
を備えたことを特徴とするデジタル信号復号装置。 - 請求項２に記載のデジタル信号復号装置の前記比較選択加算手段は、
前記第１のブランチメトリック値と一時刻前の第１のメトリック値とを加算する第１の加算手段と、
前記第１のブランチメトリック値と一時刻前の第２のメトリック値とを加算する第２の加算手段と、
前記第２のブランチメトリック値と一時刻前の前記第１のメトリック値とを加算する第３の加算手段と、
前記第２のブランチメトリック値と一時刻前の前記第２のメトリック値とを加算する第４の加算手段と、
前記第１のメトリック値と前記第２のメトリック値のみを比較し、どちらか一方のメトリック値を出力する比較手段と、
前記比較手段による比較結果に応じて、前記第１及び第２の加算手段による加算結果のうちのどちらか一方の加算手段による加算結果を選択し、次の時刻で用いる前記第１のメトリック値として出力する第１の選択手段と、
前記比較手段による比較結果に応じて、前記第３及び第４の加算手段による加算結果のうちのどちらか一方の加算手段による加算結果を選択し、次の時刻で用いる前記第２のメトリック値として出力する第２の選択手段と、
を備えている。 - 畳み込み符号化された入力信号系列から最尤推定によって２進符号の系列を生成するデジタル信号復号方法であって、
毎時刻の前記入力信号系列から計算された所定のブランチメトリック値より一時刻前の二つのメトリック値のみを比較し、この比較処理とは独立してこれら二つのメトリック値各々に対して前記所定のブランチメトリック値を加算し、これら二つのメトリック値の比較結果に応じて二つの加算結果のうちの一方を選択し、次の時刻で用いるメトリック値として出力する、
ことを特徴とするデジタル信号復号方法。 - 畳み込み符号化された入力信号系列から最尤推定によって２進符号の系列を生成するデジタル信号復号方法であって、
毎時刻の前記入力信号系列から計算された第１のブランチメトリック値より一時刻前の二つのメトリック値のみを比較し、この比較処理とは独立してこれら二つのメトリック値各々に対して前記第１のブランチメトリック値を加算し、これら二つのメトリック値の比較結果に応じて二つの加算結果のうちの一方を選択し、次の時刻で用いるメトリック値として出力する第１の処理と、毎時刻の前記入力信号系列から計算された第２のブランチメトリック値より一時刻前の二つのメトリック値のみを比較し、この比較処理とは独立してこれら二つのメトリック値各々に対して前記第２のブランチメトリック値を加算し、これら二つのメトリック値の比較結果に応じて二つの加算結果のうちの一方を選択し、次の時刻で用いるメトリック値として出力する第２の処理とを並列に実行する、
ことを特徴とするデジタル信号復号方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002382260A JP3634842B2 (ja) | 2002-12-27 | 2002-12-27 | デジタル信号復号装置及びデジタル信号復号方法 |
| US10/740,531 US7370266B2 (en) | 2002-12-27 | 2003-12-22 | Digital signal decoding device and digital signal decoding method |
| CNB2003101243093A CN1306515C (zh) | 2002-12-27 | 2003-12-26 | 数字信号解码设备和数字信号解码方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002382260A JP3634842B2 (ja) | 2002-12-27 | 2002-12-27 | デジタル信号復号装置及びデジタル信号復号方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004214965A JP2004214965A (ja) | 2004-07-29 |
| JP3634842B2 true JP3634842B2 (ja) | 2005-03-30 |
Family
ID=32677461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002382260A Expired - Fee Related JP3634842B2 (ja) | 2002-12-27 | 2002-12-27 | デジタル信号復号装置及びデジタル信号復号方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7370266B2 (ja) |
| JP (1) | JP3634842B2 (ja) |
| CN (1) | CN1306515C (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050264906A1 (en) * | 2004-05-25 | 2005-12-01 | Haratsch Erich F | Method and apparatus for reduced-state Viterbi detection in a read channel of a magnetic recording system |
| JP4261334B2 (ja) * | 2003-12-26 | 2009-04-30 | 株式会社東芝 | ディスク装置及びディスク再生方法 |
| TWI255622B (en) * | 2004-10-21 | 2006-05-21 | Mediatek Inc | Method of computing path metrics in a high-speed Viterbi detector and related apparatus thereof |
| JP2006344294A (ja) * | 2005-06-09 | 2006-12-21 | Hitachi Ltd | 情報再生装置及び再生信号処理回路 |
| KR20080012434A (ko) * | 2006-08-03 | 2008-02-12 | 삼성전자주식회사 | 입력 메시지의 특성을 고려한 복호 장치 및 방법 |
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| US20080152044A1 (en) * | 2006-12-20 | 2008-06-26 | Media Tek Inc. | Veterbi decoding method for convolutionally encoded signal |
| TW200828823A (en) * | 2006-12-29 | 2008-07-01 | Tatung Co Ltd | High speed Radix-4 butterfly module and method of performing Viterbi decoding using the module |
| CN101395669B (zh) * | 2007-02-21 | 2011-05-04 | 松下电器产业株式会社 | 最大似然译码装置和信息再现装置 |
| US9323534B2 (en) | 2013-03-15 | 2016-04-26 | Freescale Semiconductor, Inc. | Method and apparatus for detecting a collision between multiple threads of execution for accessing a memory array |
| US9116799B2 (en) | 2013-06-30 | 2015-08-25 | Freescale Semiconductor, Inc. | Method for detecting bank collision at a memory and device therefor |
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| CN109412600A (zh) * | 2018-09-03 | 2019-03-01 | 何祥果 | 一种基于磁性特征的标识号编码方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5040211A (en) * | 1988-10-13 | 1991-08-13 | Massachusetts Institute Of Technology | Reliable television transmission through analog channels |
| US5430744A (en) | 1993-09-30 | 1995-07-04 | International Business Machines Corporation | Method and means for detecting partial response waveforms using a modified dynamic programming heuristic |
| RU2153707C2 (ru) * | 1994-02-15 | 2000-07-27 | Конинклийке Филипс Электроникс Н.В. | Способ преобразования последовательности м-битовых информационных слов в модулированный сигнал, способ изготовления носителя записи, кодирующее устройство, декодирующее устройство, устройство записи, устройство считывания, сигнал и носитель записи |
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| JP3015832B2 (ja) | 1995-06-27 | 2000-03-06 | 富士通株式会社 | データ再生装置 |
| JP3344221B2 (ja) | 1996-06-28 | 2002-11-11 | 株式会社日立製作所 | デジタル信号復号装置及びそれに用いる復号方法 |
| US5870471A (en) * | 1996-11-27 | 1999-02-09 | Esco Electronics Corporation | Authentication algorithms for video images |
| JP3300246B2 (ja) | 1997-02-21 | 2002-07-08 | 株式会社日立製作所 | ビタビ復号器およびそれを用いた信号再生装置 |
-
2002
- 2002-12-27 JP JP2002382260A patent/JP3634842B2/ja not_active Expired - Fee Related
-
2003
- 2003-12-22 US US10/740,531 patent/US7370266B2/en not_active Expired - Fee Related
- 2003-12-26 CN CNB2003101243093A patent/CN1306515C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1523601A (zh) | 2004-08-25 |
| US7370266B2 (en) | 2008-05-06 |
| US20040133843A1 (en) | 2004-07-08 |
| CN1306515C (zh) | 2007-03-21 |
| JP2004214965A (ja) | 2004-07-29 |
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| Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040824 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041022 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041221 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041224 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080107 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090107 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100107 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110107 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120107 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130107 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130107 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140107 Year of fee payment: 9 |
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