JP3529965B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Description
憶装置、特に浮遊ゲート等の電荷蓄積層を有するMIS
構造のトランジスタからなるセルを用いた不揮発性半導
体記憶装置に関する。
蓄積層に電荷の注入、放出を電気的に行なう記憶手段
に、EEPROM(electrically erasable and progra
mmable ROM)がある。EEPROMは、電気的にデータ
の書き換えが可能な不揮発性半導体メモリであり、電荷
蓄積層(浮遊ゲート)と制御ゲートの積層構造を持つM
OSトランジスタ構造のメモリセルを用いたものが知ら
れている。浮遊ゲートに電荷を蓄積することにより、こ
のMOSトランジスタのしきい電圧を変化させ、このし
きい電圧の値によってデータを記憶する。データの書き
込み及び消去は、絶縁膜に電流を流すことによって行
う。すなわち、しきい電圧の変化で、メモリセルが流す
電流が変わることで、書き込み状態か、消去状態である
かを弁別する。また、この電流により、消去または書き
込みが動作余裕を含んで成功したかどうかを検証するベ
リファイ動作を行なうものもある。これにより、セルの
しきい電圧の平均化、適正化を図る。
もセル占有面積を小さくできるメモリセル方式として知
られている。図18(a),(b)は、複数のメモリセ
ルをそれらのソース、ドレイン拡散層を共用して直列接
続したNAND型セルの構成を示す平面図とその回路図
である。図18(a)における斜線は、浮遊ゲート14を
示している。また、図19、図20は、それぞれ図18
(a)のF19 −F19 線に沿う断面図、F20 −F20 線に沿
う断面図である。
NANDセル群M1 〜M8 は、ビット線(BLまたは1
8)方向に沿ってライン状に素子分離されており、1つ
のNANDセル群の一端側のドレインは、選択ゲートト
ランジスタS1 を介してビット線に接続され、他端側の
ソースは、別の選択ゲートトランジスタS2 を介してソ
ース線に接続されている。ビット線コンタクトBCは各
NANDセル群毎に1つ設けられ、ソース線は素子分離
されずに各NANDセル群が全て共通のソース線につな
がっている。
の動作は、消去及び書込み共に電荷蓄積層と基板との間
の電荷の授受を利用している。データの消去は、図21
(a)に示すように、制御ゲート16に0V、基板側(基
板、ウェル)に高電圧(負電圧VEE)を印加することに
より浮遊ゲート14から基板側へ電子が引き抜かれる。こ
れにより、浮遊ゲートが正に帯電し、メモリセルのしき
い電圧は負になる(ノーマリオン化またはデプレッショ
ン型化、データ“1”化)。また、消去状態を検証する
消去ベリファイ動作が付加され、セルのしきい電圧の適
正化、平均化を図る。
図21(b)に示すように、制御ゲート16に高電圧(正
電圧Vpp)、ドレインとソースに0Vを印加する。チャ
ネルが形成され0Vとなり、チャネルから浮遊ゲート14
へ電子が注入される。これにより、浮遊ゲートが負に帯
電するため、メモリセルのしきい電圧は正となる。一
方、“1”書き込みは、消去状態を保ち、浮遊ゲートへ
の電子注入が行われないように、制御ゲートにVppを印
加したときにドレインに0VとVppの中間の電位を与
え、チャネル部にもその電位を印加するようにしてい
る。ウェルに与える電圧VBBは、パンチスルー電流防止
用の負電圧である。また、書き込み(“0”書き込み)
状態を検証するベリファイ動作が付加され、セルのしき
い電圧の適正化、平均化を図る。
するビット線が適当な電圧VPRE にプリチャージされ、
非選択のビット線は0Vにされる。そして、選択された
セルの制御ゲートに0V、それ以外の非選択セルの制御
ゲートには、各セルのチャネルを連結する内部生成電圧
Vm が印加される。この状態で選択ゲートトランジスタ
をオンさせ、ビット線から電流が流れ込むか否かによっ
てデータ“0”/“1”を判定する。すなわち、セルが
デプレッション化していれば電流は流れるが、セルのし
きい電圧が正になっていれば電流は流れない。これによ
り、ビット線が放電するか否かによってセルデータの
“0”/“1”が判断される(図22参照)。
トトランジスタ間で直列接続される構成である。データ
消去動作後は、選択ゲートトランジスタ間で直列接続さ
れた、全ての制御ゲートに接続されるNANDセル群
(1ブロック)が負のしきい電圧を持つように制御され
ていなければならない。データ消去後の消去ベリファイ
は、ブロック毎にNANDセル全てが負のしきい電圧に
なっているか否かを検証するものである。すなわち、図
23に示されるように、ビット線が適当な電圧VPRE に
プリチャージされた後、選択ゲートトランジスタはオン
され、制御ゲートを全て0Vにして、ビット線電流が放
電されるか否かで、消去状態になっているか否かを判定
する。消去状態のセルはデプレッション化されているの
で、選択ゲートトランジスタ間で直列接続されるNAN
Dセル群の直列抵抗は極めて低い。ビット線の負荷が小
さいと、消去ベリファイ時は、選択ゲートトランジスタ
の立上がりに応じてビット線の負荷が瞬時に放電されて
しまい、セルの電子放出の度合いを調べるというより
も、選択ゲート線の配線遅延や、選択ゲートトランジス
タのしきい電圧で決まってしまう恐れがある。
トランジスタ間で“0”書き込みされているセルや
“1”書き込みされているセルが混在していることが考
えられる。これらのセルが非選択であっても導通状態に
なるように各制御ゲートの電位が十分高くないと選択セ
ルのデータを読み出すことができない。選択ゲートトラ
ンジスタ間のNANDセル群は、これら“0”/“1”
各書き込み状態の混在するセルのチャネル及び拡散層を
連結させ読み出しを行なう必要がある。その際の直列抵
抗分は、CR時定数を大きくする。これにより、NAN
Dセル群の読み出し可能なレベルに達する時間は、選択
ゲートトランジスタの立上がり時間より長くなり、所定
期間内での読み出しマージンが抑えられる。
に並行するように金属配線を併設し、選択ゲートの配線
と所定箇所で接続することにより、低抵抗化を図る手法
がある。これに習い、NANDセル群も金属配線により
低抵抗化の構造を考えるが実現は難しい。通常、より上
層にある金属線のピッチがセルの配列ピッチより緩いこ
と、及び、接続部で金属配線と制御ゲートがコンタクト
するための合わせ余裕が必要であることが条件にあげら
れる。すなわち、NANDセルの配列のピッチが上記条
件を許さないのである。これにより、選択ゲートトラン
ジスタの立上がり時間のみがより高速になり得る。
読み出し動作において、選択ゲートトランジスタの立上
がり時間よりも、選択ゲートトランジスタ間の直列接続
されているNANDセル群が読み出し可能なレベルに到
達するまでの時間が長い。このため、所定期間内での読
み出しマージンが抑えられることになり、改善の余地が
ある。
されたものであり、その目的は、読み出し時間のマージ
ンの向上を達成することが可能な不揮発性半導体記憶装
置を提供することにある。
体記憶装置は、電荷蓄積層を有するトランジスタからな
り、書き込み時にはドレインとゲートとに印加される電
位の差の絶対値に応じ、その絶対値が大きいほどしきい
電圧が大きく変動し、そのしきい電圧に対応したデータ
を記憶する不揮発性のメモリセルトランジスタが直列接
続され選択ゲートトランジスタ間に配列したNAND型
メモリセル群と、前記選択ゲートトランジスタの電流通
路の一端が接続されるビット線と、前記ビット線を所定
電位にプリチャージするプリチャージ手段と、しきい電
圧が正のメモリセルを含んだプログラム状態における読
み出し時において、直列接続の前記メモリセルトランジ
スタのチャネル及び拡散層を連結させるためのゲート電
位の供給を前記選択ゲートトランジスタのゲート電位の
供給より早く始める回路手段とを具備することを特徴と
する。
は、電荷蓄積層を有するトランジスタからなり、書き込
み時にはドレインとゲートとに印加される電位の差の絶
対値に応じ、その絶対値が大きいほどしきい電圧が大き
く変動し、そのしきい電圧に対応したデータを記憶する
不揮発性のメモリセルトランジスタが直列接続され選択
ゲートトランジスタ間に配列したNAND型メモリセル
群と、前記選択ゲートトランジスタの電流通路の一端が
接続されるビット線と、前記ビット線のデータを伝達す
るデータレジスタ機能を有するセンスアンプと、前記ビ
ット線を所定電位にプリチャージするプリチャージ手段
と、前記センスアンプとメモリセルアレイとの間の前記
ビット線に設けられ、しきい電圧が0V未満とされるメ
モリセルの消去状態におけるベリファイ時に前記ビット
線に付加され、ビット線のプリチャージと共に充電され
る負荷容量を含む予備負荷容量回路と、しきい電圧が正
のメモリセルを含んだプログラム状態における読み出し
時において、直列接続の前記メモリセルトランジスタの
チャネル及び拡散層を連結させるためのゲート電位の供
給を前記選択ゲートトランジスタのゲート電位の供給よ
り早く始める回路手段とを具備したことを特徴とする。
選択ゲートトランジスタの各ゲートの立上がり速度の差
を、見かけ上なくし、読み出し可能になる時間を早め、
読み出し動作マージンを増加させる。
スの要部を示す回路図であり、図2は、NAND型メモ
リデバイスの全体構成を示すブロック図である。メモリ
セルアレイ 11 は、ビット線BLに接続されるNAND型
のメモリセル群を含み、データレジスタ/センスアンプ
13 はビット線に接続されている。この例は、メモリセル
アレイ11とデータレジスタ/センスアンプ13との間に、
消去ベリファイ時にのみビット線に接続される予備負荷
容量(C1)を含む予備負荷容量回路12を配備してい
る。
ッチ回路(SW1 )を構成するNチャネルMOSトラン
ジスタT1 の電流通路の一端と、接地電位GNDとの間
に接続される。MOSトランジスタT1 の電流通路の他
端は、ビット線BLに接続されている。また、スイッチ
回路(SW2 )を構成するNチャネルMOSトランジス
タT2 は、その電流通路がプリチャージ用の電圧VPRE
とビット線BLとの間に接続されている。制御回路10は
多数の制御信号発生のうち、信号PRE ,EVFYの発生を含
む。
ーチャートである。この例の予備負荷容量C1 は、図3
中のベリファイ読み出し(消去ベリファイ)の処理32に
機能する。図4のタイミングチャートを参照すると、消
去ベリファイ時には、スイッチ回路SW2 が導通状態に
なっている(EVFYが“H”レベル)。これにより、スイ
ッチ回路SW1 が所定時間導通状態になる(PRE の
“H”レベルの期間)電圧VPRE によるビット線のプリ
チャージと共に予備負荷容量C1 が充電される。ビット
線は、ビット線自体の負荷容量にこの予備負荷容量C1
を加えた充電状態が得られる。これにより、消去状態の
セルにおける電荷注入状態に応じて、セルの流す電流量
がビット線放電時間に確実に反映するようになる。つま
り、ビット線放電時間は、選択ゲートトランジスタの立
上がり時間より長く設定される。その後、適当なタイミ
ングでベリファイ読み出しの期間が与えられる。
1 を加えて適当な電圧VPRE にプリチャージされ、その
後、選択ゲートトランジスタはオンし、制御ゲートは全
て0Vにされて、ビット線電流が放電されるか否かで、
消去状態になっているか否かを判定する(図23参
照)。図5は、選択ゲートトランジスタの立上がりと、
ビット線の放電を示す波形図であり、点線は従来のビッ
ト線の放電波形を示す。従来では、選択ゲートトランジ
スタの立上がりに応じてビット線の負荷が瞬時に放電さ
れてしまい、セルのベリファイ動作の検出マージンがほ
とんどない。一方、この例を適用すれば、消去状態が良
好なら、セルの流す電流量がビット線放電時間に確実に
反映される。このようなビット線の放電は、そのCR時
定数のCが従来より大きくされているので、検出マージ
ンが広くなり、確実なベリファイ動作を実現する。
延ばしても、消去時間(図3の処理31)の長くても1/
100未満の時間が増減するだけなのでパフォーマンス
が落ちることにはならない。消去状態が良好であると、
そのブロックは再び消去動作は行なわない(図3の3
3)。消去状態が不十分であると、再び消去動作が行な
われる(図3の34)。
パシタ等で構成され、ビット線容量と、ベリファイによ
り保証したいセルのしきい電圧によるところのセル電流
と、選択ゲートの立上がりで決定される。例えば、ビッ
ト線を3Vにプリチャージして、1Vがセンスアンプの
センス・ポイントとすると、ビット線の放電電荷量は、
ビット線容量を0.5pFとして、(3−1)×0.5
=1[pC]であり、セル電流を1μAで保証しようと
すると、放電時間は概略1μsecとなる。選択ゲート
トランジスタが、0.5μsecで立上がるとすると、
それに繋がるセル群は影響を受けてしまう。ここで、予
備負荷容量C1 として0.5pF付加すると、放電電荷
量は、おおよそ2pC、放電時間も2μsec弱とな
り、選択ゲートトランジスタの立上がりの影響を減らす
ことができる。
1 と予備負荷容量C1 の接続関係を逆にした変形例を示
す。この構成によれば、予備負荷容量C1 にはT1 のし
きい電圧に依存することなく電荷が充電される。
1 をPチャネルMOSトランジスタT3 で構成した変形
例を示す。ゲートへの信号は、信号EVFYの反転信号であ
る。図1では、プリチャージ完了時、トランジスタT1
を常にオンさせておくとすれば、ゲート信号EVFYは、プ
リチャージ電位より大きくする必要がある。ゲート信号
EVFYをプリチャージ電位と同等にするなら、ビット線に
は、T1 が3極管動作するまでC1 の容量が見えない。
図6(b)は、これを解消した。トランジスタT2 のし
きい電圧が影響してC1 の電荷が全て放電できなくても
問題はない。
2 をPチャネルMOSトランジスタT4 で構成した変形
例を示す。ゲート信号は、信号PRE の反転信号である。
このような構成は、図1、図6(a),(b)各々に適
用できる。
ンスアンプの回路例を示し、書き込み、読み出し動作に
ついて説明する。データレジスタ/センスアンプの構成
として、強制反転型のベリファイ機能を有する回路を適
用している。説明の都合上、ビット線3本分を取り出し
て示す。制御回路10、NAND型のメモリセル群からな
るメモリセルアレイ11、ビット線予備負荷容量回路12、
強制反転型のデータレジスタ/センスアンプ13、ベリフ
ァイ検出回路14、カラムゲート15を示す。
ように構成される。ビット線BL(図ではBLx ;x は
1 〜3 )には、NAND型メモリセル2 (図では2-x ;
xは1 〜3 )が複数接続されている。Pチャネルトラン
ジスタQ1 は、ビット線BLを充電するために設けられ
ている。トランジスタQ1 は、トランジスタT2 (スイ
ッチ回路SW2 )がその機能を兼用することにすれば、
省いてもかまわない。書き込みデータを一時的に保持す
るフリップフロップ回路1 (図では1-x ;x は1 〜3 )
は、ノードN(図ではNx ;x は1 〜3 )とノードBN
(図ではBNx ;x は1 〜3 )を持っており、フリップ
フロップ回路1 のノードNとビット線BL間はNチャネ
ルトランジスタQ2 により導通制御される。フリップフ
ロップ回路1 のノードBNと0Vの接地電位との間にN
チャネルトランジスタQ3 、Q4 が直列に接続されてい
る。このトランジスタQ4 のゲートはビット線BLに接
続されている。これらトランジスタQ3 とQ4 は強制反
転手段(データ設定回路)を構成する。リセット機能と
して、ノードNと0Vの接地電位との間にNチャネルト
ランジスタQ5 が設けられる。ノードBNにそのゲート
が接続されているNチャネルトランジスタQ6 は、ベリ
ファイ動作終了を検出する機能を持つ。このトランジス
タQ6 のソースは接地され、ドレインは共通ベリファイ
線VLに接続されている。このベリファイ線VLと電源
との間にはベリファイ線VLを充電するためのPチャネ
ルトランジスタQ7 が接続されている。このベリファイ
線VLからインバータ3 を介してベリファイ検知信号V
FYが出力される。フリップフロップ回路1 における各
端子はカラムゲート4 を介してI/O 線、 BI/O 線(I/O
の反転信号線)に接続されている。
1 信号線が接続され、また、すべてのトランジスタQ2
のゲートにはφ2 信号線が、Q3 のゲートにはφ3 信号
線が接続される。リセット用のトランジスタQ5 のゲー
トにはφR 信号線が接続され、トランジスタQ7 のゲー
トにはφ4 信号線が接続される。制御回路10は制御信号
φ1 ,φ2 ,φ3 ,φ4 ,φR ,PRE ,EVFYの各信号を
所定のタイミングで駆動制御する。トランジスタQ1 の
ソースは、書き込み動作時はVm (0Vと高電圧Vppの
中間の電位)に、それ以外の時は電源電圧Vccとなる電
源に接続されている。また、フリップフロップ回路の電
源も書き込み動作時はVm 、それ以外の時はVccであ
る。
ット線電位を読み込む前に信号φRによりトランジスタ
Q5 をオンさせてフリップフロップ回路1 を初期化(ノ
ードNを“L”レベル)しておき、その後、信号φ1 に
よりビット線BLをプリチャージする。信号φ2 により
トランジスタQ2 をオンさせ、ビット線をセンス系側と
接続状態にする。ある時間経過後、信号φ3 によりトラ
ンジスタQ3 をオン状態にする。このとき、ビット線電
位が“L”レベルになっていればフリップフロップ回路
1 の状態は初期値と同一であるが、“H”レベルになっ
ていればフリップフロップ回路1 の状態が反転し、ノー
ドBN1 を“H”から“L”に設定しなおす。
“L”にセットされ、選択したセルに“0”データを書
き込む動作をさせた場合、(B)ノードNが“H”にセ
ットされメモリセルに“1”データを書き込む動作、つ
まり消去状態のままに保つ動作をさせた場合に別けて説
明する。
ベリファイ時の読み出し動作において、トランジスタQ
2 のオフ、トランジスタQ1 のオンによるビット線のプ
リチャージ完了から一定時間を経ると次のようなセルの
状態が考えられる。 (i) 確実に“0”データとしてのしきい電圧を得たセル
はビット線のプリチャージ電位を保つ。 (ii)まだ、しきい電圧の設定が十分でない、つまり電子
が必要量注入されていないセルはオン状態に近く、ビッ
ト線のプリチャージ電位を放電させてしまう。
号φ3 によりトランジスタQ3 をオン状態にする。上記
(i) の状態になっていればフリップフロップ回路1 のノ
ードBNは“L”となり、フリップフロップ回路1 のラ
ッチデータは反転する。これにより、このビット線につ
ながる選択セルは次の再書き込み動作から除外される。
なぜなら、次の再書き込み動作時にはノードNは“H”
であり、ビット線に書き込みが禁止される中間電圧(V
m )が印加されることになるからである。
スタQ4 はオンせず、ノードNは“L”のままであるか
ら次の再書き込み動作が行われる。この再書き込み動作
は、ベリファイ時において、上記(i) の状態を得るまで
繰り返される。
は必然的に放電状態になるから、トランジスタQ4 はオ
ンせず、ノードNは“H”のままであり、次の再書き込
み時には書き込み当初と同様にビット線に書き込み禁止
の中間電圧が印加される。すなわち、フリップフロップ
回路1 のノードNが“H”に接続されたビット線は書き
込みは起こらない。
4 を立ち下げ、共通ベリファイ線VLをVccにプリチャ
ージする。ここで、トランジスタQ6-1 ,Q6-2 ,Q6-
3 のうち一つでもオンして導通すれば、共通ベリファイ
線VLが放電される。また、トランジスタQ6-1 からト
ランジスタQ6-2 のすべてがオフし、非導通であれば、
共通ベリファイ線VLはVccのままである。従って、ノ
ードN1 〜N3 のうち、一つでも0Vの電位のビット線
があれば(すなわち書き込みがまだ完了していないビッ
ト線があれば)共通ベリファイ線VLは放電し、出力V
FYはVccとなる。また、ベリファイ後のノードN1 か
らノードN3 のすべてがVccとなれば(すなわち全ビッ
トに対して書き込みが終了してしれば)共通ベリファイ
線VLはVccのままであり、出力VFYは0Vとなる。
と、全ビットの書き込みが終了しているか否かを一括し
て検出できる。この結果、書き込み動作及びベリファイ
動作のサイクルをいつ停止すべきかを判定できる。信号
φ4により共通ベリファイ線VLを充電するタイミング
はベリファイ読み出し中もしくはそれ以前に設定するこ
とができ、一括ベリファイ時間、書き込み時間の短縮に
寄与する。図8に書き込み動作のシーケンスを示してお
く。
時間のマージンの向上を達成する構成について説明す
る。上述したように、読み出し時においては、選択ゲー
トトランジスタ間で“0”書き込みされているセルや
“1”書き込みされているセルが混在していることが考
えられ、これら“0”“1”の混在するセルのチャネル
及び拡散層を連結させ、読み出し(ビット線が放電する
か否か)を行なわなければならない。NANDセル群の
直列抵抗分は、CR時定数を大きくする。
線は、低抵抗化が進んでいる。例えば、図9に示すよう
に、選択ゲートトランジスタのゲート配線の上部に金属
線を併設して、所定箇所で接続している構成を採用して
いるものがある。これにより、NANDセル群の制御ゲ
ートに比べ、選択ゲートトランジスタのゲート信号の伝
搬遅延は短縮されている。NANDセル群に対しても上
記のような低抵抗化を進める構造は考えられるが、セル
の配列のピッチが製造限界に近いため、現状では難し
い。その理由は、金属線により制御ゲートの配線を接続
しようとするなら、通常、より上層にある金属線のピッ
チがセルの配列ピッチより緩いことと、接続部で金属配
線と制御ゲートがコンタクトするための合わせ余裕とが
必要であるからである。
ンジスタの立上がり時間にNANDセル群の制御ゲート
の立上がり時間を合わせるように、制御ゲートを選択ゲ
ートより早めに始動する構成を提供する。
デコーダ系の回路を示している。図10において、制御
ゲートCGのデコーダ内に選択ゲートSGのデコード動
作が行えるよう組み込まれている。ロウメインデコーダ
901 、ロウサブデコーダ902 からなり、ロウメインデコ
ーダ901 の回路は図11のように構成され、ロウサブデ
コーダ902 は図12のように構成されている。
あり、411 はリセット及び消去時の電位供給用のトラン
ジスタ回路である。このロウサブデコーダ902 内の各制
御ゲートCGは、図13に示す制御ゲートドライバ903
に応じてその供給信号が制御される。このロウサブデコ
ーダ902 内の各選択ゲートSG1 ,SG2 は、それぞれ
図14に示す選択ゲートドライバ904 、図15に示す選
択ゲートドライバ905に応じてその供給信号が制御され
る。
ND束からなるメモリセルブロックのうちの1つを選択
する回路である。外部から入力されるアドレスは、図示
しないアドレスバッファ回路によって内部ロウアドレス
に変換され、この内部ロウアドレスによってメモリセル
ブロックのうちの一つを選択するため、ノードN1 から
図12に示すようなロウサブデコーダに信号を供給す
る。選択されたロウサブデコーダ902 の入力ノードN1
の電位はVcc、非選択のロウサブデコーダ902 の入力ノ
ードN1 の電位は0Vとなる。
A ,VB 、選択された制御ゲートCG、非選択の制御ゲ
ートCG、選択ゲートSG1 ,SG2 に、それぞれ読み
出し時、書き込み時、消去時の各モードにおいて、図1
6に示す電位が供給される。Vccは通常の電源(例え
ば、5Vや3.3V)、Vppは書き込み消去系高電圧、
Vm は0VとVppの中間電位、GNDは0Vとして考え
る。図13〜15の各ドライバにおいて、消去時にはER
ASE 、書き込み時にはPROG、読み出し時にはREADの信号
がハイレベルにされる。デコード線DECLは選択されると
ローレベルになる。これにより、各ドライバは、図16
における出力条件を満足する。
ば図17の波形図に示すように、選択ゲートトランジス
タの立上がり時間にNANDセル群の制御ゲートの立上
がり時間を合わせるように、制御ゲートCGを、選択ゲ
ートSGより例えば3μs早めに始動する。これによ
り、NANDセル群中の非選択のセルによる誤読み出し
の危険を回避しつつ、読み出し時におけるビット線BL
の放電時間が短縮される。
と、選択ゲートトランジスタがオフであるため、制御ゲ
ートを立上げても可能で、その間にビット線の電位をプ
リチャージできるからである。図中の破線CG0 ,BL
0 は、それぞれ従来の制御ゲートの立ち上げ波形、及び
その時のビット線放電状態を示す波形である。この発明
を適用すると、従来より読み出し可能になる時間が早く
なる。
5に示す各ドライバにおけるREAD信号の伝達タイミング
条件の代表例を以下に示す。 (タイプ1) READ(CG)→遅延→READ(SG2 )→READ(SG1 ) (タイプ2) READ(SG2 )→遅延→READ(CG)→READ(SG1 ) 上記のように、READ(SG2 )とREAD(CG)の順番は
どちらでもよく、また、同時でもよい。また、(タイプ
1)においては、READ(SG2 )とREAD(SG1 )は同
時でもよい(ただし、SG2 に金属配線の併設による低
抵抗化の構造を実現していること)。
おいては、選択ゲートトランジスタ間の直列接続されて
いるNANDセル群が読み出し可能なレベルに到達する
までの時間が長いことから、選択ゲートトランジスタの
選択ゲートの立上げ始動前に、セルの制御ゲートを立上
げ始動して、比選択セルによる誤読み出しの危険を避け
つつ読み出し時間の短縮が可能になる。
選択ゲートトランジスタの選択ゲートの立上げ始動前
に、セルの制御ゲートを立上げ始動して、読み出しマー
ジンを確保しながら読み出し時間を短縮できる不揮発性
半導体記憶装置が提供できる。
図。
ロック図。
線の放電の関係を示す波形図。
中の一部の構成の第1の変形例、第2の変形例、第3の
変形例を示す回路図。
図。
ト。
投影図。
回路を示す回路図。
す図。
ゲートと選択ゲートトランジスタの立上がり、及びビッ
ト線の放電の関係を示す波形図。
型セルの構成を示す平面図とその回路図。
メモリセルのデータ消去動作、データ書き込み動作を説
明する構成図。
る回路図。
説明する回路図。
Claims (2)
- 【請求項1】 電荷蓄積層を有するトランジスタからな
り、書き込み時にはドレインとゲートとに印加される電
位の差の絶対値に応じ、その絶対値が大きいほどしきい
電圧が大きく変動し、そのしきい電圧に対応したデータ
を記憶する不揮発性のメモリセルトランジスタが直列接
続され選択ゲートトランジスタ間に配列したNAND型
メモリセル群と、 前記選択ゲートトランジスタの電流通路の一端が接続さ
れるビット線と、 前記ビット線を所定電位にプリチャージするプリチャー
ジ手段と、 しきい電圧が正のメモリセルを含んだプログラム状態に
おける読み出し時において、直列接続の前記メモリセル
トランジスタのチャネル及び拡散層を連結させるための
ゲート電位の供給を前記選択ゲートトランジスタのゲー
ト電位の供給より早く始める回路手段とを具備すること
を特徴とする不揮発性半導体記憶装置。 - 【請求項2】 電荷蓄積層を有するトランジスタからな
り、書き込み時にはドレインとゲートとに印加される電
位の差の絶対値に応じ、その絶対値が大きいほどしきい
電圧が大きく変動し、そのしきい電圧に対応したデータ
を記憶する不揮発性のメモリセルトランジスタが直列接
続され選択ゲートトランジスタ間に配列したNAND型
メモリセル群と、 前記選択ゲートトランジスタの電流通路の一端が接続さ
れるビット線と、 前記ビット線のデータを伝達するデータレジスタ機能を
有するセンスアンプと、 前記ビット線を所定電位にプリチャージするプリチャー
ジ手段と、 前記センスアンプとメモリセルアレイとの間の前記ビッ
ト線に設けられ、しきい電圧が0V未満とされるメモリ
セルの消去状態におけるベリファイ時に前記ビット線に
付加され、ビット線のプリチャージと共に充電される負
荷容量を含む予備負荷容量回路と、 しきい電圧が正のメモリセルを含んだプログラム状態に
おける読み出し時において、直列接続の前記メモリセル
トランジスタのチャネル及び拡散層を連結させるための
ゲート電位の供給を前記選択ゲートトランジスタのゲー
ト電位の供給より早く始める回路手段とを具備したこと
を特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33827496A JP3529965B2 (ja) | 1996-12-18 | 1996-12-18 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33827496A JP3529965B2 (ja) | 1996-12-18 | 1996-12-18 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10188576A JPH10188576A (ja) | 1998-07-21 |
JP3529965B2 true JP3529965B2 (ja) | 2004-05-24 |
Family
ID=18316591
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33827496A Expired - Lifetime JP3529965B2 (ja) | 1996-12-18 | 1996-12-18 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
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JP (1) | JP3529965B2 (ja) |
Families Citing this family (3)
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---|---|---|---|---|
WO2003073432A1 (fr) * | 2002-02-28 | 2003-09-04 | Renesas Technology Corp. | Unite de memoire a semi-conducteurs non volatile |
JP5359804B2 (ja) | 2009-11-16 | 2013-12-04 | ソニー株式会社 | 不揮発性半導体メモリデバイス |
CN118155682A (zh) * | 2022-12-05 | 2024-06-07 | 华为技术有限公司 | 一种存储器、数据读取方法、芯片***及电子设备 |
-
1996
- 1996-12-18 JP JP33827496A patent/JP3529965B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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JPH10188576A (ja) | 1998-07-21 |
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