JP3515362B2 - Non-volatile semiconductor memory - Google Patents
Non-volatile semiconductor memoryInfo
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Description
【0001】[0001]
【発明が属する技術分野】本発明は、フローティングゲ
ート及びコントロールゲートを有するメモリトランジス
タを用いた不揮発性半導体メモリに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a non-volatile semiconductor memory using a memory transistor having a floating gate and a control gate.
【0002】[0002]
【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能なプログラマブルROM(EEPROM:E
lectricaly Erasable Programmable ROM)においては、
フローティングゲートとコントロールゲートを有する2
重ゲート構造のトランジスタによって各メモリセルが構
成される。このような2重ゲート構造のトランジスタの
場合、フローティングゲートのドレイン側で発生したホ
ットエレクトロンをソース側へ加速し、ゲート絶縁膜を
通過させてフローティングゲートに注入することにより
情報の書き込みが行われる。そして、フローティングゲ
ートに電荷が注入されたか否かによるメモリセルトラン
ジスタの動作特性の差を検出することで、情報の読み出
しが行われる。2. Description of the Related Art An electrically erasable programmable ROM (EEPROM: E) whose memory cell is a single transistor
lectricaly Erasable Programmable ROM)
2 with floating gate and control gate
Each memory cell is composed of a transistor having a double gate structure. In the case of such a transistor having a double gate structure, information is written by accelerating hot electrons generated on the drain side of the floating gate to the source side, passing through the gate insulating film and injecting the electrons into the floating gate. Then, information is read by detecting a difference in operating characteristics of the memory cell transistor depending on whether or not electric charge is injected into the floating gate.
【0003】このようなメモリセルの構造には、大きく
2種類が有り、一つはスタックゲート型と呼ばれ、もう
一つはスプリットゲート型と呼ばれる。特に、スプリッ
トゲートのメモリセルは、図3に示す如く、ドレイン1
とソース2の間に形成されたチャネル上に、フローティ
ングゲート4が絶縁膜3を介して一部がソース領域2に
重畳して形成され、また、コントロールゲート5が絶縁
膜6を介して一部がフローティングゲート4に重畳して
形成される。ドレイン領域1は隣のセルとの共通の領域
となり、コンタクトホール7を介してビット線8に接続
される。また、ソース領域2も隣のセルとの共通の領域
となる。There are roughly two types of structures of such memory cells, one is called a stack gate type and the other is called a split gate type. In particular, the split-gate memory cell has a drain 1 as shown in FIG.
A floating gate 4 is partially formed on the channel formed between the source 2 and the source 2 via the insulating film 3 so as to partially overlap the source region 2, and a control gate 5 is partially formed via the insulating film 6. Are formed so as to overlap the floating gate 4. The drain region 1 becomes a region common to the adjacent cell and is connected to the bit line 8 via the contact hole 7. Further, the source region 2 also becomes a region common to the adjacent cell.
【0004】このようなスプリットゲート型のメモリセ
ルを用いた不揮発性半導体メモリの概略構成を図4に示
す。複数のメモリセル10がn×mの行及び列に配列さ
れてなるメモリセルアレイ11において、各々のメモリ
セル10は、各々n本のワード線WL(0〜n-1)とm本
のビット線BL(0〜m-1)の交点に配置され、メモリセ
ル10のコントロールゲート(図3の5)がワード線W
Lに接続され、ドレイン(図3の1)がビット線BLに
接続される。また、隣接するワード線WLに接続された
各行のメモリセル10のソース(図3の2)は、共通ソ
ース線SL(0〜n/2-1)に各々接続される。例えば、ワ
ード線WL0とWL1に接続されたメモリセルは、共通ソ
ース線SL0に接続される。ローアドレスデコーダ12
は、印加されたローアドレスデータRADに基づいてワ
ード線WLの1つを選択すると共に、消去モード、プロ
グラムモード、読み出しモードを各々示す信号ES、P
G、REとに基づいて、選択されたワード線WLに各モ
ードに従った電圧を供給する。更に、ローアドレスデコ
ーダ12は、選択されたワード線WLに関連する共通ソ
ース線SLに各モードに従った電圧を供給する。カラム
アドレスデコーダ13は、印加されたカラムアドレスデ
ータCADに基づいてビット線BLの1つを選択すると
共に、プログラムモード信号PG及び読み出しモード信
号REに従って選択されたビット線BLに書き込み読み
出し制御回路14で制御される電圧を印加する。FIG. 4 shows a schematic structure of a non-volatile semiconductor memory using such a split gate type memory cell. In a memory cell array 11 in which a plurality of memory cells 10 are arranged in n × m rows and columns, each memory cell 10 has n word lines WL (0 to n-1) and m bit lines. The control gate (5 in FIG. 3) of the memory cell 10 arranged at the intersection of BL (0 to m-1) has the word line W
It is connected to L, and the drain (1 in FIG. 3) is connected to the bit line BL. The sources (2 in FIG. 3) of the memory cells 10 in each row connected to the adjacent word line WL are connected to the common source line SL (0 to n / 2-1), respectively. For example, the memory cells connected to the word lines WL0 and WL1 are connected to the common source line SL0. Row address decoder 12
Selects one of the word lines WL based on the applied row address data RAD, and signals ES and P indicating an erase mode, a program mode and a read mode, respectively.
A voltage according to each mode is supplied to the selected word line WL based on G and RE. Further, the row address decoder 12 supplies a voltage according to each mode to the common source line SL associated with the selected word line WL. The column address decoder 13 selects one of the bit lines BL based on the applied column address data CAD, and the write / read control circuit 14 writes to the selected bit line BL according to the program mode signal PG and the read mode signal RE. Apply a controlled voltage.
【0005】一方、各ビット線BLと電位線ARGND
との間には、消去モード時及び読み出しモード時のビッ
ト線のディスチャージとプログラムモード時の誤書き込
みを防止するため、カラムアドレスデコーダ13のデコ
ード出力の反転信号*Y0から*Ym-1によって制御され
るMOSトランジスタ15が各々設けられる。例えば、
読み出し時モード時及びプログラムモード時に、カラム
アドレスデータCADをデコードした結果、ビット線B
L0が選択された場合、そのデコード出力*Y0は「L」
レベルとなり、その他のデコード出力*Y1から*Ym-1
は「H」レベルとなる。従って、選択されたビット線B
L0以外のビット線BL1からBLm-1は、オンとなった
MOSトランジスタ15を介して、電位線ARGNDに
接続される。On the other hand, each bit line BL and potential line ARGND
In order to prevent the bit line from being discharged in the erase mode and the read mode and erroneous writing in the program mode, it is controlled by the inversion signals * Y0 to * Ym-1 of the decode output of the column address decoder 13. MOS transistors 15 are provided respectively. For example,
As a result of decoding the column address data CAD in the read mode and the program mode, the bit line B
When L0 is selected, its decode output * Y0 is "L"
It becomes the level, and other decode outputs * Y1 to * Ym-1
Becomes "H" level. Therefore, the selected bit line B
The bit lines BL1 to BLm-1 other than L0 are connected to the potential line ARGND via the MOS transistor 15 which is turned on.
【0006】次に、図3及び図4に基づいて、不揮発性
半導体メモリの消去モード、プログラムモード、読み出
しモードを説明する。
(1)消去モード
消去モード信号ESがアクティブになると、ローアドレ
スデコーダ12は、ローアドレスデータRADによって
選択されたワード線WL(例えばWL0とする)に消去
電圧Ve(例えば、14.5V)を印加し、その他の選
択されないワード線WL1からWLn-1には接地電圧(0
V)を印加する。更に、ローアドレスデコーダ12は、
全ての共通ソース線SL0からSLn/2-1に接地電位を印
加する。Next, the erase mode, program mode, and read mode of the nonvolatile semiconductor memory will be described with reference to FIGS. 3 and 4. (1) Erase Mode When the erase mode signal ES becomes active, the row address decoder 12 applies the erase voltage Ve (eg, 14.5V) to the word line WL (eg, WL0) selected by the row address data RAD. However, other non-selected word lines WL1 to WLn-1 are connected to the ground voltage (0
V) is applied. Further, the row address decoder 12 is
A ground potential is applied to all common source lines SL0 to SLn / 2-1.
【0007】一方、カラムアドレスデコーダ13は、全
てのデコード反転出力*Y0〜*Ym-1を「H」レベルと
するため、全てのMOSトランジスタ15がオンとな
り、全てのビット線BLは、電位線ARGNDに接続さ
れる。このとき、電位線ARGNDは、接地電位になっ
ているため、全てのビット線BLは、接地電位が印加さ
れた状態になる。従って、ワード線WL0に接続された
全てのメモリセル10のコントロールゲート5には、消
去電圧14.5が印加され、ドレイン1及びソース2に
は0Vが印加される。メモリセル10は、コントロール
ゲート5とフローティングゲート4の間の容量結合より
ソース2とフローティングゲート4の間の容量結合の方
が格段に大きいため、このときのフローティングゲート
4の電位は、ソース2との容量結合によりソース2と同
じ0Vに固定され、コントロールゲート5とフローティ
ングゲート4の電位差が14.5Vとなり、F−Nトン
ネル電流(Fowler-Nordheim Tunnel Current)がトンネ
ル酸化膜(図3の6a)を介して流れる。即ち、フロー
ティングゲート4に注入されていた電子がフローティン
グゲート4の突出部からコントロールゲート5に引き抜
かれる。このようにして、1つのワード線WLに接続さ
れたメモリセル10の一括消去が行われる。
(2)プログラムモード(書き込みモード)
プログラムモード信号PGがアクティブになると、ロー
アドレスデコーダ12は、印加されたローアドレスデー
タRADに基づいて選択されるワード線WL(例えばW
L0とする)に選択電圧Vgp(例えば、2.0V)を
印加し、その他の選択されないワード線WL1〜WLn-
1には接地線圧0Vを印加する。更に、ローアドレスデ
コーダ12は、選択されたワード線WL0に関わる共通
ソース線SL0にプログラム電圧Vp(例えば12.2
V)を供給する。一方、カラムアドレスデコーダ13
は、カラムアドレスデータCADに基づいて選択された
ビット線BL(例えばBL0とする)を書き込み読み出
し回路14に接続する。従って、選択されたビット線B
L0には、入出力端子I/Oに印加される書き込みデー
タに基づく電圧が印加される。例えば、入出力I/Oに
「0」が印加されている場合には、ビット線BL0には
書き込み可能ソース電圧Vse(0.9V)が印加さ
れ、入出力I/Oに「1」が印加されている場合には、
ビット線BL0には書き込み禁止ソース電圧Vsd
(4.0V)が印加される。また、選択されない他のビ
ット線BL1からBLm-1は、MOSトランジスタ15に
よって書き込み禁止電圧Vsd(4.0V)に設定され
た電位線ARGNDに接続される。On the other hand, since the column address decoder 13 sets all the decode inversion outputs * Y0 to * Ym-1 to the "H" level, all the MOS transistors 15 are turned on and all the bit lines BL are potential lines. Connected to ARGND. At this time, since the potential line ARGND is at the ground potential, all the bit lines BL are in the state where the ground potential is applied. Therefore, the erase voltage 14.5 is applied to the control gates 5 of all the memory cells 10 connected to the word line WL0, and 0 V is applied to the drain 1 and the source 2. In the memory cell 10, the capacitive coupling between the source 2 and the floating gate 4 is significantly larger than the capacitive coupling between the control gate 5 and the floating gate 4. Therefore, the potential of the floating gate 4 at this time is It is fixed to 0V which is the same as the source 2 by the capacitive coupling of the source 2, the potential difference between the control gate 5 and the floating gate 4 becomes 14.5V, and the F-N tunnel current (Fowler-Nordheim Tunnel Current) becomes a tunnel oxide film (6a in FIG. 3). Flowing through. That is, the electrons injected into the floating gate 4 are extracted from the protruding portion of the floating gate 4 to the control gate 5. Thus, the memory cells 10 connected to one word line WL are collectively erased. (2) Program Mode (Write Mode) When the program mode signal PG becomes active, the row address decoder 12 causes the word line WL (eg, W) selected based on the applied row address data RAD.
Select voltage Vgp (for example, 2.0 V) is applied to L0), and the other unselected word lines WL1 to WLn-
A ground wire pressure of 0 V is applied to 1. Further, the row address decoder 12 applies the program voltage Vp (for example, 12.2) to the common source line SL0 related to the selected word line WL0.
V) is supplied. On the other hand, the column address decoder 13
Connects the bit line BL (for example, BL0) selected based on the column address data CAD to the write / read circuit 14. Therefore, the selected bit line B
A voltage based on the write data applied to the input / output terminal I / O is applied to L0. For example, when "0" is applied to the input / output I / O, the writable source voltage Vse (0.9V) is applied to the bit line BL0 and "1" is applied to the input / output I / O. If yes,
The write inhibit source voltage Vsd is applied to the bit line BL0.
(4.0V) is applied. Further, the other unselected bit lines BL1 to BLm-1 are connected to the potential line ARGND set to the write inhibit voltage Vsd (4.0V) by the MOS transistor 15.
【0008】従って、ワード線WL0とビット線BL0で
指定されたメモリセル10では、入出力I/Oが「0」
の時には、ソース2に12.2V、ドレイン1に0.9
V、コントロールゲート5に2.0Vが印加される。こ
れにより、ドレイン1からソース2に向かってキャリア
が流れることになるが、フローティングゲート3とソー
ス2の容量結合のために、フローティングゲート4の電
圧は、ソース2の電位とほぼ同一となる。従ってキャリ
アはホットエレクトロンとして絶縁膜3を介してフロー
ティングゲート4に注入される。一方、選択されていな
いメモリセル10では、ドレイン1、ソース2、コント
ロールゲート5の電圧がプログラム条件を満足しないた
め、フローティングゲート4への注入はなされない。
(3)読み出しモード
読み出しモード信号REがアクティブになると、ローア
ドレスデコーダ12は、ローアドレスデータRADに基
づき選択されたワード線WL(例えばWL0とする)に
選択電圧Vgr(4.0V)を印加すると共に、全ての
共通ソース線SLに接地電圧(0V)を印加する。一
方、カラムアドレスデコーダ13は、カラムアドレスデ
ータCADに基づき選択されたビット線BL(例えばB
L0)を書き込み読み出し回路14に接続する。これに
より、ワード線WL0とビット線BL0によって選択され
たメモリセル10に保持されたデータの読み出しが行わ
れる。一方、選択されないビット線BL1〜BLm-1は、
接地電圧(0V)に保持された電位線ARGNDにMO
Sトランジスタ15を介して接続される。これにより、
カラムアドレスが遷移したときに他のビット線BLの読
み出しの初期状態は、0Vから書き込み読み出し回路1
4によってバイアスされ、読み出しの誤動作が防止でき
る。Therefore, in the memory cell 10 designated by the word line WL0 and the bit line BL0, the input / output I / O is "0".
In case of, the source 2 is 12.2V and the drain 1 is 0.9.
V, 2.0 V is applied to the control gate 5. As a result, carriers flow from the drain 1 to the source 2. However, due to the capacitive coupling between the floating gate 3 and the source 2, the voltage of the floating gate 4 becomes almost the same as the potential of the source 2. Therefore, carriers are injected as hot electrons into the floating gate 4 through the insulating film 3. On the other hand, in the memory cell 10 which is not selected, the voltage of the drain 1, the source 2 and the control gate 5 does not satisfy the program condition, so that the floating gate 4 is not injected. (3) Read Mode When the read mode signal RE becomes active, the row address decoder 12 applies the selection voltage Vgr (4.0 V) to the word line WL (eg, WL0) selected based on the row address data RAD. At the same time, the ground voltage (0V) is applied to all the common source lines SL. On the other hand, the column address decoder 13 selects the bit line BL (for example, B) selected based on the column address data CAD.
L0) is connected to the write / read circuit 14. As a result, the data held in the memory cell 10 selected by the word line WL0 and the bit line BL0 is read. On the other hand, the unselected bit lines BL1 to BLm-1 are
MO to the potential line ARGND held at the ground voltage (0V)
It is connected through the S transistor 15. This allows
When the column address transitions, the initial state of reading of the other bit line BL is 0V to the write / read circuit 1
It is biased by 4, so that a malfunction of reading can be prevented.
【0009】上記した如く、各モードにおいて、ワード
線WL、ビット線BL、共通ソース線SLに所定の電圧
を選択的に印加することによって、メモリセル10の消
去条件、プログラム条件、読み出し条件を満足できる。
尚、上記のモード以外のスタンバイモードでは、MOS
トランジスタ15は全てオンとなり、接地電圧0Vに設
定された電位線ARGNDに接続され、全てのビット線
BLは、0Vにディスチャージされる。As described above, in each mode, the erase condition, the program condition and the read condition of the memory cell 10 are satisfied by selectively applying a predetermined voltage to the word line WL, the bit line BL and the common source line SL. it can.
In standby modes other than the above modes, the MOS
All the transistors 15 are turned on, connected to the potential line ARGND set to the ground voltage 0V, and all the bit lines BL are discharged to 0V.
【0010】[0010]
【発明が解決しようとする課題】図4の不揮発性半導体
メモリにおいて、半導体製造技術の進歩により微細化が
益々進み、記憶容量が16Mビット、32Mビット、更
には、64Mビットと多くなると、ビット線BLの寄生
容量が飛躍的に増大する。即ち、1本のビット線BLに
は、ドレイン1の接合容量が並列に接続されるため、メ
モリセル10の接続数が2倍又は4倍になれば、寄生容
量も2倍又は4倍になるのである。これにより、書き込
み呼び出し回路14の負荷が大きくなり、書き込み時間
及び読み出し時間が長くなってしまう。また、ビット線
BLをMOSトランジスタ15によって電位線ARGN
Dに接続して、所定電圧にディスチャージ(又はプリチ
ャージ)するための時間も長くなってしまう。結果的に
不揮発性半導体メモリの動作スピードが低下し、特性の
悪化を招くことになる。In the non-volatile semiconductor memory of FIG. 4, as semiconductor manufacturing technology advances, miniaturization further advances, and if the storage capacity increases to 16 Mbits, 32 Mbits, and even 64 Mbits, the bit line becomes larger. The parasitic capacitance of BL increases dramatically. That is, since the junction capacitance of the drain 1 is connected in parallel to one bit line BL, if the number of connected memory cells 10 is doubled or quadrupled, the parasitic capacitance is also doubled or quadrupled. Of. As a result, the load of the write calling circuit 14 increases, and the write time and the read time increase. Further, the bit line BL is connected to the potential line ARGN by the MOS transistor 15.
The time for connecting to D and discharging (or precharging) to a predetermined voltage also becomes long. As a result, the operation speed of the non-volatile semiconductor memory is reduced and the characteristics are deteriorated.
【0011】[0011]
【課題を解決するための手段】本発明は、上述した点に
鑑みて、創作されたものであり、第1に、複数の不揮発
性メモリセルが複数のワード線及びビット線に配置され
たメモリセルアレイと、ローアドレスデータに基づいて
前記ワード線を選択するローデコーダと、カラムアドレ
スデータに基づいて前記ビット線を選択するカラムデコ
ーダを備えた不揮発性半導体メモリにおいて、前記メモ
リセルアレイは、前記カラムアドレスデコーダに接続さ
れる複数の主ビット線と、前記主ビット線の各々に接続
される複数の分割ビット線と、前記複数の分割ビット線
のいずれかを選択して前記主ビット線に接続する選択ト
ランジスタとを設けたものであり、これにより、分割さ
れたビット線が選択的にカラムアドレスデコーダに接続
されるため、書き込み読み出し回路の容量性負荷が軽減
されることになる。The present invention has been made in view of the above points, and firstly, a memory in which a plurality of nonvolatile memory cells are arranged in a plurality of word lines and bit lines. In a nonvolatile semiconductor memory including a cell array, a row decoder that selects the word line based on row address data, and a column decoder that selects the bit line based on column address data, the memory cell array includes the column address. A plurality of main bit lines connected to the decoder, a plurality of divided bit lines connected to each of the main bit lines, and a selection for selecting any one of the plurality of divided bit lines and connecting to the main bit lines A transistor is provided, which allows the divided bit lines to be selectively connected to the column address decoder. So that the capacitive load seen readout circuit is reduced.
【0012】第2に、1つの主ビット線に関係する選択
トランジスタのゲート電極を延在して、隣の主ビット線
に関係するディスチャージトランジスタのゲート電極と
を1つのゲート電極配線で共用したものであり、これに
より、メモリセルより配列ピッチが大きい選択トランジ
スタ等を、チップサイズを増大させることなくレイアウ
トすることが可能になる。Secondly, the gate electrode of the select transistor related to one main bit line is extended and the gate electrode of the discharge transistor related to the adjacent main bit line is shared by one gate electrode wiring. As a result, it becomes possible to lay out selection transistors and the like having an arrangement pitch larger than that of the memory cells without increasing the chip size.
【0013】[0013]
【発明の実施の形態】図1は、メモリセルアレイ部分の
パターンレイアウトを示した平面図であり、図2はその
回路構成を示す回路図である。先ずは図2を参照して、
本実施の形態の回路構成を説明する。図2において、ロ
ーアドレスデコーダ12、カラムアドレスデコーダ13
及び書き込み読み出し回路14は、前述の図4の回路と
ほぼ同一であるため、説明を略す。1 is a plan view showing a pattern layout of a memory cell array portion, and FIG. 2 is a circuit diagram showing a circuit configuration thereof. First, referring to FIG.
The circuit configuration of this embodiment will be described. In FIG. 2, a row address decoder 12 and a column address decoder 13
Since the write / read circuit 14 is almost the same as the circuit shown in FIG. 4, the description thereof will be omitted.
【0014】メモリセルアレイは、各々k×2mの行及
び列にメモリセル7が配置された構成である。ワード線
はWL0〜WLk-1、共通ソース線はSL0〜SLk/2-1で
ある。また、カラムアドレスデコーダ13から導出され
た主ビット線はBL0〜BLm-1である。主ビット線BL
0〜BLm-1の各々には、第1の分割ビット線BLa0〜B
Lam-1と第2の分割ビット線BLb0〜BLbm-1との2本
の分割ビット線が設けられ、このメモリセルアレイを第
1の分割ビット線BLa0〜BLam-1に接続された第1の
セルアレイブロックと、第2の分割ビット線BLb0〜B
Lbm-1に接続された第2のセルアレイブロックとの2つ
のブロックに分離する。この結果、m本の主ビット線B
L0〜BLmに対して2倍の本数の分割ビット線が設け
られる。The memory cell array has a structure in which memory cells 7 are arranged in rows and columns of k × 2 m. Word lines are WL0 to WLk-1, and common source lines are SL0 to SLk / 2-1. The main bit lines derived from the column address decoder 13 are BL0 to BLm-1. Main bit line BL
The first divided bit lines BLa0 to BLa0 to each of 0 to BLm-1.
Two divided bit lines, Lam-1 and second divided bit lines BLb0 to BLbm-1, are provided, and this memory cell array is connected to the first divided bit lines BLa0 to BLam-1 in a first cell array. Block and second divided bit lines BLb0 to BLb
It is separated into two blocks, that is, a second cell array block connected to Lbm-1. As a result, m main bit lines B
The number of divided bit lines is twice that of L0 to BLm.
【0015】各第1の分割ビット線BLa0〜BLam-1と
各主ビット線BL0〜BLm-1の間には、制御信号DCB
Laによって制御される第1の選択トランジスタQ0、
Q4が設けられる。更に、各第1の分割ビット線BLa0
〜BLam-1と電位線ARGNDの間には、制御信号DC
BLbによって制御される選択トランジスタ(第1のデ
ィスチャージトランジスタ)Q2、Q7が設けられる。
同様に、各第2のビット線BLb0〜BLbm-1と各主ビッ
ト線BL0〜BLm-1の間には、制御信号DCBLbによ
って制御される第2の選択トランジスタQ1、Q5が設
けられ、各第2のビット線BLb0〜BLbm-1と電位線A
RGNDの間には、制御信号DCBLaによって制御さ
れる選択トランジスタ(第2のディスチャージトランジ
スタ)Q3、Q6が設けられる。A control signal DCB is provided between each of the first divided bit lines BLa0 to BLam-1 and each of the main bit lines BL0 to BLm-1.
A first select transistor Q0 controlled by La
Q4 is provided. Furthermore, each first divided bit line BLa0
Between BLam-1 and the potential line ARGND, a control signal DC
Select transistors (first discharge transistors) Q2 and Q7 controlled by BLb are provided.
Similarly, second selection transistors Q1 and Q5 controlled by a control signal DCBLb are provided between the second bit lines BLb0 to BLbm-1 and the main bit lines BL0 to BLm-1, respectively. 2 bit lines BLb0 to BLbm-1 and potential line A
Select transistors (second discharge transistors) Q3 and Q6 controlled by the control signal DCBLa are provided between RGND.
【0016】制御信号DCBLa及びDCBLbは、図示
しないアドレスデータ検出回路からアドレスデータの内
容によって出力されるものである。即ち、制御信号DC
BLaは、アドレスデータが第1の分割ビット線BLa0
〜BLam-1に接続された第1のセルアレイブロックを選
択する内容である場合に「H」レベルとなる信号であ
り、制御信号DCBLbは、アドレスデータが第2の分
割ビット線BLb0〜BLbm-1に接続された第2のセルア
レイブロックを選択する場合に「H」レベルとなる信号
である。従って、制御信号DCBLaが「H」になる
と、選択トランジスタQ0及びQ3がオンとなり、第1
の分割ビット線BLa0が主ビット線BL0に接続さ
れ、第2の分割ビット線BLb0は、電位線ARGND
に接続される。また、制御信号DCBLbが「H」レベ
ルになると上述と逆になる。The control signals DCBLa and DCBLb are output from an address data detection circuit (not shown) according to the content of the address data. That is, the control signal DC
BLa has the first divided bit line BLa0 whose address data is first.
~ BLam-1 is a signal that goes to "H" level when the first cell array block connected to BLam-1 is selected, and the control signal DCBLb has address data of the second divided bit lines BLb0 to BLbm-1. It is a signal that becomes "H" level when the second cell array block connected to is selected. Therefore, when the control signal DCBLa becomes "H", the selection transistors Q0 and Q3 are turned on and the first transistor
Divided bit line BLa0 is connected to the main bit line BL0, and the second divided bit line BLb0 is connected to the potential line ARGND.
Connected to. Further, when the control signal DCBLb becomes the “H” level, the above operation is reversed.
【0017】本実施の形態の、各動作モード(消去モー
ド、プログラムモード、読み出しモード)におけるメモ
リセルアレイ11の電位関係は従来例と同様であるので
説明を省略する。制御信号DCBLa及びDCBLbが互
いに反転信号、即ち、相補信号になっていることで、分
割ビット線BLa0、BLb0のうちいずれかを主ビット線
BL0に接続し、他方をARGND配線によって所定電
位に接続して、メモリセルアレイ内の特定セルを選択す
る動作が従来例と異なる。The potential relation of the memory cell array 11 in each operation mode (erase mode, program mode, read mode) of this embodiment is the same as that of the conventional example, and therefore its explanation is omitted. Since the control signals DCBLa and DCBLb are mutually inverted signals, that is, complementary signals, one of the divided bit lines BLa0 and BLb0 is connected to the main bit line BL0, and the other is connected to a predetermined potential by the ARGND wiring. Thus, the operation of selecting a specific cell in the memory cell array is different from the conventional example.
【0018】加えて、上記の各動作モード以外のスタン
バイモードにおいては、誤動作の防止及び次のモードへ
の急速な立ち上がりのために、メモリセルアレイの全て
のビット線を接地電圧にディスチャージする必要があ
る。そこで、制御信号DCBLa及びDCBLbは、互い
に「H」レベルとし、また、カラムアドレスデコーダ1
0の出力*Yも全て「H」レベルとする。これにより、
選択及びディスチャージトランジスタQ0〜Q7は全て
オンとなり、主ビット線BL、分割ビット線BLa、B
Lbは、接地電圧に設定された電位線ARGNDに接続
されてディスチャージされる。In addition, in the standby modes other than the above-mentioned operation modes, it is necessary to discharge all the bit lines of the memory cell array to the ground voltage in order to prevent malfunction and to rapidly rise to the next mode. . Therefore, the control signals DCBLa and DCBLb are set to the “H” level, and the column address decoder 1
All 0 outputs * Y are also at "H" level. This allows
The selection and discharge transistors Q0 to Q7 are all turned on, and the main bit line BL and the divided bit lines BLa, B
Lb is connected to the potential line ARGND set to the ground voltage and discharged.
【0019】図1は、上述の回路構成を具現化した集積
回路装置の、パターンレイアウトを示す平面図である。
図面中央付近に配置されたメモリセルアレイ11は、各
メモリセル10が図3に示したフローティングゲート型
フラッシュメモリ素子によって構成される。すなわち、
素子のコントロールゲート5が延在することによってワ
ード線WL0〜WLk-1を構成し、ソース領域2が各メ
モリセル10に跨って延在することにより共通ソース線
SL0〜SLk-1を構成する。また、第1と第2の分割
ビット線BLa0〜BLam-1、BLb0〜BLbm-1がコンタ
クト孔7を介して各メモリセル10のドレイン領域1に
接続される。FIG. 1 is a plan view showing a pattern layout of an integrated circuit device embodying the above-mentioned circuit configuration.
In the memory cell array 11 arranged near the center of the drawing, each memory cell 10 is composed of the floating gate type flash memory device shown in FIG. That is,
The word lines WL0 to WLk-1 are formed by extending the control gates 5 of the elements, and the common source lines SL0 to SLk-1 are formed by extending the source region 2 across each memory cell 10. Further, the first and second divided bit lines BLa0 to BLam-1, BLb0 to BLbm-1 are connected to the drain region 1 of each memory cell 10 through the contact holes 7.
【0020】メモリセルアレイ11に対して、その両側
(図1ではメモリセルアレイ11の上下)に選択トラン
ジスタQ0、Q1、Q4、Q5が配置され、更にその外
側にはディスチャージトランジスタQ2、Q4、Q6、
Q7が配置される、更にその外側に所定電位であるAR
GNDを印加する電極配線20と、制御信号DCBL
a、DCBLbを印加するための電極配線21、22が配
置されている。第1と第2の分割ビット線BLa0、BL
b0と1組の選択トランジスタQ0、Q1、及び1組のデ
ィスチャージトランジスタQ2、Q3を一つの単位とし
て、これらが略同一ピッチの繰り返しパターンで形成さ
れている。また、メモリセルアレイ11を中心として対
象パターンになるように、他の二本の分割ビット線BL
a1、BLb1と1組の選択トランジスタQ4、Q5、及び
1組のディスチャージトランジスタQ6、Q7をメモリ
セルアレイ11の反対側に配置している。更に、主ビッ
ト線BL0に関与する第1と第2の分割ビット線BLa
0、BLb0を、選択トランジスタQ0、Q1の位置する
図面下方から選択トランジスタQ4、Q5の位置する図
面上方に延在して終端させるのに対して、隣の主ビット
線BL1に関与する第1と第2の分割ビット線BLa1、
BLb1は図面上方から図面下方に延在して終端させる。
これらの分割ビット線は、一つの主ビット線BL0に関
与する第1の分割ビット線BLa0の次に隣の主ビット線
BL1に関与する第1の分割ビット線BLa1というよう
に、交互に互い違いに配置する。つまり分割ビット線
を、BLa0、BLb0、BLa1、BLb1・・・・の順に、等間
隔で平行に配置する。このように交互に配置することに
よって、メモリセルアレイ11のセルピッチよりパター
ンサイズが大きくなる選択及びディスチャージトランジ
スタを、前記セルピッチの範囲内に収納した。Select transistors Q0, Q1, Q4, and Q5 are arranged on both sides of the memory cell array 11 (upper and lower sides of the memory cell array 11 in FIG. 1), and discharge transistors Q2, Q4, Q6, and
Q7 is placed, and further outside it, there is a predetermined potential AR
Electrode wiring 20 for applying GND and control signal DCBL
Electrode wirings 21 and 22 for applying a and DCBLb are arranged. First and second divided bit lines BLa0, BL
With b0 and one set of select transistors Q0 and Q1 and one set of discharge transistors Q2 and Q3 as one unit, these are formed in a repeating pattern of substantially the same pitch. Further, the other two divided bit lines BL are arranged so that the target pattern is centered on the memory cell array 11.
a1, BLb1, a set of select transistors Q4, Q5, and a set of discharge transistors Q6, Q7 are arranged on the opposite side of the memory cell array 11. Furthermore, the first and second divided bit lines BLa related to the main bit line BL0
0 and BLb0 extend from the lower part of the drawing where the selection transistors Q0 and Q1 are located to the upper part of the drawing where the selection transistors Q4 and Q5 are located, and are terminated, while the first and the first ones involved in the adjacent main bit line BL1 The second divided bit line BLa1,
BLb1 extends from the upper side of the drawing to the lower side of the drawing and is terminated.
These divided bit lines are alternately staggered like a first divided bit line BLa0 related to one main bit line BL0 and a first divided bit line BLa1 related to an adjacent main bit line BL1 next to it. Deploy. That is, the divided bit lines are arranged in parallel in the order of BLa0, BLb0, BLa1, BLb1 ... At equal intervals. By alternately arranging the memory cells in this manner, the selection and discharge transistors having a pattern size larger than the cell pitch of the memory cell array 11 were housed within the cell pitch range.
【0021】選択トランジスタQ0、Q1とQ4、Q5
は、各々がLOCOS酸化膜で囲まれた共通の活性領域
30(図中、砂状の塗りつぶし部分)に、2本のゲート
電極を配置し、ソース(またはドレイン)を共通として
構成したMOS型トランジスタで構成される。該共通ソ
ース(またはドレイン)はスルーホールを介して双方向
矢印で簡略的に示した主ビット線BL0、BL1に接続
され、接続された主ビット線はカラムアドレスデコーダ
13に接続される。尚、主ビット線BL0、BL1は第
1と第2の分割ビット線BLa0〜BLam-1、BLb0〜B
Lbm-1と平行に延在し且つ層間絶縁された電極配線から
なる。この実施形態では、メモリセルアレイの下方に設
置された選択トランジスタQ0、Q1が主ビット線BL
0に、メモリセルアレイの上方に設置された選択トラン
ジスタQ4、Q5が主ビット線BL1に各々接続され
る。Select transistors Q0, Q1 and Q4, Q5
Is a MOS-type transistor in which two gate electrodes are arranged in a common active region 30 (a sand-like filled portion in the drawing) surrounded by a LOCOS oxide film, and a common source (or drain) is formed. Composed of. The common source (or drain) is connected through a through hole to main bit lines BL0 and BL1 which are simply shown by bidirectional arrows, and the connected main bit lines are connected to a column address decoder 13. The main bit lines BL0 and BL1 are divided into first and second divided bit lines BLa0 to BLam-1 and BLb0 to B.
It is composed of electrode wirings extending in parallel with Lbm-1 and having interlayer insulation. In this embodiment, the select transistors Q0 and Q1 installed below the memory cell array are the main bit lines BL.
0, select transistors Q4 and Q5 installed above the memory cell array are connected to the main bit line BL1.
【0022】同じくディスチャージトランジスタQ2、
Q4とQ6、Q7も、各々がLOCOS酸化膜で囲まれ
た共通の活性領域31(図中、砂状の塗りつぶし部分)
に、2本のゲート電極を配置し、ソース(またはドレイ
ン)を共通として構成したMOS型トランジスタからな
る。該共通ソース(またはドレイン)は所定電位ARG
NDを印加する電極配線20に接続される。これらの各
選択トランジスタQ0、Q1とディスチャージトランジ
スタQ2、Q4は、その活性領域30、31を互い違い
にずれるように配置してある。Similarly, the discharge transistor Q2,
Q4, Q6, and Q7 also have a common active region 31 surrounded by a LOCOS oxide film (sand-like filled portion in the figure).
In addition, it is composed of a MOS type transistor in which two gate electrodes are arranged and the source (or drain) is commonly used. The common source (or drain) has a predetermined potential ARG
It is connected to the electrode wiring 20 which applies ND. The select transistors Q0 and Q1 and the discharge transistors Q2 and Q4 are arranged so that their active regions 30 and 31 are staggered.
【0023】主ビット線BL0に関与する第1の分割ビ
ット線BLa0は、第1の選択トランジスタQ0のドレイ
ン(またはソース)にコンタクト孔を介して接続される
他、そのまま約45度の角度で斜行するように延在して
第1のディスチャージトランジスタQ2のドレイン(ま
たはソース)にコンタクト孔を介して接続される。第2
の分割ビット線BLb0は第2の選択トランジスタQ1の
ドレイン(またはソース)に接続される他、分割ビット
線BLb0と平行に斜めに延在して第2のディスチャージ
トランジスタQ3のドレイン(またはソース)に接続さ
れる。同様に、主ビット線BL1に関与する第1の分割
ビット線BLa1は、選択トランジスタQ4とディスチャ
ージトランジスタQ7に接続され、第2の分割ビット線
BLb1は選択トランジスタQ5とディスチャージトラン
ジスタQ6に接続される。The first divided bit line BLa0 related to the main bit line BL0 is connected to the drain (or source) of the first select transistor Q0 via a contact hole, and is oblique as it is at an angle of about 45 degrees. The first discharge transistor Q2 is connected to the drain (or the source) of the first discharge transistor Q2 via the contact hole. Second
The divided bit line BLb0 is connected to the drain (or source) of the second select transistor Q1 and also extends diagonally in parallel with the divided bit line BLb0 to the drain (or source) of the second discharge transistor Q3. Connected. Similarly, the first divided bit line BLa1 involved in the main bit line BL1 is connected to the selection transistor Q4 and the discharge transistor Q7, and the second divided bit line BLb1 is connected to the selection transistor Q5 and the discharge transistor Q6.
【0024】第2の選択トランジスタQ1の第1のゲー
ト電極配線25は、チップ上を直線的に延在して第1の
ディスチャージトランジスタQ2のゲート電極となり、
更に延在して選択信号DCBLbの配線22にスルーホ
ールを介して接続される。このとき、第1のゲート電極
配線25は各トランジスタQ1、Q2のゲート電極から
連続して延在するポリシリコン配線層で構成される。同
じく第1の選択トランジスタQ0の第2のゲート電極配
線23は、チップ上を第1の分割ビット線BLa0の斜行
する箇所と直行するように延在して隣の主ビット線に関
係する第2のディスチャージトランジスタ(トランジス
タQ3に相当する)のゲート電極となり、そして選択信
号DCBLaの配線21に接続される。これも各トラン
ジスタのゲート電極から連続するポリシリコン配線層で
構成される。尚、第1の分割ビット線BLa0と第2のゲ
ート電極配線23、及び第2の分割ビット線BLb0と第
2のゲート電極配線27とは、層間絶縁により絶縁さ
れ、交差している。The first gate electrode wiring 25 of the second selection transistor Q1 extends linearly on the chip to serve as the gate electrode of the first discharge transistor Q2,
It further extends and is connected to the wiring 22 of the selection signal DCBLb via a through hole. At this time, the first gate electrode wiring 25 is composed of a polysilicon wiring layer continuously extending from the gate electrodes of the transistors Q1 and Q2. Similarly, the second gate electrode wiring 23 of the first selection transistor Q0 extends on the chip so as to be orthogonal to the diagonal portion of the first divided bit line BLa0 and is connected to the adjacent main bit line. It becomes the gate electrode of the second discharge transistor (corresponding to the transistor Q3) and is connected to the wiring 21 of the selection signal DCBLa. This is also composed of a polysilicon wiring layer continuous from the gate electrode of each transistor. The first divided bit line BLa0 and the second gate electrode wiring 23, and the second divided bit line BLb0 and the second gate electrode wiring 27 are insulated by interlayer insulation and intersect with each other.
【0025】各トランジスタは連続の繰り返しパターン
で構成されるので、第2のディスチャージトランジスタ
Q3の第2のゲート電極配線27は、隣の主ビット線に
関係する選択トランジスタ(選択トランジスタQ0に相
当する)のゲート電極配線(第2のゲート電極配線23
に相当する)となる。また、メモリセルアレイ11を挟
みこれらの配置と対称になるような形状で、選択トラン
ジスタQ4のゲート電極配線26とディスチャージトラ
ンジスタQ6のゲート電極とが、および選択トランジス
タQ5のゲート電極配線24と隣のビット線に関係する
ディスチャージトランジスタのゲート電極とが連結され
ている。Since each transistor is constituted by a continuous repeating pattern, the second gate electrode wiring 27 of the second discharge transistor Q3 has a select transistor (corresponding to the select transistor Q0) related to the adjacent main bit line. Gate electrode wiring (second gate electrode wiring 23
Is equivalent to). Further, the gate electrode wiring 26 of the selection transistor Q4 and the gate electrode of the discharge transistor Q6, and the gate electrode wiring 24 of the selection transistor Q5 and the adjacent bit are formed in a shape symmetrical with the arrangement of the memory cell array 11 therebetween. The gate electrode of the discharge transistor related to the line is connected.
【0026】上述の回路動作からも明らかなように、制
御信号DCBLa及びDCBLbは、互いに相補信号であ
るので、例えば主ビット線BL0を選択し、制御信号D
CBLaが「H」であるとき、第2のゲート電極配線2
3によって第1の選択トランジスタQ0がONし、第1
のゲート電極配線25によって第2の選択トランジスタ
Q1と第1のディスチャージトランジスタQ2がOFF
となるので、第1の分割ビット線BLa0だけを主ビット
線BL0に接続することがでる。また、第2のゲート電
極配線27によって第2のディスチャージトランジスタ
Q3がONするので、第2の分割ビット線BLb0を所定
電位ARGNDに接続することができる。一方、制御信
号BLb0が「H」になったときは、第1のゲート電極配
線25によって第2の選択トランジスタQ1と第1のデ
ィスチャージトランジスタQ2がONとなるので、第2
の分割ビット線BLb0を選択し、第1の分割ビット線B
La0を所定電位ARGNDに接続できるのである。As is clear from the above circuit operation, the control signals DCBLa and DCBLb are complementary signals to each other, so that the main bit line BL0 is selected and the control signal D is selected, for example.
When CBLa is "H", the second gate electrode wiring 2
3 turns on the first selection transistor Q0,
The second selection transistor Q1 and the first discharge transistor Q2 are turned off by the gate electrode wiring 25 of
Therefore, only the first divided bit line BLa0 can be connected to the main bit line BL0. Also, since the second discharge transistor Q3 is turned on by the second gate electrode wiring 27, the second divided bit line BLb0 can be connected to the predetermined potential ARGND. On the other hand, when the control signal BLb0 becomes “H”, the second selection transistor Q1 and the first discharge transistor Q2 are turned on by the first gate electrode wiring 25, so that the second
Selected divided bit line BLb0, and the first divided bit line B
La0 can be connected to the predetermined potential ARGND.
【0027】このように、相補信号を印加するトランジ
スタの組み合わせに鑑みて、同じ信号を印加する第1の
選択トランジスタQ0と第2のディスチャージトランジ
スタとを、第2の選択トランジスタQ1と第1のディス
チャージトランジスタQ2とを、各々1本のゲート電極
配線23、25で連結することにより、配線数を減ら
し、パターンを簡素化したものである。加えて、第2の
ゲート電極配線23は第1の選択トランジスタQ0とそ
の隣の主ビット線に関係する第2のディスチャージトラ
ンジスタとを接続することにより、配線の引き回しを短
くすることができる。In this way, in view of the combination of the transistors that apply the complementary signals, the first selection transistor Q0 and the second discharge transistor that apply the same signal are connected to the second selection transistor Q1 and the first discharge transistor. The number of wirings is reduced and the pattern is simplified by connecting the transistor Q2 with one gate electrode wiring 23 and 25, respectively. In addition, the second gate electrode wiring 23 can shorten the wiring length by connecting the first select transistor Q0 and the second discharge transistor related to the main bit line adjacent to the first select transistor Q0.
【0028】尚、図1に示された実施形態では、メモリ
セルアレイは、第1と第2のセルアレイブロックの2つ
に分割された例を示したが、4ブロック、または、6ブ
ロックなどに分割しても良い。例えば、4ブロックに分
割する場合には、図1のパターンと同一構成のパターン
を繰り返して配置して第3と第4のセルアレイブロック
とする。この場合、制御信号DCBLaとDCBLbに相
当する制御信号は、例えばDCBLcとDCBLdとし、
互いに相補的な信号とするが、ローアドレスデータRA
Dによって、第1と第2のセルアレイブロックのいずれ
かが選択されたときは、制御信号DCBLcとDCBLd
は、「L」レベルとして第3と第4のセルアレイブロッ
クのビット線をフローティング状態として、主ビット線
に接続されないようにする。逆に、第3と第4のセルア
レイブロックが選択されたときには、制御信号DCBL
aとDCBLbが「L」レベルとなる。In the embodiment shown in FIG. 1, the memory cell array is divided into the first and second cell array blocks, but it is divided into 4 blocks or 6 blocks. You may. For example, in the case of dividing into four blocks, a pattern having the same configuration as the pattern of FIG. 1 is repeatedly arranged to form third and fourth cell array blocks. In this case, the control signals corresponding to the control signals DCBLa and DCBLb are, for example, DCBLc and DCBLd,
Although the signals are complementary to each other, the row address data RA
When either the first cell array block or the second cell array block is selected by D, the control signals DCBLc and DCBLd are selected.
Sets the bit lines of the third and fourth cell array blocks to the floating state at the "L" level so that they are not connected to the main bit lines. Conversely, when the third and fourth cell array blocks are selected, the control signal DCBL
a and DCBLb become "L" level.
【0029】[0029]
【発明の効果】以上の説明のごとく、分割されたセルア
レイブロックの第1と第2の分割ビット線BLa、BL
bは、そのブロックが選択された時のみカラムアドレス
デコーダ10の主ビット線BLに接続されるため、書き
込み読み出し回路11の容量性負荷が低減される。ま
た、選択されないセルアレイブロックの分割ビット線
は、ディスチャージトランジスタによって電位線ARG
NDに接続されるため、そのブロックが選択された時の
初期値が一定となり、誤動作が防止できる。また、各モ
ードにおける印加電圧条件を低容量性負荷によって達成
できるので、不揮発性半導体メモリの高速動作が実現で
きる。As described above, the first and second divided bit lines BLa and BL of the divided cell array block are divided.
Since b is connected to the main bit line BL of the column address decoder 10 only when the block is selected, the capacitive load of the write / read circuit 11 is reduced. In addition, the divided bit lines of the cell array block which are not selected are connected to the potential line ARG by the discharge transistor.
Since the block is connected to the ND, the initial value becomes constant when the block is selected, and malfunction can be prevented. Moreover, since the applied voltage condition in each mode can be achieved by the low capacitive load, high-speed operation of the nonvolatile semiconductor memory can be realized.
【0030】更に、選択トランジスタQ0、Q1とディ
スチャージトランジスタQ2、Q3との配置をずらし、
第1と第2のゲート電極配線23、25のようにゲート
電極を連続させることによって素子間接続を済ませるこ
とにより、配線の本数を減らしパターンを簡素化を図る
ことができる。このとき、第2のゲート電極配線23は
第1の選択トランジスタQ0とその隣の主ビット線に関
係する第2ディスチャージトランジスタに接続すること
により、配線の引き回しを短くすることができるのであ
る。そして、選択トランジスタQ0、Q1とディスチャ
ージトランジスタQ2、Q3との配線を簡素化して配置
間隔を狭めることにより、メモリセルアレイ11のセル
ピッチを無用に増大することなく、チップサイズの縮小
を図ることができる。Furthermore, the arrangements of the selection transistors Q0 and Q1 and the discharge transistors Q2 and Q3 are shifted,
By connecting the elements by connecting the gate electrodes like the first and second gate electrode wirings 23 and 25, the number of wirings can be reduced and the pattern can be simplified. At this time, by connecting the second gate electrode wiring 23 to the first select transistor Q0 and the second discharge transistor related to the main bit line adjacent to the first select transistor Q0, the wiring can be shortened. By simplifying the wiring between the select transistors Q0 and Q1 and the discharge transistors Q2 and Q3 and narrowing the arrangement interval, the chip size can be reduced without unnecessarily increasing the cell pitch of the memory cell array 11.
【図1】本発明の実施の形態を示す平面図である。FIG. 1 is a plan view showing an embodiment of the present invention.
【図2】本発明の実施の形態を説明する回路図である。FIG. 2 is a circuit diagram illustrating an embodiment of the present invention.
【図3】不揮発性半導体メモリのセル構造を示す断面図
である。FIG. 3 is a cross-sectional view showing a cell structure of a nonvolatile semiconductor memory.
【図4】従来例を示す回路図である。FIG. 4 is a circuit diagram showing a conventional example.
10 メモリセル
11 メモリセルアレイ
12 ローアドレスデコーダ
13 カラムアドレスデコーダ
BL0、BL1 主ビット線
BLa、BLb 分割ビット線
Q0、Q1、Q4、Q5 選択トランジスタ
Q2、Q3、Q6、Q7 ディスチャージトランジス
タ10 memory cells 11 memory cell array 12 row address decoder 13 column address decoders BL0, BL1 main bit lines BLa, BLb divided bit lines Q0, Q1, Q4, Q5 select transistors Q2, Q3, Q6, Q7 discharge transistors
フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 29/792 (56)参考文献 特開 平7−235650(JP,A) 特開 平8−203291(JP,A) 特開 平9−331030(JP,A) 特開 平11−232891(JP,A) 特開 平11−250680(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/8247 G11C 16/06 H01L 27/10 H01L 27/115 H01L 29/788 Continuation of the front page (51) Int.Cl. 7 identification code FI H01L 29/792 (56) Reference JP-A-7-235650 (JP, A) JP-A-8-203291 (JP, A) JP-A-9 -331030 (JP, A) JP 11-232891 (JP, A) JP 11-250680 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H01L 21/8247 G11C 16/06 H01L 27/10 H01L 27/115 H01L 29/788
Claims (4)
ド線及びビット線に配置されたメモリセルアレイと、ロ
ーアドレスデータに基づいて前記ワード線を選択するロ
ーデコーダと、カラムアドレスデータに基づいて前記ビ
ット線を選択するカラムデコーダを備えた不揮発性半導
体メモリにおいて、 前記ビット線に、前記カラムアドレスデコーダに接続さ
れる複数の主ビット線と、前記主ビット線に各々接続さ
れる第1と第2の分割ビット線を設け、 前記メモリセルアレイの周辺部に、前記第1と第2の分
割ビット線のいずれかを選択して前記主ビット線に接続
する第1と第2の選択トランジスタと、前記第1と第2
の分割ビット線と所定電位との間に各々設けられた第1
と第2のディスチャージトランジスタとを設け、 前記主ビット線と前記第2の分割ビット線との間に設け
た前記第2の選択トランジスタのゲート電極が、第1の
ゲート電極配線として、前記所定電位と前記第1の分割
ビット線との間に設けた前記第1のディスチャージトラ
ンジスタのゲート電極に連続し、 前記主ビット線と前記第1の分割ビット線との間に設け
た前記第1の選択トランジスタのゲート電極が、第2の
ゲート電極配線として、前記第1のディスチャージトラ
ンジスタに隣接する他のディスチャージトランジスタの
ゲート電極に連続することを特徴とする不揮発性半導体
メモリ。1. A memory cell array in which a plurality of non-volatile memory cells are arranged in a plurality of word lines and bit lines, a row decoder for selecting the word lines based on row address data, and a row decoder based on column address data. In a non-volatile semiconductor memory including a column decoder that selects a bit line, a plurality of main bit lines connected to the column address decoder are connected to the bit line, and first and second main bit lines are respectively connected to the main bit line. Divided bit lines are provided, first and second select transistors for selecting one of the first and second divided bit lines and connecting to the main bit line are provided in the peripheral portion of the memory cell array, First and second
First provided between the divided bit lines and the predetermined potential
And a second discharge transistor are provided, and the gate electrode of the second select transistor provided between the main bit line and the second divided bit line serves as the first gate electrode wiring and has the predetermined potential. And the first selection bit provided between the main bit line and the first divided bit line, the selection being continuous with the gate electrode of the first discharge transistor provided between the main divided bit line and the first divided bit line. The gate electrode of the transistor serves as the second gate electrode wiring, and is used as the first discharge transistor.
A non-volatile semiconductor memory characterized by being connected to a gate electrode of another discharge transistor adjacent to the transistor .
分割ビット線と交差して延在することを特徴とする請求
項1記載の不揮発性半導体メモリ。2. The nonvolatile semiconductor memory according to claim 1, wherein the second gate electrode wiring extends so as to intersect with the first divided bit line.
ソース(またはドレイン)を共通の領域で構成したトラ
ンジスタであることを特徴とする請求項1記載の不揮発
性半導体メモリ。3. The first and second selection transistors,
2. The non-volatile semiconductor memory according to claim 1, wherein the source (or drain) is a transistor having a common region.
ジスタが、ソース(またはドレイン)を共通の領域で構
成したトランジスタであることを特徴とする請求項1記
載の不揮発性半導体メモリ。4. The non-volatile semiconductor memory according to claim 1, wherein the first and second discharge transistors are transistors whose sources (or drains) are formed in a common region.
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