JP3499140B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3499140B2 JP3499140B2 JP26513098A JP26513098A JP3499140B2 JP 3499140 B2 JP3499140 B2 JP 3499140B2 JP 26513098 A JP26513098 A JP 26513098A JP 26513098 A JP26513098 A JP 26513098A JP 3499140 B2 JP3499140 B2 JP 3499140B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【0001】
【発明の属する技術分野】この発明は、静電気放電(E
SD:Electro Static Discharge)による破壊を防止
するための保護素子を備えた半導体装置に関する。
SD:Electro Static Discharge)による破壊を防止
するための保護素子を備えた半導体装置に関する。
【0002】
【従来の技術】半導体装置には通常、ESD保護素子が
搭載される。ESD保護素子は、半導体チップを人や機
械が運搬する場合等に生じる数百V乃至数千Vの電圧が
短期間2端子間に印加されることによる入出力回路の破
壊を防止する働きをする。
搭載される。ESD保護素子は、半導体チップを人や機
械が運搬する場合等に生じる数百V乃至数千Vの電圧が
短期間2端子間に印加されることによる入出力回路の破
壊を防止する働きをする。
【0003】ESD保護素子には、代表的には、図6に
示すダイオード型保護素子と、図7に示すバイポーラ型
保護素子がある。ダイオード型保護素子は、例えば入力
バッファにつながるパッドPADと、電源端子VCC及び
接地端子VSSの間に挿入されるダイオードD1及びD2
により構成される。バイポーラ型保護素子は、同様に入
力バッファにつながるパッドPADと電源端子VCC及び
接地端子VSSの間にそれぞれ挿入されるpnp型バイポ
ーラトランジスタQ1及びnpn型バイポーラトランジ
スタQ2により構成される。
示すダイオード型保護素子と、図7に示すバイポーラ型
保護素子がある。ダイオード型保護素子は、例えば入力
バッファにつながるパッドPADと、電源端子VCC及び
接地端子VSSの間に挿入されるダイオードD1及びD2
により構成される。バイポーラ型保護素子は、同様に入
力バッファにつながるパッドPADと電源端子VCC及び
接地端子VSSの間にそれぞれ挿入されるpnp型バイポ
ーラトランジスタQ1及びnpn型バイポーラトランジ
スタQ2により構成される。
【0004】図6に示すダイオード型保護素子では、パ
ッドPADと電源端子VCCの間の放電は、ダイオードD
1により行われる。パッドPADの電位が電源端子VCC
より高い場合には、ダイオードD1は順方向にバイアス
されて、これにより放電される。逆に、電源端子VCCの
方が電位が高い場合には、ダイオードD1はブレークダ
ウンして、電源VCCからパッドPADに電流が流れる。
同様に、パッドPADと接地端子VSSの間の放電は、ダ
イオードD2により行われる。
ッドPADと電源端子VCCの間の放電は、ダイオードD
1により行われる。パッドPADの電位が電源端子VCC
より高い場合には、ダイオードD1は順方向にバイアス
されて、これにより放電される。逆に、電源端子VCCの
方が電位が高い場合には、ダイオードD1はブレークダ
ウンして、電源VCCからパッドPADに電流が流れる。
同様に、パッドPADと接地端子VSSの間の放電は、ダ
イオードD2により行われる。
【0005】半導体チップの通常動作時は、パッドPA
Dの電位VPADが、VSS≦VPAD≦VCCを満たす限
り、ダイオードD1,D2共にオフであり、チップ動作
に影響を与えない。図7に示すバイポーラ型保護素子の
場合、パッドPADと接地端子VSS側のトランジスタQ
2に着目して、図8に示す断面図でその動作を説明する
と、次のようになる。図8のトランジスタ構造は、シリ
コン基板81のp型ウェル82内に、分離絶縁膜83に
より分離されてn型のコレクタ層84及びエミッタ層8
5が所定間隔で拡散形成され、その外側にベースコンタ
クト層86が形成された、横型バイポーラトランジスタ
である。
Dの電位VPADが、VSS≦VPAD≦VCCを満たす限
り、ダイオードD1,D2共にオフであり、チップ動作
に影響を与えない。図7に示すバイポーラ型保護素子の
場合、パッドPADと接地端子VSS側のトランジスタQ
2に着目して、図8に示す断面図でその動作を説明する
と、次のようになる。図8のトランジスタ構造は、シリ
コン基板81のp型ウェル82内に、分離絶縁膜83に
より分離されてn型のコレクタ層84及びエミッタ層8
5が所定間隔で拡散形成され、その外側にベースコンタ
クト層86が形成された、横型バイポーラトランジスタ
である。
【0006】ベース及びエミッタが接続された接地端子
VSSが0Vの状態で、パッドPADを介してコレクタに
高電圧がかかると、コレクタ接合部でブレークダウンが
生じ、実線Aで示す経路でコレクタからベースに向かっ
てホール電流が流れる。この電流によるp型ウェル82
内の電圧降下でエミッタ接合が順バイアスになると、エ
ミッタからの電子注入が生じ、破線Bで示す経路でエミ
ッタからコレクタに電子電流が流れる。このバイポーラ
動作が起こると、コレクタ・エミッタ間は低抵抗とな
り、パッドPADの電位は下がる。VCC側のトランジス
タQ1についても、電子電流とホール電流が逆になるだ
けで、同様の動作をする。
VSSが0Vの状態で、パッドPADを介してコレクタに
高電圧がかかると、コレクタ接合部でブレークダウンが
生じ、実線Aで示す経路でコレクタからベースに向かっ
てホール電流が流れる。この電流によるp型ウェル82
内の電圧降下でエミッタ接合が順バイアスになると、エ
ミッタからの電子注入が生じ、破線Bで示す経路でエミ
ッタからコレクタに電子電流が流れる。このバイポーラ
動作が起こると、コレクタ・エミッタ間は低抵抗とな
り、パッドPADの電位は下がる。VCC側のトランジス
タQ1についても、電子電流とホール電流が逆になるだ
けで、同様の動作をする。
【0007】この様なバイポーラ動作の特徴、即ちオン
したときの実効抵抗が小さく、PAD電圧が大きく低下
するという作用から、一般にはバイポーラ型保護素子の
方がダイオード型保護素子よりESD耐性が強いと言わ
れている。
したときの実効抵抗が小さく、PAD電圧が大きく低下
するという作用から、一般にはバイポーラ型保護素子の
方がダイオード型保護素子よりESD耐性が強いと言わ
れている。
【0008】ESD保護素子が有効に機能するために
は、そのレイアウトも重要になる。例えばバイポーラ型
保護素子の場合、図7の等価回路で示されるnpnトラ
ンジスタQ2として、実際には図8の断面構造を有する
横型トランジスタを基本として、図9に示すように、複
数個(図の場合には3個)のトランジスタQ21,Q2
2,Q23が並列に配置される。コレクタ層85とこれ
を挟むエミッタ層84は、一定幅Wを持つ細長い矩形パ
ターンをもって形成される。
は、そのレイアウトも重要になる。例えばバイポーラ型
保護素子の場合、図7の等価回路で示されるnpnトラ
ンジスタQ2として、実際には図8の断面構造を有する
横型トランジスタを基本として、図9に示すように、複
数個(図の場合には3個)のトランジスタQ21,Q2
2,Q23が並列に配置される。コレクタ層85とこれ
を挟むエミッタ層84は、一定幅Wを持つ細長い矩形パ
ターンをもって形成される。
【0009】そして、これらのトランジスタQ21,Q
22,Q32が幅Wの全体にわたって一様にバイポーラ
動作するようにするためには、コレクタ層85に着目し
たとき、図10に示すような配線を形成する。即ち、コ
レクタ層85をそれらの中央部で連結する配線部10
1、及び各コレクタ層85の長手方向に沿った配線部1
021,1022,1023を配設する。なお図では配線
をその抵抗を考慮して抵抗回路網として表示している。
22,Q32が幅Wの全体にわたって一様にバイポーラ
動作するようにするためには、コレクタ層85に着目し
たとき、図10に示すような配線を形成する。即ち、コ
レクタ層85をそれらの中央部で連結する配線部10
1、及び各コレクタ層85の長手方向に沿った配線部1
021,1022,1023を配設する。なお図では配線
をその抵抗を考慮して抵抗回路網として表示している。
【0010】
【発明が解決しようとする課題】しかし、図10に示す
ような配線レイアウトを採用したとしても、バイポーラ
型保護素子の全体で一様にバイポーラ動作させることは
容易ではない。その理由を具体的に以下に説明する。
ような配線レイアウトを採用したとしても、バイポーラ
型保護素子の全体で一様にバイポーラ動作させることは
容易ではない。その理由を具体的に以下に説明する。
【0011】図10において、コレクタ層につながるパ
ッドPADに電圧がかかったとき、配線抵抗によって、
パッドPADから各コレクタ層の末端に電圧が伝わるま
でに遅延が生じる。このため、ブレークダウンが起こっ
てバイポーラ動作するまでに時間のバラツキがある。ブ
レークダウンは、図10における各コレクタ層のパッド
PADに近い中央点d,e,fの順に起こり、これに遅
れて、各コレクタ層の先端部(a1,a2),(b1,
b2),(c1,c2)の順に起こる。
ッドPADに電圧がかかったとき、配線抵抗によって、
パッドPADから各コレクタ層の末端に電圧が伝わるま
でに遅延が生じる。このため、ブレークダウンが起こっ
てバイポーラ動作するまでに時間のバラツキがある。ブ
レークダウンは、図10における各コレクタ層のパッド
PADに近い中央点d,e,fの順に起こり、これに遅
れて、各コレクタ層の先端部(a1,a2),(b1,
b2),(c1,c2)の順に起こる。
【0012】しかし、先端部(a1,a2),(b1,
b2),(c1,c2)や中央部e,fでブレークダウ
ンが生じる前に、パッドPADの電位が下がってしまう
と、これらの箇所ではバイポーラ動作のトリガがかから
す、パッドPADに最も近い点dのみに集中的に電流が
流れることになる。その結果、発熱により、点dの部分
が破壊されるという事態が生じる。
b2),(c1,c2)や中央部e,fでブレークダウ
ンが生じる前に、パッドPADの電位が下がってしまう
と、これらの箇所ではバイポーラ動作のトリガがかから
す、パッドPADに最も近い点dのみに集中的に電流が
流れることになる。その結果、発熱により、点dの部分
が破壊されるという事態が生じる。
【0013】ブレークダウンの遅れは、上述のように、
ストライプパターンのコレクタ層の先端部(a1,a
2),(b1,b2),(c1,c2)で生じるので、
この現象はフィンガー効果と呼ばれている。ダイオード
型保護素子では、バイポーラ動作せず、従ってフィンガ
ー効果も起こらないので、場合によってはダイオード型
保護素子の方がESD耐性が高くなることもありうる。
ストライプパターンのコレクタ層の先端部(a1,a
2),(b1,b2),(c1,c2)で生じるので、
この現象はフィンガー効果と呼ばれている。ダイオード
型保護素子では、バイポーラ動作せず、従ってフィンガ
ー効果も起こらないので、場合によってはダイオード型
保護素子の方がESD耐性が高くなることもありうる。
【0014】保護素子のレイアウトを設計する際は、上
述した点に留意することが必要であるが、そのレイアウ
トで実際にフィンガー効果が生じないか否かを検証する
ことは、極めて困難である。何故なら、フィンガー効果
は保護素子の3次元的配置を反映した複雑な物理現象で
あって、現時点でこれを短期間に確実に再現するような
デバイスシミュレータが存在しないからである。これ
は、ロジックの検証が回路シミュレータにより確実に行
えるのと決定的に異なる点である。
述した点に留意することが必要であるが、そのレイアウ
トで実際にフィンガー効果が生じないか否かを検証する
ことは、極めて困難である。何故なら、フィンガー効果
は保護素子の3次元的配置を反映した複雑な物理現象で
あって、現時点でこれを短期間に確実に再現するような
デバイスシミュレータが存在しないからである。これ
は、ロジックの検証が回路シミュレータにより確実に行
えるのと決定的に異なる点である。
【0015】また、保護素子の動作はプロセス依存性が
大きい。そのため、前世代の製品の保護素子が、より微
細化が進み加工条件も異なる次の世代の製品にそのまま
適用できるとは限らない。更に同じ保護素子を用いたと
しても、パッドまでの距離や、保護素子周辺の配線,回
路の影響により、その性能が変わる。これらの理由で保
護素子は、実際にチップを作ってみなければその性能が
分からないという側面がある。
大きい。そのため、前世代の製品の保護素子が、より微
細化が進み加工条件も異なる次の世代の製品にそのまま
適用できるとは限らない。更に同じ保護素子を用いたと
しても、パッドまでの距離や、保護素子周辺の配線,回
路の影響により、その性能が変わる。これらの理由で保
護素子は、実際にチップを作ってみなければその性能が
分からないという側面がある。
【0016】保護素子のもう一つの問題は、保護素子が
うまく機能しなかった場合に、それを修正するには、拡
散層レベルからの大幅な修正が必要になるということで
ある。従って、保護素子の修正には多くのマスクを要
し、コストがかかり、修正結果が分かるまでの期間も長
く、ターンアラウンドが悪い。
うまく機能しなかった場合に、それを修正するには、拡
散層レベルからの大幅な修正が必要になるということで
ある。従って、保護素子の修正には多くのマスクを要
し、コストがかかり、修正結果が分かるまでの期間も長
く、ターンアラウンドが悪い。
【0017】この発明は、上記事情を考慮してなされた
もので、フィンガー効果が起こりにくい信頼性の高い保
護素子を備えた半導体装置を提供することを目的として
いる。この発明はまた、保護素子を有効に機能させるた
めの修正期間の短縮を可能とした半導体装置を提供する
ことを目的とする。
もので、フィンガー効果が起こりにくい信頼性の高い保
護素子を備えた半導体装置を提供することを目的として
いる。この発明はまた、保護素子を有効に機能させるた
めの修正期間の短縮を可能とした半導体装置を提供する
ことを目的とする。
【0018】
【課題を解決するための手段】この発明は、第1に、半
導体基板に、一つのパッドに接続されるストライプ状パ
ターンの複数の拡散層を持つ保護素子が形成された半導
体装置において、前記複数の拡散層の長手方向先端部を
短絡する第1の配線と、この第1の配線とは異なる層に
おいて前記複数の拡散層の長手方向中央部を短絡する第
2の配線とを有することを特徴とする。
導体基板に、一つのパッドに接続されるストライプ状パ
ターンの複数の拡散層を持つ保護素子が形成された半導
体装置において、前記複数の拡散層の長手方向先端部を
短絡する第1の配線と、この第1の配線とは異なる層に
おいて前記複数の拡散層の長手方向中央部を短絡する第
2の配線とを有することを特徴とする。
【0019】具体的に例えば、前記保護素子は、第1導
電型のウェル内に、それぞれ所定間隔をおいてストライ
プパターンに拡散形成された第2導電型のコレクタ層及
びエミッタ層をもって複数個並列に配置された横型バイ
ポーラトランジスタにより構成され、前記第1の配線
は、各バイポーラトランジスタのコレクタ層の長手方向
先端部を短絡するようにレイアウトされ、前記第2の配
線は、各バイポーラトランジスタのコレクタ層の長手方
向中央部を短絡するようにレイアウトされる。
電型のウェル内に、それぞれ所定間隔をおいてストライ
プパターンに拡散形成された第2導電型のコレクタ層及
びエミッタ層をもって複数個並列に配置された横型バイ
ポーラトランジスタにより構成され、前記第1の配線
は、各バイポーラトランジスタのコレクタ層の長手方向
先端部を短絡するようにレイアウトされ、前記第2の配
線は、各バイポーラトランジスタのコレクタ層の長手方
向中央部を短絡するようにレイアウトされる。
【0020】この発明は、第2に、半導体基板に、複数
のパッドにそれぞれ接続される複数の保護素子が形成さ
れ、これら複数の保護素子のうち一部にバイポーラトラ
ンジスタが用いられ、残部にダイオードが用いられる半
導体装置において、バイポーラトランジスタからなる第
1の保護素子とダイオードからなる第2の保護素子と
が、拡散層の導電型が異なる同じレイアウトをもって、
拡散層の形成工程で置換可能に形成されていることを特
徴とする。
のパッドにそれぞれ接続される複数の保護素子が形成さ
れ、これら複数の保護素子のうち一部にバイポーラトラ
ンジスタが用いられ、残部にダイオードが用いられる半
導体装置において、バイポーラトランジスタからなる第
1の保護素子とダイオードからなる第2の保護素子と
が、拡散層の導電型が異なる同じレイアウトをもって、
拡散層の形成工程で置換可能に形成されていることを特
徴とする。
【0021】具体的に例えば、前記第1の保護素子は、
第1導電型のウェルと、このウェル内に所定間隔をおい
て拡散形成される第2導電型のエミッタ層及びコレクタ
層を有する横型バイポーラトランジスタであり、前記第
2の保護素子は、前記横型バイポーラトランジスタのエ
ミッタ層又はコレクタ層の領域の一方を第1導電型の拡
散層とするダイオードである。
第1導電型のウェルと、このウェル内に所定間隔をおい
て拡散形成される第2導電型のエミッタ層及びコレクタ
層を有する横型バイポーラトランジスタであり、前記第
2の保護素子は、前記横型バイポーラトランジスタのエ
ミッタ層又はコレクタ層の領域の一方を第1導電型の拡
散層とするダイオードである。
【0022】この発明の第1の半導体装置によると、保
護素子の一つのパッドに接続される複数のストライブ状
パターンの拡散層に対して、異なる層の第1,第2の配
線が、それぞれ先端部を短絡し、中央部を短絡するよう
に、異なるパターンでレイアウトされる。この結果、こ
れら複数の拡散層ではパッドに高電圧がかかったときに
時間遅れなくブレークダウンを生じさせることができ
る。従って、保護素子が、上述の複数の拡散層をコレク
タ層とする複数の横型バイポーラトランジスタである場
合に、フィンガー効果が起こりにくくなり、電流集中に
よる破壊を生じない信頼性の高い保護素子となる。
護素子の一つのパッドに接続される複数のストライブ状
パターンの拡散層に対して、異なる層の第1,第2の配
線が、それぞれ先端部を短絡し、中央部を短絡するよう
に、異なるパターンでレイアウトされる。この結果、こ
れら複数の拡散層ではパッドに高電圧がかかったときに
時間遅れなくブレークダウンを生じさせることができ
る。従って、保護素子が、上述の複数の拡散層をコレク
タ層とする複数の横型バイポーラトランジスタである場
合に、フィンガー効果が起こりにくくなり、電流集中に
よる破壊を生じない信頼性の高い保護素子となる。
【0023】またこの発明の第2の半導体装置による
と、バイポーラ型の第1の保護素子と、ダイオード型の
第2の保護素子とを、拡散形成工程のみで置換できるよ
うにレイアウトすることにより、保護素子の修正を短期
間に且つ低コストで行うことが可能になる。
と、バイポーラ型の第1の保護素子と、ダイオード型の
第2の保護素子とを、拡散形成工程のみで置換できるよ
うにレイアウトすることにより、保護素子の修正を短期
間に且つ低コストで行うことが可能になる。
【0024】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図1は、この発明の一実施例にか
かる半導体装置のバイポーラ型保護素子のレイアウトと
そのA−A′断面図である。実際の保護素子は、図7に
示す等価回路で表される構成となるが、図1ではパッド
PADと接地端子VSS間のnpnトランジスタQ2に対
応する部分のみを示している。
の実施例を説明する。図1は、この発明の一実施例にか
かる半導体装置のバイポーラ型保護素子のレイアウトと
そのA−A′断面図である。実際の保護素子は、図7に
示す等価回路で表される構成となるが、図1ではパッド
PADと接地端子VSS間のnpnトランジスタQ2に対
応する部分のみを示している。
【0025】この保護素子は、シリコン基板10に形成
されたp型ウェル11内に、3個併設された横型バイポ
ーラトランジスタQ21,Q22,Q23により構成さ
れている。各トランジスタQ21,Q22,Q23は、
分離絶縁膜12により分離されて拡散形成されたストラ
イプ状パターンのn型コレクタ層13(131〜133)
を有し、これらのコレクタ層13を挟んで両側に拡散形
成されたストライプパターンのn型エミッタ層14a
(14a1〜14a3),14b(14b1〜14b
3)を有する。
されたp型ウェル11内に、3個併設された横型バイポ
ーラトランジスタQ21,Q22,Q23により構成さ
れている。各トランジスタQ21,Q22,Q23は、
分離絶縁膜12により分離されて拡散形成されたストラ
イプ状パターンのn型コレクタ層13(131〜133)
を有し、これらのコレクタ層13を挟んで両側に拡散形
成されたストライプパターンのn型エミッタ層14a
(14a1〜14a3),14b(14b1〜14b
3)を有する。
【0026】3個のコレクタ層13はパッドPADに接
続され、エミッタ層14a,14b及びベースとなるp
型ウェル11は、接地端子VSSに接続される。これらの
配線のうち、パッドPADにつながる3個のコレクタ層
13に着目した配線レイアウトを示すと、図2のように
なる。
続され、エミッタ層14a,14b及びベースとなるp
型ウェル11は、接地端子VSSに接続される。これらの
配線のうち、パッドPADにつながる3個のコレクタ層
13に着目した配線レイアウトを示すと、図2のように
なる。
【0027】図2(a),(b)に示すように、コレク
タ層13とパッドPADの間に配設される配線は少なく
とも二つの層の異なるパターンを持つ。図2(b)に示
す第1の配線21は、各コレクタ層13に重なるパター
ンで配設される配線部21a,21b,21cと、各コ
レクタ層13の先端部a1,b1,c1の間、及びa
2,b2,c2の間を短絡する配線部21d,21eと
を有する。配線層21とコレクタ層13とは、両層の重
なる領域で模式的にドットで示すようにコンタクトされ
ている。
タ層13とパッドPADの間に配設される配線は少なく
とも二つの層の異なるパターンを持つ。図2(b)に示
す第1の配線21は、各コレクタ層13に重なるパター
ンで配設される配線部21a,21b,21cと、各コ
レクタ層13の先端部a1,b1,c1の間、及びa
2,b2,c2の間を短絡する配線部21d,21eと
を有する。配線層21とコレクタ層13とは、両層の重
なる領域で模式的にドットで示すようにコンタクトされ
ている。
【0028】図2(a)に示す第2の配線22は、各コ
レクタ層13に重なるパターンの配線部22a,22
b,22cと、各コレクタ層13の中央部d,e,fを
短絡する配線部22dを有する。この配線22とコレク
タ層13との間も、ドットで示すように両層の重なる領
域でコンタクトされている。
レクタ層13に重なるパターンの配線部22a,22
b,22cと、各コレクタ層13の中央部d,e,fを
短絡する配線部22dを有する。この配線22とコレク
タ層13との間も、ドットで示すように両層の重なる領
域でコンタクトされている。
【0029】図3は、第1及び第2の配線21,22を
抵抗回路網として表示し、且つ基板10の上に層間絶縁
膜(図示せず)を介して積層される様子を模式的な分解
斜視図で示している。具体的に半導体チップが二層配線
構造の場合、第1の配線21を第1層配線層により、第
2の配線22を第2層配線によりパターン形成すればよ
い。この場合、配線層22とコレクタ層13の間のコン
タクトは、配線層21を介して間接的なものとなる。
抵抗回路網として表示し、且つ基板10の上に層間絶縁
膜(図示せず)を介して積層される様子を模式的な分解
斜視図で示している。具体的に半導体チップが二層配線
構造の場合、第1の配線21を第1層配線層により、第
2の配線22を第2層配線によりパターン形成すればよ
い。この場合、配線層22とコレクタ層13の間のコン
タクトは、配線層21を介して間接的なものとなる。
【0030】以上のようにこの実施例では、異なる層の
第1の配線21と第2の配線22が、前者はコレクタ層
13の先端部を短絡し、後者はコレクタ層13の中央部
を短絡するように、異なるパターンでレイアウトされ
る。これにより、パッドPADに高電圧がかかったとき
の各コレクタ層13の先端部a1,b1,c1及びa
2,b2,c2に高電圧が伝わるまでの遅延が小さく、
また遅延のバラツキも小さくなり、従ってフィンガー効
果が起こりにくくなる。
第1の配線21と第2の配線22が、前者はコレクタ層
13の先端部を短絡し、後者はコレクタ層13の中央部
を短絡するように、異なるパターンでレイアウトされ
る。これにより、パッドPADに高電圧がかかったとき
の各コレクタ層13の先端部a1,b1,c1及びa
2,b2,c2に高電圧が伝わるまでの遅延が小さく、
また遅延のバラツキも小さくなり、従ってフィンガー効
果が起こりにくくなる。
【0031】図4は、図3に示す第1,第2の配線2
1,22の上下を逆にした例である。二つの配線の上下
関係が逆であっても、同様の効果が得られる。
1,22の上下を逆にした例である。二つの配線の上下
関係が逆であっても、同様の効果が得られる。
【0032】次に、保護素子の修正期間の短縮を図るよ
うにしたこの発明の別の実施例を説明する。上記実施例
の手法により、フィンガー効果が起こりにくくなり、バ
イポーラ型保護素子の性能が向上したとしても、前述し
たように、バイポーラ型保護素子とダイオード型保護素
子のいずれが有効であるかは、チップが出来上がるまで
は判定するのが難しい。そこでこの実施例では、一つの
半導体チップに、複数のパッドにそれぞれ接続される複
数の保護素子を形成する場合に、これら複数の保護素子
のうち一部にバイポーラ型を用い、残部にダイオード型
を用いる。そして、実際にチップが出来上がった後、両
保護素子を測定して、一方の保護素子が極端に性能が悪
い場合には、これを修正して他方の保護素子に置換す
る。両保護素子とも性能が十分であれば、修正の必要は
ない。
うにしたこの発明の別の実施例を説明する。上記実施例
の手法により、フィンガー効果が起こりにくくなり、バ
イポーラ型保護素子の性能が向上したとしても、前述し
たように、バイポーラ型保護素子とダイオード型保護素
子のいずれが有効であるかは、チップが出来上がるまで
は判定するのが難しい。そこでこの実施例では、一つの
半導体チップに、複数のパッドにそれぞれ接続される複
数の保護素子を形成する場合に、これら複数の保護素子
のうち一部にバイポーラ型を用い、残部にダイオード型
を用いる。そして、実際にチップが出来上がった後、両
保護素子を測定して、一方の保護素子が極端に性能が悪
い場合には、これを修正して他方の保護素子に置換す
る。両保護素子とも性能が十分であれば、修正の必要は
ない。
【0033】具体的にこの実施例では、第1の保護素子
として、先の実施例の図1に示したバイポーラ型保護素
子を用い、第2の保護素子としては、図5に示すダイオ
ード型保護素子を用いる。図1と図5との相違は、ただ
一点、図1のバイポーラ型保護素子においてn型エミッ
タ層14a,14bの部分が、図5のダイオード型保護
素子においては、p型アノード層24a(24a1〜2
4a3),24b(24b1〜24b3)となっている
点である。
として、先の実施例の図1に示したバイポーラ型保護素
子を用い、第2の保護素子としては、図5に示すダイオ
ード型保護素子を用いる。図1と図5との相違は、ただ
一点、図1のバイポーラ型保護素子においてn型エミッ
タ層14a,14bの部分が、図5のダイオード型保護
素子においては、p型アノード層24a(24a1〜2
4a3),24b(24b1〜24b3)となっている
点である。
【0034】これにより、図1における3個のnpnト
ランジスタQ21〜Q23と、図5における3個のダイ
オードD21〜D23(図6のパッドPADと接地端子
VSS間のダイオードD2に対応する)とは、一つの拡散
層の導電型を変更するイオン注入工程の変更のみで、相
互に置換可能となる。
ランジスタQ21〜Q23と、図5における3個のダイ
オードD21〜D23(図6のパッドPADと接地端子
VSS間のダイオードD2に対応する)とは、一つの拡散
層の導電型を変更するイオン注入工程の変更のみで、相
互に置換可能となる。
【0035】図6及び図7に示した、パッドPADと電
源VCCの間のダイオードD1とトランジスタQ1につい
ても、図示しないが同様の関係で相互置換可能とする。
以上のようにこの実施例によると、拡散層の導電型を変
更するイオン注入工程の変更のみで、他の階層には一切
手を加えることなく、バイポーラ型保護素子とダイオー
ド型保護素子の切り替えができ、短い修正期間で有効な
ESD保護を行うことが可能となる。
源VCCの間のダイオードD1とトランジスタQ1につい
ても、図示しないが同様の関係で相互置換可能とする。
以上のようにこの実施例によると、拡散層の導電型を変
更するイオン注入工程の変更のみで、他の階層には一切
手を加えることなく、バイポーラ型保護素子とダイオー
ド型保護素子の切り替えができ、短い修正期間で有効な
ESD保護を行うことが可能となる。
【0036】
【発明の効果】以上述べたようにこの発明によれば、一
つのパッドに接続される保護素子の複数の拡散層に対し
て、異なる層の配線をそれぞれ先端部を短絡し、中央部
を短絡するように異なるパターンでレイアウトすること
により、各拡散層の中央部と先端部とで時間遅れなくブ
レークダウンを生じさせることができ、バイポーラ型保
護素子の場合にフィンガー効果が起こりにくい高い信頼
性が得られる。またこの発明によると、バイポーラ型と
ダイオード型の二種の保護素子を、拡散形成工程のみで
置換できるようにレイアウトすることにより、保護素子
の修正を短期間に且つ低コストで行うことが可能にな
る。
つのパッドに接続される保護素子の複数の拡散層に対し
て、異なる層の配線をそれぞれ先端部を短絡し、中央部
を短絡するように異なるパターンでレイアウトすること
により、各拡散層の中央部と先端部とで時間遅れなくブ
レークダウンを生じさせることができ、バイポーラ型保
護素子の場合にフィンガー効果が起こりにくい高い信頼
性が得られる。またこの発明によると、バイポーラ型と
ダイオード型の二種の保護素子を、拡散形成工程のみで
置換できるようにレイアウトすることにより、保護素子
の修正を短期間に且つ低コストで行うことが可能にな
る。
【図面の簡単な説明】
【図1】この発明の一実施例によるバイポーラ型保護素
子の平面図とそのA−A′断面図である。
子の平面図とそのA−A′断面図である。
【図2】同実施例のコレクタ層に対する配線のレイアウ
トを示す図である。
トを示す図である。
【図3】同実施例の配線の構成を模式的に示す分解斜視
図である。
図である。
【図4】この発明の別の実施例の配線の構成を図3に対
応させて示す図である。
応させて示す図である。
【図5】この発明の実施例によるダイオード型保護素子
の平面図とそのA−A′断面図である。
の平面図とそのA−A′断面図である。
【図6】ダイオード型保護素子の等価回路図である。
【図7】バイポーラ型保護素子の等価回路である。
【図8】バイポーラ型保護素子の動作原理を説明するた
めの図である。
めの図である。
【図9】バイポーラ型保護素子のレイアウトを示す図で
ある。
ある。
【図10】バイポーラ型保護素子のフィンガー効果を説
明するための図である。
明するための図である。
10…シリコン基板、11…p型ウェル、12…分離絶
縁膜、13…n型コレクタ層、14a,14b…n型エ
ミッタ層、21…第1の配線、22…第2の配線。
縁膜、13…n型コレクタ層、14a,14b…n型エ
ミッタ層、21…第1の配線、22…第2の配線。
フロントページの続き
(58)調査した分野(Int.Cl.7,DB名)
H01L 21/822
H01L 21/8234
H01L 27/04
H01L 27/06
Claims (4)
- 【請求項1】 半導体基板に、一つのパッドに接続され
るストライプ状パターンの複数の拡散層を持つ保護素子
が形成された半導体装置において、 前記複数の拡散層の長手方向先端部を短絡する第1の配
線と、この第1の配線とは異なる層において前記複数の
拡散層の長手方向中央部を短絡する第2の配線とを有す
ることを特徴とする半導体装置。 - 【請求項2】 前記保護素子は、第1導電型のウェル内
に、それぞれ所定間隔をおいてストライプパターンに拡
散形成された第2導電型のコレクタ層及びエミッタ層を
もって複数個並列に配置された横型バイポーラトランジ
スタにより構成され、 前記第1の配線は、各バイポーラトランジスタのコレク
タ層の長手方向先端部を短絡するようにレイアウトさ
れ、 前記第2の配線は、各バイポーラトランジスタのコレク
タ層の長手方向中央部を短絡するようにレイアウトされ
ていることを特徴とする請求項1記載の半導体装置。 - 【請求項3】 前記半導体基板に、複数のパッドにそれ
ぞれ接続される複数の保護素子が形成され、これら複数
の保護素子のうち一部にバイポーラトランジスタが用い
られ、残部にダイオードが用いられ、 バイポーラトランジスタからなる第1の保護素子とダイ
オードからなる第2の保護素子とが、拡散層の導電型が
異なる同じレイアウトをもって、拡散層の形成工程で置
換可能に形成されていることを特徴とする請求項1記載
の半導体装置。 - 【請求項4】 前記第1の保護素子は、第1導電型のウ
ェルと、このウェル内に所定間隔をおいて拡散形成され
る第2導電型のエミッタ層及びコレクタ層を有する横型
バイポーラトランジスタであり、 前記第2の保護素子は、前記横型バイポーラトランジス
タのエミッタ層又はコレクタ層の領域の一方を第1導電
型の拡散層とするダイオードであることを特徴とする請
求項3記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26513098A JP3499140B2 (ja) | 1998-09-18 | 1998-09-18 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26513098A JP3499140B2 (ja) | 1998-09-18 | 1998-09-18 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000101026A JP2000101026A (ja) | 2000-04-07 |
JP3499140B2 true JP3499140B2 (ja) | 2004-02-23 |
Family
ID=17413044
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26513098A Expired - Fee Related JP3499140B2 (ja) | 1998-09-18 | 1998-09-18 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3499140B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030019432A (ko) * | 2000-06-15 | 2003-03-06 | 사르노프 코포레이션 | 멀티-핑거 전류 밸러스팅 esd 보호 회로 및 esd감지 회로용 인터리브 밸러스팅 방법 |
JP2005109163A (ja) * | 2003-09-30 | 2005-04-21 | Nec Electronics Corp | 半導体素子 |
JP5595751B2 (ja) | 2009-03-11 | 2014-09-24 | ルネサスエレクトロニクス株式会社 | Esd保護素子 |
JP5416478B2 (ja) * | 2009-05-18 | 2014-02-12 | シャープ株式会社 | 半導体装置 |
JP2014225483A (ja) | 2011-09-16 | 2014-12-04 | パナソニック株式会社 | 半導体集積回路装置 |
-
1998
- 1998-09-18 JP JP26513098A patent/JP3499140B2/ja not_active Expired - Fee Related
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---|---|
JP2000101026A (ja) | 2000-04-07 |
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