JP3476763B2 - Active matrix device - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、駆動用スイッチン
グ素子として薄膜トランジスタ（以下ＴＦＴという）を
使用した液晶電気光学装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal electro-optical device using a thin film transistor (hereinafter referred to as TFT) as a driving switching element.

【０００２】[0002]

【従来の技術】従来、ＴＦＴを用いたアクティブマトリ
クス型の液晶電気光学装置が知られている。この場合、
ＴＦＴにはアモルファスまたは多結晶型の半導体を用
い、１つの画素にＰ型またはＮ型のいずれか一方のみの
タイプのＴＦＴを用いたものである。即ち、一般にはＮ
チャネル型ＴＦＴ（ＮＴＦＴという）を画素に直列に連
結している。その代表例を図２に示す。2. Description of the Related Art Conventionally, an active matrix type liquid crystal electro-optical device using a TFT has been known. in this case,
Amorphous or polycrystalline semiconductors are used for TFTs, and only one of P-type or N-type TFTs is used for one pixel. That is, generally N
A channel type TFT (referred to as NTFT) is connected in series to the pixel. A typical example thereof is shown in FIG.

【０００３】図２は液晶電気光学装置の等価回路を概略
的に示したものであり、２２は一つの画素の液晶部分を
示している。それに直列に連結してＮＴＦＴ２１が設け
られている。このような画素をマトリックス配列せしめ
たものである。一般には640×480 または1260×960 と
非常に多くの画素を有するが、この図面ではそれと同意
味で単純に２×２のマトリックス配列を描いている。こ
のそれぞれの画素に対し周辺回路２６、２７より信号を
加え、所定の画素を選択的にオンとし、他の画素をオフ
とするとこのＴＦＴのオン、オフ特性が一般には良好な
場合、時分割駆動により、高デューティーの場合でもコ
ントラストの大きい液晶電気光学装置を実現することが
できる。FIG. 2 schematically shows an equivalent circuit of a liquid crystal electro-optical device, and 22 shows a liquid crystal portion of one pixel. An NTFT 21 is provided in series with it. Such pixels are arranged in a matrix. Generally, it has a large number of pixels of 640 × 480 or 1260 × 960, but in this drawing, a 2 × 2 matrix array is simply drawn with the same meaning. When signals are applied to the respective pixels from the peripheral circuits 26 and 27 to selectively turn on predetermined pixels and turn off other pixels, when the on / off characteristics of the TFT are generally good, time-division driving is performed. As a result, it is possible to realize a liquid crystal electro-optical device having a large contrast even when the duty is high.

【０００４】[0004]

【発明が解決しようとする課題】しかしながら、実際に
このような液晶電気光学装置を製造してみると、ＴＦＴ
の出力、すなわち液晶にとっての入力の電圧Ｖ_LC２０
（液晶電位という) は、しばしば“１”（Ｈｉｇｈ）と
するべき時に“１”（Ｈｉｇｈ) にならない、逆に
“０”（Ｌｏｗ）となるべき時に“０”（Ｌｏｗ）にな
らない場合がある。これは、画素に信号を加えるスイッ
チング素子であるＴＦＴがＯＮ、ＯＦＦの状態におい
て、非対称な状態におかれることが原因である。However, when actually manufacturing such a liquid crystal electro-optical device, a TFT is formed.
Output, ie, the input voltage V _LC 20 for the liquid crystal
(Liquid crystal potential) often does not become "1" (High) when it should be "1" (High), and conversely does not become "0" (Low) when it should be "0" (Low). . This is because the TFT, which is a switching element that applies a signal to the pixel, is placed in an asymmetrical state in the ON and OFF states.

【０００５】液晶２２はその動作状況においては本来絶
縁性であり、また、ＴＦＴがオフの時に液晶電位(V_LC)
は浮いた状態になる。そしてこの液晶２２は等価回路的
にキャパシタであるため、そこに蓄積された電荷により
Ｖ_LCが決められる。この電荷は液晶の抵抗Ｒ_LC２４が比
較的小さい抵抗であったり、ゴミ、イオン性不純物が液
晶中に存在することによりリ−クする。The liquid crystal 22 is inherently insulating in its operating condition, and the liquid crystal potential (V _LC ) when the TFT is off.
Is in a floating state. Since this liquid crystal 22 is a capacitor in terms of an equivalent circuit, V _LC is determined by the electric charge accumulated therein. This charge leaks due to the resistance R _LC 24 of the liquid crystal being a relatively small resistance, and the presence of dust and ionic impurities in the liquid crystal.

【０００６】また、ＴＦＴ２１のゲイト絶縁膜のピンホ
ールによりゲイト電極とＴＦＴの入出力端間にＲ_GS２５
が生じた場合にはそこから電荷がもれ、Ｖ_LC２０は中途
半端な状態になってしまう。In addition, R _GS 25 is provided between the gate electrode and the input / output end of the TFT due to the pinhole of the gate insulating film of the TFT 21.
In the case of occurrence of the charge, the charge leaks from the charge, and the V _LC 20 is in a halfway state.

【０００７】このため１つのパネル中に２０万〜５００
万個の画素を有する液晶表示装置においては、ＴＦＴも
同様に存在するため、前述のような問題が発生し、高い
歩留まりを成就することができない。特に液晶２２は一
般にはＴＮ（ツイステッドネマティック) 液晶が用いら
れる。その液晶の配向のためにはそれぞれの電極上にラ
ビングした配向膜を設ける。このラビング処理のため発
生する静電気によりＴＦＴに弱い絶縁破壊が起こり、隣
の画素との間または隣の導線との間でリ−クしたり、ま
たゲイト絶縁膜が弱く、リ−クをしたりしてしまう。ア
クティブマトリクス型の液晶電気光学装置においては、
液晶電位を１フレ−ムの間はたえず初期値と同じ値とし
て所定のレベルを保つことがきわめて重要である。しか
し実際は不良が多く、必ずしも成就しないのが実情であ
る。Therefore, one panel has 200,000 to 500
In a liquid crystal display device having ten thousand pixels, since TFTs are also present, the above-mentioned problems occur and a high yield cannot be achieved. In particular, the liquid crystal 22 is generally a TN (twisted nematic) liquid crystal. For the alignment of the liquid crystal, a rubbing alignment film is provided on each electrode. Due to the static electricity generated by this rubbing process, a weak dielectric breakdown occurs in the TFT, and leak occurs between the pixel and the adjacent conductive line, or the gate insulating film is weak and leaks. Resulting in. In the active matrix type liquid crystal electro-optical device,
It is extremely important to keep the liquid crystal potential at a predetermined level by keeping the liquid crystal potential the same as the initial value for one frame. However, the reality is that there are many defects and they are not always fulfilled.

【０００８】また液晶材料が強誘電性液晶であると、注
入電流を大きくする必要がある。このためにはＴＦＴの
素子寸法を大きくして電流マ−ジンを大きくとらなけれ
ばならないという欠点がある。If the liquid crystal material is a ferroelectric liquid crystal, it is necessary to increase the injection current. For this reason, there is a drawback that the element size of the TFT must be increased to increase the current margin.

【０００９】本発明は表示装置の各画素を駆動する駆動
素子のＯＮ、ＯＦＦ時における状態の非対称性に起因す
る問題、すなわち表示部分の電位が”１”、”０”に十
分安定して固定されず、１フレーム中にそのレベルがド
リフトするという問題を解決することを発明の目的とす
る。The present invention has a problem caused by the asymmetry of the states when the driving elements for driving the respective pixels of the display device are turned on and off, that is, the potential of the display portion is fixed to "1" and "0" sufficiently and stably. However, it is an object of the invention to solve the problem that the level drifts during one frame.

【００１０】加えて、一つの液晶電気光学装置に多数存
在するＴＦＴの動作不良（主として、ソース、ドレイン
間のショートやリークによる不良）が発生した場合の補
償機能を持つ液晶電気光学装置を提案するものである。In addition, there is proposed a liquid crystal electro-optical device having a compensation function in the case where a malfunction of TFTs existing in a large number in one liquid crystal electro-optical device (mainly a defect due to a short circuit between a source and a drain or a leak) occurs. It is a thing.

【００１１】[0011]

【課題を解決するための手段】本発明は、基板上にマト
リックス構成を有する複数の画素が設けられた液晶電気
光学装置であって、それぞれの画素電極にＰチャネル型
薄膜トランジスタとＮチャネル型薄膜トランジスタとを
相補型に構成した相補型薄膜トランジスタを複数組設
け、該複数の相補型薄膜トランジスタの入出力端を直列
に接続し、この入出力端の一方を前記画素電極へ、他の
一方を第１の信号線へ接続し、かつ前記複数の相補型薄
膜トランジスタの全てのゲイト電極を第２の信号線へ接
続したことを特徴とする液晶電気光学装置である。The present invention is a liquid crystal electro-optical device in which a plurality of pixels having a matrix structure are provided on a substrate, and each pixel electrode has a P-channel type thin film transistor and an N-channel type thin film transistor. A plurality of sets of complementary thin film transistors configured to be complementary to each other are provided, the input and output ends of the plurality of complementary thin film transistors are connected in series, one of the input and output ends is connected to the pixel electrode, and the other is connected to the first signal. The liquid crystal electro-optical device is characterized in that it is connected to a line and all gate electrodes of the plurality of complementary thin film transistors are connected to a second signal line.

【００１２】ここで、相補型薄膜トランジスタとは、Ｎ
チャネル型薄膜トランジスタ（以下ＮＴＦＴという）の
入出力部分の一方とＰチャネル型薄膜トランジスタ（以
下ＰＴＦＴという) の入出力部分の一方とがそれぞれ接
続されており、かつ前記ＰおよびＮチャネル型薄膜トラ
ンジスタのゲート電極は互いに接続されており、これら
接続された部分が入出力であるソース, ドレイン及びゲ
ート電極となる相補型薄膜トランジスタ (以下Ｃ／ＴＦ
Ｔという）である。Here, the complementary type thin film transistor is N
One of the input / output portions of the channel type thin film transistor (hereinafter referred to as NTFT) and one of the input / output portions of the P channel type thin film transistor (hereinafter referred to as PTFT) are respectively connected, and the gate electrodes of the P and N channel type thin film transistors are Complementary thin film transistors (hereinafter referred to as C / TF) that are connected to each other, and these connected portions serve as source, drain and gate electrodes for input and output.
It is called T).

【００１３】また、基板上にマトリックス構成を有する
複数の画素が設けられた液晶電気光学装置であって、そ
れぞれの画素電極に複数のＰチャネル型薄膜トランジス
タと複数のＮチャネル型薄膜トランジスタとを有し、前
記複数のＰチャネル型薄膜トランジスタのソース、ドレ
イン領域の入出力端を直列に接続し、この入出力端の一
方を前記画素電極へ、他の一方を第１の信号線へ接続
し、前記複数のＮチャネル型薄膜トランジスタのソー
ス、ドレイン領域の入出力端を直列に接続し、この入出
力端の一方を前記画素電極へ、他の一方を同じ第１の信
号線へ接続し、かつ前記薄膜トランジスタの全てのゲイ
ト電極を同一の第２の信号線へ接続したことを特徴とす
る液晶電気光学装置である。A liquid crystal electro-optical device in which a plurality of pixels having a matrix structure are provided on a substrate, and each pixel electrode has a plurality of P-channel type thin film transistors and a plurality of N-channel type thin film transistors. Input / output terminals of the source and drain regions of the plurality of P-channel type thin film transistors are connected in series, one of the input / output terminals is connected to the pixel electrode, and the other is connected to the first signal line. Input / output terminals of the source and drain regions of the N-channel thin film transistor are connected in series, one of the input / output terminals is connected to the pixel electrode, and the other is connected to the same first signal line, and all of the thin film transistors are connected. Is connected to the same second signal line as the liquid crystal electro-optical device.

【００１４】本発明の代表例を図１に回路として示す。
図１に示される周辺回路１、２によって駆動される２×
２のアクティブマトリックス型の液晶電気光学装置の例
を示している。同図において、１つの画素部分３に対応
して、２つのＰＴＦＴＦと２つのＮＴＦＴとが相補型構
成として接続されている。４つのＴＦＴのうちＰＴＦＴ
とＮＴＦＴとはソース、ドレイン領域が電気的に接続さ
れており、一組のＣ／ＴＦＴを構成している。この２つ
のＣ／ＴＦＴは画素電極に対して直列に入出力部が電気
的に接続されており、一方の入出力部４はマトリクス配
列された信号線Ｖ_DD1 に接続され他方の入出力部５は液
晶の画素電極６に接続されている。A typical example of the present invention is shown as a circuit in FIG.
2 × driven by the peripheral circuits 1 and 2 shown in FIG.
2 shows an example of an active matrix liquid crystal electro-optical device of No. 2. In the figure, two PTFTs and two NTFTs are connected in a complementary configuration corresponding to one pixel portion 3. PTFT out of 4 TFTs
The source region and the drain region are electrically connected to the NTFT and the NTFT, and form a set of C / TFT. These two C / TFTs are electrically connected in series to the pixel electrodes, and one input / output section 4 is connected to the signal line V _DD1 arranged in a matrix and the other input / output section 5 is connected. Is connected to the pixel electrode 6 of the liquid crystal.

【００１５】また、この４つのＴＦＴのゲイト電極は同
一の信号線Ｖ_GG1 に接続されて、１つの画素部分に２組
のＣ／ＴＦＴが設けられた構成となっている。The gate electrodes of the four TFTs are connected to the same signal line V _GG1 , and two sets of C / TFTs are provided in one pixel portion.

【００１６】このような構成のＴＦＴを持つ画素部分を
マトリクス配列させて、アクティブマトリクス型液晶電
気光学装置を構成している。An active matrix type liquid crystal electro-optical device is constructed by arranging pixel portions having TFTs having such a configuration in a matrix.

【００１７】このような構成をとることによって、ＰＴ
ＦＴとＮＴＦＴとからなるＣ／ＴＦＴのＯＮ、ＯＦＦ時
における画素部分３の電位を”１”，”０”に十分安定
して固定させ、１フレーム中にそのレベルがドリフトし
てしまうことがない表示装置を得ることができる。By adopting such a configuration, the PT
The potential of the pixel portion 3 when the C / TFT including the FT and the NTFT is turned on and off is stably fixed to "1" and "0", and the level does not drift during one frame. A display device can be obtained.

【００１８】また、本発明ではこのようなＣ／ＴＦＴＦ
を複数直列に設けて、４つのＴＦＴのうちの一部が動作
不良（具体的にはソース、ドレイン間のショートやリー
ク）を起こしても、その他のＴＦＴがその動作を補償す
ることができるものであります。すなわち、画素に対し
て、このＣ／ＴＦＴを直列に設けているので、一部が常
に導通状態であっても、残りのＴＦＴで画素のＯＮ、Ｏ
ＦＦの制御ができるためであります。Further, according to the present invention, such C / TFT
A plurality of TFTs are provided in series, and even if some of the four TFTs malfunction (specifically, a short circuit or leak between the source and drain), the other TFTs can compensate the operation. It is. That is, since the C / TFT is provided in series with the pixel, even if a part of the pixel is always in the conductive state, the remaining TFT turns on and off the pixel.
This is because the FF can be controlled.

【００１９】また、直列に配置しているために、ＯＦＦ
状態の微小な電流のリークが、通常のＴＦＴの２倍の抵
抗のために発生する程度が少なく、より画素部分３の電
位を”１”，”０”に十分安定して固定させることが可
能となった。Since they are arranged in series, they are turned off.
The minute current leak in the state is less likely to occur due to the double resistance of a normal TFT, and the potential of the pixel portion 3 can be fixed to "1" and "0" sufficiently stably. Became.

【００２０】また図３により、本発明の他の例を示す。
図３においても図１と同様に説明のために２×２のマト
リクス配列された例を示している。FIG. 3 shows another example of the present invention.
In FIG. 3, as in FIG. 1, an example in which a 2 × 2 matrix is arranged is shown for the sake of explanation.

【００２１】同図において、１つの画素部分３に対応し
て、２つのＰＴＦＴＦと２つのＮＴＦＴとが相補型構成
として接続されている。すなわち、４つのＴＦＴのうち
２つのＰＴＦＴのソース、ドレイン領域を直列に接続
し、さらに２つのＮＴＦＴのソース、ドレイン領域をも
直列に接続している。このようなＰＴＦＴ群とＮＴＦＴ
群のソース、ドレイン領域が電気的に接続されており、
一組のＣ／ＴＦＴを構成している。このＣ／ＴＦＴは画
素電極に対して直列に入出力部が電気的に接続されてお
り、一方の入出力部３０はマトリクス配列された信号線
Ｖ_DD1 に接続され他方の入出力部３１は液晶の画素電極
６に接続されている。In the figure, two PTFTs and two NTFTs are connected in a complementary configuration corresponding to one pixel portion 3. That is, the source and drain regions of two PTFTs out of four TFTs are connected in series, and the source and drain regions of two NTFTs are also connected in series. Such PTFT group and NTFT
The source and drain regions of the group are electrically connected,
It constitutes a set of C / TFTs. The C / TFT has an input / output section electrically connected in series to the pixel electrode, one input / output section 30 is connected to the signal line V _DD1 arranged in a matrix, and the other input / output section 31 is a liquid crystal. Is connected to the pixel electrode 6 of.

【００２２】また、この４つのＴＦＴのゲイト電極は同
一の信号線Ｖ_GG1 に接続されて、１つの画素部分に４つ
のＴＦＴからなる１組のＣ／ＴＦＴが設けられた構成と
なっている。Further, the gate electrodes of the four TFTs are connected to the same signal line V _GG1, and one pixel portion is provided with a set of C / TFTs composed of four TFTs.

【００２３】このように、本発明においては、画素電極
に対して直列に複数個のＴＦＴを設けて、個々あるいは
全体でＣ／ＴＦＴとして機能させることにより、ＴＦＴ
の動作不良に対する補償の機能を実現したことを特徴と
するものであり、上記の例のみに限定されることはな
く、複数のＴＦＴを設けても実現することができる。As described above, in the present invention, a plurality of TFTs are provided in series with the pixel electrode, and the TFTs are individually or entirely made to function as C / TFTs.
The present invention is characterized in that the function of compensating for the malfunction of is realized, and the invention is not limited to the above example, but can be realized by providing a plurality of TFTs.

【００２４】また、図１の例においては、ＰＴＦＴとＮ
ＴＦＴとの相対的な位置関係を変えても、全く同じ機能
を実現することができ、液晶電気光学装置のレイアウト
に自由度を与えることができる。Further, in the example of FIG. 1, PTFT and N
Even if the relative positional relationship with the TFT is changed, the exact same function can be realized, and a degree of freedom can be given to the layout of the liquid crystal electro-optical device.

【００２５】[0025]

【実施例】〔実施例１〕この実施例は図３に示す等価回
路に対応する液晶電気光学装置であり、１つの画素に対
して、２つのＰＴＦＴと２つのＮＴＦＴを設けたもので
ある。[Embodiment 1] This embodiment is a liquid crystal electro-optical device corresponding to the equivalent circuit shown in FIG. 3, in which one pixel is provided with two PTFTs and two NTFTs.

【００２６】また、図４にその上面図と断面図、図５に
本実施例で使用するＴＦＴの作製工程図を示している。
これらの図においては説明を行う為に描かれたものであ
り、実際の装置の寸法とは異なっており、また説明の為
細部は省略している。Further, FIG. 4 shows a top view and a sectional view thereof, and FIG. 5 shows a manufacturing process diagram of the TFT used in this embodiment.
These figures are drawn for the sake of explanation, and the dimensions of the actual device are different, and details are omitted for the sake of explanation.

【００２７】まずＰＴＦＴ４１とＮＴＦＴ４０の作製工
程を図５を用いて説明する。ＰＴＦＴもＮＴＦＴも基本
的な作製方法は導入する不純物の種類以外は同じなの
で、図５を使用して説明を行う。First, the manufacturing process of the PTFT 41 and the NTFT 40 will be described with reference to FIG. The basic manufacturing method of the PTFT and the NTFT are the same except for the type of impurities to be introduced, and therefore the description will be given using FIG.

【００２８】まず、ANガラス、パイレックス（登録商
標）ガラス等の約600 ℃の熱処理に耐え得るガラス基板
５０上にマグネトロンRF（高周波) スパッタ法を用いて
ブロッキング層としての酸化珪素膜５１を1000〜3000Å
の厚さに作製した。プロセス条件は酸素100%雰囲気、成
膜温度150 ℃、出力400 〜800W、圧力0.5 Ｐa とした。
タ−ゲットに石英または単結晶シリコンを用い、成膜速
度は30〜100 Å／分であった。さらにこの上にシリコン
膜５２をＬＰＣＶＤ（減圧気相) 法、スパッタ法または
プラズマＣＶＤ法により形成し、公知のフォトリソ等の
パターニング工程を経て(A) の形状を得た。First, a glass substrate 50 such as AN glass and Pyrex (registered trademark) glass that can withstand a heat treatment at about 600 ° C. is coated with a silicon oxide film 51 as a blocking layer by a magnetron RF (high frequency) sputtering method. 3000Å
Was manufactured to a thickness of. The process conditions were an atmosphere of 100% oxygen, a film forming temperature of 150 ° C., an output of 400 to 800 W, and a pressure of 0.5 Pa.
Quartz or single crystal silicon was used for the target, and the film formation rate was 30 to 100 Å / min. Further, a silicon film 52 is formed thereon by LPCVD (Low Pressure Vapor Phase) method, sputtering method or plasma CVD method, and the shape of (A) is obtained through a known patterning process such as photolithography.

【００２９】このシリコン膜を減圧気相法で形成する場
合、結晶化温度よりも100 〜200 ℃低い450 〜550 ℃、
例えば530 ℃でジシラン(Si₂H₆) またはトリシラン(Si₃
H₈)をＣＶＤ装置に供給して成膜した。反応炉内圧力は3
0〜300 Ｐa とした。成膜速度50〜250 Å／分であっ
た。ＮＴＦＴとＰＴＦＴとのスレッシュホ−ルド電圧(V
th) を概略同一に制御するため、ホウ素をジボランを用
いて１×10¹⁴〜１×10¹⁷cm^-3の濃度として成膜中に添加
してもよい。When this silicon film is formed by the reduced pressure vapor phase method, it is 450 to 550 ° C., which is 100 to 200 ° C. lower than the crystallization temperature.
For example, disilane (Si ₂ H ₆ ) or trisilane (Si ₃
H ₈ ) was supplied to the CVD device to form a film. The reactor pressure is 3
It was set to 0 to 300 Pa. The film formation rate was 50 to 250 Å / min. The threshold voltage of the NTFT and PTFT (V
In order to control the th) to be approximately the same, boron may be added during the film formation with diborane at a concentration of 1 × 10 ¹⁴ to 1 × 10 ¹⁷ cm ⁻³ .

【００３０】またこのシリコン膜をスパッタ法によって
得る場合、スパッタ前の背圧を１×10^-5Ｐa 以下とし、
単結晶シリコンをタ−ゲットとし、アルゴンに水素を20
〜80％に混入した雰囲気で行った。例えばアルゴン20
％、水素80％とした。成膜温度は150 ℃、周波数は13.5
6MHz、スパッタ出力400 〜800Wとした。圧力は0.5 Ｐa
であった。When this silicon film is obtained by the sputtering method, the back pressure before sputtering is set to 1 × 10 ^-5 Pa or less,
Use single crystal silicon as a target, and add hydrogen to argon to 20
It was conducted in an atmosphere mixed with -80%. Eg Argon 20
% And hydrogen 80%. Deposition temperature is 150 ° C, frequency is 13.5
6MHz, sputter output 400-800W. Pressure is 0.5 Pa
Met.

【００３１】またプラズマＣＶＤ法によりこのシリコン
膜を得る場合、その成膜温度は例えば300 ℃とし、反応
気体としてモノシラン(SiH₄)またはジシラン(Si₂H₆) を
使用できる。このような反応性気体をＰＣＶＤ装置内に
導入し、13.56MHzの高周波電力を加えて成膜した。When this silicon film is obtained by the plasma CVD method, the film forming temperature is, for example, 300 ° C., and monosilane (SiH ₄ ) or disilane (Si ₂ H ₆ ) can be used as a reaction gas. Such a reactive gas was introduced into the PCVD apparatus, and high-frequency power of 13.56 MHz was applied to form a film.

【００３２】これらの方法によって形成された被膜は、
酸素が７×10²⁰cm^-3以下であることが好ましい。この酸
素濃度が高いと、半導体層を結晶化させにくく、そのた
め熱アニ−ル温度を高くするかまたは熱アニ−ル時間を
長くしなければならない。また少なすぎると、液晶電気
光学装置に使用するバックライトにより半導体層が光照
射された際にオフ状態のリ−ク電流が増加してしまう。
そのため４×10¹⁹〜４×10²¹cm^-3の範囲であれば、中温
（６００℃以下）の熱アニールで容易に結晶化可能であ
る。例えば本実施例で使用する被膜をSIMS（二次イオン
質量分析) 法によって不純物を測定した。その結果、酸
素量が８×10¹⁸cm^-3、炭素３×10¹⁶cm^-3を得た。また水
素は４×10²⁰cm^-3であり、珪素４×10²²cm^-3として比較
すると１原子％であった。The coating formed by these methods is
It is preferable that oxygen is 7 × 10 ²⁰ cm ⁻³ or less. When the oxygen concentration is high, the semiconductor layer is hard to crystallize, and therefore the thermal annealing temperature must be increased or the thermal annealing time must be lengthened. On the other hand, if the amount is too small, the leak current in the off state increases when the semiconductor layer is irradiated with light by the backlight used in the liquid crystal electro-optical device.
Therefore, in the range of 4 × 10 ¹⁹ to 4 × 10 ²¹ cm ⁻³ , it is possible to easily crystallize by thermal annealing at a medium temperature (600 ° C. or lower). For example, the coating used in this example was measured for impurities by SIMS (Secondary Ion Mass Spectroscopy). As a result, an oxygen amount of 8 × 10 ¹⁸ cm ⁻³ and carbon of 3 × 10 ¹⁶ cm ⁻³ were obtained. The hydrogen content was 4 × 10 ²⁰ cm ^-3 , which was 1 atom% in comparison with silicon 4 × 10 ²² cm ^-3 .

【００３３】また、ソ−ス、ドレイン領域に対してより
結晶化を助長させるため、酸素濃度を７×10²⁰cm^-3以
下、好ましくは７×10¹⁹cm^-3以下とし、ピクセル構成す
るＴＦＴのチャネル形成領域の一部のみに酸素、炭素又
は窒素をイオン注入法により５×10¹⁹〜５×10²¹cm^-3と
なるように添加して光に対する敏感性を弱くすることも
有効である。このようにした場合、特に周辺回路を構成
するＴＦＴには、この酸素の混入をより少なくし、より
大きいキャリア移動度を有せしめることができ、高周波
動作を容易にさせることができ、画素周辺のスイッチン
グのＴＦＴはオフ状態でリーク電流を減らすことが可能
となった。In order to further promote crystallization in the source and drain regions, the oxygen concentration is set to 7 × 10 ²⁰ cm ^-3 or less, preferably 7 × 10 ¹⁹ cm ^-3 or less, and a TFT constituting a pixel is formed. It is also effective to add oxygen, carbon or nitrogen to only a part of the channel forming region of the above by ion implantation so as to have a concentration of 5 × 10 ^{19 to} 5 × 10 ²¹ cm ⁻³ to weaken the sensitivity to light. . In this case, especially in the TFT which constitutes the peripheral circuit, it is possible to further reduce the mixing of oxygen and to have a higher carrier mobility, facilitate the high frequency operation, and improve the peripheral area of the pixel. The switching TFT can reduce the leak current in the off state.

【００３４】これらの方法によって形成された被膜中に
は、酸素が７×10¹⁹cm^-3以下、好ましくは１×10¹⁹cm^-3
以下の存在濃度であることが好ましい。なぜなら、その
代表的な結晶化条件下で結晶化をさせる場合、結晶化の
程度を助長させ得るからである。Oxygen in the coating film formed by these methods is 7 × 10 ¹⁹ cm ^-3 or less, preferably 1 × 10 ¹⁹ cm ^-3.
The following existing concentrations are preferable. This is because the degree of crystallization can be promoted when the crystallization is performed under the typical crystallization conditions.

【００３５】かくして、アモルファス状態の珪素膜を50
0 〜3000Å、例えば1500Åの厚さに作製の後、450 〜70
0 ℃の温度にて12〜70時間非酸化物雰囲気にて中温の加
熱処理した。例えば窒素または水素雰囲気にて600 ℃の
温度で保持した。この珪素膜の下の基板表面にアモルフ
ァスの酸化珪素膜が形成されているため、この熱処理で
特定の核が存在せず、全体が均一に加熱アニ−ルされ
る。即ち、成膜時はアモルファス構造を有し、また水素
は単に混入しているのみである。このアニ−ルにより、
珪素膜はアモルファス構造から秩序性の高い状態に移
り、その一部は結晶状態を呈する。特にシリコンの成膜
時に比較的秩序性の高い領域は特に結晶化をして結晶状
態となろうとする。しかしこれらの領域間に存在する珪
素により互いの結合がなされるため、珪素同志は互いに
ひっぱりあう。結晶としてもレ−ザラマン分光により測
定すると、単結晶の珪素のピ−ク522 cm^-1より低周波側
にシフトしたピ−クが観察される。それの見掛け上の粒
径は半値巾から計算すると、50〜500 Åとマイクロクリ
スタルのようになっているが、実際はこの結晶性の高い
領域は多数あってクラスタ構造を有し、その各クラスタ
間は互いに珪素同志で結合（アンカリング) がされたセ
ミアモルファス構造の被膜を形成させることができた。
結果として、この被膜は実質的にグレインバウンダリ(G
B という) がないといってもよい状態を呈する。キャリ
アは各クラスタ間をアンカリングされた個所を通じ互い
に容易に移動し得るため、いわゆるGBの明確に存在する
多結晶珪素よりも高いキャリア移動度となる。即ちホ−
ル移動度（μｈ）＝10〜200cm²/Vsec 、電子移動度（μ
e ）＝15〜300cm²/Vsec が得られる。Thus, the amorphous silicon film 50 is formed.
After making to a thickness of 0 to 3000Å, for example 1500Å, 450 to 70
Heat treatment was performed at a medium temperature for 12 to 70 hours at a temperature of 0 ° C. in a non-oxide atmosphere. For example, the temperature was kept at 600 ° C. in a nitrogen or hydrogen atmosphere. Since the amorphous silicon oxide film is formed on the surface of the substrate under the silicon film, no specific nuclei are present in this heat treatment and the whole is uniformly annealed. That is, it has an amorphous structure at the time of film formation, and hydrogen is simply mixed therein. With this anneal,
The silicon film shifts from an amorphous structure to a highly ordered state, and a part thereof exhibits a crystalline state. In particular, a region having a relatively high degree of order during the film formation of silicon is particularly crystallized and tends to be in a crystalline state. However, since silicon existing between these regions is bonded to each other, the silicon members pull each other. When the crystal is also measured by laser Raman spectroscopy, a peak shifted to a low frequency side from the peak 522 cm ^-1 of silicon of a single crystal is observed. The apparent grain size is 50 to 500 Å when calculated from the half-width, and it looks like a microcrystal, but in reality, there are many regions with high crystallinity and they have a cluster structure. Was able to form a film of semi-amorphous structure in which silicon was bonded to each other (anchoring).
As a result, the coating is substantially grain boundary (G
It can be said that there is no (B). Since the carriers can easily move between the clusters through the anchored portions, the carrier mobility is higher than that of polycrystalline silicon in which so-called GB is clearly present. That is, hoo
Mobility (μh) = 10 to ²⁰⁰ cm ² / Vsec, electron mobility (μ
e) = 15 to 300 cm ² / Vsec is obtained.

【００３６】他方、上記の如く中温でのアニ−ルではな
く、900 〜1200℃の温度での高温アニ−ルにより被膜を
多結晶化すると、核からの固相成長により被膜中の不純
物の偏析がおきて、GBには酸素、炭素、窒素等の不純物
が多くなり、結晶中の移動度は大きいが、GBでのバリア
（障壁）を作ってそこでのキャリアの移動を阻害してし
まう。そして結果としては10cm²/Vsec以上の移動度がな
かなか得られないのが実情である。On the other hand, when the film is polycrystallized by high temperature annealing at a temperature of 900 to 1200 ° C. instead of annealing at a medium temperature as described above, the segregation of impurities in the film due to solid phase growth from the nucleus. As a result, impurities such as oxygen, carbon, and nitrogen increase in GB, and the mobility in the crystal is large, but it creates a barrier in GB and hinders the movement of carriers there. As a result, it is difficult to obtain a mobility of 10 cm ² / Vsec or more.

【００３７】即ち、本発明の実施例ではかくの如く、セ
ミアモルファスまたはセミクリスタル構造を有するシリ
コン半導体を用いている。またこの上に酸化珪素膜をゲ
イト絶縁膜４２０として厚さは500 〜2000Å例えば1000
Åに形成した。これはブロッキング層としての酸化珪素
膜５１の作製と同一条件とした。この成膜中に弗素を少
量添加させてもよい。さらにこの後、この上側にアルミ
ニウムからなる金属被膜を形成した。これをフォトマス
クにてパタ−ニングし、ゲイト電極４１３、４１６を形
成した。例えばチャネル長10μｍ、厚さ０．３μｍの厚
さに形成し図５(B) の形状を得た。 また、このゲイト
電極の延長部分は図４の上面図におけるＹ方向の電極配
線４３、４４を同時に構成している。That is, the embodiment of the present invention uses a silicon semiconductor having a semi-amorphous or semi-crystal structure as described above. Further, a silicon oxide film is used as a gate insulating film 420 and the thickness is 500 to 2000Å, for example, 1000.
Å formed. This is the same condition as the production of the silicon oxide film 51 as the blocking layer. A small amount of fluorine may be added during this film formation. Further thereafter, a metal coating made of aluminum was formed on the upper side. This was patterned using a photomask to form gate electrodes 413 and 416. For example, a channel length of 10 μm and a thickness of 0.3 μm were formed to obtain the shape of FIG. 5 (B). The extended portion of this gate electrode simultaneously forms the electrode wirings 43 and 44 in the Y direction in the top view of FIG.

【００３８】このゲイト電極としては、アルミニウムを
使用したが、その他の金属材料、例えばモリブデン、ク
ロムやドープされたシリコン被膜等を使用できる。ま
た、本実施例のようにアルミニウムをゲイト電極として
使用した場合には、その周辺を陽極酸化し、その酸化膜
を利用して、セルファライン的にソース、ドレイン領域
の電極のコンタクトホールを形成でき、チャネル領域の
近くに給電点を設けることができ、ソース、ドレイン領
域における抵抗成分の影響を少なくすることが可能とな
る。Although aluminum is used as the gate electrode, other metal materials such as molybdenum, chromium, and a doped silicon film can be used. When aluminum is used as the gate electrode as in this embodiment, the periphery of the gate electrode is anodized, and the oxide film can be used to form contact holes of the source and drain region electrodes in a self-aligning manner. The feeding point can be provided near the channel region, and the influence of the resistance component in the source and drain regions can be reduced.

【００３９】次に、図５(C) において、フォトレジスト
をフォトマスクを用いて形成し、ＮＴＦＴ領域上にマス
クを形成し、まずＰＴＦＴを作製する。Next, in FIG. 5C, a photoresist is formed using a photomask, a mask is formed on the NTFT region, and a PTFT is manufactured first.

【００４０】ＰＴＦＴ用であればソ−ス、ドレイン領域
４１０、４１２、４１５に対し、ホウ素を１×10¹⁵cm^-3
のド−プ量をイオン注入法によりゲイト電極をマスクと
してセルファラインで形成した。For PTFT, boron is added to the source / drain regions 410, 412, 415 at 1 × 10 ¹⁵ cm ^-3.
The doped amount was formed by self-alignment using the gate electrode as a mask by the ion implantation method.

【００４１】また、ＮＴＦＴを作製する場合はこの不純
物として、リンを１×10¹⁵cm^-3の量、イオン注入法によ
り添加することによりＮＴＦＴ用のソース、ドレインを
形成することができる。本実施例においては図４に示さ
れるようにＰＴＦＴ４１とＮＴＦＴ４０が平行に並んで
いるので、それぞれのＴＦＴを作製する際には片側のＴ
ＦＴの領域をフォトレジスト等でマスクをすればよい。In the case of producing an NTFT, the source and drain for the NTFT can be formed by adding phosphorus as an impurity in an amount of 1 × 10 ¹⁵ cm ⁻³ by an ion implantation method. In this embodiment, the PTFT 41 and the NTFT 40 are arranged in parallel as shown in FIG.
The FT region may be masked with photoresist or the like.

【００４２】また、このイオン注入はゲイト絶縁膜４２
０を通じて行った。しかし図５(B)において、ゲイト電
極４１３、４１６をマスクとしてシリコン膜上の酸化珪
素を除去し、その後、ホウ素、リンを直接珪素膜中にイ
オン注入してもよい。This ion implantation is performed by the gate insulating film 42.
I went through 0. However, in FIG. 5B, the silicon oxide on the silicon film may be removed using the gate electrodes 413 and 416 as a mask, and then boron and phosphorus may be directly ion-implanted into the silicon film.

【００４３】次に、600 ℃にて10〜50時間再び加熱アニ
−ルを行った。そして図４のＮＴＦＴの不純物領域ドレ
イン４００、４０２、４０５、ＰＴＦＴの不純物領域４
１０、４１２、４１５の不純物を活性化してＮ⁺ 、Ｐ⁺
として作製した。また、ゲイト電極４１３下にはチャネ
ル形成領域４１１と４０１がゲイト電極４１６下にはチ
ャネル形成領域４１４と４０４がセミアモルファス半導
体として形成されている。Next, heating anneal was performed again at 600 ° C. for 10 to 50 hours. Then, the impurity region drains 400, 402 and 405 of the NTFT and the impurity region 4 of the PTFT of FIG.
N ⁺ , P ⁺ by activating the impurities of 10, 412, 415
Was prepared as. Further, channel forming regions 411 and 401 are formed below the gate electrode 413, and channel forming regions 414 and 404 are formed below the gate electrode 416 as semi-amorphous semiconductors.

【００４４】かくすると、セルフアライン方式でありな
がらも、700 ℃以上にすべての温度を加えることがなく
図４に示すＣ／ＴＦＴを作ることができる。そのため、
基板材料として、石英等の高価な基板を用いなくてもよ
く、本発明の大画素の液晶電気光学装置にきわめて適し
ているプロセスである。In this way, the C / TFT shown in FIG. 4 can be manufactured without applying any temperature above 700 ° C. even though it is a self-aligned method. for that reason,
An expensive substrate such as quartz does not have to be used as the substrate material, and the process is extremely suitable for the liquid crystal electro-optical device of the present invention having large pixels.

【００４５】熱アニ−ルは図５(A),(C) で２回行った。
しかし図５(A) のアニ−ルは求める特性により省略し、
双方を図５(C) のアニ−ルにより兼ねさせて製造時間の
短縮を図ってもよい。Thermal annealing was performed twice in FIGS. 5 (A) and 5 (C).
However, the anneal of Fig. 5 (A) is omitted depending on the desired characteristics,
It is also possible to reduce the manufacturing time by using both of them as the anneal of FIG. 5 (C).

【００４６】また、図５（Ｃ）のアニール工程の前また
は後において、ゲイト電極４１３、４１６の表面を陽極
酸化して、酸化アルミニウム絶縁膜５３を形成する。次
に、図５(D) において、層間絶縁物４１８をその上面に
前記したスパッタ法により酸化珪素膜として形成を行っ
た。この酸化珪素膜の形成はＬＰＣＶＤ法、光ＣＶＤ法
を用いてもよい。例えば0.2 〜0.4 μｍの厚さに形成し
た。その後、フォトマスクを用いて電極用の窓５４を形
成した。この窓の作製にはフォトマスクを使用して行う
が、その際に前述の酸化アルミニウム膜５３にその端部
をあわせてコンタクトホールを形成し、不純物領域への
給電点とチャネル形成領域との距離を短くすることがで
きる。Before or after the annealing step of FIG. 5C, the surfaces of the gate electrodes 413 and 416 are anodized to form the aluminum oxide insulating film 53. Next, in FIG. 5D, an inter-layer insulator 418 was formed on its upper surface as a silicon oxide film by the above-mentioned sputtering method. The silicon oxide film may be formed by using the LPCVD method or the photo CVD method. For example, it is formed to a thickness of 0.2 to 0.4 μm. After that, a window 54 for an electrode was formed using a photomask. A photomask is used to form this window. At that time, a contact hole is formed by aligning the end of the aluminum oxide film 53 with that of the aluminum oxide film 53, and the distance between the feeding point to the impurity region and the channel formation region is formed. Can be shortened.

【００４７】さらにこれら全体をアルミニウムをスパッ
タ法により形成し、リ−ド４５をフォトマスクを用いて
作製した。さらに図４(A) に示す如く、４つのＴＦＴを
相補型とし、かつその出力端４０５、４１５をコンタク
ト３１にて液晶装置の一方の画素電極である透明電極６
に連結するため、スパッタ法によりITO(インジュ−ム・
スズ酸化膜）を形成した。それをフォトマスクによりエ
ッチングして、画素電極６を構成させた。このITO は室
温〜150 ℃で成膜し、それを200 〜400 ℃の酸素または
大気中のアニ−ルにより成就した。Further, aluminum was formed on all of them by a sputtering method, and a lead 45 was formed by using a photomask. Further, as shown in FIG. 4 (A), four TFTs are of a complementary type, and output terminals 405 and 415 of the TFTs are connected to the transparent electrodes 6 which are one pixel electrode of the liquid crystal device.
In order to connect to the ITO (indium
Tin oxide film) was formed. It was etched with a photomask to form the pixel electrode 6. This ITO was deposited at room temperature to 150 ° C and was accomplished by oxygen at 200-400 ° C or anneal in air.

【００４８】かくの如くにして２つのＰＴＦＴ４１と２
つのＮＴＦＴ４０と透明導電膜の電極６とを同一ガラス
基板５０上に作製した。かかるＴＦＴの特性を下記の表
１に略記する。Thus, the two PTFTs 41 and 2 are
One NTFT 40 and the transparent conductive film electrode 6 were formed on the same glass substrate 50. The characteristics of such a TFT are summarized in Table 1 below.

【００４９】[0049]

【表１】 [Table 1]

【００５０】かかる半導体を用いることにより、一般に
不可能とされていたＴＦＴに大きな移動度を作ることが
できた。そのため、初めて図４に示した液晶電気光学装
置のアクティブ素子として相補型ＴＦＴを構成させるこ
とができた。By using such a semiconductor, it was possible to provide a TFT with a high mobility, which was generally impossible. Therefore, for the first time, a complementary TFT could be constructed as an active element of the liquid crystal electro-optical device shown in FIG.

【００５１】本実施例においてはＴＦＴの構造として、
プレーナ型のＴＦＴを用いて説明を行ったが、特にこの
構造に限定されることはなく、その他の構造のＴＦＴで
も本発明の効果を実現することが可能である。In this embodiment, the structure of the TFT is
Although the description has been given using the planar type TFT, the present invention is not particularly limited to this structure, and the effects of the present invention can be realized even with a TFT having another structure.

【００５２】図４において、Ｙ軸方向にＶ_DD1 、Ｖ_DD2
を有するＹ軸方向の配線（以下Ｙ線ともいう）４３、４
４を形成した。なおＸ軸方向はＶ_GG1 、Ｖ_GG2 とＸ軸方
向の配線（以下Ｘ線ともいう）４５、４６を形成した。
図４(A) は平面図であるが、そのA-A`の縦断面図を図４
(B) に示す。またB-B'の縦断面図を図４(C) に示す。２
つのＮＴＦＴ４０と２つのＰＴＦＴ４１はＹ線Ｖ<sub>DD1</sub> と
Ｘ線Ｖ<sub>GG1</sub> との交差部に設けられＣ／ＴＦＴを形成して
いる。また他の画素にも図４(A) に示すように同じ構成
を有したＣ／ＴＦＴを用いたマトリックス構成を有せし
めた。Ｃ／ＴＦＴを構成するＮＴＦＴ４０、ＰＴＦＴ４
１はソース, ドレインである４０５、４１５がコンタク
ト３１を介して画素電極である透明導電膜６と連結さ
れ、他方のソース、ドレイン領域４００、４１０はコン
タクト３０によりマトリックス構成を有する一方の信号
線であるＸ線の４５に連結している。また、ＮＴＦＴ,
ＰＴＦＴの全部のゲイト電極は一方の信号線であるＹ線
の４３ のアルミニウム配線に連結されている。すなわ
ち、２つのＰＴＦＴが画素電極とＹ線の信号線４３の間
に直列に接続され、同様に２つのＮＴＦＴも画素電極と
Ｙ線の信号線４３の間に直列に接続されこれら４つのＴ
ＦＴでＣ／ＴＦＴを構成させることができた。In FIG. 4, V <sub>DD1</sub> and V <sub>DD2</sub> in the Y-axis direction
In the Y-axis direction (hereinafter also referred to as Y line) 43, 4
4 was formed. In the X-axis direction, V <sub>GG1</sub> and V <sub>GG2</sub> and wirings (hereinafter also referred to as X-rays) 45 and 46 in the X-axis direction were formed.
Although FIG. 4 (A) is a plan view, a vertical sectional view of AA` is shown in FIG.
Shown in (B). A vertical cross-sectional view of BB 'is shown in Fig. 4 (C). Two
One NTFT 40 and two PTFT 41 are provided at the intersection of the Y line V _DD1 and the X line V _GG1 to form a C / TFT. Further, other pixels were also provided with a matrix structure using C / TFTs having the same structure as shown in FIG. 4 (A). NTFT40 and PTFT4 that compose C / TFT
Reference numeral 1 denotes source / drain 405 and 415 connected to the transparent conductive film 6 which is a pixel electrode through the contact 31, and the other source / drain regions 400 and 410 are one signal line having a matrix structure by the contact 30. It is connected to a certain X-ray 45. In addition, NTFT,
All gate electrodes of the PTFT are connected to 43 aluminum wires of the Y line which is one signal line. That is, two PTFTs are connected in series between the pixel electrode and the Y-line signal line 43, and similarly two NTFTs are connected in series between the pixel electrode and the Y-line signal line 43.
C / TFT could be constructed with FT.

【００５３】かくして２本のＸ線、Ｙ線に挟まれた間
（内側) に透明導電膜６と４つのＴＦＴによって構成さ
れるＣ／ＴＦＴとにより１つのピクセルを構成せしめ
た。かかる構造を左右、上下に繰り返すことにより、２
×２のマトリックスの１つの例またはそれを拡大した64
0 ×480 、1280×960 といった大画素の液晶電気光学装
置を作ることが可能となった。Thus, one pixel was constituted by the transparent conductive film 6 and the C / TFT composed of four TFTs while being sandwiched between two X-rays and Y-rays (inside). By repeating this structure horizontally and vertically, 2
One example of a × 2 matrix or an expanded version of it 64
It has become possible to make liquid crystal electro-optical devices with large pixels such as 0 × 480 and 1280 × 960.

【００５４】図４は液晶電気光学装置における液晶を挟
持する一方の基板の構成を示すものである。図４にその
構成が示される基板上に設けられた液晶駆動素子の透明
導電膜上に配向膜、配向処理を施し、さらにこの基板と
もう一方の画素電極を有する基板との間に一定の間隔を
あけて公知の方法により互いに配設した。そしてその間
に液晶材料を注入して本実施例である液晶電気光学装置
を完成させた。液晶材料にＴＮ液晶を用いるならば、基
板間の間隔を約10μm 程度とし、透明導電膜双方に配向
膜をラビング処理して形成する必要がある。FIG. 4 shows the structure of one of the substrates sandwiching the liquid crystal in the liquid crystal electro-optical device. The structure is shown in FIG. 4, an alignment film and an alignment treatment are applied on the transparent conductive film of the liquid crystal driving element provided on the substrate, and a constant gap is provided between this substrate and the substrate having the other pixel electrode. And were arranged by a known method. Then, a liquid crystal material was injected in the meantime to complete the liquid crystal electro-optical device of this embodiment. If TN liquid crystal is used as the liquid crystal material, it is necessary to form the alignment film on both the transparent conductive films by rubbing the space between the substrates to about 10 μm.

【００５５】また液晶材料に強誘電性液晶を用いる場合
は、動作電圧を±20Ｖとし、また、セルの間隔を1.5 〜
3.5 μm 例えば2.3 μm とし、対抗電極上のみに配向膜
を設けてラビング処理を施せばよい。When a ferroelectric liquid crystal is used as the liquid crystal material, the operating voltage is ± 20 V, and the cell interval is 1.5 to
The thickness is 3.5 μm, for example 2.3 μm, and the alignment film may be provided only on the counter electrode and the rubbing treatment may be performed.

【００５６】分散型液晶またはポリマー型液晶を用いる
場合には、配向膜は不要であり、スイッチング速度を大
とするため、動作電圧は±10〜±15Ｖとし、セル間隔
（液晶を挟持する一対の基板の間隔）を１〜10μm と薄
くした。特に分散型液晶を用いる場合には、偏光板も不
要のため、反射型としても、また透過型としても光量を
大きくすることができる。そしてその液晶はスレッシュ
ホールドがないため、本発明のＣ／ＴＦＴの特徴である
明確なスレッシュホールド電圧が規定される駆動素子
（Ｃ／ＴＦＴ) を用いると大きなコントラスト得ること
ができ、またクロストーク（隣の画素との悪干渉）を除
くことができた。When the dispersion type liquid crystal or the polymer type liquid crystal is used, the alignment film is not necessary and the switching speed is increased. Therefore, the operating voltage is set to ± 10 to ± 15 V, and the cell interval (a pair of liquid crystal sandwiching the liquid crystal is sandwiched). The distance between the substrates was reduced to 1 to 10 μm. In particular, when a dispersion type liquid crystal is used, since a polarizing plate is not necessary, it is possible to increase the amount of light both as a reflection type and a transmission type. Since the liquid crystal does not have a threshold, a large contrast can be obtained by using a driving element (C / TFT) which defines the clear threshold voltage, which is a feature of the C / TFT of the present invention, and crosstalk ( It was possible to eliminate the bad interference with the adjacent pixel).

【００５７】本実施例においては、素子の半導体として
セミアモルファスまたはセミクリスタルを用いた。しか
し同じ目的であれば他の結晶構造の半導体を用いてもよ
いことはいうまでもない。In the present embodiment, semi-amorphous or semi-crystal is used as the semiconductor of the device. However, it goes without saying that a semiconductor having another crystal structure may be used for the same purpose.

【００５８】また本実施例においては、液晶電気光学装
置の一例として液晶表示装置を用いているが画素電極に
電圧を印加し、そのことによって何らかの表示作用を行
なおうとする表示装置における画素を駆動する素子に本
発明のＣ／ＴＦＴが使用できることはいうまでもない。In the present embodiment, a liquid crystal display device is used as an example of the liquid crystal electro-optical device, but a voltage is applied to the pixel electrode, and thereby a pixel in the display device which intends to perform some display operation is driven. It goes without saying that the C / TFT of the present invention can be used for the element to be formed.

【００５９】本発明の特長は、１つの画素に複数のＴＦ
Ｔが相補構成をして設けられていること、また電極６は
液晶電位Ｖ_LCを構成するが、それは、ＰＴＦＴがオンで
ありＮＴＦＴがオフか、またはＰＴＦＴがオフでありＮ
ＴＦＴがオンか、のいずれのレベルに固定されることで
ある。A feature of the present invention is that one pixel has a plurality of TFs.
T is provided in a complementary configuration, and the electrode 6 constitutes the liquid crystal potential V _LC , which is either PTFT on and NTFT off or PTFT off and N.
That is, the TFT is fixed at either the on level or the on level.

【００６０】以下、図６を用いて本実施例のＣ／ＴＦＴ
の動作原理を説明する。図３に示されている一対の信号
線Ｖ_DD1 、Ｖ_DD2、Ｖ_GG1 、Ｖ_GG2 とに信号電圧を加え
ることによって、画素部分に電圧を印加し、液晶電気光
学効果を発現させるものである。図６にＡ点（Ｖ_DD1 と
Ｖ_GG1 との交点に位置する画素）に存在する液晶に電圧
を印加するためにこれら４つの信号線および他方の基板
上の対抗電極に加える信号電圧の駆動波形チャートを示
す。図６を見ればわかるように図３に示されているのは
２×２のマトリックスであるので１フレームは２分割さ
れている。またこの場合における液晶３に実際に印加さ
れる電圧をブロックＡ電圧として示す。図６に示されて
いるのは単にＯＮ、ＯＦＦの状態のみであるが、階調表
示をするためにはＶ_DD1 またはＶ_DD2に加える信号電圧
のをその強弱に応じた信号電圧波形にすればよい。例え
ば図３の場合において、Ａ点の液晶の透過率を大きくと
りたいのならば、図６のＶ_DD1 の液晶の透過率に応じて
高い電圧の信号電圧を加えればよく、逆に液晶の透過率
を小さくとりたいのならば低い電圧の信号電圧を加えれ
ばよい。（すなわち、Ｖ_DD1 、Ｖ_DD2の印加電圧によ
り、階調表示をさせることができる。）The C / TFT of this embodiment will be described below with reference to FIG.
The operating principle of is explained. By applying a signal voltage to the pair of signal lines V _DD1 , V _DD2 , V _GG1 and V _GG2 shown in FIG. 3, a voltage is applied to the pixel portion and a liquid crystal electro-optical effect is exhibited. FIG. 6 shows the drive waveforms of the signal voltage applied to these four signal lines and the counter electrode on the other substrate in order to apply the voltage to the liquid crystal existing at the point A (the pixel located at the intersection of V _DD1 and V _GG1 ). A chart is shown. As can be seen from FIG. 6, what is shown in FIG. 3 is a 2 × 2 matrix, so one frame is divided into two. The voltage actually applied to the liquid crystal 3 in this case is shown as a block A voltage. Although only the ON and OFF states are shown in FIG. 6, in order to perform gradation display, the signal voltage waveform applied to V _DD1 or V _DD2 should be changed according to its strength. Good. For example, in the case of FIG. 3, if it is desired to increase the transmittance of the liquid crystal at the point A, a high voltage signal voltage may be applied according to the transmittance of the liquid crystal of V _DD1 in FIG. If a low rate is desired, a low voltage signal voltage may be applied. (That is, gradation display can be performed by the applied voltages of V _DD1 and V _DD2 .)

【００６１】一方、Ｖ_GG1 、Ｖ_GG2 に加える信号電圧は
Ｃ／ＴＦＴのスレッシュホールド電圧Ｖ_thよりも大きく
なければならない（Ｖ_GG≫Ｖ_th )。さらに図６に示され
るように印加電圧に対して液晶が反応する電圧であるス
レッシュホールド電圧ともいえるＶ_OFFSET電圧をマイナ
ス電位で対抗電極に印加することは、液晶の透過率と液
晶への印加電圧の関係を利用して階調表示をする場合に
有用である。[0061] On the other hand, the signal voltage applied to the V _GG1, V _GG2 must be greater than the threshold voltage V _th of the _{C / TFT (V GG »V th} ). Further, as shown in FIG. 6, applying a V _OFFSET voltage, which can be called a threshold voltage, which is a voltage at which the liquid crystal reacts to the applied voltage, to the counter electrode at a negative potential is the transmittance of the liquid crystal and the voltage applied to the liquid crystal. This is useful when gradation display is performed using the relationship of.

【００６２】このような駆動おいて、ＰＴＦＴ４１また
はＮＴＦＴ４０を構成する２つのＴＦＴうち１つがショ
ートまたはリーク等により、動作不良となった場合、通
常はＶ_DD1 またはＶ_DD2の印加電圧がＶ_GG1 またはＶ
_GG2 の選択信号にかかわらず、そのまま液晶画素部分に
加えられることになり、常にＯＮ状態（またはＯＦＦ状
態）となってしまう。本発明のようにＶ_DD1 またはＶ
_DD2と画素電極間に直列に２つのＰＴＦＴ、ＮＴＦＴを
設けることにより、一方のＴＦＴのソース、ドレイン間
がショートしても、他方のＴＦＴにて選択、非選択を制
御できるので、ＴＦＴの補償を行うことができ、液晶電
気光学装置の歩留り向上に役立った。In such driving, when one of the two TFTs constituting the PTFT 41 or the NTFT 40 becomes defective due to a short circuit or a leak, the applied voltage of V _DD1 or V _DD2 is normally V _GG1 or V _DD1.
Regardless of the selection signal of _GG2 , it is added to the liquid crystal pixel portion as it is, and it is always in the ON state (or OFF state). V _DD1 or V as in the present invention
By providing two PTFT and NTFT in series between _DD2 and the pixel electrode, even if the source and drain of one TFT are short-circuited, the other TFT can control the selection / non-selection. It was possible to improve the yield of the liquid crystal electro-optical device.

【００６３】同時にこれら４つのＴＦＴは全体でＣ／Ｔ
ＦＴ構成をとっており、従来の問題であった、液晶電位
の不安定性を取り除き、液晶電位を固定でき、安定な液
晶電気光学効果を発現させえるものであった。At the same time, the total of these four TFTs is C / T.
With the FT structure, the instability of the liquid crystal potential, which was a conventional problem, can be removed, the liquid crystal potential can be fixed, and a stable liquid crystal electro-optical effect can be exhibited.

【００６４】〔実施例２〕本実施例は、図７(A) にその
平面図を、図７(B) にＡ−Ａ^, の断面図を、図７(C) に
Ｂ−Ｂ^, の断面図を示す構成を有する液晶電気光学装置
である。[Embodiment 2] In this embodiment, FIG. 7 (A) is a plan view thereof, FIG. 7 (B) is a sectional view taken along line AA ^, and FIG. 7 (C) is taken along line BB ^. It is a liquid crystal electro-optical device having a configuration showing a cross-sectional view.

【００６５】本実施例の等価回路は図１に示すようなも
ので、４つのＴＦＴでスイッチング素子部分が構成さ
れ、１つのＰＴＦＴとＮＴＦＴとをＣ／ＴＦＴ構成し、
このＣ／ＴＦＴを２組Ｖ_DD1 、Ｖ_DD2と画素電極６との
間に直列に設けた構成としている。The equivalent circuit of this embodiment is as shown in FIG. 1, and the switching element portion is composed of four TFTs, and one PTFT and NTFT are C / TFT configured,
This C / TFT is provided in series between two sets of V _DD1 and V _DD2 and the pixel electrode 6.

【００６６】本実施例は、実施例１において、最後に画
素電極である透明導電膜６を作製していたものをまず最
初に透明導電膜６を成膜し、パターニングすることによ
って画素電極６を得るものである。この時同時に１組の
Ｃ／ＴＦＴともう一方のＣ／ＴＦＴとを接続する電極部
分７０３も設けた。In this embodiment, the transparent conductive film 6 which is the pixel electrode is manufactured lastly in the first embodiment, but the transparent conductive film 6 is first formed and patterned to form the pixel electrode 6. I will get it. At this time, at the same time, an electrode portion 703 for connecting one set of C / TFT and the other C / TFT was also provided.

【００６７】こうすることによって、透明導電膜例えば
ＩＴＯをパターニングする際に下部の素子破壊したり、
配線を断線させたりすることのない工程で、本発明の構
成を得ることができる。By doing so, when the transparent conductive film such as ITO is patterned, the lower element is destroyed,
The configuration of the present invention can be obtained by a process that does not cause disconnection of wiring.

【００６８】また、本実施例の場合、２つのＰＴＦＴ７
１、７２と２つのＮＴＦＴ７３、７４の位置はどの位置
でも電気的に等価であり、実施例１と同様の効果を示す
と同時にＴＦＴ作製プロセス上の必要の程度により任意
の位置にＴＦＴに配置することができる。In the case of this embodiment, two PTFTs 7 are used.
The positions of the 1 and 72 and the two NTFTs 73 and 74 are electrically equivalent at any position, and the same effect as that of the first embodiment is exhibited, and at the same time, the TFTs are arranged at arbitrary positions depending on the degree required in the TFT manufacturing process. be able to.

【００６９】さらに、素子の構造は逆スタガー型のＴＦ
Ｔとして、ＰＴＦＴ７１、７２においては、ゲイト電極
７５、７６とソース、ドレイン領域７００、７０２、７
０４、７０６がゲイト絶縁膜７０８、７０９上に設けら
れている。Further, the structure of the element is an inverted stagger type TF.
As T, in the PTFTs 71, 72, the gate electrodes 75, 76 and the source / drain regions 700, 702, 7
04 and 706 are provided on the gate insulating films 708 and 709.

【００７０】本実施例ではこれらの半導体層として、Ｐ
ＣＶＤ法によって作製されたシリコン半導体層を熱アニ
ール処理を施し、結晶化を促進した半導体層を使用し
た。In this embodiment, as these semiconductor layers, P
The silicon semiconductor layer produced by the CVD method was subjected to thermal annealing treatment, and the semiconductor layer whose crystallization was promoted was used.

【００７１】さらにＮＴＦＴは図示さていないが、ＰＴ
ＦＴと同様の構造であり、ＰＴＦＴの横に設けられてい
るが、特にこの位置関係は限定されることなく、任意の
位置関係にＰＴＦＴとＮＴＦＴとを配置することができ
る。Further, although the NTFT is not shown, the PT
Although it has the same structure as the FT and is provided beside the PTFT, the positional relationship is not particularly limited, and the PTFT and the NTFT can be arranged in an arbitrary positional relationship.

【００７２】その他作製工程等は実施例１と同様である
ので省略する。Since other manufacturing steps are the same as those in the first embodiment, description thereof will be omitted.

【００７３】本発明においては、ＴＦＴの不良モードが
ソース、ドレイン間のショート、リークの場合を想定し
ている為に直列に配置しているが、ゲイト絶縁膜の破壊
による不良モードの場合にはその動作保証するために
は、不良のＴＦＴのゲイト電極を信号線から電気的に切
り離す必要がある、その為直列ではゲイト電極を切り離
した場合、そのゲイト電極で動作する全てのＴＦＴが動
作できなくなり対応できない、この場合には複数のＣ／
ＴＦＴを並列に設けることで、動作不良のＴＦＴが発生
した場合、不良のＴＦＴのゲイト電極を信号線から電気
的に切り離すことが容易にできる。In the present invention, the TFTs are arranged in series because it is assumed that the defective mode of the TFT is a short circuit between the source and the drain and a leak, but in the case of the defective mode due to the breakdown of the gate insulating film, In order to guarantee the operation, it is necessary to electrically disconnect the gate electrode of the defective TFT from the signal line. Therefore, when the gate electrode is disconnected in series, all the TFTs operating with the gate electrode cannot operate. Not compatible, in this case multiple C /
By providing the TFTs in parallel, when a malfunctioning TFT occurs, the gate electrode of the malfunctioning TFT can be easily electrically separated from the signal line.

【００７４】但しこの場合には、ソース、ドレイン領域
へ独立して、電源ラインを供給する必要が発生し、レイ
アウトパターンを工夫する必要が発生する。However, in this case, it is necessary to supply the power supply line to the source and drain regions independently, and it is necessary to devise the layout pattern.

【００７５】[0075]

【発明の効果】このような構成をとることによって、Ｐ
ＴＦＴとＮＴＦＴとからなるＣ／ＴＦＴのＯＮ、ＯＦＦ
時における画素部分３の電位を”１”，”０”に十分安
定して固定させ、１フレーム中にそのレベルがドリフト
してしまうことがない表示装置を得ることができる。EFFECT OF THE INVENTION By adopting such a configuration, P
ON / OFF of C / TFT consisting of TFT and NTFT
It is possible to obtain a display device in which the potential of the pixel portion 3 at that time is sufficiently and stably fixed to "1" and "0" and the level thereof does not drift during one frame.

【００７６】また、本発明ではこのようなＣ／ＴＦＴＦ
を複数直列に設けて、４つのＴＦＴのうちの一部が動作
不良（具体的にはソース、ドレイン間のショートやリー
ク）を起こしても、その他のＴＦＴがその動作を補償す
ることができるものであります。すなわち、画素に対し
て、このＣ／ＴＦＴを直列に設けているので、一部が常
に導通状態であっても、残りのＴＦＴで画素のＯＮ、Ｏ
ＦＦの制御ができるためであります。Further, in the present invention, such a C / TFT
A plurality of TFTs are provided in series, and even if some of the four TFTs malfunction (specifically, a short circuit or leak between the source and drain), the other TFTs can compensate the operation. It is. That is, since the C / TFT is provided in series with the pixel, even if a part of the pixel is always in the conductive state, the remaining TFT turns on and off the pixel.
This is because the FF can be controlled.

【００７７】また、直列に配置しているために、ＯＦＦ
状態の微小な電流のリークが、通常のＴＦＴの２倍の抵
抗のために発生する程度が少なく、より画素部分３の電
位を”１”，”０”に十分安定して固定させることが可
能となった。Since they are arranged in series, they are turned off.
The minute current leak in the state is less likely to occur due to the double resistance of a normal TFT, and the potential of the pixel portion 3 can be fixed to "1" and "0" sufficiently stably. Became.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の構成を２×２のマトリックスに組んだ
場合の説明図である。FIG. 1 is an explanatory diagram of a case where the configuration of the present invention is assembled in a 2 × 2 matrix.

【図２】本発明を使用しない従来の例を示す。FIG. 2 shows a conventional example without using the present invention.

【図３】本発明の実施例の一例を示す。FIG. 3 shows an example of an embodiment of the present invention.

【図４】本実施例１の上面図並びに断面図を示す。FIG. 4 shows a top view and a sectional view of the first embodiment.

【図５】ＴＦＴの作製工程図の一例を示す。FIG. 5 shows an example of a manufacturing process diagram of a TFT.

【図６】Ｃ／ＴＦＴを駆動させる信号の一例を示す。FIG. 6 shows an example of a signal for driving a C / TFT.

【図７】本実施例２の上面図並びに断面図を示す。FIG. 7 shows a top view and a sectional view of the second embodiment.

【符号の説明】[Explanation of symbols]

６ 画素電極部分 ４０ Ｐチャネル型薄膜トランジスタ（ＰＴＦＴ) ４１ Ｎチャネル型薄膜トランジスタ（ＮＴＦＴ) ４００、４０２、４０５ ソース, ドレイン電極 ４１０、４１２、４１５ ソース, ドレイン電極 ４１３、４１６ ゲート電極 6 Pixel electrode part 40 P-channel thin film transistor (PTFT) 41 N-channel thin film transistor (NTFT) 400, 402, 405 Source and drain electrodes 410, 412, 415 Source and drain electrodes 413, 416 Gate electrode

フロントページの続き (56)参考文献 特開 平２−85826（ＪＰ，Ａ) 特開 平３−58019（ＪＰ，Ａ) 特開 昭60−66288（ＪＰ，Ａ) 特開 昭64−32235（ＪＰ，Ａ) 特開 昭64−50028（ＪＰ，Ａ) 特開 昭59−105617（ＪＰ，Ａ) 特開 昭58−71663（ＪＰ，Ａ) 特開 昭63−119268（ＪＰ，Ａ) 特開 平２−28315（ＪＰ，Ａ) 特開 平２−46721（ＪＰ，Ａ) 特開 昭53−27483（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/1368 G09F 9/30 338 H01L 21/336 H01L 27/08 331 H01L 29/786 Continuation of the front page (56) Reference JP-A-2-85826 (JP, A) JP-A-3-58019 (JP, A) JP-A-60-66288 (JP, A) JP-A-64-32235 (JP , A) JP 64-50028 (JP, A) JP 59-105617 (JP, A) JP 58-71663 (JP, A) JP 63-119268 (JP, A) JP 2-28315 (JP, A) JP-A-2-46721 (JP, A) JP-A-53-27483 (JP, A) (58) Fields investigated (Int.Cl. ⁷ , DB name) G02F 1/1368 G09F 9/30 338 H01L 21/336 H01L 27/08 331 H01L 29/786

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】画素電極に接続されたスイッチング素子を
有するアクティブマトリクス型装置であって、 前記スイッチング素子は、直列に接続された２つのＮチ
ャネル型の薄膜トランジスタと直列に接続された２つの
Ｐチャネル型の薄膜トランジスタを有し、前記直列に接続された２つのＮチャネル型の薄膜トラン
ジスタと前記直列に接続された ２つのＰチャネル型の薄
膜トランジスタは、ソース及びドレイン領域の一方にお
いて前記画素電極に接続され、ソース及びドレイン領域
の他方において第１の信号線に接続され、前記直列に接続された２つのＮチャネル型の薄膜トラン
ジスタと前記直列に接続された ２つのＰチャネル型の薄
膜トランジスタのゲイト電極は、それぞれ前記第１の信
号線と交差する第２の信号線に接続され、 前記直列に接続された２つのＮチャネル型の薄膜トラン
ジスタと前記直列に接続された２つのＰチャネル型の薄
膜トランジスタのチャネル形成領域はそれぞれ結晶性シ
リコンを含むことを特徴とするアクティブマトリクス装
置。1. A active matrix device having a switching element connected to the pixel electrode, the switching element has two P-channel connected to the thin film transistor in series with two N-channel type connected in series Type N-channel type thin film transistors connected in series.
The two P-channel type thin film transistors connected in series with the transistor are connected to the pixel electrode in one of the source and drain regions, connected to the first signal line in the other of the source and drain regions, and connected in series. Two N-channel thin film transistors connected
The gate electrodes of the two P-channel type thin film transistors connected in series with the transistor are respectively connected to the second signal line intersecting with the first signal line, and the two N-channel type thin film transistors connected in series are connected. And a channel forming region of the two P-channel type thin film transistors connected in series each include crystalline silicon. 【請求項２】請求項１において、前記ゲイト電極は 、アルミニウム、モリブデン、又はク
ロムからなることを特徴とするアクティブマトリクス装
置。2. The active matrix device according to claim 1, wherein the gate electrode is made of aluminum, molybdenum, or chromium. 【請求項３】請求項１または２において、 前記チャネル形成領域は、ラマン分光により観察される
ピークが５２２ｃｍ^―１よりも低波数側にシフトしてい
ることを特徴とするアクティブマトリクス装置。3. The active matrix device according to claim 1, wherein the channel formation region has a peak observed by Raman spectroscopy shifted to a lower wave number side than 522 cm ⁻¹ . 【請求項４】画素電極に接続されたスイッチング素子を
有するアクティブマトリクス型装置であって、 前記スイッチング素子は、直列に接続された２つのＮチ
ャネル型の薄膜トランジスタと直列に接続された２つの
Ｐチャネル型の薄膜トランジスタを有し、前記直列に接続された２つのＮチャネル型の薄膜トラン
ジスタと前記直列に接続された ２つのＰチャネル型の薄
膜トランジスタは、第１の信号線と第２の信号線との交
差部に設けられ、且つ前記第１の信号線と前記画素電極
間に接続され、前記直列に接続された２つのＮチャネル型の薄膜トラン
ジスタと前記直列に接続された ２つのＰチャネル型の薄
膜トランジスタのゲイト電極は、それぞれ前記第２の信
号線に接続され、 前記直列に接続された２つのＮチャネル型の薄膜トラン
ジスタと前記直列に接続された２つのＰチャネル型の薄
膜トランジスタはそれぞれ、基板上方のシリコンを含む
結晶性半導体膜と、ゲイト電極と、ゲイト絶縁膜とを有
することを特徴とするアクティブマトリクス装置。4. A active matrix device having a switching element connected to the pixel electrode, the switching element has two P-channel connected to the thin film transistor in series with two N-channel type connected in series Type N-channel type thin film transistors connected in series.
The two P-channel type thin film transistors connected in series with the transistor are provided at the intersection of the first signal line and the second signal line, and are connected between the first signal line and the pixel electrode. And two N-channel type thin film transistors connected in series.
The gate electrodes of the two P-channel type thin film transistors connected in series with the transistor are respectively connected to the second signal line, and are connected in series with the two N channel type thin film transistors connected in series. two P-channel thin film transistor is respectively, a crystalline semiconductor film containing silicon above the substrate was active matrix device characterized by having a gate electrode, a gate insulating film. 【請求項５】請求項４において、 前記ゲイト電極は、アルミニウム、モリブデン、又はク
ロムからなることを特徴とするアクティブマトリクス装
置。5. The active matrix device according to claim 4 , wherein the gate electrode is made of aluminum, molybdenum, or chromium. 【請求項６】請求項４または５において、 前記結晶性半導体膜は、ラマン分光により観察されるピ
ークが５２２ｃｍ^―１よりも低波数側にシフトしている
ことを特徴とするアクティブマトリクス装置。6. The method according to claim 4 or 5, wherein the crystalline semiconductor film, an active matrix device characterized by peaks observed by Raman spectroscopy is shifted to a lower wavenumber side than 522cm ^-1.