JP3460511B2 - IC circuit with pulse generation function and LSI test apparatus using the same - Google Patents
IC circuit with pulse generation function and LSI test apparatus using the sameInfo
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、パルス発生機能付
きIC回路およびそれを用いたLSI試験装置に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an IC circuit with a pulse generating function and an LSI test apparatus using the IC circuit.
【0002】[0002]
【従来の技術】半導体装置を試験するLSI試験装置で
は、その試験波形を生成するのにパルス発生回路、より
具体的にはパルス発生機能付きIC回路を利用している。2. Description of the Related Art An LSI tester for testing a semiconductor device uses a pulse generating circuit, more specifically an IC circuit with a pulse generating function, to generate its test waveform.
【0003】図11に従来のパルス発生回路を示す。FIG. 11 shows a conventional pulse generating circuit.
【0004】図11に示すパルス発生回路は、クロック
計数回路21と、遅延回路22、データ演算回路23で
構成される。The pulse generating circuit shown in FIG. 11 comprises a clock counting circuit 21, a delay circuit 22 and a data operation circuit 23.
【0005】データ演算回路23は、クロック計数回路
21と遅延回路22のそれぞれに遅延量データCTとD
を出力する。The data calculation circuit 23 has delay amount data CT and D for the clock counting circuit 21 and the delay circuit 22, respectively.
Is output.
【0006】クロック計数回路21は、遅延量データCT
に基づいて、マスタクロックの整数倍の遅延を実現す
る。The clock counting circuit 21 uses the delay amount data CT
Based on, the delay of an integral multiple of the master clock is realized.
【0007】遅延回路22は、遅延量データDに基づい
て、マスタクロック以下の遅延を実現する。The delay circuit 22 realizes a delay equal to or less than the master clock based on the delay amount data D.
【0008】また、クロック計数回路21からの出力さ
れる計数クロック21−1は、データ演算回路の内部動
作用クロックとしても使用する。The counting clock 21-1 output from the clock counting circuit 21 is also used as an internal operation clock of the data arithmetic circuit.
【0009】次に、図11のパルス発生回路の動作を図
12、図13を用いて説明する。Next, the operation of the pulse generating circuit of FIG. 11 will be described with reference to FIGS. 12 and 13.
【0010】図12は、遅延量データが0の場合の例で
ある。FIG. 12 shows an example in which the delay amount data is 0.
【0011】図12に示すようなマスタクロック6が入
力された場合、データ演算回路23がクロック計数回路
21および遅延回路22に与える遅延量データは(CT
(0),D(0))であるので、出力パルスは、マスタクロッ
クが入力されて出力パルスとして発生されるまでに要す
る伝搬遅延時間(Tpd1+Tpd2)分遅延されて出
力する。When the master clock 6 as shown in FIG. 12 is input, the delay amount data which the data operation circuit 23 gives to the clock counting circuit 21 and the delay circuit 22 is (CT
(0), D (0)), the output pulse is delayed by the propagation delay time (Tpd1 + Tpd2) required until the master clock is input and generated as the output pulse.
【0012】この伝搬遅延時間は、本パルス発生器に遅
延すべき時間データを0としても生じるクロックの通過
時間であり、以下、オフセット遅延時間と呼ぶ。This propagation delay time is a clock passage time that occurs even if the time data to be delayed in the pulse generator is 0, and is hereinafter referred to as an offset delay time.
【0013】次に、図13は、遅延量データが(CT
(1),D(0.5))の場合の例である。Next, in FIG. 13, the delay amount data is (CT
(1), D (0.5)) is an example.
【0014】図13に示すようなマスタクロック6が入
力された場合、まずクロック計数回路21では、データ
演算回路23から与えられた遅延量データCT(1)に基づ
いて、マスタクロック6を1計数分遅延する。When the master clock 6 as shown in FIG. 13 is input, the clock counting circuit 21 first counts the master clock 6 by 1 based on the delay amount data CT (1) given from the data operation circuit 23. Delay by minutes.
【0015】つぎに遅延回路では、データ演算回路23
から与えられた遅延量データD(0.5)に基づいて、クロ
ック計数回路で1計数分遅延されたパルスに対して、さ
らにマスタクロック6の1/2の周期分を遅延する。従
って、基準時刻からの遅延時間は、Tpd1+CT
(1)+Tpd2+D(0.5)となる。Next, in the delay circuit, the data operation circuit 23
Based on the delay amount data D (0.5) given by the above, the pulse delayed by one count in the clock counting circuit is further delayed by a half cycle of the master clock 6. Therefore, the delay time from the reference time is Tpd1 + CT
(1) + Tpd2 + D (0.5).
【0016】さて、このようなパルス発生回路を CM
OSLSI等に代表される様な内部論理が遷移する毎に
スイッチング電流の流れる半導体素子で構成した場合、
電源電圧の変動が顕著となり、パルス発生回路の内部回
路の信号伝搬遅延時間が変動し、パルス発生精度が劣化
する。Now, such a pulse generating circuit is
In the case of a semiconductor element in which a switching current flows every time the internal logic such as OSLSI transitions,
The power supply voltage fluctuates significantly, the signal propagation delay time of the internal circuit of the pulse generation circuit fluctuates, and the pulse generation accuracy deteriorates.
【0017】例えば、図11のパルス発生回路の全体回
路規模を1とし、その内部ブロックであるデータ演算回
路23と遅延回路22を合わせた回路規模の割合を0.
9、クロック計数回路21の割合を0.1とし、クロッ
ク計数回路21だけが常時動作するように設計すると、
動作する回路規模とその消費電流量が比例するものと考
えた場合、所望の係数クロックを発生させることで(内
部論理を遷移させることで)、パルス発生回路全体の電
流消費量は0.1から1へ変化し、パルス発生精度は劣化
する。すなわち、パルス発生回路の有する電源ピン(V
CC)・グランドピン(GND)間の持つL成分(イン
ダクタンス)に過渡電流(Δi/Δt)が流れること
で、誘導性の電圧ΔV(=−L・Δi/Δt)が発生
し、パルス発生精度が劣化する。なお、この電圧ΔV
は、DC電源からの電流供給応答遅延等により発生する
のもであり、LSIを実装される状況でかなり差が生じ
る。For example, the overall circuit scale of the pulse generation circuit of FIG. 11 is set to 1, and the ratio of the circuit scale of the data operation circuit 23 and the delay circuit 22 which are the internal blocks is 0.
9. If the ratio of the clock counting circuit 21 is set to 0.1 and only the clock counting circuit 21 is designed to always operate,
When it is considered that the scale of the operating circuit is proportional to the current consumption, the current consumption of the entire pulse generation circuit is changed from 0.1 to 1 by generating the desired coefficient clock (by changing the internal logic). Change, and the pulse generation accuracy deteriorates. That is, the power supply pin (V
The transient current (Δi / Δt) flows in the L component (inductance) between the (CC) and the ground pin (GND), causing an inductive voltage ΔV (= -L · Δi / Δt) to occur, and the pulse generation accuracy. Deteriorates. This voltage ΔV
Occurs due to a delay in the current supply response from the DC power supply, etc., and a considerable difference occurs when the LSI is mounted.
【0018】図14(a)は、その1例として、パルス
発生回路の計数クロック発生直後のVCCとGND間の
電源電圧変動を示したものである。これは、計数クロッ
クを発生するためにデータ演算回路23を一斉に動作し
た例であり、これによってVCCとGND間に過渡的に
電流が流れ、電源電圧VCCが変動することが分かる。FIG. 14A shows, as an example thereof, a power supply voltage fluctuation between VCC and GND immediately after generation of the count clock of the pulse generation circuit. This is an example in which the data operation circuits 23 are simultaneously operated to generate the counting clock, and it can be seen that a transient current flows between VCC and GND, and the power supply voltage VCC fluctuates.
【0019】この電源電圧の変動を低減する方法として
は、図15に示すように電源とGND間にコンデンサ1
6(以下パスコンと略する)を入れて、電源電圧の過渡
的電流変化を抑制する方法がある。As a method of reducing the fluctuation of the power supply voltage, as shown in FIG. 15, a capacitor 1 is connected between the power supply and GND.
There is a method of inserting 6 (hereinafter abbreviated as “decap”) to suppress the transient current change of the power supply voltage.
【0020】[0020]
【発明が解決しようとする課題】しかし、パスコン16
は、電源電圧変動の積分成分を低減するには有効である
が、電源電圧変動がコンデンサの周波数応答以上のもの
を低減するのは困難である。すなわち、パスコン16で
は、電流変化が起こってからパスコンで電荷をチャージ
するため、そのチャージスピードより高速に電源電圧を
定常状態にすることはできない。However, the decap 16
Is effective in reducing the integral component of power supply voltage fluctuation, but it is difficult to reduce power supply voltage fluctuation that is greater than or equal to the frequency response of the capacitor. That is, in the decap 16, the electric charge is charged by the decap after the current change occurs, so that the power supply voltage cannot be brought into a steady state faster than the charging speed.
【0021】図14(b)にパスコン実装時と、未実装
時の電源電圧波形例を示す。FIG. 14B shows an example of power supply voltage waveforms when the bypass capacitor is mounted and when it is not mounted.
【0022】図から分かるように、パスコン16は、そ
の周波数応答以上の時間帯において電源電圧変動分を低
減できないので、その時間帯でのパルス発生回路のパル
ス発生精度は改善されていない。つまりパスコン16で
電荷をチャージする時間だけは電源電圧は変動してい
る。As can be seen from the figure, since the bypass capacitor 16 cannot reduce the fluctuation of the power supply voltage in the time zone longer than the frequency response, the pulse generation accuracy of the pulse generation circuit in that time zone is not improved. That is, the power supply voltage fluctuates only during the time when the decap 16 charges the electric charge.
【0023】また、近年の半導体装置は、ますます動作
速度は高速化する傾向にあり、現状のパスコンだけで
は、このような半導体装置に対して高精度のパルスを供
給することができず、高信頼な試験結果が得られないこ
ととなる。Further, in recent semiconductor devices, the operating speed tends to increase more and more, and it is not possible to supply a highly accurate pulse to such a semiconductor device by using the current decaps alone, and it Reliable test results cannot be obtained.
【0024】本発明は、この電流変化に起因しておこる
電源電圧の変動を低減する新たなパルス発生機能を提供
することを目的とする。It is an object of the present invention to provide a new pulse generating function for reducing the fluctuation of the power supply voltage caused by the current change.
【0025】また、前述のパルス発生機能により高信頼
なLSI試験装置を提供することを目的とする。It is another object of the present invention to provide a highly reliable LSI test apparatus having the above-mentioned pulse generation function.
【0026】[0026]
【課題を解決するための手段】本発明は、所望のパルス
を発生するパルス発生回路と、必要に応じて所定の電流
を消費する電流消費回路とを備え、該パルス発生回路の
消費電流と該電流消費回路の消費電流との和が所定の範
囲になるように制御することで上記目的を達成する。SUMMARY OF THE INVENTION The present invention comprises a pulse generating circuit for generating a desired pulse and a current consuming circuit for consuming a predetermined current as necessary. The above object is achieved by controlling the sum of the consumption current of the current consumption circuit and the current consumption circuit to fall within a predetermined range.
【0027】このようにパルス発生回路と電流消費回路
とを含む回路全体において、その消費電流を許容される
範囲内にしておけば、単位時間内の電流変化は低減さ
れ、電源電圧の変動を抑制することができる。すなわ
ち、所望のパルス発生精度を実現することが可能とな
る。As described above, in the entire circuit including the pulse generation circuit and the current consumption circuit, if the consumed current is kept within the allowable range, the change in current per unit time is reduced and the fluctuation of the power supply voltage is suppressed. can do. That is, it becomes possible to realize a desired pulse generation accuracy.
【0028】例えば、ここで、所望の半導体素子が、単
位電圧当たりに伝搬遅延時間が変化率bで変動する場
合、パルス発生回路からの出力パルスのパルス発生の誤
差時間(Terr)は、
Terr = 出力パルスがLSI内を通過する伝搬遅延
時間 × b × 変動電圧
と表すことができる。ここで、上述したTerrは、本
来、電源電圧の極短い時間帯に変動する時間を示すべき
ものではあるが、パルス発生回路の回路構成、入力する
マスタクロックの周期等の諸条件によって変わるもので
あるので、ここでは、便宜的にbとした。For example, when the desired semiconductor element varies in propagation delay time per unit voltage at the change rate b, the error time (Terr) of the pulse generation of the output pulse from the pulse generation circuit is Terr = It can be expressed as propagation delay time when output pulse passes through LSI × b × variable voltage. Here, the above-mentioned Terr should originally indicate the time that the power supply voltage fluctuates in an extremely short time zone, but it may change depending on various conditions such as the circuit configuration of the pulse generation circuit and the cycle of the input master clock. Therefore, b is used here for convenience.
【0029】従って、変動する伝搬遅延時間は、電源電
圧の変動電圧分(電源ピンとGND間に流れる電流の変
動分)に応じて変わるので、パルス発生回路のパルス発
生精度を±a秒以下にするならば、
電源電圧の変動電圧分 < a/(出力パルスの通過する
伝搬遅延時間 × b)
となる。パルス発生回路のパルス発生精度は、n発目とn
+1発目のパルス発生間隔で保証する場合と、所定の基
準時刻(基準クロック)から、n発目のパルスが所望す
る時間に要求精度以内に発生することで決定する場合が
あるが、上述の算術式は、後者の場合にパルス発生回路
の精度を±a秒以内にする例である。Therefore, the fluctuating propagation delay time changes depending on the fluctuation voltage of the power supply voltage (the fluctuation of the current flowing between the power supply pin and GND), so that the pulse generation accuracy of the pulse generation circuit is set to ± a seconds or less. Then, the fluctuation voltage of the power supply voltage is <a / (propagation delay time through which the output pulse passes × b). The pulse generation accuracy of the pulse generation circuit is
There is a case where it is guaranteed at the + 1st pulse generation interval, and a case where it is decided that the nth pulse is generated within a required accuracy at a desired time from a predetermined reference time (reference clock). The arithmetic expression is an example in which the accuracy of the pulse generation circuit is kept within ± a seconds in the latter case.
【0030】また、本発明は、パルスを発生する前後の
周期を含んだ周期に対して、前記パルス発生回路の消費
電流と前記電流消費回路の消費電流との和が所定の範囲
になるように制御することが好ましい。このように必要
な周期に対して電流消費回路を動作させれば、回路全体
での低消費電力化を図ることができるからである。Further, according to the present invention, the sum of the current consumption of the pulse generation circuit and the current consumption of the current consumption circuit is within a predetermined range with respect to the period including the period before and after the pulse is generated. It is preferable to control. This is because if the current consumption circuit is operated for a required period in this way, low power consumption of the entire circuit can be achieved.
【0031】さらに、本発明は、所望の周期で発生する
パルスまたは基準信号からの所望の時間遅延させたパル
スを生成するデータ演算手段と、該データ演算手段から
の第一のデータによりマスタクロックの整数倍を計数し
てパルスを発生するクロック計数手段と、該データ演算
手段からの第二のデータにより遅延量を生み出すパルス
遅延手段より構成されるマスタクロックに同期して動作
するパルス発生回路において、該パルス発生手段の回路
が動作する割合(以下回路が動作する割合が変化するこ
とを動作率とする)の変化が粗から密に変化することを
予め検出する第一の検出手段と、該パルス発生手段の動
作率の変化が密から粗に変化することを予め検出する第
二の検出手段と、該第一の検出手段もしくは該第二の検
出手段の検出信号に基づいて所定の電流を消費させる電
流消費手段とを備え、該第二の検出手段からの検出信号
に基づいて該電流消費手段を動作させ、該第一の検出手
段からの検出信号に基づいて該電流消費手段を停止させ
ることでも上記目的を達成することができる。Further, according to the present invention, the data calculation means for generating a pulse generated in a desired cycle or a pulse delayed from the reference signal by a desired time, and the master clock of the master clock by the first data from the data calculation means. Count an integer multiple
Te clock counting means for generating a pulse in the pulse generating circuit which operates in synchronization with the master clock composed of pulse delay means for creating a second I Ri delay amount data from said data operation means, said a first detecting means for the rate of change of (an operating rate that proportion to changes circuit operates below) circuitry of the pulse generating means is operated to advance detects that changes closely from the crude, the pulse based on the detection signal of the second detecting means and, said first detecting means or said second detecting means changes in dynamic <br/> operation rate of the generator is detected in advance that changes from dense to coarse A current consumption means for consuming a predetermined current, the current consumption means is operated based on a detection signal from the second detection means, and the current consumption is based on a detection signal from the first detection means. Even by stopping the means It is possible to achieve the purpose.
【0032】もしくは、所望の周期で発生するパルスま
たは基準信号からの所望の時間遅延させたパルスを生成
するデータ演算手段と、該データ演算手段からの第一の
データによりマスタクロックの整数倍を計数してパルス
を発生するクロック計数手段と、該データ演算手段から
の第二のデータにより遅延量を生み出すパルス遅延手段
より構成されるマスタクロックに同期して動作するパル
ス発生回路において、該クロック計数手段の計数終了信
号が出力されるマスタクロックの周期以外を検出する検
出手段と、該検出手段の出力とマスタクロックまたは所
望の発生周期を持ったクロックとの論理積をとった出力
を発生するクロック生成手段と、該クロック発生手段に
より動作をする電流消費手段を具備させることで上記目
的を達成することができる。Alternatively, the data calculating means for generating a pulse generated at a desired cycle or a pulse delayed for a desired time from a reference signal and the first data from the data calculating means counts an integral multiple of the master clock. clock counting means for generating a pulse and, in the pulse generating circuit which operates in synchronization with the master clock composed of pulse delay means for creating a second I Ri delay amount data from said data operation means, A detection unit that detects a period other than the period of the master clock at which the count completion signal of the clock counting unit is output, and an output that is the logical product of the output of the detection unit and the master clock or a clock having a desired generation period. To achieve the above object by providing a clock generating means for generating and a current consuming means for operating by the clock generating means. It can be.
【0033】なお、前記第一の検出手段は、前記パルス
発生手段の内部論理実現手段の動作率の変化が粗から密
に変化することを予め記憶されたパルス発生時間からの
第一の設定時間に基づいて検出し、前記第二の検出手段
は、前記パルス発生手段の内部論理実現手段の動作率の
変化が密から粗に変化することを予め記憶されたパルス
発生時間からの第二の設定時間に基づいて検出しても良
い。The first detection means stores the first set time from the pulse generation time stored in advance that the change of the operation rate of the internal logic realizing means of the pulse generation means changes from coarse to dense. The second detection means sets a second setting from a pulse generation time stored in advance that the change of the operating rate of the internal logic realizing means of the pulse generation means changes from dense to coarse. It may be detected based on time.
【0034】また、前記第一の検出手段は、前記パルス
発生手段の内部論理実現手段の動作率の変化が粗から密
に変化することを予め記憶されたパルス発生時間からの
第一、第三の設定時間に基づいて検出し、前記第二の検
出手段は、前記パルス発生手段の内部論理実現手段の動
作率の変化が密から粗に変化することを予め記憶された
パルス発生時間からの第二、第四の設定時間に基づいて
検出することで、前記電流消費手段を多段に動作/停止
させても良い。Further, the first detecting means is configured to store the change in the operating rate of the internal logic realizing means of the pulse generating means from coarse to dense, based on the pulse generation times stored in advance. The second detection means detects that the change of the operating rate of the internal logic realizing means of the pulse generation means changes from dense to coarse from the pulse generation time stored in advance. The current consumption means may be operated / stopped in multiple stages by performing detection based on the second and fourth set times.
【0035】このようにパルス発生回路を多段に動作/
停止させれば、必要な周期に対して電流消費手段を動作
させることができ、低消費電力化につながるからであ
る。In this way, the pulse generation circuit operates in multiple stages /
If stopped, the current consuming means can be operated for a required period, leading to lower power consumption.
【0036】さらに、前記電流消費手段を複数個設け、
該複数個の電流消費手段の動作/停止する周期を異なら
せても良い。このように電流消費手段を複数にすれば、
電流消費手段を動作させたときのそれ自体の単位時間当
たりの消費電流率を低減できるからである。Further, a plurality of the current consuming means are provided,
The operation / stop cycles of the plurality of current consuming means may be different. If there are a plurality of current consuming means,
This is because it is possible to reduce the current consumption rate per unit time when the current consumption means is operated.
【0037】一方、このようなパルス発生回路をLSI試
験装置に適用すれば、高精度な試験パターンを生成する
ことができ、高信頼なLSI試験を実現することができ
る。また、所望の周期で発生するパルスまたは基準信号
からの所望の時間遅延させたパルスを生成するデータ演
算手段と、該データ演算手段からの第一のデータにより
マスタクロックの整数倍を計数してパルスを発生するク
ロック計数手段と、該データ演算手段からの第二のデー
タにより遅延量を生み出す遅延手段を有するパルス発生
回路と、該パルス発生回路が動作しているかどうかを検
出する検出回路と、該検出回路により検出された信号に
基づき電流を消費させる電流消費回路を有するLSI試
験装置により、高信頼なLSI試験を実現することがで
きる。また、上記LSI試験装置であって、前記パルス
発生回路の停止時には前記電流消費回路は動作し、該パ
ルス発生回路の動作時には前記電流消費回路は停止する
LSIにより、高信頼なLSI試験を実現することがで
きる。 On the other hand, if such a pulse generating circuit is applied to an LSI test apparatus, a highly accurate test pattern can be generated and a highly reliable LSI test can be realized. In addition, a pulse or reference signal generated at a desired cycle
To generate the desired time-delayed pulse from
By the calculation means and the first data from the data calculation means
A clock that generates a pulse by counting an integer multiple of the master clock.
The lock counting means and the second data from the data calculating means
Pulse generation with delay means to generate delay amount by
Circuit and whether or not the pulse generation circuit is operating.
The output detection circuit and the signal detected by the detection circuit
Based on the LSI test that has a current consumption circuit that consumes current
Highly reliable LSI test can be realized by the test equipment.
Wear. Also, in the above LSI test apparatus, the pulse
When the generation circuit is stopped, the current consumption circuit operates and the power consumption circuit
The current consumption circuit is stopped when the loose generation circuit operates.
Highly reliable LSI test can be realized by LSI.
Wear.
【0038】[0038]
【発明の実施の形態】以下、本発明を図面を用いて詳述
する。BEST MODE FOR CARRYING OUT THE INVENTION The present invention will be described in detail below with reference to the drawings.
【0039】図1は、本発明の一実施例であり、出力パ
ルスの発生時間を演算するデータ演算回路23と、その
データ演算回路23からの出力データCTにより、マス
タクロック6を計数して所定のカウント時にマスタクロ
ックを通過させるクロック計数回路21と、そのクロッ
ク計数回路21の出力クロックをデータDの所定値を遅
延してパルスを出力する遅延回路からなるパルス発生回
路2と、上記データ演算回路23からのデータに基づい
て、パルス発生回路2の動作率(回路全体の内、スイッ
チング動作をしている回路との割合を動作率とする)を
検出する動作率検出回路4と、その検出信号により電流
を消費させる電流消費回路5とからなる過渡電流低減回
路3より構成している。FIG. 1 shows an embodiment of the present invention, in which a master clock 6 is counted and predetermined by a data operation circuit 23 for calculating the generation time of an output pulse and output data CT from the data operation circuit 23. , A pulse generation circuit 2 including a clock counting circuit 21 for passing a master clock when counting, a delay circuit for outputting a pulse by delaying an output clock of the clock counting circuit 21 by a predetermined value of the data D, and the data operation circuit. An operation rate detection circuit 4 for detecting the operation rate of the pulse generation circuit 2 (the ratio of the circuit to the switching circuit in the entire circuit is taken as the operation rate) based on the data from 23, and its detection signal. The transient current reduction circuit 3 is composed of a current consumption circuit 5 that consumes a current.
【0040】このような構成において、動作検出回路4
がパルス発生回路2の動作率を検出し、その検出結果に
応じて電流を消費する電流消費回路5を動作すること
で、パルス発生回路を含むLSI1全体で発生する過渡電
流を所定の範囲に制限して電位変動を低減する。In such a configuration, the operation detection circuit 4
Detects the operating rate of the pulse generation circuit 2 and operates the current consumption circuit 5 that consumes current according to the detection result, thereby limiting the transient current generated in the entire LSI 1 including the pulse generation circuit within a predetermined range. To reduce potential fluctuations.
【0041】図2は、このLSI1の動作状態を示したも
のであり、横軸に時間、縦軸にはパルス発生回路2およ
び過渡電流低減回路3の消費電流値、電源電圧値を示
す。FIG. 2 shows the operating state of the LSI 1. The horizontal axis shows the time, and the vertical axis shows the current consumption value of the pulse generation circuit 2 and the transient current reduction circuit 3 and the power supply voltage value.
【0042】図1に示す回路では、図2(a)で示す様
に過渡電流低減回路3での消費電流値と、パルス発生回
路2での消費電流値が全く逆の特性となるように制御し
ており、パルス発生回路2と過渡電流低減回路3とを含
むLSI1全体での電流変化値(LSIのVCC・GN
D間に流れる電流値)は、図2(b)示すように、ほぼ
一定値となる。In the circuit shown in FIG. 1, control is performed so that the current consumption value in the transient current reduction circuit 3 and the current consumption value in the pulse generation circuit 2 have completely opposite characteristics as shown in FIG. 2 (a). Therefore, the current change value of the entire LSI 1 including the pulse generation circuit 2 and the transient current reduction circuit 3 (VCC / GN of the LSI)
The value of the current flowing between D) is a substantially constant value, as shown in FIG.
【0043】このように回路全体で変化する電流値が一
定、つまり急激な電流変化がなければ、それによる電源
電圧変動は図2(c)に示すように低減されることが分
かる。As described above, it can be seen that if the current value changing in the entire circuit is constant, that is, if there is no abrupt current change, the power supply voltage fluctuation due to it is reduced as shown in FIG. 2 (c).
【0044】なお、図中の許容電源電圧変動範囲は、パ
ルス発生精度を常に±a秒以下とするように設定してい
る。The allowable power supply voltage fluctuation range in the figure is set so that the pulse generation accuracy is always ± a seconds or less.
【0045】次に、その過渡電流低減回路3の一例を図
3、図4を用いて説明する。Next, an example of the transient current reducing circuit 3 will be described with reference to FIGS.
【0046】図3は、パルス発生回路2と、そのパルス
発生時に起こる内部動作率の変動をパルスの出力時間で
あるデータA23ー2から算出し、電流消費回路5に動作信
号を出す動作率検出回路4である。これは、パルス発生
回路2の動作/停止にあわせて電流消費回路の動作/停止
を制御することで回路全体での消費電流をほぼ一定とす
る回路である。FIG. 3 shows a pulse generation circuit 2 and an operation rate detection for outputting an operation signal to the current consumption circuit 5 by calculating the fluctuation of the internal operation rate which occurs when the pulse is generated from the data A23-2 which is the output time of the pulse. The circuit 4. This is a circuit that controls the operation / stop of the current consumption circuit in accordance with the operation / stop of the pulse generation circuit 2 to make the current consumption of the entire circuit substantially constant.
【0047】パルス発生回路2は、演算処理を行ってパ
ルスを発生する時間データ(遅延量データ)を出力する
データ演算回路23と、その時間データに基づいて遅延
するクロック計数回路21と、そのクロック計数回路2
1からの出力パルスをデータ演算回路23のデータD分
(マスタクロック周期以下の遅延量)を遅延する遅延回
路22からなる。The pulse generation circuit 2 includes a data calculation circuit 23 that outputs time data (delay amount data) for performing a calculation process to generate a pulse, a clock counting circuit 21 that delays based on the time data, and its clock. Counting circuit 2
The delay circuit 22 delays the output pulse from 1 by the amount of the data D of the data operation circuit 23 (the delay amount equal to or less than the master clock period).
【0048】クロック計数回路21の構成は以下の通り
である。The structure of the clock counting circuit 21 is as follows.
【0049】マスタクロック6でカウントしたデータを
出力するカウンタ211と、データ演算回路からのデー
タ(CT,D)23ー1をラッチするFF212と、その出
力データとカウンタ211との出力データを比較して一
致した時だけ一致信号Hを出す一致検出器213と、そ
の213からの信号をラッチするFF214と、そのラ
ッチしたタイミングの次のマスタクロック6を通過させ
るAND215から構成される。The counter 211 that outputs the data counted by the master clock 6, the FF 212 that latches the data (CT, D) 23-1 from the data operation circuit, and the output data of the FF 212 are compared with the output data of the counter 211. And a coincidence detector 213 that outputs a coincidence signal H only when they coincide with each other, an FF 214 that latches the signal from the coincidence detector 213, and an AND 215 that passes the master clock 6 next to the latched timing.
【0050】次に動作率検出回路4は、電流消費回路5
を停止させる停止信号を出力とする信号発生回路A41
と、電流消費回路5を開始させる開始信号を出力とする
信号発生回路B42と、前述の停止信号と開始信号を選
択的に電流消費回路5に出力する消費クロック発生回路
43とから構成される。Next, the operation rate detection circuit 4 is connected to the current consumption circuit 5
Signal generation circuit A41 that outputs a stop signal to stop
And a signal generation circuit B42 which outputs a start signal for starting the current consumption circuit 5, and a consumption clock generation circuit 43 which selectively outputs the above-mentioned stop signal and start signal to the current consumption circuit 5.
【0051】そして信号発生回路A41は、所定値を書
き込んだレジスタ411と、データ演算回路からのデー
タA23ー2とレジスタ411の出力データを加算する加算
器412と、その出力をラッチするFF413と、その
出力とカウンタ211との出力を比較して一致したとき
だけ一致信号Hをだす一致検出器414と、その出力を
マスタクロックの逆位相側でラッチするFF415と、
そのFFの出力がHの時マスタクロックを通過させるA
ND416とからなる。The signal generating circuit A41 has a register 411 in which a predetermined value is written, an adder 412 for adding the data A23-2 from the data arithmetic circuit and the output data of the register 411, and an FF 413 for latching the output. The output of the counter 211 is compared with the output of the counter 211, and a coincidence detector 414 that outputs a coincidence signal H only when they coincide with each other; an FF 415 that latches the output on the opposite phase side of the master clock;
Pass the master clock when the output of the FF is H. A
It consists of ND416.
【0052】同様に信号発生回路B42は、所定値を書
き込んだレジスタ421と、一致検出器213がH出力
時に421レジスタの値をロードし、その値をダウンカ
ウントして0を示した時にTC(ターミナルカウント42
2-1)を出力するダウンカウンタ422と、そのTCに
よりマスタクロック6を通過させるAND423とから
なる。Similarly, the signal generation circuit B42 loads the value of the register 421 into which a predetermined value has been written and the value of the 421 register when the coincidence detector 213 outputs H, down counts the value and indicates TC (0). Terminal count 42
2-1), a down counter 422, and an AND 423 for passing the master clock 6 by its TC.
【0053】最後に消費クロック発生回路43は、停止
信号であるAND416の出力でRESET、開始信号
であるAND423の出力でSETされるFF431
と、そのFF431の出力によりマスタクロックを通過
させるAND432からなる。Finally, the consumption clock generation circuit 43 is reset by the output of the AND 416 which is the stop signal and is set by the output of the AND 423 which is the start signal.
And an AND 432 through which the master clock is passed by the output of the FF 431.
【0054】このような回路構成により、動作検出回路
4がパルス発生回路2の内部動作率を検出し、その検出
結果に基づいて電流消費回路5の動作/停止を制御す
る。With such a circuit configuration, the operation detection circuit 4 detects the internal operation rate of the pulse generation circuit 2 and controls the operation / stop of the current consumption circuit 5 based on the detection result.
【0055】図4を用いてその制御動作を説明する。The control operation will be described with reference to FIG.
【0056】図4には、図3に示す回路各部の動作タイ
ミングが示されている。FIG. 4 shows the operation timing of each part of the circuit shown in FIG.
【0057】まず、マスタクロック6は図に示すような
タイミングで連続的にパルスを発生する。カウンタ21
1はマスタクロック6のパルスをカウントする。例え
ば、0、1、2、3……のようにカウントする。このと
き、データ演算回路23からは分周クロックに同期して
タイミングデータ23‐1、23‐2を出力する。この
実施例では、遅延量データ(タイミングデータ)とし
て、7,B,F−−−を順に出力する。First, the master clock 6 continuously generates pulses at the timing shown in the figure. Counter 21
1 counts the pulses of the master clock 6. For example, counting is performed as 0, 1, 2, 3, ... At this time, the data operation circuit 23 outputs the timing data 23-1 and 23-2 in synchronization with the divided clock. In this embodiment, 7, B, F ---- are sequentially output as delay amount data (timing data).
【0058】FF212はその出力2,7,B−−−を
順にラッチする。The FF 212 latches its outputs 2, 7 and B ---- in order.
【0059】一致検出器213は、カウンタ211の出
力と、データ演算回路の出力をラッチしたFF212の
出力とが一致したサイクルだけを出力とする(図示せ
ず)。The coincidence detector 213 outputs only the cycle in which the output of the counter 211 and the output of the FF 212 latching the output of the data operation circuit coincide with each other (not shown).
【0060】このように出力されたサイクルは、FF2
14でラッチされた後、AND215を介して計数クロ
ック21-1として出力される。The cycle output in this way is FF2
After being latched by 14, it is output as the counting clock 21-1 via the AND 215.
【0061】つまり、本実施の形態のパルス発生回路2
は、データ演算回路23から出力されるタイミングデー
タに従い、タイミングデータと一致したマスタクロック
の次のパルスを計数クロック21-1として出力する。That is, the pulse generation circuit 2 of the present embodiment
Outputs the next pulse of the master clock that coincides with the timing data as the counting clock 21-1 according to the timing data output from the data arithmetic circuit 23.
【0062】次に動作率検出回路4の動作は以下の通り
である。Next, the operation of the operation rate detection circuit 4 is as follows.
【0063】動作検出回路4の備える信号発生回路Aに
は、パルス発生回路と同様にデータ演算回路からのタイ
ミングデータが加算器412に送られる。The timing data from the data operation circuit is sent to the adder 412 in the signal generation circuit A included in the operation detection circuit 4 as in the pulse generation circuit.
【0064】レジスタ411には格納値−1が記憶され
ており、加算器412に送られる。The stored value -1 is stored in the register 411 and sent to the adder 412.
【0065】加算器412は、そのタイミングデータA
23ー2とレジスタ411の格納値−1との加算値6,E,
−−−が順に演算される。The adder 412 has its timing data A
23-2 and the added value of the value stored in the register 411-1, E,
--- is calculated in order.
【0066】その演算結果1,6,A−−−は、FF4
13ででラッチされ、一致検出器414に入力される。The calculation results 1, 6 and A ---- are FF4.
It is latched at 13 and input to the coincidence detector 414.
【0067】一致検出器414には、パルス発生回路の
備えるカウンタ211の値も入力されており、それぞれ
のデータが一致したサイクルだけを出力とする(図示せ
ず)。The value of the counter 211 provided in the pulse generation circuit is also input to the coincidence detector 414, and only the cycle in which the respective data coincide is output (not shown).
【0068】このように出力されたサイクルは、FF4
15でラッチされた後、AND416を介して停止信号
416として出力される。The cycle output in this way is FF4
After being latched by 15, it is output as a stop signal 416 via the AND 416.
【0069】つまり、本実施の形態では、レジスタ41
1に−1を記憶させているので、信号発生器Aの出力で
ある停止信号のパルス発生タイミングは、パルス発生回
路(クロック計数回路)のパルス発生タイミングより1
クロック分早く停止信号を出力する。That is, in the present embodiment, the register 41
Since -1 is stored in 1, the pulse generation timing of the stop signal, which is the output of the signal generator A, is 1 more than the pulse generation timing of the pulse generation circuit (clock counting circuit).
The stop signal is output earlier by the clock.
【0070】同様に信号発生回路Bには、レジスタ42
1に記憶された格納値2がカウンタ422に入力され
る。Similarly, the signal generating circuit B includes a register 42.
The stored value 2 stored in 1 is input to the counter 422.
【0071】カウンタ422にはパルス発生回路の一致
検出器213の出力データB213も入力されており、そ
の値がH時にレジスタ421の格納値2をロードしてマ
スタクロック6に従って減算し0となった時点でTC4
22‐1を出力する。The output data B213 of the coincidence detector 213 of the pulse generation circuit is also input to the counter 422, and when the value is H, the stored value 2 of the register 421 is loaded and subtracted according to the master clock 6 to become 0. TC4 at the time
22-1 is output.
【0072】AND回路423ではそのTCからの信号と
マスタクロックからの信号との論理積を開始信号として
出力される。The AND circuit 423 outputs the logical product of the signal from the TC and the signal from the master clock as a start signal.
【0073】つまり、信号発生回路Bは、パルス発生回
路のパルスを発生するタイミングからレジスタ421に
格納された2クロック分遅く開始信号を出力する。That is, the signal generating circuit B outputs the start signal delayed by 2 clocks stored in the register 421 from the timing of generating the pulse of the pulse generating circuit.
【0074】消費クロック発生回路43では、上記停止
・開始信号によるFF431の出力がHの間、マスタク
ロックを動作クロックとして出力し、電流消費回路5を
動作させる。In the consumption clock generation circuit 43, while the output of the FF 431 by the stop / start signal is H, the master clock is output as the operation clock to operate the current consumption circuit 5.
【0075】以上の動作手順で、パルス発生回路2の動
作率の低い部分は、電流消費回路5で電流を流し、パル
ス発生回路2が動作する(クロックを発生)所定時間前
に電流消費回路5を停止し(図2(a)の過渡電流低減
回路動作停止線に対応)、また、パルス発生回路2の動
作が終了(電流消費が少なくなる)するときに再度電流
消費回路を動作させ(図2(a)の過渡電流低減回路動
作開始線に対応)、LSI全体の単位時間当たりの消費
電流値を低減することで、LSIの電源電圧変動を低減
することができる。According to the above operation procedure, the current consumption circuit 5 causes a current to flow through the portion of the pulse generation circuit 2 having a low operation rate, and the current consumption circuit 5 operates a predetermined time before the pulse generation circuit 2 operates (clock is generated). Is stopped (corresponding to the transient current reduction circuit operation stop line in FIG. 2A), and when the operation of the pulse generation circuit 2 ends (current consumption decreases), the current consumption circuit is operated again (FIG. 2 (a) (corresponding to the transient current reduction circuit operation start line), and by reducing the current consumption value per unit time of the entire LSI, it is possible to reduce fluctuations in the power supply voltage of the LSI.
【0076】つまり、本発明は、従来のパルス発生回路
のパルス発生時(動作時)に生ずる単位時間当たりの電
流変化値を低減することで電源電圧変動を抑制するもの
であるが、このようにパルス発生回路の停止時には電流
消費回路を動作させ、パルス発生回路の動作時には電流
消費回路を停止すれば図3に示す回路全体の消費電流は
ほぼ一定に保つことができるので、単位時間当たりの電
流消費率を低くすることができる。That is, according to the present invention, the fluctuation of the power supply voltage is suppressed by reducing the current change value per unit time generated during the pulse generation (operation) of the conventional pulse generation circuit. If the current consumption circuit is operated when the pulse generation circuit is stopped and the current consumption circuit is stopped when the pulse generation circuit is operated, the current consumption of the entire circuit shown in FIG. 3 can be kept substantially constant. The consumption rate can be reduced.
【0077】なお、レジスタ411、421に記憶され
る値は、予めパルス発生回路の消費電流の特性から最も
電源電圧の変動を小さくする設定をすればよい。The values stored in the registers 411 and 421 may be set in advance so as to minimize the fluctuation of the power supply voltage from the characteristics of the current consumption of the pulse generating circuit.
【0078】また、本実施の形態では、クロック計数回
路と信号発生回路Aとの構成はほぼ同一、もしくは共通
化させているので、クロック計数回路と信号発生回路A
のそれぞれの有する伝搬遅延をほぼ同一にすることがで
き、回路全体の制御が高精度になる。Further, in the present embodiment, the clock counting circuit and the signal generating circuit A have almost the same configuration or have the same configuration, so that the clock counting circuit and the signal generating circuit A are common.
The propagation delays of the two can be made substantially the same, and the control of the entire circuit becomes highly accurate.
【0079】次に本発明の他の実施の形態を図5、図6
を用いて説明する。Next, another embodiment of the present invention will be described with reference to FIGS.
Will be explained.
【0080】図5は、図3に示す動作率検出回路4を動
作率検出回路8にしたものである。動作率検出回路8は
マスタクッロク6とFF214の反転出力を入力としたAN
D回路82から構成されている。つまり、動作率検出回
路8は FF214から送られるデータB21ー3を動作率の
変化点としたものである。FIG. 5 is a circuit diagram in which the operating rate detecting circuit 4 shown in FIG. 3 is replaced with an operating rate detecting circuit 8. The operation rate detection circuit 8 receives the master clock 6 and the inverted output of the FF 214 as an input AN
It is composed of a D circuit 82. That is, the operation rate detection circuit 8 uses the data B21-3 sent from the FF 214 as a change point of the operation rate.
【0081】本実施の形態では、電流消費回路5を動作
させる動作クロックが計数クロックが発生されないマス
タクロック6の周期に発生するので、電流消費回路5
は、パルス発生回路2とほぼ同等の電流消費特性をもつ
構成とすることが好ましい。これにより、マスタクロッ
ク6に同期させて常に回路全体に電流を流すことで電源
変動の安定化を図っている。In the present embodiment, the operation clock for operating the current consumption circuit 5 is generated in the cycle of the master clock 6 in which the counting clock is not generated.
Preferably has a current consumption characteristic almost equal to that of the pulse generation circuit 2. As a result, the fluctuation of the power supply is stabilized by causing the current to flow through the entire circuit in synchronization with the master clock 6.
【0082】つまり、本実施の形態では、パルス発生回
路がパルスを発生しないマスタクロック周期には、パル
ス発生回路と同等の電流消費である電流消費回路を設け
ることで、全体の電流値を安定させ、LSIの電源電圧
変動の低減を図っている。That is, in the present embodiment, a current consumption circuit that has a current consumption equivalent to that of the pulse generation circuit is provided in the master clock cycle in which the pulse generation circuit does not generate a pulse, thereby stabilizing the entire current value. , To reduce fluctuations in the power supply voltage of the LSI.
【0083】図5に示す回路の動作を図6を用いて簡単
に説明する。The operation of the circuit shown in FIG. 5 will be briefly described with reference to FIG.
【0084】図6において、マスタクロック6、カウン
タ211、タイミングデータ23ー1、一致検出器213、
FF214、計数クロック21-1の動作は図4と同一
である。In FIG. 6, the master clock 6, the counter 211, the timing data 23-1, the coincidence detector 213,
The operations of the FF 214 and the counting clock 21-1 are the same as those in FIG.
【0085】動作検出回路8には、パルス発生回路の動
作タイミングを表すFF214のパルスを反転した信号
がインバータ81として入力される。A signal obtained by inverting the pulse of the FF 214, which represents the operation timing of the pulse generation circuit, is input to the operation detection circuit 8 as the inverter 81.
【0086】AND82はマスタクロック6とインバータ
信号とのAND処理を行い、動作クロック82として出力
する。The AND 82 performs an AND process on the master clock 6 and the inverter signal and outputs it as the operation clock 82.
【0087】消費回路5はこの出力に基づいて動作/停
止を行う。The consumption circuit 5 operates / stops based on this output.
【0088】つまり、パルス発生回路がパルスを出力し
ているときは、電流消費回路は停止するよう制御し、パ
ルス発生回路がパルスを出力していないときは、電流消
費回路は動作するよう制御すれば、マスタクロック1周
期毎の電流消費率を低減することができ、電源電圧変動
を低減できる。That is, when the pulse generating circuit outputs a pulse, the current consuming circuit is controlled to stop, and when the pulse generating circuit does not output a pulse, the current consuming circuit is controlled to operate. For example, the current consumption rate for each cycle of the master clock can be reduced, and the power supply voltage fluctuation can be reduced.
【0089】また、図3に比べてレジスタ等の回路は不
要なので、小型化する場合に適している。Further, as compared with FIG. 3, a circuit such as a register is unnecessary, so that it is suitable for miniaturization.
【0090】次に本発明の他の実施の形態を図7、図8
を用いて説明する。Next, another embodiment of the present invention will be described with reference to FIGS.
Will be explained.
【0091】図7は、図3の実施の形態の動作率検出回
路4を動作率検出回路9にしたものであり、図3の信号
発生回路A41、信号発生回路B42をそれぞれ2個設
けたものである。FIG. 7 is a circuit diagram in which the operating rate detecting circuit 4 of the embodiment shown in FIG. 3 is used as an operating rate detecting circuit 9, and two signal generating circuits A41 and B42 shown in FIG. 3 are provided. Is.
【0092】信号発生回路A95、レジスタに格納値−
3、信号発生回路B97に1を設定するので、パルス発
生回路2の計数クロック21-1が出力される3周期
前、1周期後に開始信号を発生する。Signal generating circuit A95, value stored in register-
3. Since 1 is set in the signal generating circuit B97, the start signal is generated 3 cycles before and 1 cycle after the counting clock 21-1 of the pulse generating circuit 2 is output.
【0093】同様に信号発生回路A94、レジスタに格
納値−1、信号発生回路B96に3を設定するので、パ
ルス発生回路2の計数クロック21-1が出力される1
周期前、3周期後に開始信号を発生する。Similarly, since the signal generating circuit A94, the value stored in the register-1 and the signal generating circuit B96 are set to 3, the count clock 21-1 of the pulse generating circuit 2 is output 1
A start signal is generated before the cycle and after three cycles.
【0094】これらの発生した停止/開始信号は、消費
クロック発生回路を介して電流消費回路へ入力されるの
で、まず、パルス発生回路2の計数クロック21-1が
出力される3周期前に電流消費回路を動作させ、1周期
前に停止させる。Since these generated stop / start signals are input to the current consumption circuit via the consumption clock generation circuit, first, the current is generated three cycles before the counting clock 21-1 of the pulse generation circuit 2 is output. The consumption circuit is operated and stopped one cycle before.
【0095】次にパルス発生回路2の計数クロック21
-1が出力された1周期後に電流消費回路5を動作さ
せ、また3周期後に電流消費回路5を停止する。Next, the counting clock 21 of the pulse generating circuit 2
The current consumption circuit 5 is operated one cycle after -1 is output, and the current consumption circuit 5 is stopped after three cycles.
【0096】つまりパルス発生回路2の計数クロック2
1-1が出力される直前、直後のある一定期間だけ電流
消費回路を動作させている。That is, the count clock 2 of the pulse generation circuit 2
The current consumption circuit is operated for a certain period immediately before and after the output of 1-1.
【0097】本発明はパルス発生精度の向上を目的とす
るので、パルス発生の際の単位時間当たりに変化する電
流値が少なければよい。Since the purpose of the present invention is to improve the accuracy of pulse generation, it is sufficient that the current value changing per unit time during pulse generation is small.
【0098】従って本実施の形態のようにパルス発生期
間を含めたその直前、直後の所定時間に変化する電流値
を一定にすれば十分であり、逆にそれ以外の周期におい
ては電流消費回路を動作させない方が回路全体での低消
費電力化につながる。Therefore, as in the present embodiment, it is sufficient to make constant the current value that changes during a predetermined time immediately before and immediately after the pulse generation period, and conversely, in the other periods, the current consumption circuit Not operating will lead to lower power consumption of the entire circuit.
【0099】なお、パルス発生回路2と電流消費回路の
構成は図2と同様であるので説明は省略する。Since the configurations of the pulse generating circuit 2 and the current consuming circuit are the same as those in FIG. 2, their explanations are omitted.
【0100】次に、図7に示す動作検出回路9の動作を
図8を用いて説明する。なお、パルス発生回路2、信号
発生回路A、Bの基本的な動作は図4と同様であるのでそ
の説明は省略する。Next, the operation of the operation detection circuit 9 shown in FIG. 7 will be described with reference to FIG. Since the basic operations of the pulse generating circuit 2 and the signal generating circuits A and B are the same as those in FIG. 4, their explanations are omitted.
【0101】図8に示すとおり、停止信号、開始信号を
発生する信号発生回路A、Bはそれぞれ2個あり、それぞ
れが記憶している格納値に従って信号を出力するので、
パルス発生回路が動作する直前と直後に電流消費回路を
動作させ、その直前直後以外では電流消費回路を停止さ
せる。As shown in FIG. 8, there are two signal generation circuits A and B for generating a stop signal and a start signal, respectively, and each outputs a signal in accordance with the stored value stored therein.
The current consumption circuit is operated immediately before and after the pulse generation circuit operates, and the current consumption circuit is stopped except immediately before and immediately thereafter.
【0102】このようにパルス発生回路が動作する直前
と直後に電流消費回路を動作させる動作率検出回路の原
理を図9を用いて説明する。The principle of the operation rate detection circuit for operating the current consumption circuit immediately before and immediately after the operation of the pulse generation circuit will be described with reference to FIG.
【0103】図9(a)は、パルス発生回路2の消費電
流と過渡電流低減回路3の消費電流を示している。
(a)で示すようにパルス発生回路が動作する直前と直
後に安定化回路を動作させる。また、この場合、電流消
費回路の電流消費量は、パルス発生回路の半分程度を流
すこととする。FIG. 9A shows the current consumption of the pulse generation circuit 2 and the current consumption of the transient current reduction circuit 3.
As shown in (a), the stabilizing circuit is operated immediately before and after the pulse generating circuit operates. In this case, the current consumption of the current consumption circuit is about half that of the pulse generation circuit.
【0104】この2回路の電流量を加算したLSI全体
での消費電流値が(b)であり、パルス発生回路のみを
動作させたものはΔi/Δtで変化するのに対し、電流
消費回路を同時に動作した方は、Δi/Δt2で変化す
るので電流の変化率も約2分の1に低減することがわか
る。The current consumption value in the entire LSI obtained by adding the current amounts of these two circuits is (b), and the one in which only the pulse generation circuit is operated changes by Δi / Δt, whereas the current consumption circuit is changed. It can be seen that the one operating at the same time changes with Δi / Δt2, so that the rate of change of current is also reduced to about one half.
【0105】本実施の形態では、図9(C)で示す様に
パルス発生精度を±a秒以上とならない電源電圧変動を
許容することで、電流消費回路を常に動作するのではな
くパルス発生回路2が計数クロックを出力する直前と直
後に動作する事で急激な電流変化の低減を図っている。In the present embodiment, as shown in FIG. 9 (C), by allowing the power supply voltage to fluctuate so that the pulse generation accuracy does not exceed ± a seconds, the current consumption circuit is not always operated but the pulse generation circuit is operated. 2 operates immediately before and immediately after outputting the counting clock to reduce abrupt current change.
【0106】つまり、本実施の形態を利用すれば、特に
パルス発生回路が長い周期で動作する場合の低消費電力
化が図れる。That is, by using this embodiment, it is possible to reduce the power consumption especially when the pulse generating circuit operates in a long cycle.
【0107】次に本発明の他の実施の形態を図10を用
いて説明する。Next, another embodiment of the present invention will be described with reference to FIG.
【0108】図10には消費クロック発生回路と電流消
費回路の一実施の形態を示している。その構成は以下の
通りである。FIG. 10 shows an embodiment of the consumption clock generation circuit and the current consumption circuit. The structure is as follows.
【0109】消費クロック発生回路は、動作率検出回路
(図示せず)からの開始信号/停止信号を入力とするF
F101と、その出力信号をマスタクロックの周期毎に
ずらすシフトレジスタと、そのシフトレジスタの出力に
対応して設けられたAND群103、104、105、
と、それに対応した電流消費回路群111、112、1
13で構成される。The consumption clock generation circuit receives the start signal / stop signal from the operation rate detection circuit (not shown) as an input.
F101, a shift register that shifts its output signal for each cycle of the master clock, and AND groups 103, 104, 105 provided corresponding to the outputs of the shift register.
And the corresponding current consumption circuit groups 111, 112, 1
It is composed of 13.
【0110】本回路は、シフトレジスタ102により、
FF101から出力される開始信号/停止信号をマスタ
クロックの周期毎にずらした信号として出力する。This circuit uses the shift register 102 to
The start signal / stop signal output from the FF 101 is output as a signal shifted for each cycle of the master clock.
【0111】シフトレジスタの出力に対応して電流消費
回路群11は動作開始・停止するので、電流消費回路の
電流変化をマスタクロックの周期毎に徐々に増加、減少
させることができる。Since the current consuming circuit group 11 starts / stops the operation in response to the output of the shift register, the current change of the current consuming circuit can be gradually increased / decreased in each cycle of the master clock.
【0112】従って、本実施の形態では、パルス発生回
路が大規模となり、電流消費回路も大規模となった場
合、パルス発生回路の過渡電流を低減する効果と共に電
流消費回路自体の過渡電流による電圧変動防止もでき
る。Therefore, in the present embodiment, when the pulse generation circuit becomes large in scale and the current consumption circuit also becomes large in scale, the transient current of the pulse generation circuit is reduced and the voltage caused by the transient current of the current consumption circuit itself is reduced. It can also prevent fluctuations.
【0113】つまり電流消費回路群を徐々に動作させて
いくので、電流消費回路自体が動作するときに変化する
電流値を低減することができる。That is, since the current consuming circuit group is gradually operated, the current value changing when the current consuming circuit itself operates can be reduced.
【0114】本実施の形態は、これまで説明してきた実
施の形態と組み合わせることができるのは言うまでもな
い。It goes without saying that this embodiment can be combined with the embodiments described so far.
【0115】更にこれまでの実施の形態と併用してパス
コンをLSI外部のVSS、GND間に入れて、電源電
圧の変動を低減しても良い。Further, in combination with the above-described embodiments, a bypass capacitor may be placed between VSS and GND outside the LSI to reduce the fluctuation of the power supply voltage.
【0116】図16は、図7、8に示した回路にパスコ
ンを併用した場合の電源電圧変動を示す。FIG. 16 shows power supply voltage fluctuations when a decap is used in combination with the circuits shown in FIGS.
【0117】本図の動作モードは、パルス発生回路が、
96ns周期で動作している際のパルス発生回路の出力
パルスと、その際の電源電圧変動を示したものである。In the operation mode of this figure, the pulse generation circuit
The output pulse of the pulse generation circuit when operating in a 96 ns cycle and the power supply voltage fluctuation at that time are shown.
【0118】図16(a)は、パスコンのみでの電源電
圧変動であり、パルスが出力されたときの電源電圧変動
は、p−p(Peak to Peak)で20mV程度あるが、図
16(b)は、安定回路を動作させたときの電源電圧波
形であり、p−pで約10mV以下と低減できている。FIG. 16A shows a power supply voltage fluctuation only in the bypass capacitor, and the power supply voltage fluctuation when the pulse is output is about 20 mV in pp (Peak to Peak). ) Is a power supply voltage waveform when the stabilizing circuit is operated, and can be reduced to about 10 mV or less in pp.
【0119】また、このように組み合わせれば、過渡電
流を低減できるので、高周波特性の良好な大容量のパス
コンの実装数を軽減できる効果もある。Further, since such a combination can reduce the transient current, it also has an effect of reducing the number of large-capacity bypass capacitors mounted with good high-frequency characteristics.
【0120】これまで説明してきた本発明の実施の形態
は、高精度なパルス発生回路を複数個使用するLSI試
験装置のタイミング発生器のような回路にも容易に実施
可能である。The embodiments of the present invention described so far can be easily implemented in a circuit such as a timing generator of an LSI test apparatus which uses a plurality of highly accurate pulse generation circuits.
【0121】これは、本発明の実施の形態の何れかを使
用して、LSI試験装置の各ピン毎のタイミング発生回
路1つ1つに本過渡電流消費回路を設ければ良い。This means that any one of the embodiments of the present invention may be used to provide the transient current consumption circuit for each timing generation circuit for each pin of the LSI test apparatus.
【0122】次に実施の形態6を図17、図18を用い
て説明する。Next, a sixth embodiment will be described with reference to FIGS. 17 and 18.
【0123】本実施の形態は図10を用いて説明した実
施の形態のうち、シフトレジスタ102、及びAND1
03〜105の替わりに図17で示すようにAND10
6、遅延回路群107を用いた。This embodiment is different from the embodiment described with reference to FIG. 10 in that the shift register 102 and the AND1
Instead of 03-105, AND10 as shown in FIG.
6. The delay circuit group 107 is used.
【0124】AND106はマスタクロックをFF10
1の出力をゲート信号として通過させ、その出力を更に
遅延回路107を用いて通過した信号を更に遅延して電
流消費回路11に与える。AND 106 uses the master clock as FF10.
The output of No. 1 is passed as a gate signal, and the output thereof is further delayed by the delay circuit 107 to be applied to the current consumption circuit 11.
【0125】この際、遅延回路群107は、所望の遅延
時間を遅延することで任意の設定タイミングから電流消
費回路を動作させる。At this time, the delay circuit group 107 delays a desired delay time to operate the current consumption circuit from an arbitrary set timing.
【0126】また、遅延回路群107は、図示した用に
順番に接続して、電流消費回路111〜113の動作開
始時間を個々に制御もする。The delay circuit group 107 is also connected in order as shown in the figure to individually control the operation start time of the current consumption circuits 111 to 113.
【0127】この遅延回路群107への遅延時間設定
は、レジスタ等の遅延量設定手段(図示せず)を用いて
行えば、容易に設定変更は可能である。The delay time setting for the delay circuit group 107 can be easily changed by using a delay amount setting means (not shown) such as a register.
【0128】次に図18は、電流消費回路群のその他の
構成例を示す。Next, FIG. 18 shows another configuration example of the current consumption circuit group.
【0129】本電流消費回路114は、前述までの電流
消費回路111〜113の様に単純に消費クロック発生
回路からの信号で固定回路数が動作して電流を消費する
のではなく、動作回路設定手段を114aを設けて1つ
の電流消費回路内で消費する電流量を調整するものであ
る。Unlike the current consumption circuits 111 to 113 described above, the current consumption circuit 114 does not simply consume the current by operating the fixed circuit number with the signal from the consumption clock generation circuit, but sets the operation circuit. The means 114a is provided to adjust the amount of current consumed in one current consumption circuit.
【0130】例えば、動作回路設定手段114aに設定
レジスタを用いてAND114b、114cに論理値H
またはLを与えて動作する回路数を可変することで所望
の消費電流を設定する。For example, a setting register is used for the operating circuit setting means 114a, and a logical value H is set for the ANDs 114b and 114c.
Alternatively, a desired current consumption is set by giving L and varying the number of operating circuits.
【0131】本実施の形態では、過渡電流防止回路の動
作開始または、動作停止時に回路に流れる電流量の変化
する割合を消費クロック発生回路、または、電流消費回
路で制御することを述べている。従って、LSI1が全
体として、過渡電流が防止できるのであれば、図18、
図19の回路構成だけに限るものではない。The present embodiment describes that the consumption clock generation circuit or the current consumption circuit controls the rate of change in the amount of current flowing through the circuit when the transient current prevention circuit starts or stops operating. Therefore, if the LSI 1 as a whole can prevent the transient current, FIG.
It is not limited to the circuit configuration of FIG.
【0132】次に、本発明の他の実施の形態について、
図19を用いて説明する。Next, regarding another embodiment of the present invention,
This will be described with reference to FIG.
【0133】図19は、LSI1にDC電源12が接続
されており、その際、LSI1が動作して電流Ilsiが
生じた図である。FIG. 19 is a diagram in which the DC power supply 12 is connected to the LSI 1 and the LSI 1 operates at that time to generate the current Ilsi.
【0134】この電流Ilsiは、LSIの回路動作率が
変化する事によって、 ΔIlsiの電流変動が生じ、LS
I1の電流ピン間にΔV=−2L・ΔIlsi/Δtのノ
イズ電圧を発生し、放射ノイズ(EMI)が発生する。こ
こで、Lは、LSI1とDC電源12間のインダクタン
ス成分であり、本例のVCC側、GND側のインダクタ
ンス成分Lは同じとした。なお、ΔIlsi/Δtは、過
渡的に変化する電流の変化を示したものである。This current Ilsi causes a current fluctuation of ΔIlsi due to a change in the circuit operation rate of the LSI, and
A noise voltage of ΔV = −2L · ΔIlsi / Δt is generated between the current pins of I1, and radiation noise (EMI) is generated. Here, L is the inductance component between the LSI 1 and the DC power supply 12, and the inductance components L on the VCC side and the GND side in this example are the same. It should be noted that ΔIlsi / Δt represents a transient change in the current.
【0135】しかし、上述までの実施の形態を用いたL
SIをプリント基板等に実装すれば、 L・ΔIlsi/Δ
tに起因しておこる放射ノイズ(EMI)が発生して
も、VCC・GND間の電圧変動(ノイズ電圧)ΔVを
低減できるので、この放射ノイズ(EMI)を低減する
ことができる。However, L using the embodiment described above is used.
If SI is mounted on a printed circuit board, etc., L · ΔIlsi / Δ
Even if the radiation noise (EMI) caused by t is generated, the voltage fluctuation (noise voltage) ΔV between VCC and GND can be reduced, so that the radiation noise (EMI) can be reduced.
【0136】[0136]
【発明の効果】本発明によれば、パルス発生回路の動作
周期が変化する前後で電流消費回路を起動または、停止
することで急激に電流量が変化することを低減できるの
で、電流量変化に起因して起こる電源電圧変動を低減す
ることができる。According to the present invention, it is possible to reduce a sudden change in the current amount by starting or stopping the current consuming circuit before and after the operation cycle of the pulse generating circuit changes. It is possible to reduce the fluctuation of the power supply voltage that is caused.
【0137】特に、本発明によれば、高精度なパルス発
生回路の様に出力信号の発生時間に高い精度を要する回
路においては、電源電圧の変動による内部の伝搬遅延時
間の変動を大幅に低減できる。In particular, according to the present invention, in a circuit such as a high-accuracy pulse generating circuit which requires high accuracy in the generation time of the output signal, the fluctuation of the internal propagation delay time due to the fluctuation of the power supply voltage is significantly reduced. it can.
【0138】また、本発明によれば、動作する回路の割
合が変動することにより、回路の電源グランド間に生じ
る電流変動に起因しておこるノイズ電圧を低減すること
でEMC(Electoromagnetic compatibility)対策も
可能となる。Further, according to the present invention, the ratio of the operating circuits varies, so that the noise voltage caused by the current variation generated between the power supply grounds of the circuits is reduced, so that an EMC (Electoromagnetic compatibility) countermeasure can be taken. It will be possible.
【図1】本発明の実施の形態1を示す図FIG. 1 is a diagram showing a first embodiment of the present invention.
【図2】本発明の実施の形態1を示す図FIG. 2 is a diagram showing a first embodiment of the present invention.
【図3】本発明の実施の形態1の詳細例を示す図FIG. 3 is a diagram showing a detailed example of the first embodiment of the present invention.
【図4】本発明の実施の形態1を詳細例の動作を示す図FIG. 4 is a diagram showing an operation of a detailed example of the first embodiment of the present invention.
【図5】本発明の実施の形態2を示す図FIG. 5 is a diagram showing a second embodiment of the present invention.
【図6】本発明の実施の形態2の動作を示す図FIG. 6 is a diagram showing an operation according to the second embodiment of the present invention.
【図7】本発明の実施の形態3を示す図FIG. 7 is a diagram showing Embodiment 3 of the present invention.
【図8】本発明の実施の形態3の動作を示す図FIG. 8 is a diagram showing an operation according to the third embodiment of the present invention.
【図9】本発明の実施の形態3の原理を示す図FIG. 9 is a diagram showing the principle of the third embodiment of the present invention.
【図10】本発明の実施の形態4を示す図FIG. 10 is a diagram showing Embodiment 4 of the present invention.
【図11】従来の技術をを示す図FIG. 11 is a diagram showing a conventional technique.
【図12】従来の技術をを示す図FIG. 12 is a diagram showing a conventional technique.
【図13】従来の技術をを示す図FIG. 13 is a diagram showing a conventional technique.
【図14】従来の技術をを示す図FIG. 14 is a diagram showing a conventional technique.
【図15】従来の技術をを示す図FIG. 15 is a diagram showing a conventional technique.
【図16】本発明の効果を表すオシロ波形の写真FIG. 16 is a photograph of an oscilloscope waveform showing the effect of the present invention.
【図17】本発明の実施の形態5を示す図FIG. 17 is a diagram showing Embodiment 5 of the present invention.
【図18】本発明の実施の形態5を示す図FIG. 18 is a diagram showing Embodiment 5 of the present invention.
【図19】本発明の効果を説明する図FIG. 19 is a diagram for explaining the effect of the present invention.
1…LSI 2…パルス発生回路 3…過渡電流低減回路 4…動作率検出回路 5…電流消費回路 6…マスタクロック 7…パルス出力ピン 21…クロック計数回路 22…遅延回路 23…データ演算回路 41…信号発生回路A 42…信号発生回路B 211…カウンタ 212…FF 213…一次検出器 215…加算器 1 ... LSI 2 ... Pulse generation circuit 3 ... Transient current reduction circuit 4. Operating rate detection circuit 5 ... Current consumption circuit 6 ... Master clock 7 ... Pulse output pin 21 ... Clock counting circuit 22 ... Delay circuit 23 ... Data operation circuit 41 ... Signal generating circuit A 42 ... Signal generation circuit B 211 ... Counter 212 ... FF 213 ... Primary detector 215 ... Adder
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平6−51027(JP,A) 特開 平6−317620(JP,A) (58)調査した分野(Int.Cl.7,DB名) G01R 31/28 - 31/3193 ─────────────────────────────────────────────────── ─── Continuation of front page (56) References JP-A-6-51027 (JP, A) JP-A-6-317620 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) G01R 31/28-31/3193
Claims (18)
号からの所望の時間遅延させたパルスを生成するデータ
演算手段と、該データ演算手段からの第一のデータによ
りマスタクロックの整数倍を計数してパルスを発生する
クロック計数手段と、該データ演算手段からの第二のデ
ータにより遅延量を生み出すパルス遅延手段より構成さ
れるマスタクロックに同期して動作するパルス発生機能
付きIC回路において、 該パルス発生手段の動作率の変化が粗から密に変化する
ことを予め検出する第一の検出手段と、該パルス発生手
段の動作率の変化が密から粗に変化することを予め検出
する第二の検出手段と、該第一の検出手段もしくは該第
二の検出手段の検出信号に基づいて所定の電流を消費さ
せる電流消費手段とを備え、 該第二の検出手段からの検出信号に基づいて該電流消費
手段を動作させ、該第一の検出手段からの検出信号に基
づいて該電流消費手段を停止させることを特徴とするパ
ルス発生機能付きIC回路。1. A data calculation means for generating a pulse generated at a desired cycle or a pulse delayed for a desired time from a reference signal, and an integer multiple of a master clock is counted by the first data from the data calculation means. An IC circuit with a pulse generation function that operates in synchronization with a master clock, which is composed of a clock counting means for generating a pulse and a pulse delay means for generating a delay amount by the second data from the data operation means, First detecting means for detecting in advance that the change in the operating rate of the pulse generating means changes from coarse to dense, and second detecting in advance for detecting the change in the operating rate of the pulse generating means changing from dense to coarse. And a current consuming unit that consumes a predetermined current based on the detection signal of the first detecting unit or the second detecting unit. The IC circuit with a pulse generating function, characterized in that the current consuming means is operated based on the detection signal of (1) and the current consuming means is stopped based on the detection signal from the first detecting means.
号からの所望の時間遅延させたパルスを生成するデータ
演算手段と、該データ演算手段からの第一のデータによ
りマスタクロックの整数倍を計数してパルスを発生する
クロック計数手段と、該データ演算手段からの第二のデ
ータにより遅延量を生み出すパルス遅延手段より構成さ
れるマスタクロックに同期して動作するパルス発生回路
において、該クロック計数手段の計数終了信号が出力さ
れるマスタクロックの周期以外を検出する検出手段と、
該検出手段の出力とマスタクロックまたは所望の発生周
期を持ったクロックとの論理積をとった出力を発生する
クロック発生手段と、該クロック発生手段により動作を
する電流消費手段を具備したことを特徴とするパルス発
生機能付きIC回路。2. A data calculation means for generating a pulse generated at a desired cycle or a pulse delayed for a desired time from a reference signal, and an integer multiple of the master clock is counted by the first data from the data calculation means. In a pulse generation circuit that operates in synchronization with a master clock composed of a clock counting means for generating a pulse and a pulse delay means for generating a delay amount by the second data from the data calculating means. Detecting means for detecting other than the period of the master clock from which the counting end signal of
An output is obtained by ANDing the output of the detecting means and the master clock or a clock having a desired generation period.
A clock generating means, pulse generating function IC circuit, characterized by comprising a current consumption means that the operation by the clock generating means.
段の内部論理実現手段の動作率の変化が粗から密に変化
することを予め記憶されたパルス発生時間からの第一の
設定時間に基づいて検出し、前記第二の検出手段は、前
記パルス発生手段の内部論理実現手段の動作率の変化が
密から粗に変化することを予め記憶されたパルス発生時
間からの第二の設定時間に基づいて検出することを特徴
とする請求項1記載のパルス発生機能付きIC回路。3. A first set time from a pulse generation time in which it is stored in advance that the change of the operation rate of the internal logic realizing means of the pulse generation means changes from coarse to fine. The second detection means sets a second setting from a pulse generation time stored in advance that the change of the operating rate of the internal logic realizing means of the pulse generation means changes from dense to coarse. The IC circuit with a pulse generating function according to claim 1, wherein the IC circuit is detected based on time.
段の内部論理実現手段の動作率の変化が粗から密に変化
することを予め記憶されたパルス発生時間からの第一、
第三の設定時間に基づいて検出し、前記第二の検出手段
は、前記パルス発生手段の内部論理実現手段の動作率の
変化が密から粗に変化することを予め記憶されたパルス
発生時間からの第二、第四の設定時間に基づいて検出す
ることで、前記電流消費手段を多段に動作/停止させる
ことを特徴とする請求項1記載のパルス発生機能付きIC
回路。4. The first detection means uses a pulse generation time in which it is stored in advance that the change of the operation rate of the internal logic realizing means of the pulse generation means changes from coarse to fine.
Detecting based on a third set time, the second detecting means, from the pulse generation time stored in advance that the change of the operating rate of the internal logic realizing means of the pulse generating means changes from dense to coarse. 2. The IC with pulse generation function according to claim 1, wherein the current consumption means is operated / stopped in multiple stages by detecting based on the second and fourth set times of
circuit.
の電流消費手段の動作/停止する周期を異ならせたこと
を特徴とする請求項1から4いずれかに記載のパルス発
生機能付きIC回路。5. The pulse generating function according to claim 1, wherein a plurality of the current consuming means are provided, and the operating / stopping cycles of the plurality of current consuming means are made different. IC circuit.
圧ピンとグランドピンとの間にパスコンを設けたことを
特徴とする請求項1から5いずれかに記載のパルス発生
機能付きIC回路。6. The IC circuit with a pulse generating function according to claim 1, wherein a bypass capacitor is provided between a power supply voltage pin and a ground pin of an LSI that realizes the pulse generating circuit.
と、必要に応じて所定の電流を消費する電流消費回路と
を備え、該パルス発生回路の消費電流と該電流消費回路
の消費電流との和が所定の範囲になるように制御したこ
とを特徴とするパルス発生機能付きIC回路。7. A pulse generating circuit for generating a desired pulse, and a current consuming circuit for consuming a predetermined current as necessary, the current consuming circuit of the pulse generating circuit and the current consuming circuit of the current consuming circuit. An IC circuit with a pulse generation function, characterized in that the sum is controlled to fall within a predetermined range.
後の周期を含んだ周期に対して、前記パルス発生回路の
消費電流と前記電流消費回路の消費電流との和が所定の
範囲になるように制御したことを特徴とする請求項7記
載のパルス発生機能付きIC回路。8. The sum of the consumption current of the pulse generation circuit and the consumption current of the current consumption circuit is within a predetermined range with respect to a period including a period before and after the pulse generation circuit generates a pulse. 8. The IC circuit with a pulse generating function according to claim 7, wherein
号からの所望の時間遅延させたパルスを生成するデータ
演算手段と、該データ演算手段からの第一のデータによ
りマスタクロックの整数倍を計数してパルスを発生する
クロック計数手段と、該データ演算手段からの第二のデ
ータにより遅延量を生み出す遅延手段を有するパルス発
生手段と、該パルス発生手段の動作率の変化が粗から密
に変化することを予め検出する第一の検出手段と、該パ
ルス発生手段の動作率の変化が密から粗に変化すること
を予め検出する第二の検出手段と、該第一の検出手段も
しくは該第二の検出手段の検出信号に基づいて所定の電
流を消費させる電流消費手段とを備え、該第二の検出手
段からの検出信号に基づいて該電流消費手段を動作さ
せ、該第一の検出手段からの検出信号に基づいて該電流
消費手段を停止させて被試験対象に試験波形を出力する
ことを特徴とするLSI試験装置。9. A data calculation means for generating a pulse generated at a desired cycle or a pulse delayed for a desired time from a reference signal, and an integer multiple of the master clock is counted by the first data from the data calculation means. A clock counting means for generating a pulse, a pulse generating means having a delay means for generating a delay amount by the second data from the data calculating means, and a change in the operation rate of the pulse generating means from coarse to dense. First detecting means for detecting in advance, and second detecting means for detecting in advance that the change of the operating rate of the pulse generating means changes from dense to coarse, the first detecting means or the first detecting means. A current consuming unit that consumes a predetermined current based on the detection signal of the second detecting unit, and operates the current consuming unit based on the detection signal from the second detecting unit, That the said current consumption unit based on the detection signal stops outputting the test waveform to be tested and from the LSI test device according to claim.
信号からの所望の時間遅延させたパルスを生成するデー
タ演算手段と、該データ演算手段からの第一のデータに
よりマスタクロックの整数倍を計数してパルスを発生す
るクロック計数手段と、該データ演算手段からの第二の
データにより遅延量を生み出すパルス遅延手段と、該ク
ロック計数手段の計数終了信号が出力されるマスタクロ
ックの周期以外を検出する検出手段と、該検出手段の出
力とマスタクロックまたは所望の発生周期を持ったクロ
ックとの論理積をとった出力を発生するクロック発生手
段と、該クロック発生手段により動作をする電流消費手
段を具備したパルス発生回路により被試験対象に試験波
形を出力することを特徴とするLSI試験装置。10. A data calculation means for generating a pulse generated at a desired cycle or a pulse delayed for a desired time from a reference signal, and an integer multiple of a master clock is counted by the first data from the data calculation means. A clock counting means for generating a pulse, a pulse delay means for generating a delay amount by the second data from the data calculating means, and a cycle other than the master clock cycle at which the counting end signal of the clock counting means is output. And a clock generating means for generating an output of the logical product of the output of the detecting means and the master clock or a clock having a desired generation period.
An LSI test apparatus characterized by outputting a test waveform to a device under test by means of a pulse generation circuit comprising a stage and a current consumption means operated by the clock generation means.
手段の動作率の変化が粗から密に変化することを予め記
憶されたパルス発生時間からの第一の設定時間に基づい
て検出し、前記第二の検出手段は、前記パルス発生手段
の動作率の変化が密から粗に変化することを予め記憶さ
れたパルス発生時間からの第二の設定時間に基づいて検
出することを特徴とする請求項9記載のLSI試験装置。11. The first detecting means detects that the change of the operating rate of the pulse generating means changes from coarse to dense on the basis of a first set time from a pulse storing time stored in advance. The second detecting means detects that the change of the operating rate of the pulse generating means changes from dense to coarse based on a second set time from a pulse storing time stored in advance. The LSI test apparatus according to claim 9.
手段の動作率の変化が粗から密に変化することを予め記
憶されたパルス発生時間からの第一、第三の設定時間に
基づいて検出し、前記第二の検出手段は、前記パルス発
生手段の動作率の変化が密から粗に変化することを予め
記憶されたパルス発生時間からの第二、第四の設定時間
に基づいて検出することで、前記電流消費手段を多段に
動作/停止させることを特徴とする請求項9記載のLSI試
験装置。12. The first detection means is based on first and third set times from pulse generation times stored in advance that the change in the operating rate of the pulse generation means changes from coarse to dense. The second detection means is based on the second and fourth set times from the pulse generation time stored in advance that the change in the operating rate of the pulse generation means changes from dense to coarse. 10. The LSI test apparatus according to claim 9, wherein the current consumption means is operated / stopped in multiple stages by detecting.
個の電流消費手段の動作/停止する周期を異ならせたこ
とを特徴とする請求項9から12いずれかに記載のLSI
試験装置。13. The LSI according to claim 9, wherein a plurality of the current consuming means are provided and the operating / stopping cycles of the plurality of current consuming means are different.
Test equipment.
電圧ピンとグランドピンとの間にパスコンを設けたこと
を特徴とする請求項9から13いずれかに記載のLSI試
験装置。14. The LSI test apparatus according to claim 9, further comprising a bypass capacitor provided between a power supply voltage pin and a ground pin of the LSI that realizes the pulse generation circuit.
と、必要に応じて所定の電流を消費する電流消費回路と
を備え、該パルス発生回路の消費電流と該電流消費回路
の消費電流との和が所定の範囲になるように制御するこ
とで、該パルス発生回路により被試験対象に試験波形を
出力することを特徴とするLSI試験装置。15. A pulse generating circuit for generating a desired pulse, and a current consuming circuit for consuming a predetermined current as required, the current consuming circuit of the pulse generating circuit and the current consuming circuit. An LSI test apparatus, wherein the pulse generation circuit outputs a test waveform to a device under test by controlling the sum to fall within a predetermined range.
前後の周期を含んだ周期に対して、前記パルス発生回路
の消費電流と前記電流消費回路の消費電流との和が所定
の範囲になるように制御したことを特徴とする請求項1
5記載のLSI試験装置。16. The sum of the consumption current of the pulse generation circuit and the consumption current of the current consumption circuit is within a predetermined range with respect to a period including a period before and after the pulse generation circuit generates a pulse. The control is performed according to claim 1.
5. The LSI test device described in 5.
信号からの所望の時間遅延させたパルスを生成するデー
タ演算手段と、該データ演算手段からの第一のデータに
よりマスタクロックの整数倍を計数してパルスを発生す
るクロック計数手段と、該データ演算手段からの第二の
データにより遅延量を生み出す遅延手段を有するパルス
発生回路と、該パルス発生回路が動作しているかどうか
を検出する検出回路と、該検出回路により検出された信
号に基づき電流を消費させる電流消費回路を有すること
を特徴とするLSI試験装置。17. A data calculation means for generating a pulse generated at a desired cycle or a pulse delayed from a reference signal by a desired time, and an integer multiple of the master clock is counted by the first data from the data calculation means. Pulse counting circuit for generating a pulse, a pulse generating circuit having a delaying means for generating a delay amount by the second data from the data calculating means, and a detecting circuit for detecting whether the pulse generating circuit is operating or not. And an LSI test apparatus having a current consumption circuit that consumes a current based on a signal detected by the detection circuit.
て、前記パルス発生回路の停止時には前記電流消費回路
は動作し、該パルス発生回路の動作時には前記電流消費
回路は停止することを特徴とするLSI試験装置。18. The LSI test apparatus according to claim 17, wherein the current consumption circuit operates when the pulse generation circuit is stopped, and the current consumption circuit stops when the pulse generation circuit operates. LSI test equipment.
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