JP3442852B2 - プラズマディスプレイパネルの駆動方法 - Google Patents
プラズマディスプレイパネルの駆動方法Info
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- JP3442852B2 JP3442852B2 JP7907794A JP7907794A JP3442852B2 JP 3442852 B2 JP3442852 B2 JP 3442852B2 JP 7907794 A JP7907794 A JP 7907794A JP 7907794 A JP7907794 A JP 7907794A JP 3442852 B2 JP3442852 B2 JP 3442852B2
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、プラズマディスプレイ
パネルの駆動方法に関する。
パネルの駆動方法に関する。
【０００２】
【従来の技術】プラズマディスプレイパネルは、周知の
如く、薄形の２次画面表示器の１つとして近時種々の研
究がなされており、その１つにメモリ機能を有する交流
放電型マトリックス方式のプラズマディスプレイパネル
が知られている。図１により、かかるプラズマディスプ
レイパネルを含む駆動装置の概略について説明する。
如く、薄形の２次画面表示器の１つとして近時種々の研
究がなされており、その１つにメモリ機能を有する交流
放電型マトリックス方式のプラズマディスプレイパネル
が知られている。図１により、かかるプラズマディスプ
レイパネルを含む駆動装置の概略について説明する。
【０００３】かかる駆動装置は、入力信号としてのいわ
ゆる複合ビデオ信号を処理する信号処理部１及びかかる
信号処理部１からの駆動信号を受けて２次元画面の表示
をなす表示部２からなっている。かかる信号処理部１に
おいて、Ａ／Ｄ変換器３は、タイミングパルス発生回路
６から供給されたタイミングパルスに同期して入力複合
ビデオ信号をディジタル画素データに変換しこれをフレ
ームメモリ８に供給する。同期分離回路５は、かかる入
力複合ビデオ信号中から水平及び垂直同期信号を抽出し
てこれらをタイミングパルス発生回路６に供給する。タ
イミングパルス発生回路６は、これら水平及び垂直同期
信号に基づいた種々のタイミングパルスを発生する。メ
モリ制御回路７は、タイミングパルス発生回路６から供
給されたタイミングパルスに同期した書込信号及び読出
信号をフレームメモリ８に供給する。フレームメモリ８
は、かかる書込信号に応じて、Ａ／Ｄ変換器３から供給
された画素データを順次取り込む。又、フレームメモリ
８は、かかる読出信号に応じて、このフレームメモリ８
内に記憶されている画素データを順次読み出して次段の
出力処理回路９へ供給する。
ゆる複合ビデオ信号を処理する信号処理部１及びかかる
信号処理部１からの駆動信号を受けて２次元画面の表示
をなす表示部２からなっている。かかる信号処理部１に
おいて、Ａ／Ｄ変換器３は、タイミングパルス発生回路
６から供給されたタイミングパルスに同期して入力複合
ビデオ信号をディジタル画素データに変換しこれをフレ
ームメモリ８に供給する。同期分離回路５は、かかる入
力複合ビデオ信号中から水平及び垂直同期信号を抽出し
てこれらをタイミングパルス発生回路６に供給する。タ
イミングパルス発生回路６は、これら水平及び垂直同期
信号に基づいた種々のタイミングパルスを発生する。メ
モリ制御回路７は、タイミングパルス発生回路６から供
給されたタイミングパルスに同期した書込信号及び読出
信号をフレームメモリ８に供給する。フレームメモリ８
は、かかる書込信号に応じて、Ａ／Ｄ変換器３から供給
された画素データを順次取り込む。又、フレームメモリ
８は、かかる読出信号に応じて、このフレームメモリ８
内に記憶されている画素データを順次読み出して次段の
出力処理回路９へ供給する。
【０００４】出力処理回路９は、供給された画素データ
１フィールド毎に、その輝度階調に対応した第１〜第８
モード画素データを生成し、これらをタイミングパルス
発生回路６からのタイミングパルスに同期して画素デー
タパルス発生回路１２に供給する。行電極駆動パルス発
生回路１０は、タイミングパルス発生回路６からのタイ
ミングパルスに応答して、放電発光を開始させるための
走査パルス、放電状態を維持するための維持パルス、及
び放電発光を停止させるための消去パルスを夫々発生し
てＰＤＰ（プラズマディスプレイパネル）１１の行電極
Ｙ1、Ｙ2、Ｙ3…Ｙn-1 、Ｙn及びＸ1、Ｘ2、Ｘ3…Ｘn-1、Ｘnに
供給する。更に、行電極駆動パルス発生回路１０は、画
素データに拘らずに強制的に放電発光を開始させる強制
書込みパルスを発生してＰＤＰ１１の行電極Ｙ1〜Ｙn夫
々に印加する。
１フィールド毎に、その輝度階調に対応した第１〜第８
モード画素データを生成し、これらをタイミングパルス
発生回路６からのタイミングパルスに同期して画素デー
タパルス発生回路１２に供給する。行電極駆動パルス発
生回路１０は、タイミングパルス発生回路６からのタイ
ミングパルスに応答して、放電発光を開始させるための
走査パルス、放電状態を維持するための維持パルス、及
び放電発光を停止させるための消去パルスを夫々発生し
てＰＤＰ（プラズマディスプレイパネル）１１の行電極
Ｙ1、Ｙ2、Ｙ3…Ｙn-1 、Ｙn及びＸ1、Ｘ2、Ｘ3…Ｘn-1、Ｘnに
供給する。更に、行電極駆動パルス発生回路１０は、画
素データに拘らずに強制的に放電発光を開始させる強制
書込みパルスを発生してＰＤＰ１１の行電極Ｙ1〜Ｙn夫
々に印加する。
【０００５】画素データパルス発生回路１２は、出力処
理回路９から供給された１フィールド分の画素データの
論理「１」又は「０」夫々に対応した電圧値を有する画
素データパルスを発生してこれを各行毎に分割し、この
分割した各行毎の画素データパルスを時分割にて列電極
Ｄ1、Ｄ2、Ｄ3…Ｄm-1、Ｄmへ印加する。図２は、かかるＰ
ＤＰ１１の構造を示す図である。
理回路９から供給された１フィールド分の画素データの
論理「１」又は「０」夫々に対応した電圧値を有する画
素データパルスを発生してこれを各行毎に分割し、この
分割した各行毎の画素データパルスを時分割にて列電極
Ｄ1、Ｄ2、Ｄ3…Ｄm-1、Ｄmへ印加する。図２は、かかるＰ
ＤＰ１１の構造を示す図である。
【０００６】図において、表示面である前面ガラス基板
１１０の内面（背面ガラス基板１１３と対抗する面）に
は、互いに対となるように行電極Ｙ1〜Ｙn及び行電極Ｘ
1〜Ｘn夫々が形成されている。これら行電極は、誘電体
層１１１にて被覆されている。かかる誘電体層１１１に
は、Ｍｇｏ（酸化マグネシウム）層１１２が蒸着されて
いる。背面ガラス基板１１３には、蛍光体が塗布された
列電極Ｄ1〜Ｄmが形成されている。
１１０の内面（背面ガラス基板１１３と対抗する面）に
は、互いに対となるように行電極Ｙ1〜Ｙn及び行電極Ｘ
1〜Ｘn夫々が形成されている。これら行電極は、誘電体
層１１１にて被覆されている。かかる誘電体層１１１に
は、Ｍｇｏ（酸化マグネシウム）層１１２が蒸着されて
いる。背面ガラス基板１１３には、蛍光体が塗布された
列電極Ｄ1〜Ｄmが形成されている。
【０００７】図３は、かかる駆動装置にて実施される２
５６階調駆動シーケンスを示す図である。かかる２５６
階調駆動においては、１フレームを、その輝度の相対比
が夫々1:2:4:8:16:32:64:128である８つのサブフィール
ドＳＦ１〜８にて形成する。従って、これらサブフィー
ルドＳＦ１〜８を１フレーム期間内に実行させるために
は、高速駆動動作が必須となり消費電力が増加するとい
う問題があった。
５６階調駆動シーケンスを示す図である。かかる２５６
階調駆動においては、１フレームを、その輝度の相対比
が夫々1:2:4:8:16:32:64:128である８つのサブフィール
ドＳＦ１〜８にて形成する。従って、これらサブフィー
ルドＳＦ１〜８を１フレーム期間内に実行させるために
は、高速駆動動作が必須となり消費電力が増加するとい
う問題があった。
【０００８】そこで、低消費電力にて高速駆動動作を行
うことが出来るＰＤＰの駆動装置が提案されている。図
４は、かかる駆動装置による駆動動作タイミングを示す
図である。かかる駆動装置においては、１つのサブフィ
ールド内にて初期リセットサイクルＲC、書込みサイク
ルＷC及び放電維持サイクルＩCを実行する。
うことが出来るＰＤＰの駆動装置が提案されている。図
４は、かかる駆動装置による駆動動作タイミングを示す
図である。かかる駆動装置においては、１つのサブフィ
ールド内にて初期リセットサイクルＲC、書込みサイク
ルＷC及び放電維持サイクルＩCを実行する。
【０００９】先ず、初期リセットサイクルＲCにおいて
は、消去パルスＥＰを行電極Ｘ1〜Ｘn夫々に同時に印加
して全ての画素セルを消去状態にする。かかる動作後
に、強制書込みパルスＷＰを行電極Ｙ1〜Ｙn夫々に同時
に印加して全ての画素セルを放電させる。かかる放電動
作により、各行電極には壁電荷が蓄積される。かかる放
電動作の実行後に再び消去パルスＥＰを行電極Ｘ1〜Ｘn
夫々に同時に印加する。かかる消去パルスＥＰの印加に
より各行電極に蓄積されていた壁電荷の値は放電維持発
光を行えない程度までに落ちる。
は、消去パルスＥＰを行電極Ｘ1〜Ｘn夫々に同時に印加
して全ての画素セルを消去状態にする。かかる動作後
に、強制書込みパルスＷＰを行電極Ｙ1〜Ｙn夫々に同時
に印加して全ての画素セルを放電させる。かかる放電動
作により、各行電極には壁電荷が蓄積される。かかる放
電動作の実行後に再び消去パルスＥＰを行電極Ｘ1〜Ｘn
夫々に同時に印加する。かかる消去パルスＥＰの印加に
より各行電極に蓄積されていた壁電荷の値は放電維持発
光を行えない程度までに落ちる。
【００１０】かかる初期リセットサイクルＲCにより、
各画素セル内には放電維持発光を行えない程度の壁電荷
が形成される。すなわち、上述の初期リセットサイクル
ＲCにて予備放電がなされるのである。次に、書込みサ
イクルＷCにおいては、画素データパルスＤＰ1〜ＤＰn
を順次列電極Ｄ1〜Ｄmに印加しつつ走査パルスＳＰを行
電極Ｙ1〜Ｙnに順次印加することにより１フィールド分
の画素データに応じた書込み放電を行う。
各画素セル内には放電維持発光を行えない程度の壁電荷
が形成される。すなわち、上述の初期リセットサイクル
ＲCにて予備放電がなされるのである。次に、書込みサ
イクルＷCにおいては、画素データパルスＤＰ1〜ＤＰn
を順次列電極Ｄ1〜Ｄmに印加しつつ走査パルスＳＰを行
電極Ｙ1〜Ｙnに順次印加することにより１フィールド分
の画素データに応じた書込み放電を行う。
【００１１】次に、放電維持サイクルＩCにおいては、
維持パルスＩＡを所定期間毎に行電極Ｘ1〜Ｘn夫々に同
時に印加すると共に、かかる維持パルスＩＡが行電極Ｘ
1〜Ｘnに印加されていない期間中に維持パルスＩＢを行
電極Ｙ1〜Ｙnの夫々に同時に印加する。かかる維持パル
スの印加により、上述の書込みサイクルＷCにて書込み
放電した画素の放電発光状態を維持する。
維持パルスＩＡを所定期間毎に行電極Ｘ1〜Ｘn夫々に同
時に印加すると共に、かかる維持パルスＩＡが行電極Ｘ
1〜Ｘnに印加されていない期間中に維持パルスＩＢを行
電極Ｙ1〜Ｙnの夫々に同時に印加する。かかる維持パル
スの印加により、上述の書込みサイクルＷCにて書込み
放電した画素の放電発光状態を維持する。
【００１２】以上の如く、かかる駆動装置においては、
画素データに応じた書込み放電を実行する前に、予備放
電を行うことにより予め各画素セル内に壁電荷を形成し
ておく構成としている。よって、画素データの書込み放
電の際には、既に各画素セル内に壁電荷が形成されてい
るので、書込みトリガとしての走査パルスのパルス電圧
値が比較的低電圧値であっても放電が生じることにな
る。つまり、走査パルスのパルス電圧値を低く設定する
ことによる低消費電力化がなされるのである。
画素データに応じた書込み放電を実行する前に、予備放
電を行うことにより予め各画素セル内に壁電荷を形成し
ておく構成としている。よって、画素データの書込み放
電の際には、既に各画素セル内に壁電荷が形成されてい
るので、書込みトリガとしての走査パルスのパルス電圧
値が比較的低電圧値であっても放電が生じることにな
る。つまり、走査パルスのパルス電圧値を低く設定する
ことによる低消費電力化がなされるのである。
【００１３】ここで、かかる駆動装置においては、その
予備放電を実行するにあたり、一旦、強制書込みパルス
ＷＰを全てのＸ行電極に同時に印加して、全ての画素セ
ルを同時に放電状態にするようにしている。しかしなが
ら、上述の如く、全ての画素セルを同時に放電状態にす
るためには、かかる強制書込みパルスＷＰのパルス電圧
値を大とする必要があり、この予備放電自体が低消費電
力化の妨げになるという問題があった。
予備放電を実行するにあたり、一旦、強制書込みパルス
ＷＰを全てのＸ行電極に同時に印加して、全ての画素セ
ルを同時に放電状態にするようにしている。しかしなが
ら、上述の如く、全ての画素セルを同時に放電状態にす
るためには、かかる強制書込みパルスＷＰのパルス電圧
値を大とする必要があり、この予備放電自体が低消費電
力化の妨げになるという問題があった。
【００１４】
【発明が解決しようとする課題】本発明はかかる問題を
解決するためになされたものであり、低消費電力駆動を
実現することが出来るプラズマディスプレイパネルの駆
動方法を提供することを目的としてなされたものであ
る。
解決するためになされたものであり、低消費電力駆動を
実現することが出来るプラズマディスプレイパネルの駆
動方法を提供することを目的としてなされたものであ
る。
【００１５】
【課題を解決するための手段】本発明によるプラズマデ
ィスプレイパネルの駆動方法は、２本ずつ対となるよう
に配列された複数の行電極対と、前記行電極対各々の内
の第１配列の行電極対の外側近傍に配置された予備放電
用行電極対と、前記行電極対に直行する方向に配列され
複数の列電極とを備えたプラズマディスプレイパネルの
駆動方法であって、予備放電パルスを前記予備放電用行
電極対に印加して前記予備放電用行電極対をなす電極間
に予備放電を生起させた後に強制書込みパルスを前記行
電極対各々の配列順にて前記行電極対の各々に順次印加
することにより前記行電極対各々の電極間に予備放電を
順次生起せしめる予備放電行程と、画素データに応じた
画素データパルスを順次前記列電極に印加して画素デー
タの書込みを行う書込み行程とを有する。
ィスプレイパネルの駆動方法は、２本ずつ対となるよう
に配列された複数の行電極対と、前記行電極対各々の内
の第１配列の行電極対の外側近傍に配置された予備放電
用行電極対と、前記行電極対に直行する方向に配列され
複数の列電極とを備えたプラズマディスプレイパネルの
駆動方法であって、予備放電パルスを前記予備放電用行
電極対に印加して前記予備放電用行電極対をなす電極間
に予備放電を生起させた後に強制書込みパルスを前記行
電極対各々の配列順にて前記行電極対の各々に順次印加
することにより前記行電極対各々の電極間に予備放電を
順次生起せしめる予備放電行程と、画素データに応じた
画素データパルスを順次前記列電極に印加して画素デー
タの書込みを行う書込み行程とを有する。
【００１６】
【００１７】
【作用】本発明によるプラズマディスプレイパネルの駆
動方法においては、行電極対各々の内の第１配列の行電
極対の外側近傍に配置した予備放電用行電極対に対して
予備放電を生起せしめた後に、行電極対の各々に対して
その配列順に予備放電を生起させつつ行電極対各々に対
して画素データの書込みを行う。
動方法においては、行電極対各々の内の第１配列の行電
極対の外側近傍に配置した予備放電用行電極対に対して
予備放電を生起せしめた後に、行電極対の各々に対して
その配列順に予備放電を生起させつつ行電極対各々に対
して画素データの書込みを行う。
【００１８】
【実施例】図５は、本発明による駆動方法に従って駆動
を行う交流放電型マトリックス方式のプラズマディスプ
レイパネル駆動装置の構成を示す図である。かかる駆動
装置は、入力信号としてのいわゆる複合ビデオ信号を処
理する信号処理部１及び信号処理部１からの駆動信号を
受けて２次元画面の表示をなす表示部２からなってい
る。
を行う交流放電型マトリックス方式のプラズマディスプ
レイパネル駆動装置の構成を示す図である。かかる駆動
装置は、入力信号としてのいわゆる複合ビデオ信号を処
理する信号処理部１及び信号処理部１からの駆動信号を
受けて２次元画面の表示をなす表示部２からなってい
る。
【００１９】図５の信号処理部１において、Ａ／Ｄ変換
器３は、入力複合ビデオ信号をタイミングパルス発生回
路６から供給されたタイミングパルスに同期してディジ
タル画素データに変換しこれをフレームメモリ８に供給
する。同期分離回路５は、かかる入力複合ビデオ信号中
から水平及び垂直同期信号を抽出してこれらをタイミン
グパルス発生回路６に供給する。タイミングパルス発生
回路６は、これら水平及び垂直同期信号に基づいた種々
のタイミングパルスを発生する。メモリ制御回路７は、
タイミングパルス発生回路６から供給されたタイミング
パルスに同期した書込信号及び読出信号をフレームメモ
リ８に供給する。フレームメモリ８は、かかる書込信号
に応じて、Ａ／Ｄ変換器３から供給された画素データを
順次取り込む。又、フレームメモリ８は、かかる読出信
号に応じて、このフレームメモリ８内に記憶されている
画素データを順次読み出して次段の出力処理回路９へ供
給する。
器３は、入力複合ビデオ信号をタイミングパルス発生回
路６から供給されたタイミングパルスに同期してディジ
タル画素データに変換しこれをフレームメモリ８に供給
する。同期分離回路５は、かかる入力複合ビデオ信号中
から水平及び垂直同期信号を抽出してこれらをタイミン
グパルス発生回路６に供給する。タイミングパルス発生
回路６は、これら水平及び垂直同期信号に基づいた種々
のタイミングパルスを発生する。メモリ制御回路７は、
タイミングパルス発生回路６から供給されたタイミング
パルスに同期した書込信号及び読出信号をフレームメモ
リ８に供給する。フレームメモリ８は、かかる書込信号
に応じて、Ａ／Ｄ変換器３から供給された画素データを
順次取り込む。又、フレームメモリ８は、かかる読出信
号に応じて、このフレームメモリ８内に記憶されている
画素データを順次読み出して次段の出力処理回路９へ供
給する。
【００２０】出力処理回路９は、供給された画素データ
１フィールド毎に、その輝度階調に対応した第１〜第８
モード画素データを生成し、これらをタイミングパルス
発生回路６からのタイミングパルスに同期して画素デー
タパルス発生回路１２に供給する。行電極駆動パルス発
生回路１０’は、タイミングパルス発生回路６から供給
されたタイミングパルスに応答して、放電状態を維持す
るための維持パルスＩＡ及びＩＢ、放電発光を停止させ
るための消去パルスＥＰを夫々発生し、これらをＰＤＰ
１１’の行電極Ｙ1〜Ｙn及びＸ1〜Ｘnに夫々印加する。
又、行電極駆動パルス発生回路１０’は、タイミングパ
ルス発生回路６から供給されたタイミングパルスに応答
して、ＰＤＰ１１’の誘電体層１１１内を予備放電させ
るための予備放電パルスＰＹ及び予備放電パルスＰＸを
夫々発生し、これらをＰＤＰ１１’の予備放電用行電極
ＹP及び予備放電用行電極ＸPに夫々印加する。又、行電
極駆動パルス発生回路１０’は、タイミングパルス発生
回路６から供給されたタイミングパルスに応答して、強
制的に放電発光を励起させる強制書込みパルスＷＰを発
生し、これをＰＤＰ１１’の行電極Ｙ1〜Ｙnもしくは行
電極Ｘ1〜Ｘn夫々に印加する。更に、行電極駆動パルス
発生回路１０’は、行電極に蓄積されている壁電荷の電
荷値が所定値以上である場合にこの壁電荷を選択的に消
去する選択消去パルスＳＥＰを発生してこれをＰＤＰ１
１’の行電極Ｙ1〜Ｙnもしくは行電極Ｘ1〜Ｘnに印加す
る。
１フィールド毎に、その輝度階調に対応した第１〜第８
モード画素データを生成し、これらをタイミングパルス
発生回路６からのタイミングパルスに同期して画素デー
タパルス発生回路１２に供給する。行電極駆動パルス発
生回路１０’は、タイミングパルス発生回路６から供給
されたタイミングパルスに応答して、放電状態を維持す
るための維持パルスＩＡ及びＩＢ、放電発光を停止させ
るための消去パルスＥＰを夫々発生し、これらをＰＤＰ
１１’の行電極Ｙ1〜Ｙn及びＸ1〜Ｘnに夫々印加する。
又、行電極駆動パルス発生回路１０’は、タイミングパ
ルス発生回路６から供給されたタイミングパルスに応答
して、ＰＤＰ１１’の誘電体層１１１内を予備放電させ
るための予備放電パルスＰＹ及び予備放電パルスＰＸを
夫々発生し、これらをＰＤＰ１１’の予備放電用行電極
ＹP及び予備放電用行電極ＸPに夫々印加する。又、行電
極駆動パルス発生回路１０’は、タイミングパルス発生
回路６から供給されたタイミングパルスに応答して、強
制的に放電発光を励起させる強制書込みパルスＷＰを発
生し、これをＰＤＰ１１’の行電極Ｙ1〜Ｙnもしくは行
電極Ｘ1〜Ｘn夫々に印加する。更に、行電極駆動パルス
発生回路１０’は、行電極に蓄積されている壁電荷の電
荷値が所定値以上である場合にこの壁電荷を選択的に消
去する選択消去パルスＳＥＰを発生してこれをＰＤＰ１
１’の行電極Ｙ1〜Ｙnもしくは行電極Ｘ1〜Ｘnに印加す
る。
【００２１】画素データパルス発生回路１２は、出力処
理回路９から供給された１フィールド分の画素データの
論理「１」又は「０」夫々に対応した電圧値を有する画
素データパルスを発生してこれを各行毎に分割し、この
分割された各行毎の画素データパルスを時分割にて列電
極Ｄ1、Ｄ2、Ｄ3、…Ｄm-1、Ｄmへ印加する。図６は、本発
明による交流放電型マトリックス方式のプラズマディス
プレイパネルとしてのＰＤＰ１１’の構造を示す図であ
る。
理回路９から供給された１フィールド分の画素データの
論理「１」又は「０」夫々に対応した電圧値を有する画
素データパルスを発生してこれを各行毎に分割し、この
分割された各行毎の画素データパルスを時分割にて列電
極Ｄ1、Ｄ2、Ｄ3、…Ｄm-1、Ｄmへ印加する。図６は、本発
明による交流放電型マトリックス方式のプラズマディス
プレイパネルとしてのＰＤＰ１１’の構造を示す図であ
る。
【００２２】図６において、表示面である前面ガラス基
板１１０の内面（背面ガラス基板１１３と対抗する面）
には、互いに対となるように行電極Ｙ1〜Ｙn及び行電極
Ｘ1〜Ｘnが形成されている。更に、かかる前面ガラス基
板１１０の内面には、一対の予備放電用行電極ＹP及び
予備放電用行電極ＸPが、上述の行電極対Ｙ1〜Ｙn及び
Ｘ1〜Ｘnと同様な形態にて形成されている。尚、かかる
予備放電用行電極ＹP及びＸPは、上記の行電極Ｙ1〜Ｙn
及び行電極Ｘ1〜Ｘnに比してギャップ長を狭くしてあ
り、かかる構成により低電圧にて放電可能なものとなっ
ている。又、予備放電用行電極ＹP及びＸPを誘電体層に
て被覆しない構成としても低電圧にて放電可能なものと
なる。又、かかる予備放電用行電極ＹP及びＸPは、上記
の行電極Ｙ1〜Ｙn及び行電極Ｘ1〜Ｘnに比して電極面積
を小さくしており、かかる構成により低電流にて放電可
能なものとなっている。
板１１０の内面（背面ガラス基板１１３と対抗する面）
には、互いに対となるように行電極Ｙ1〜Ｙn及び行電極
Ｘ1〜Ｘnが形成されている。更に、かかる前面ガラス基
板１１０の内面には、一対の予備放電用行電極ＹP及び
予備放電用行電極ＸPが、上述の行電極対Ｙ1〜Ｙn及び
Ｘ1〜Ｘnと同様な形態にて形成されている。尚、かかる
予備放電用行電極ＹP及びＸPは、上記の行電極Ｙ1〜Ｙn
及び行電極Ｘ1〜Ｘnに比してギャップ長を狭くしてあ
り、かかる構成により低電圧にて放電可能なものとなっ
ている。又、予備放電用行電極ＹP及びＸPを誘電体層に
て被覆しない構成としても低電圧にて放電可能なものと
なる。又、かかる予備放電用行電極ＹP及びＸPは、上記
の行電極Ｙ1〜Ｙn及び行電極Ｘ1〜Ｘnに比して電極面積
を小さくしており、かかる構成により低電流にて放電可
能なものとなっている。
【００２３】これら行電極の各々は、誘電体層１１１に
て被覆されている。かかる誘電体層１１１には、Ｍｇｏ
（酸化マグネシウム）層１１２が蒸着されている。背面
ガラス基板１１３には、蛍光体が塗布された列電極Ｄ1
〜Ｄmが形成されている。ここで、上記前面ガラス基板
１１０の表示面上から見て一対の行電極及び列電極が交
差する領域が１画素セルとなる。かかる前面ガラス基板
１１０の表面には、予備放電用行電極ＹP及びＸPの放電
発光による発射光を遮断すべく遮光マスク１１４が形成
されている。尚、画素データパルス発生回路１２から供
給された画素データパルスは、上述の予備放電用行電極
ＹP及びＸPが形成されている側、すなわち図６の矢印に
て示される方向から列電極Ｄ1〜Ｄmへ印加される。
て被覆されている。かかる誘電体層１１１には、Ｍｇｏ
（酸化マグネシウム）層１１２が蒸着されている。背面
ガラス基板１１３には、蛍光体が塗布された列電極Ｄ1
〜Ｄmが形成されている。ここで、上記前面ガラス基板
１１０の表示面上から見て一対の行電極及び列電極が交
差する領域が１画素セルとなる。かかる前面ガラス基板
１１０の表面には、予備放電用行電極ＹP及びＸPの放電
発光による発射光を遮断すべく遮光マスク１１４が形成
されている。尚、画素データパルス発生回路１２から供
給された画素データパルスは、上述の予備放電用行電極
ＹP及びＸPが形成されている側、すなわち図６の矢印に
て示される方向から列電極Ｄ1〜Ｄmへ印加される。
【００２４】図７は、かかる装置にて実行される本発明
の交流放電型マトリックス方式のプラズマディスプレイ
パネルの駆動方法を示す駆動動作タイミング図である。
以下に、１行目電極にかかわる画素セルを中心にしてそ
の駆動動作を説明する。先ず、図７における行程（ａ）
において、行電極駆動パルス発生回路１０’は、正極性
の予備放電パルスＰＸをＰＤＰ１１’の予備放電用行電
極ＸPに印加すると同時に、負極性の予備放電パルスＰ
ＹをＰＤＰ１１’の予備放電用行電極Ｙ Pに印加する。
この際、かかる予備放電用行電極ＸP及びＹPに印加され
た正極性の予備放電パルスＰＸ及び負極性の予備放電パ
ルスＰＹの電位差が放電開始電圧を越えるので、かかる
予備放電用行電極ＸP及びＹP間に放電が生じる。かかる
放電に応じて、予備放電用行電極ＸP及びＹP近傍に空間
電荷が発生する。尚、かかる放電により発生する発射光
は図５に示される遮光マスク１１４により遮断されるの
で、この発射光が前面ガラス基板１１０を通過して照射
されることはない。つまり、ＰＤＰ１１’における実際
の画像表示領域は図４の破線にて囲まれた領域となる。
の交流放電型マトリックス方式のプラズマディスプレイ
パネルの駆動方法を示す駆動動作タイミング図である。
以下に、１行目電極にかかわる画素セルを中心にしてそ
の駆動動作を説明する。先ず、図７における行程（ａ）
において、行電極駆動パルス発生回路１０’は、正極性
の予備放電パルスＰＸをＰＤＰ１１’の予備放電用行電
極ＸPに印加すると同時に、負極性の予備放電パルスＰ
ＹをＰＤＰ１１’の予備放電用行電極Ｙ Pに印加する。
この際、かかる予備放電用行電極ＸP及びＹPに印加され
た正極性の予備放電パルスＰＸ及び負極性の予備放電パ
ルスＰＹの電位差が放電開始電圧を越えるので、かかる
予備放電用行電極ＸP及びＹP間に放電が生じる。かかる
放電に応じて、予備放電用行電極ＸP及びＹP近傍に空間
電荷が発生する。尚、かかる放電により発生する発射光
は図５に示される遮光マスク１１４により遮断されるの
で、この発射光が前面ガラス基板１１０を通過して照射
されることはない。つまり、ＰＤＰ１１’における実際
の画像表示領域は図４の破線にて囲まれた領域となる。
【００２５】次に、行程（ｂ）において、行電極駆動パ
ルス発生回路１０’は、正極性の維持パルスＩＡを行電
極Ｘ1に印加すると同時に負極性の強制書込みパルスＷ
Ｐを行電極Ｙ1に印加する。この際、かかる行電極Ｘ1及
び行電極Ｙ1夫々に印加された正極性の維持パルスＩＡ
及び負極性の強制書込みパルスＷＰの電位差が放電開始
電圧を越えるので行電極Ｘ1及び行電極Ｙ1の電極間に放
電が生じる。すなわち、かかる行程（ｂ）にて、ＰＤＰ
１１’の１行目の画素セル全てが、画素データに拘らず
に放電発光するのである。かかる放電発光により、行電
極Ｘ1及び行電極Ｙ1の電極近傍には所定電荷値以上の壁
電荷が形成される。つまり、かかる行程（ｂ）において
予備放電がなされるのである。尚、かかる行程（ｂ）に
おける１行目の強制書込みにおいては、上記行程（ａ）
にて実行された予備放電により、行電極Ｘ1及び行電極
Ｙ1に隣接して形成されている予備放電用行電極ＸP及び
ＹPには空間電荷が残留している。よって、この際、行
電極Ｙ1に印加する強制書込みパルスＷＰのパルス電圧
値が低電圧値であっても行電極Ｘ1及び行電極Ｙ1間に放
電発光が生じるのである。かかる行程（ｂ）の実行後に
行程（ｃ）が実行される。
ルス発生回路１０’は、正極性の維持パルスＩＡを行電
極Ｘ1に印加すると同時に負極性の強制書込みパルスＷ
Ｐを行電極Ｙ1に印加する。この際、かかる行電極Ｘ1及
び行電極Ｙ1夫々に印加された正極性の維持パルスＩＡ
及び負極性の強制書込みパルスＷＰの電位差が放電開始
電圧を越えるので行電極Ｘ1及び行電極Ｙ1の電極間に放
電が生じる。すなわち、かかる行程（ｂ）にて、ＰＤＰ
１１’の１行目の画素セル全てが、画素データに拘らず
に放電発光するのである。かかる放電発光により、行電
極Ｘ1及び行電極Ｙ1の電極近傍には所定電荷値以上の壁
電荷が形成される。つまり、かかる行程（ｂ）において
予備放電がなされるのである。尚、かかる行程（ｂ）に
おける１行目の強制書込みにおいては、上記行程（ａ）
にて実行された予備放電により、行電極Ｘ1及び行電極
Ｙ1に隣接して形成されている予備放電用行電極ＸP及び
ＹPには空間電荷が残留している。よって、この際、行
電極Ｙ1に印加する強制書込みパルスＷＰのパルス電圧
値が低電圧値であっても行電極Ｘ1及び行電極Ｙ1間に放
電発光が生じるのである。かかる行程（ｂ）の実行後に
行程（ｃ）が実行される。
【００２６】かかる行程（ｃ）において、画素データパ
ルス発生回路１２は、１行目の画素データに対応したｍ
ビット分の画素データパルスＤＰ1を、ＰＤＰ１１’の
列電極Ｄ1〜Ｄmの対応する電極夫々に印加する。これと
共に行電極駆動パルス発生回路１０’は、正極性の維持
パルスＩＢを行電極Ｙ1に印加する。尚、図において
は、かかる正極性の維持パルスＩＢと画素データパルス
ＤＰ1とを同時に印加しているが、必ずしも同時に印加
する必要はない。つまり、互いにずれたタイミングにて
印加されていても、維持パルスＩＢの立ち上がりもしく
は立ち下がり時点で画素データパルスＤＰ1が印加され
ていれば良いのである。
ルス発生回路１２は、１行目の画素データに対応したｍ
ビット分の画素データパルスＤＰ1を、ＰＤＰ１１’の
列電極Ｄ1〜Ｄmの対応する電極夫々に印加する。これと
共に行電極駆動パルス発生回路１０’は、正極性の維持
パルスＩＢを行電極Ｙ1に印加する。尚、図において
は、かかる正極性の維持パルスＩＢと画素データパルス
ＤＰ1とを同時に印加しているが、必ずしも同時に印加
する必要はない。つまり、互いにずれたタイミングにて
印加されていても、維持パルスＩＢの立ち上がりもしく
は立ち下がり時点で画素データパルスＤＰ1が印加され
ていれば良いのである。
【００２７】かかる画素データパルスＤＰ1及び維持パ
ルスＩＢの印加に応じて、行程（ｂ）と同様に１行目の
画素セル全てが放電発光を行う。この際、かかる列電極
各々には１行目の画素データに基づいた電圧値を有する
画素データパルスが夫々印加される。例えば、画素デー
タが論理「０」の場合、列電極には０[V]のパルスが印
加される一方、画素データが論理「１」の場合、列電極
には正極性の電圧ＶD[V]のパルスが印加される。すなわ
ち、１行目の各画素セルには、供給される画素データに
応じた０[V]もしくは正極性のＶD[V]のパルスが印加さ
れるのである。ここで、かかる正極性の電圧ＶD[V]のパ
ルスが印加された画素セルでは、上述の行程（ｂ）にて
蓄積された壁電荷の電荷値が上述の所定電荷値より小な
る電荷値になる。一方、０[V]のパルスが印加された画
素セルでは、上述の行程（ｂ）にて蓄積された壁電荷の
電荷値がそのまま残留する。
ルスＩＢの印加に応じて、行程（ｂ）と同様に１行目の
画素セル全てが放電発光を行う。この際、かかる列電極
各々には１行目の画素データに基づいた電圧値を有する
画素データパルスが夫々印加される。例えば、画素デー
タが論理「０」の場合、列電極には０[V]のパルスが印
加される一方、画素データが論理「１」の場合、列電極
には正極性の電圧ＶD[V]のパルスが印加される。すなわ
ち、１行目の各画素セルには、供給される画素データに
応じた０[V]もしくは正極性のＶD[V]のパルスが印加さ
れるのである。ここで、かかる正極性の電圧ＶD[V]のパ
ルスが印加された画素セルでは、上述の行程（ｂ）にて
蓄積された壁電荷の電荷値が上述の所定電荷値より小な
る電荷値になる。一方、０[V]のパルスが印加された画
素セルでは、上述の行程（ｂ）にて蓄積された壁電荷の
電荷値がそのまま残留する。
【００２８】尚、図７においては、行程（ｂ）の直後に
かかる行程（ｃ）を実行するようにしているが、行程
（ｃ）は、必ずしもかかる行程（ｂ）の直後に実行する
必要はない。例えば、強制書込みパルスＷＰの印加後の
２番目もしくは３番目の維持パルスＩＢに合わせて画素
データパルスＤＰ1を印加して行程（ｃ）を実行するよ
うにしても良いのである。つまり、画素データパルスＤ
Ｐ1は行程（ｂ）の直後に印加された第１番目の維持パ
ルスＩＢに合わせて印加する必要はないのである。
かかる行程（ｃ）を実行するようにしているが、行程
（ｃ）は、必ずしもかかる行程（ｂ）の直後に実行する
必要はない。例えば、強制書込みパルスＷＰの印加後の
２番目もしくは３番目の維持パルスＩＢに合わせて画素
データパルスＤＰ1を印加して行程（ｃ）を実行するよ
うにしても良いのである。つまり、画素データパルスＤ
Ｐ1は行程（ｂ）の直後に印加された第１番目の維持パ
ルスＩＢに合わせて印加する必要はないのである。
【００２９】かかる行程（ｃ）の直後に直ちに行程
（ｄ）が実行される。かかる行程（ｄ）において、行電
極駆動パルス発生回路１０’は、負極性の選択消去パル
スＳＥＰをＰＤＰ１１’の行電極Ｙ1に印加する。この
際、１行目画素セルの内、壁電荷の電荷値が上述の所定
電荷値以上となっている画素セルのみに放電発光が生じ
る。すなわち、上記選択消去パルスＳＥＰは、壁電荷の
電荷値が上述の所定電荷値以上である場合に放電発光を
起こすことが出来るような電圧値のパルスである。更
に、かかる選択消去パルスＳＥＰは、放電発光後に壁電
荷を形成することができない程度の短いパルス幅であ
る。よって、かかる選択消去パルスＳＥＰの印加に応じ
て放電発光が生じた画素セルにおいては、その放電発光
後に壁電荷が消滅する。一方、壁電荷の電荷値が上述の
所定電荷値より小となっている画素セルにおいては、そ
の壁電荷の電荷値が上述の所定電荷値より低いので、例
え選択消去パルスＳＥＰが印加されても放電発光は生じ
ない。よって、この際、かかる画素セル内には壁電荷が
残留することになる。つまり、画素データ論理「０」に
対応した画素データパルスが印加された画素セルには壁
電荷が存在せず、画素データ論理「１」に対応した画素
データパルスが印加された画素セルには壁電荷が残留す
るのである。
（ｄ）が実行される。かかる行程（ｄ）において、行電
極駆動パルス発生回路１０’は、負極性の選択消去パル
スＳＥＰをＰＤＰ１１’の行電極Ｙ1に印加する。この
際、１行目画素セルの内、壁電荷の電荷値が上述の所定
電荷値以上となっている画素セルのみに放電発光が生じ
る。すなわち、上記選択消去パルスＳＥＰは、壁電荷の
電荷値が上述の所定電荷値以上である場合に放電発光を
起こすことが出来るような電圧値のパルスである。更
に、かかる選択消去パルスＳＥＰは、放電発光後に壁電
荷を形成することができない程度の短いパルス幅であ
る。よって、かかる選択消去パルスＳＥＰの印加に応じ
て放電発光が生じた画素セルにおいては、その放電発光
後に壁電荷が消滅する。一方、壁電荷の電荷値が上述の
所定電荷値より小となっている画素セルにおいては、そ
の壁電荷の電荷値が上述の所定電荷値より低いので、例
え選択消去パルスＳＥＰが印加されても放電発光は生じ
ない。よって、この際、かかる画素セル内には壁電荷が
残留することになる。つまり、画素データ論理「０」に
対応した画素データパルスが印加された画素セルには壁
電荷が存在せず、画素データ論理「１」に対応した画素
データパルスが印加された画素セルには壁電荷が残留す
るのである。
【００３０】かかる行程（ｂ）〜（ｄ）の一連の動作に
より、画素データに対応した情報が残留壁電荷として１
行目の各画素セルに書き込まれるのである。この行程
（ｂ）〜（ｄ）の如き一連の書込み動作を２行目以降の
各行電極においても図７の如く順次実行していく。ここ
で、上述の行程（ｂ）における強制書込み放電は、１行
〜ｎ行の順に順次実行されていく。よって、強制書込み
パルスＷＰを印加しようとする「行」の前の「行」では
既に強制書込み放電が終了しており、この強制書込み放
電にて生成された空間電荷がこの隣接する「行」に残留
していることになる。従って、この隣接「行」に残留し
ている空間電荷を利用することにより、強制書込みパル
スＷＰのパルス電圧値を比較的低く設定しても行電極Ｘ
及Ｙ間に放電発光を生じさせることが出来るのである。
よって、低電圧値の強制書込みパルスＷＰにて安定した
強制書込み動作を行うことが可能となる。
より、画素データに対応した情報が残留壁電荷として１
行目の各画素セルに書き込まれるのである。この行程
（ｂ）〜（ｄ）の如き一連の書込み動作を２行目以降の
各行電極においても図７の如く順次実行していく。ここ
で、上述の行程（ｂ）における強制書込み放電は、１行
〜ｎ行の順に順次実行されていく。よって、強制書込み
パルスＷＰを印加しようとする「行」の前の「行」では
既に強制書込み放電が終了しており、この強制書込み放
電にて生成された空間電荷がこの隣接する「行」に残留
していることになる。従って、この隣接「行」に残留し
ている空間電荷を利用することにより、強制書込みパル
スＷＰのパルス電圧値を比較的低く設定しても行電極Ｘ
及Ｙ間に放電発光を生じさせることが出来るのである。
よって、低電圧値の強制書込みパルスＷＰにて安定した
強制書込み動作を行うことが可能となる。
【００３１】上述の行程（ｂ）〜（ｄ）の如き動作を各
行毎に順次実行してｎ行目まで書込みが終了した時点に
て、再び１行目から順に行程（ｅ）の放電維持動作を開
始する。かかる行程（ｅ）において、行電極駆動パルス
発生回路１０’は、正極性の維持パルスＩＡ及びＩＢを
交互に行電極Ｘ1及びＹ1に印加する。かかる維持パルス
の印加により、１行目の各画素セルの内上述の残留壁電
荷が存在する画素セルのみが放電発光を開始する。この
際、かかる維持パルスＩＡ及びＩＢが交互に印加される
度にかかる放電発光を繰り返し実行する。
行毎に順次実行してｎ行目まで書込みが終了した時点に
て、再び１行目から順に行程（ｅ）の放電維持動作を開
始する。かかる行程（ｅ）において、行電極駆動パルス
発生回路１０’は、正極性の維持パルスＩＡ及びＩＢを
交互に行電極Ｘ1及びＹ1に印加する。かかる維持パルス
の印加により、１行目の各画素セルの内上述の残留壁電
荷が存在する画素セルのみが放電発光を開始する。この
際、かかる維持パルスＩＡ及びＩＢが交互に印加される
度にかかる放電発光を繰り返し実行する。
【００３２】次に、行程（ｆ）において、行電極駆動パ
ルス発生回路１０’は、負極性の消去パルスＥＰをＰＤ
Ｐ１１’の行電極Ｘ1に印加する。ここで、かかる消去
パルスＥＰは、各画素セルに残留している壁電荷を全て
消滅し得るパルス幅及び電圧値を有するものである。よ
って、かかる消去パルスＥＰの印加により、１行目の各
画素セル内に残留していた壁電荷は全て消滅して放電発
光が停止する。
ルス発生回路１０’は、負極性の消去パルスＥＰをＰＤ
Ｐ１１’の行電極Ｘ1に印加する。ここで、かかる消去
パルスＥＰは、各画素セルに残留している壁電荷を全て
消滅し得るパルス幅及び電圧値を有するものである。よ
って、かかる消去パルスＥＰの印加により、１行目の各
画素セル内に残留していた壁電荷は全て消滅して放電発
光が停止する。
【００３３】この行程（ｅ）、（ｆ）の如き動作を２行
目以降の各行電極においても図７の如く順次実行する。
かかる行程（ａ）〜（ｆ）の一連の動作にて１サブフィ
ールド分の書込み放電がなされるのである。尚、上記実
施例においては、行程（ａ）の如き予備放電動作を１サ
ブフィールドに１回実行するようにしているが、１サブ
フィールド中に数回実行するようにしても構わない。
目以降の各行電極においても図７の如く順次実行する。
かかる行程（ａ）〜（ｆ）の一連の動作にて１サブフィ
ールド分の書込み放電がなされるのである。尚、上記実
施例においては、行程（ａ）の如き予備放電動作を１サ
ブフィールドに１回実行するようにしているが、１サブ
フィールド中に数回実行するようにしても構わない。
【００３４】
【発明の効果】以上の如く、本発明によるプラズマディ
スプレイパネルの駆動方法においては、行電極対各々の
内の第１配列の行電極対の外側近傍に配置した予備放電
用行電極対に対して予備放電を生起せしめた後に、行電
極対の各々に対してその配列順に予備放電を生起させつ
つ行電極対各々に対して画素データの書込みを行うよう
にしている。この際、予備放電が終了した行電極近傍に
は空間電荷が残留している。よって、この行電極に隣接
する行電極に対して予備放電を生起させる際には、かか
る空間電荷を利用して放電を起こすことが出来るので、
予備放電のトリガとなる強制書込みパルスのパルス電圧
値を低く設定することが可能となり低消費電力化が実現
される。
スプレイパネルの駆動方法においては、行電極対各々の
内の第１配列の行電極対の外側近傍に配置した予備放電
用行電極対に対して予備放電を生起せしめた後に、行電
極対の各々に対してその配列順に予備放電を生起させつ
つ行電極対各々に対して画素データの書込みを行うよう
にしている。この際、予備放電が終了した行電極近傍に
は空間電荷が残留している。よって、この行電極に隣接
する行電極に対して予備放電を生起させる際には、かか
る空間電荷を利用して放電を起こすことが出来るので、
予備放電のトリガとなる強制書込みパルスのパルス電圧
値を低く設定することが可能となり低消費電力化が実現
される。
【００３５】
【図１】従来の交流放電型マトリックス方式のプラズマ
ディスプレイパネルの駆動装置の構成を示す図である。
ディスプレイパネルの駆動装置の構成を示す図である。
【図２】ＰＤＰ１１の構造を示す図である。
【図３】２５６階調駆動シーケンスを示す図である。
【図４】従来の交流放電型マトリックス方式のプラズマ
ディスプレイパネルの駆動装置による駆動動作を示す図
である。
ディスプレイパネルの駆動装置による駆動動作を示す図
である。
【図５】本発明の駆動方法に従って駆動動作を行う交流
放電型マトリックス方式のプラズマディスプレイパネル
の駆動装置の構成を示す図である。
放電型マトリックス方式のプラズマディスプレイパネル
の駆動装置の構成を示す図である。
【図６】本発明による交流放電型マトリックス方式のプ
ラズマディスプレイパネルとしてのＰＤＰ１１’の構造
を示す図である。
ラズマディスプレイパネルとしてのＰＤＰ１１’の構造
を示す図である。
【図７】本発明の交流放電型マトリックス方式のプラズ
マディスプレイパネルの駆動方法を示す駆動動作タイミ
ング図である。
マディスプレイパネルの駆動方法を示す駆動動作タイミ
ング図である。
ＸP、ＹP 予備放電用行電極
１０’ 行電極駆動パルス発生回路
１１’ プラズマディスプレイパネル
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｊ 11/00 Ｈ０１Ｊ 11/02 Ｂ
11/02 Ｈ０４Ｎ 5/66 １０１Ｂ
Ｈ０４Ｎ 5/66 １０１ Ｇ０９Ｇ 3/28 Ｅ
Ｈ
(56)参考文献 特開 昭63−151997（ＪＰ，Ａ)
特開 昭55−46471（ＪＰ，Ａ)
特開 平４−309993（ＪＰ，Ａ)
特開 平５−314910（ＪＰ，Ａ)
特開 平７−199858（ＪＰ，Ａ)
特開 昭61−198291（ＪＰ，Ａ)
実開 昭55−1285（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 3/28
G09G 3/20 611
G09G 3/20 621
G09G 3/20 624
G09G 3/20 680
H01J 11/00
H01J 11/02
H04N 5/66 101
Claims (4)
- 【請求項１】 ２本ずつ対となるように配列された複数
の行電極対と、前記行電極対各々の内の第１配列の行電
極対の外側近傍に配置された予備放電用行電極対と、前
記行電極対に直行する方向に配列され複数の列電極とを
備えたプラズマディスプレイパネルの駆動方法であっ
て、予備放電パルスを前記予備放電用行電極対に印加して前
記予備放電用行電極対をなす電極間に予備放電を生起さ
せた後に強制書込みパルスを前記行電極対各々の配列順
にて前記行電極対の各々に順次印加することにより前記
行電極対各々の電極間に予備放電を順次生起せしめる 予
備放電行程と、 画素データに応じた画素データパルスを順次前記列電極
に印加して画素データの書込みを行う書込み行程とを有
することを特徴とするプラズマディスプレイパネルの駆
動方法。 - 【請求項２】 前記プラズマディスプレイパネルの表面
上には前記予備放電用行電極対の前記予備放電に伴う発
射光を遮光する遮光手段が形成されていることを特徴と
する請求項１記載のプラズマディスプレイパネルの駆動
方法。 - 【請求項３】 前記予備放電用行電極対は、前記電極対
に比してギャップ長が狭いもしくは電極面積が小である
ことを特徴とする請求項１記載のプラズマディスプレイ
パネルの駆動方法。 - 【請求項４】 前記行電極対及び前記予備放電用行電極
対の内の前記行電極対のみに誘電体層が被覆されている
ことを特徴とする請求項１記載のプラズマディスプレイ
パネルの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7907794A JP3442852B2 (ja) | 1994-04-18 | 1994-04-18 | プラズマディスプレイパネルの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7907794A JP3442852B2 (ja) | 1994-04-18 | 1994-04-18 | プラズマディスプレイパネルの駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07287548A JPH07287548A (ja) | 1995-10-31 |
| JP3442852B2 true JP3442852B2 (ja) | 2003-09-02 |
Family
ID=13679834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7907794A Expired - Fee Related JP3442852B2 (ja) | 1994-04-18 | 1994-04-18 | プラズマディスプレイパネルの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3442852B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3704813B2 (ja) * | 1996-06-18 | 2005-10-12 | 三菱電機株式会社 | プラズマディスプレイパネルの駆動方法及びプラズマディスプレイ |
| JP2914494B2 (ja) * | 1996-09-30 | 1999-06-28 | 日本電気株式会社 | 交流放電メモリ型プラズマディスプレイパネルの駆動方法 |
| JP3767644B2 (ja) | 1997-01-21 | 2006-04-19 | 株式会社日立プラズマパテントライセンシング | プラズマディスプレイ装置およびその駆動方法 |
| JP3039500B2 (ja) | 1998-01-13 | 2000-05-08 | 日本電気株式会社 | プラズマディスプレイパネルの駆動方法 |
| US6603263B1 (en) | 1999-11-09 | 2003-08-05 | Mitsubishi Denki Kabushiki Kaisha | AC plasma display panel, plasma display device and method of driving AC plasma display panel |
| KR100617446B1 (ko) * | 1999-11-30 | 2006-09-01 | 오리온피디피주식회사 | 플라즈마 디스플레이 패널의 구동방법 |
| JP4326659B2 (ja) | 2000-02-28 | 2009-09-09 | 三菱電機株式会社 | プラズマディスプレイパネルの駆動方法、及びプラズマディスプレイ装置 |
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