JP3436296B2 - 容量性負荷駆動回路および記録ヘッド駆動回路 - Google Patents
容量性負荷駆動回路および記録ヘッド駆動回路Info
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Description
用いたインクジェットプリンタヘッドの駆動回路のよう
に容量性負荷を駆動する容量性負荷駆動回路に関するも
のである。さらに詳しくは、この駆動回路における電源
側からみたときの低消費電力化技術に関するものであ
る。
プリンタヘッドの駆動回路では、インクジェットノズル
のピエゾ圧電素子に台形波状のパルス電圧を印加し、イ
ンク室内の体積変化によりインクの吸引と吐出を行うよ
うに構成されている。このような駆動回路としては、従
来、2つのトランジスタをプッシュプル接続した電流増
幅回路を用いている。この電流増幅回路では、前段に構
成されている台形波電圧生成回路からの出力される台形
波状のパルス電圧(入力信号)に基づいて、一方のトラ
ンジスタを介して電源から容量性負荷(ピエゾ圧電素
子)に充電を行うともに、他方のトランジスタを介して
容量性負荷からグランドへの放電を行う。
駆動回路では、まず、容量性負荷への充電に必要な電気
量を全て電源からの電力供給で行っているため、消費電
力が大きいという問題点がある。また、容量性負荷への
充電開始時には、電源電圧がそのままトランジスタのエ
ミッタ−コレクタ間にかかるため、トランジスタの発熱
が大きいという問題点がある。なお、容量性負荷の放電
開始時にも、充電電圧の最高値がそのままトランジスタ
のエミッタ−コレクタ間にかかるため、トランジスタの
発熱が大きいという問題点がある。
負荷が容量性であることを利用して、電源からみたとき
の低消費電力化を図るとともに、スイッチング素子の発
熱を抑えることのできる容量性負荷駆動回路、および記
録ヘッド駆動回路を提供することにある。
め、本発明では、入力信号に基づいて容量性負荷に放電
と充電とを繰り返させる容量性負荷駆動回路において、
電源から前記容量性負荷に充電を行う第1の充電経路
と、キャパシタから前記容量性負荷に充電を行う第2の
充電経路と、前記容量性負荷からグランドに放電を行う
第1の放電経路と、前記容量性負荷から前記キャパシタ
に放電を行う第2の放電経路と、前記入力信号の波形に
対応して前記第1充電経路、第2の充電経路、第1の放
電経路、または第2の放電経路のいずれか1つの経路を
選択する制御手段と、を備えるようにした。 より、具体
化された発明では入力信号に基づいて容量性負荷に放電
と充電とを繰り返させる容量性負荷駆動回路において、
電源から前記容量性負荷への第1の充電経路に介挿され
た第1のスイッチング素子と、キャパシタから前記容量
性負荷への第2の充電経路に介挿された第2のスイッチ
ング素子と、前記容量性負荷からグランドへの第1の放
電経路に介挿された第3のスイッチング素子と、前記容
量性負荷から前記キャパシタへの第2の放電経路に介挿
された第4のスイッチング素子と、前記入力信号に基づ
いて、前記容量性負荷の充電時には前記第3および第4
のスイッチング素子をオフ状態にするとともに前記第2
のスイッチング素子および前記第1のスイッチング素子
をこの順にオン状態に切り換え、前記容量性負荷の放電
時には前記第1および第2のスイッチング素子をオフ状
態にするとともに前記第4のスイッチング素子および前
記第3のスイッチング素子をこの順にオン状態に切り換
える制御回路とを有することを特徴とする。
類の放電経路を用意してこれらの4つの経路の1つを入
力信号に基づいて動作する制御手段により選択するた
め、電力消費を可及的に抑えつつ入力信号に対応して容
量性負荷を駆動することができる。 また、ピエゾ圧電素
子などの容量性負荷から放電される電荷をキャパシタに
充電しておき、キャパシタに充電した電荷については、
容量性負荷への充電に用い、容量性負荷への充電を全て
電源から行うわけではない。従って、容量性負荷への充
電に必要な電荷の一部をキャパシタからの供給で行い、
残りを電源からの供給で賄う。従って、電源からみれば
消費電力が小さい。また、スイッチング素子からみれ
ば、キャパシタからすでに充電した後、あるいは放電し
た後の容量性負荷の端子の電位がかかるだけで、電源電
圧がそのままかかるわけではない。このため、スイッチ
ング素子の発熱が小さい。さらに、スイッチング素子の
数が増えた分、各スイッチング素子の発熱が抑えられる
ので、小さなパッケージで済むという利点もある。
て、前記第1の充電経路から独立したラインに前記第2
のスイッチング素子が介挿された充電経路を構成し、前
記第2の放電経路として、前記第1の放電経路から独立
したラインに前記第4のスイッチング素子が介挿された
充電経路が構成されている場合がある。
電経路および前記第2の放電経路は、基本的な構成が同
様な経路がそれぞれ複数ライン構成される場合がある。
この場合に、前記制御回路は、前記容量性負荷の充電時
には前記複数の第2の充電経路に介挿された前記第2の
スイッチング素子の各々を低電圧用から高電圧用に順次
オン状態に切り換え、前記容量性負荷の放電時には前記
複数の第2の放電経路に介挿された前記第2のスイッチ
ング素子の各々を高電圧用から低電圧用に順次オン状態
に切り換えることになる。このように構成すると、容量
性負荷とキャパシタとの間の電荷の授受を増大させるこ
とができる分、電源からみたときの低消費電力化をより
図ることができる。
て、前記第1のスイッチング素子と直列接続するように
前記第1の充電経路と共通のラインに前記第2のスイッ
チング素子が介挿された充電経路を構成し、前記第2の
放電経路として、前記第3のスイッチング素子と直列接
続するように前記第1の放電経路と共通のラインに前記
第4のスイッチング素子が介挿された充電経路を構成す
る場合がある。この場合に、前記制御回路は、前記容量
性負荷の充電時には前記第2のスイッチング素子をオン
状態に切り換えた以降、当該第2のスイッチング素子を
オン状態に保持したまま前記第1のスイッチング素子を
オン状態に切り換え、前記容量性負荷の放電時には前記
第4のスイッチング素子をオン状態に切り換えた以降、
当該第4のスイッチング素子をオン状態に保持したまま
前記第3のスイッチング素子をオン状態に切り換える。
て、前記第1のスイッチング素子と直列接続するように
前記第1の充電経路と共通のラインに前記第2のスイッ
チング素子が介挿された低電圧用の第2の充電経路と、
前記第1の充電経路から独立したラインに前記第2のス
イッチング素子が介挿された高電圧用の第2の充電経路
とを構成し、前記第2の放電経路として、前記第3のス
イッチング素子と直列接続するように前記第1の放電経
路と共通のラインに前記第4のスイッチング素子が介挿
された高電圧の第2の放電経路と、前記第1の放電経路
から独立したラインに前記第2のスイッチング素子が介
挿された高電圧用の第2の放電経路とを構成する場合が
ある。
負荷の充電時には前記低電圧用の第2の充電経路の前記
第2のスイッチング素子をオン状態に切り換えた以降、
当該第2のスイッチング素子をオン状態に保持したま
ま、前記高電圧用の第2の充電経路の前記第2のスイッ
チング素子、および前記第1のスイッチング素子をこの
順にオン状態に切り換え、前記容量性負荷の放電時には
前記高電圧用の第2の放電経路の前記第4のスイッチン
グ素子をオン状態に切り換えた以降、当該第4のスイッ
チング素子をオン状態に保持したまま、前記低電圧用の
第2の放電経路の前記第2のスイッチング素子、および
前記第3のスイッチング素子をこの順にオン状態に切り
換える。このように構成した場合も、容量性負荷とキャ
パシタとの間の電荷の授受を増大させることができる
分、電源からみたときの低消費電力化をより図ることが
できる。
ば、前記入力信号の電位と前記キャパシタの端子電位と
の相対的な高低に基づいて前記第1、第2、第3および
第4のスイッチング素子のオン・オフ状態を制御するよ
うに構成する。たとえば、前記制御回路は、前記入力信
号の電位と前記キャパシタの端子電位との相対的な高低
の比較を差動増幅回路で行い、該差動増幅回路の出力に
基づいて前記第1、第2、第3および第4のスイッチン
グ素子のオン・オフ状態を制御する。また、前記制御回
路は、前記入力信号の電位と前記キャパシタの端子電位
との相対的な高低を比較する電圧比較回路を備え、該電
圧比較回路の出力に基づいて前記第1、第2、第3およ
び第4のスイッチング素子のいずれかのオン・オフ状態
を制御することもある。
び前記第2の放電経路の各々にはインダクタを介挿する
ことが好ましい。このように構成すると、インダクタの
逆起電力によって、第2および第4のスイッチング素子
にかかる電圧を低く抑えることができるので、第2およ
び第4のスイッチング素子の発熱をより小さくできる。
また、インダクタの逆起電力によって、第2および第4
のスイッチング素子のオン時間が延びるので、キャパシ
タに蓄えた電荷をより有効に利用できる。従って、電源
の負荷をより軽減できる。
前記容量性負荷から前記キャパシタへの逆電流を遮断す
るダイオードを介挿し、前記第2の放電経路には前記キ
ャパシタから前記容量性負荷への逆電流を遮断するダイ
オードを介挿することが好ましい。
ば、前記第2のスイッチング素子の制御端子に接続され
た第1のMOSFETと、前記第4のスイッチング素子
の制御端子に接続された第2のMOSFETとを備えて
いるものを用いることができる。この場合には、前記制
御回路は、前記第1のMOSFETのゲート−ソース
間、および前記第2のMOSFETのゲート−ソース間
の各々に接続されたツェナーダイオードを備えているこ
とにより、第1および第2のMOSFETのゲート−ソ
ース間にかかる電圧を所定の値以下に制限することが好
ましい。
量性負荷としてインクジェットノズルのピエゾ圧電素子
を備え、前記制御回路は、台形波電圧生成回路から出力
される台形波状のパルス電圧を前記入力信号として前記
第1、第2、第3および第4のスイッチング素子のオン
・オフ動作を制御する記録ヘッド駆動回路などに用いる
ことができる。
ェットプリンタにおいてインクジェットノズルのピエゾ
圧電素子(容量性負荷)を駆動するための記録ヘッド駆
動回路の回路図である。この駆動回路のうち、駆動パル
ス台形波電圧発生回路については、一般に知られた回路
を使用できることから、構成及び動作の説明は省略す
る。
の駆動回路では、前段に構成されている台形波電圧生成
回路(図示せず。)から出力される台形波状のパルス電
圧(入力信号V2)を電流増幅してピエゾ圧電素子C3
に印加し、インク室内の体積変化によりインクの吸引と
吐出を行う。この際に、ピエゾ圧電素子は容量性負荷と
して性質を有することから、この図に示す駆動回路は容
量性負荷駆動回路に相当する。
タQ17、Q15をプッシュプル接続した電流増幅回路
10が構成され、これらの2つのトランジスタQ17、
Q15の接続点P1とグランドGとの間に、容量値が1
μF程度の容量性負荷であるピエゾ圧電素子C3が介挿
されている。従って、台形波電圧生成回路からの入力信
号V2に基づいて電流増幅回路10を制御する点、トラ
ンジスタQ17および抵抗R12を介してピエゾ圧電素
子C3に充電する第1の充電経路CL1を備えている
点、抵抗R12およびトランジスタQ15を介してピエ
ゾ圧電素子C3からグランドGへの放電を行う第1の放
電経路DL1を備えているという点では、従来の駆動回
路と共通している。ここで、抵抗R12は、0.15Ω
程度の極めて小さな抵抗である。
1のスイッチング素子として、第1の充電経路CL1に
介挿され、後述するように、ピエゾ圧電素子C3を充電
する際には、電源(電源電位VM)からピエゾ圧電素子
C3への充電電流の給断を行う。また、トランジスタQ
15は、本発明における第3のスイッチング素子とし
て、第1の放電経路DL1に介挿され、後述するよう
に、ピエゾ圧電素子C3を放電させる際には、ピエゾ圧
電素子C3からグランドGへの放電電流の給断を行う。
の駆動回路には、第1の充電経路CL1を介してのピエ
ゾ圧電素子C3への充電に先立って、キャパシタC1、
C2からピエゾ圧電素子C3への充電を行う第2の充電
経路CL2が構成されている。この第2の充電経路CL
2は、電源とグランドGとの間に直列接続されたキャパ
シタC1、C2の接続点P2に接続している。また、キ
ャパシタC1、C2に対しては、分圧抵抗R9、R1
9、R10、R11が並列に接続している。ここで、キ
ャパシタC1、C2はいずれも、負荷(ピエゾ圧電素子
C3)の容量より十分に大きな容量であり、たとえば、
10μF程度(負荷であるピエゾ圧電素子C3の容量値
の10倍程度)の等しい容量値を有する。
18(本発明における第2のスイッチング素子)が介挿
され、このトランジスタQ18は、後述するように、第
2の充電経路CL2を介してキャパシタC1、C2の接
続点P2からピエゾ圧電素子C3に充電する期間のみ第
2の充電経路CL2を接続状態とし、それ以外の期間は
第2の充電経路CL2をオープン状態に切り換える。こ
こで、トランジスタQ18は、第2の充電経路CL2の
うち、第1の充電経路CL1とは独立のラインに介挿さ
れている。
経路DL1を介してのピエゾ圧電素子C3からの放電に
先立って、ピエゾ圧電素子C3から放電された電荷をキ
ャパシタC1、C2に充電するための第2の放電経路D
L2が構成されている。
ジスタQ10(本発明における第4のスイッチング素
子)が介挿され、このトランジスタQ10は、後述する
ように、第2の放電経路DL2を介してピエゾ圧電素子
C3からキャパシタC1、C2に放電する期間のみ第2
の放電経路DL2を接続状態とし、それ以外の期間は第
2の放電経路DL2をオープン状態に切り換える。ここ
で、トランジスタQ10は、第2の放電経路DL2のう
ち、第1の放電経路DL1とは独立のラインに介挿され
ている。
経路CL1、CL2、第1および第2の放電経路DL
1、DL2を選択してピエゾ圧電素子C3の充電、放電
を行うために、本形態では、ピエゾ圧電素子C3の充電
時にはトランジスタQ15、Q10をオフ状態にすると
ともに、トランジスタQ18、Q17をこの順にオン状
態に切り換え、ピエゾ圧電素子C3の放電時にはトラン
ジスタQ18、Q17をオフ状態にするとともに、トラ
ンジスタQ10、Q15をこの順にオン状態に切り換え
る制御回路20が構成されている。
7に対しては、入力信号V2の立ち上がり期間におい
て、入力信号V2が所定の電位以上になったときには、
このトランジスタQ17をオンさせて、第1の充電経路
CL1を介してピエゾ圧電素子C3への充電を行わせる
抵抗R5、R16およびMOSFETM29が構成され
ている。かかるスイッチング動作を行うために入力信号
V2に対する比較電位は、キャパシタC2に対する分圧
抵抗である抵抗R10、R11の接続点P3の電位が用
いられている。ここで、抵抗R10、R11の抵抗値は
それぞれ10kΩ、7kΩであり、キャパシタC2の端
子間電圧の中間値よりもやや低めの電位と、入力信号V
2を抵抗R5、R16で分圧した電位がMOSFETM
29のゲートに供給されている。
5に対しては、入力信号V2の立ち下がり期間におい
て、入力信号V2が所定の電位以下になったときには、
このトランジスタQ15をオンさせて、第1の放電経路
DL1を介してピエゾ圧電素子C3からの放電を行わせ
る抵抗R4、R8およびMOSFETM25が構成され
ている。かかるスイッチング動作を行うために入力信号
V2に対する比較電位は、キャパシタC1に対する分圧
抵抗である抵抗R9、R19の接続点P4の電位が用い
られている。ここで、抵抗R9、R19の抵抗値はそれ
ぞれ12kΩ、10kΩであり、キャパシタC1の端子
間電圧の中間値よりもやや低めの電位と、入力信号V2
を抵抗R8、R4で分圧した電位がMOSFETM25
のゲートに供給されている。
8に対しては、そのベースに入力信号V2を供給するM
OSFETM24が構成され、このMOSFETM24
のゲートには、キャパシタC1、C2の接続点P2の電
位が抵抗R18を介して入力されている。ここで、抵抗
R9、R19の抵抗値はそれぞれ12kΩ、10kΩで
あるのに対して、抵抗R10、R11の抵抗値はそれぞ
れ10kΩ、7kΩであり、電源電圧VMの中間値より
もやや低めの電位がMOSFETM24のゲートに供給
されている。ここで、MOSFETM24のソース−ゲ
ート間には抵抗R6が接続している。
0に対しては、そのベースに入力信号V2を供給するM
OSFETM30が構成され、このMOSFETM30
のゲートには、キャパシタC1、C2の接続点P2の電
位が抵抗R3を介して入力されている。ここで、抵抗R
9、R19の抵抗値はそれぞれ12kΩ、10kΩであ
るのに対して、抵抗R10、R11の抵抗値はそれぞれ
10kΩ、7kΩであり、電源電圧VMの中間値よりも
やや低めの電位がMOSFETM30のゲートに供給さ
れている。ここで、MOSFETM30のソース−ゲー
ト間には抵抗R7が接続している。
信号V2の電位変化、各ポイントでの電位変化および電
流変化を、それぞれ図2(A)、(B)、(C)に示し
てある。ここで、図2(B)に示す各変化は、それぞれ
ピエゾ圧電素子C3の端子電位、2つのキャパシタC
1、C2の接続点P2の電位、トランジスタQ18のコ
レクタ側P5の電位、およびトランジスタQ10のコレ
クタ側P6の電位である。図2(C)に示す各変化は、
それぞれトランジスタQ18のコレクタ側P5で検出し
た電流変化、トランジスタQ17のエミッタ側P7で検
出した電流変化、トランジスタQ10のコレクタ側P6
で検出した電流変化、トランジスタQ17のコレクタ側
P8で検出した電流変化である。
は、リニアな立ち上がり期間(時刻T1から時刻T3ま
での期間)と、フラットなピークレベル期間(時刻T3
から時刻T4までの期間)と、リニアな立ち下がり期間
(時刻T4から時刻T6までの期間)とから成る台形波
電圧パルスであり、本形態の駆動回路の電流増幅回路1
0を経て、電流増幅された台形波電圧パルス(ヘッドの
駆動電圧パルス)となる。
C2は充電された状態にあり、ピエゾ圧電素子C3は放
電した状態にある。ここで、MOSFETM24はゲー
ト電位が高いので、オン状態にあり、MOSFETM2
4を介して入力信号V2がトランジスタQ18のベース
に印加される。この初期段階では、入力信号V2の電位
がまだ低いので、トランジスタQ18のベース電位がキ
ャパシタC1、C2の接続点P2の電位(トランジスタ
Q18のコレクタ電位)よりも低い。また、ピエゾ圧電
素子C3は充電が開始された直後なので、その電位(ト
ランジスタQ18のエミッタ電位)は、トランジスタQ
18のベース電位およびコレクタ電位よりも低いので、
第2の充電経路CL2では、キャパシタC1、C2から
の充電電流が、図2(C)に示すように、トランジスタ
Q18を通ってピエゾ圧電素子C3に流れ込む。この
間、MOSFETM29はゲート電位が高いので、オフ
状態にあり、トランジスタQ17はオフ状態にある。こ
のため、電源から第1の充電経路CL1を介してのピエ
ゾ圧電素子C3への充電は行われない。
は、時刻T2において、ピエゾ圧電素子C3の電位(ト
ランジスタQ18のエミッタ電位)がトランジスタQ1
8のコレクタ電位と略等しくなるまで行われる。そし
て、ピエゾ圧電素子C3の充電が進むうちに、入力信号
V2の電位が高くなると、MOSFETM24がターン
オフする一方、MOSFETM29がターンオンする。
その結果、トランジスタQ18がオフ状態になって第2
の充電経路CL2がオープン状態になる。一方、トラン
ジスタQ17がオン状態になって、電源から第1の充電
経路CL1を介してのピエゾ圧電素子C3への充電が開
始される。
刻T3において台形波の最高電位になる。このようなピ
エゾ圧電素子C3への充電が行われる間、トランジスタ
Q10およびトランジスタQ15はオフ状態にある。
V2が立ち下がると、ピエゾ圧電素子C3の放電が開始
される。ここで、MOSFETM30はゲート電位が低
いので、オン状態にあり、MOSFETM30を介し
て、入力信号V2がトランジスタQ10のベースに印加
される。この初期段階では、入力信号V2の電位がまだ
高いので、トランジスタQ10のベース電位がキャパシ
タC1、C2の接続点P2の電位(トランジスタQ10
のコレクタ電位)よりも高い。また、ピエゾ圧電素子C
3は放電が開始された直後なので、その電位(トランジ
スタQ10のエミッタ電位)は、トランジスタQ10の
ベース電位およびコレクタ電位よりも高いので、第2の
放電経路CL2では、ピエゾ圧電素子C3からの放電電
流が、図2(C)に示すように、トランジスタQ10を
通ってキャパシタC1、C2に流れ込んで、そこに蓄え
られる。この間、MOSFETM25はゲート電位が低
いので、オフ状態にあり、トランジスタQ15はオフ状
態にある。このため、ピエゾ圧電素子C3から第1の放
電経路DL1を介してのグランドGへの放電は行われな
い。
時刻T5において、ピエゾ圧電素子C3の電位(トラン
ジスタQ10のエミッタ電位)がトランジスタQ10の
コレクタ電位と略等しくなるまで行われる。そして、ピ
エゾ圧電素子C3の放電が進むうちに、入力信号V2の
電位が低くなると、MOSFETM30がターンオフす
る一方、MOSFETM25がターンオンする。その結
果、トランジスタQ10がオフ状態になって第2の放電
経路DL2がオープン状態になる。一方、トランジスタ
Q15がオン状態になって、ピエゾ圧電素子C3から第
1の放電経路DL1を介してのグランドGへの放電が開
始される。
刻T6において台形波形の最低電位と等しくなる。この
ようなピエゾ圧電素子C3の放電が行われる間、トラン
ジスタQ18およびトランジスタQ17はオフ状態にあ
る。
であれば、ピエゾ圧電素子C3から放電を全てグランド
Gに捨てていたのを、その一部ではあるがキャパシタC
1、C2に充電しておく。また、このキャパシタC1、
C2に充電した電荷については、ピエゾ圧電素子C3へ
の充電に用い、ピエゾ圧電素子C3への充電を全て電源
から行うわけではない。従って、ピエゾ圧電素子C3へ
の充電に必要な電気量の一部をキャパシタC1、C2か
らの電力供給で行い、残りを電源からの電力供給で賄
う。従って、電源からみれば消費電力が小さい。また、
トランジスタQ17からみれば、キャパシタC1、C2
からすでに充電した後のピエゾ圧電素子C3の端子の電
位と電源電位との差に相当する電圧がかかるだけで、電
源電圧VMがそのままエミッタ−コレクタ間にかかるわ
けではない。このため、トランジスタQ17での発熱が
小さい。
様であり、キャパシタC1、C2に対してすでに放電し
た後のピエゾ圧電素子C3の端子の電位とグランドGの
電位との差に相当する電圧がかかるだけで電源電圧VM
(ピエゾ圧電素子C3の端子間電圧の最高値)がそのま
まエミッタ−コレクタ間にかかるわけではない。このた
め、トランジスタQ15での発熱が小さい。さらに、ス
イッチング素子の数が増えた分、各スイッチング素子で
発熱が抑えられるので、小さなパッケージで済むという
利点もある。
実施形態1の改良例1に係る記録ヘッド駆動回路(容量
性負荷駆動回路)の回路図である。本例の駆動回路は、
実施形態1と基本的な構成が同一であり、図3からわか
るように、第2の充電経路CL2にはトランジスタQ1
8のコレクタとキャパシタC1、C2の接続点P2との
間にインダクタL3が介挿され、かつ、第2の放電経路
DL2にはトランジスタQ10のコレクタとキャパシタ
C1、C2の接続点P2との間にインダクタL4が介挿
されている。その他の構成は、先に説明した実施形態1
と同様であるため、それらの説明を省略する。
信号V2の電位変化、各ポイントでの電位変化および電
流変化を、それぞれ図4(A)、(B)、(C)に示し
てある。ここで、図4(B)に示す各変化は、図2
(B)と同様、それぞれピエゾ圧電素子C3の端子電
位、2つのキャパシタC1、C2の接続点P2の電位、
トランジスタQ18のコレクタ側P5の電位、およびト
ランジスタQ10のコレクタ側P6の電位である。図4
(C)に示す各変化は、図2(C)と同様、それぞれト
ランジスタQ18のコレクタ側P5で検出した電流変
化、トランジスタQ17のエミッタ側P7で検出した電
流変化、トランジスタQ10のコレクタ側P6で検出し
た電流変化、トランジスタQ17のコレクタ側P8で検
出した電流変化である。
に、時刻T1においては、MOSFETM24はゲート
電位が高いので、オン状態にあり、MOSFETM24
を介して入力信号V2がトランジスタQ18のベースに
印加される。この初期段階では、入力信号V2の電位が
まだ低いので、トランジスタQ18のベース電位がキャ
パシタC1、C2の接続点P2の電位(トランジスタQ
18のコレクタ電位)よりも低い。
れた直後なので、その電位(トランジスタQ18のエミ
ッタ電位)は、トランジスタQ18のベース電位および
コレクタ電位よりも低いので、第2の充電経路CL2で
は、キャパシタC1、C2からの充電電流が、図4
(C)に示すように、トランジスタQ18を通ってピエ
ゾ圧電素子C3に流れ込む。このとき、トランジスタQ
18のコレクタ側P5の電位は、図4(B)に示すよう
に、インダクタL3の逆起電力により、一時的に低下し
た後、上昇する。このため、図2(B)に示した場合と
比較して、トランジスタQ18にかかる電圧が小さいの
で、トランジスタQ18の発熱量が小さい。この間、M
OSFETM29はゲート電位が高いので、オフ状態に
あり、トランジスタQ17はオフ状態にある。従って、
電源から第1の充電経路CL1を介してのピエゾ圧電素
子C3への充電は行われない。
は、時刻T2′において、ピエゾ圧電素子C3の電位
(トランジスタQ18のエミッタ電位)がトランジスタ
Q18のコレクタ電位と略等しくなるまで行われる。そ
して、ピエゾ圧電素子C3の充電が進むうちに入力信号
V2の電位が高くなると、MOSFETM24がターン
オフする一方、MOSFETM29がターンオンする。
その結果、トランジスタQ18がオフ状態になって第2
の充電経路CL2がオープン状態になる。一方、トラン
ジスタQ17がオン状態になって、電源から第1の充電
経路CL1を介してのピエゾ圧電素子C3への充電が開
始される。ここで、トランジスタQ18のコレクタ側P
5の電位は、図4(B)に示したように、インダクタL
3の逆起電力により、一時的に低下した後、上昇するた
め、時刻T1から時刻T2′に至るまでの時間は、図2
(B)における時刻T1から時刻T2に至るまでの時間
と比較して長い。すなわち、トランジスタQ18のオン
時間が長いので、キャパシタC1、C2に蓄えた電荷を
ピエゾ圧電素子C3の充電により有効に利用できる。
刻T3において台形波形の最高電位と等しくなる。この
ようなピエゾ圧電素子C3への充電が行われる間、トラ
ンジスタQ10およびトランジスタQ15はオフ状態に
ある。
V2が立ち下がると、ピエゾ圧電素子C3の放電が開始
される。ここで、MOSFETM30はゲート電位が低
いので、オン状態にあり、MOSFETM30を介し
て、入力信号V2がトランジスタQ10のベースに印加
される。この初期段階では、入力信号V2の電位がまだ
高いので、トランジスタQ10のベース電位がキャパシ
タC1、C2の接続点P2の電位(トランジスタQ10
のコレクタ電位)よりも高い。
れた直後なので、その電位(トランジスタQ10のエミ
ッタ電位)は、トランジスタQ10のベース電位および
コレクタ電位よりも高いので、第2の放電経路CL2で
は、ピエゾ圧電素子C3からの放電電流が、図4(C)
に示すように、トランジスタQ10を通ってキャパシタ
C1、C2に流れ込んで、そこに蓄えられる。このと
き、トランジスタQ10のコレクタ側P6の電位は、図
4(B)に示すように、インダクタL4の逆起電力によ
り、一時的に上昇した後、低下する。このため、図2
(B)に示した場合と比較して、トランジスタQ10に
かかる電圧が低いので、トランジスタQ10の発熱量が
小さい。この間、MOSFETM25はゲート電位が低
いので、オフ状態にあり、トランジスタQ15はオフ状
態にある。従って、ピエゾ圧電素子C3から第1の放電
経路DL1を介してのグランドGへの放電は行われな
い。
時刻T5′において、ピエゾ圧電素子C3の電位(トラ
ンジスタQ10のエミッタ電位)がトランジスタQ10
のコレクタ電位と略等しくなるまで行われる。そして、
ピエゾ圧電素子C3の放電が進むうちに、入力信号V2
の電位が低くなると、MOSFETM30がターンオフ
する一方、MOSFETM25がターンオンする。その
結果、トランジスタQ10がオフ状態になって第2の放
電経路DL2がオープン状態になる。一方、トランジス
タQ15がオン状態になって、ピエゾ圧電素子C3から
第1の放電経路DL1を介してのグランドGへの放電が
開始される。ここで、トランジスタQ10のコレクタ側
P6の電位は、図4(B)に示すように、インダクタL
4の逆起電力により、一時的に上昇した後、低下するた
め、時刻T4から時刻T5′に至るまでの時間は、図2
(B)に示した場合の時刻T4から時刻T5に至るまで
の時間と比較して長い。すなわち、トランジスタQ10
のオン時間が長いので、キャパシタC1、C2に電荷を
より有効に蓄えることができる。
刻T6において台形波形の最低電位と等しくなる。この
ようなピエゾ圧電素子C3の放電が行われる間、トラン
ジスタQ18およびトランジスタQ17はオフ状態にあ
る。
ゾ圧電素子C3への充電に必要な電気量の一部をキャパ
シタC1、C2からの電力供給で行い、残りを電源から
の電力供給で賄うので、電源からみれば消費電力が小さ
いなど、実施の形態1と同様な効果を奏する。
L4の逆起電力を利用して、トランジスタQ10、Q1
8にかかる電圧を低く抑え、かつ、これらのオン時間を
長くしている。このため、トランジスタQ10、Q18
の発熱量をより小さくできるとともに、キャパシタC
1、C2に蓄えた電荷をより有効に利用するので、電源
の負荷が小さいという利点を有する。
実施形態1の改良例2に係る記録ヘッド駆動回路(容量
性負荷駆動回路)の回路図である。本例の駆動回路は、
実施形態1およびその改良例1と基本的な構成が同一で
ある。
例1と同様、第2の充電経路CL2にはトランジスタQ
18のコレクタとキャパシタC1、C2の接続点P2と
の間にインダクタL3が介挿され、かつ、第2の放電経
路DL2にはトランジスタQ10のコレクタとキャパシ
タC1、C2の接続点P2との間にインダクタL4が介
挿されている。
ート−ソース間には、抵抗R6に並列にツェナーダイオ
ードTD7、TD8が接続されている。また、MOSF
ETM30のゲート−ソース間には、抵抗R7に並列に
ツェナーダイオードTD9、TD10が接続されてい
る。さらに、MOSFETM29、M25のゲート−ソ
ース間にも、抵抗R5、R8に並列にツェナーダイオー
ドTD13、TD14、TD11、TD12が接続され
ている。ここで、いずれもツェナーダイオードTD7、
TD8、TD9、TD10、TD13、TD14、TD
11、TD12はブレーダウン電圧が15Vのものが使
用され、MOSFETM24、M30、M29、M25
のゲート−ソース間電圧が制限されている。このため、
MOSFETM24、M30、M29、M25のゲート
−ソース間に印加される電圧が定格電圧を越えることが
ないので、MOSFETM24、M30、M29、M2
5の破壊を防止できる。
記録ヘッド駆動回路(容量性負荷駆動回路)の回路図で
ある。本例の記録ヘッド駆動回路も、基本的な構成が実
施形態1と同一であり、その制御回路の構成のみが一部
相違する。このため、図6には共通する機能を有する構
成要素には同一の符号を付すとともに、それらの説明を
省略する。
10を制御するのに、そのベース電圧をMOSFET
(図1参照。)で制御する制御回路20を用いたが、本
形態の制御回路20では、図6からわかるように、トラ
ンジスタQ18、Q10のベースには、抵抗R25、R
26を介して入力信号V2が供給されるように構成され
ている。また、第2の充電経路CL2には、この充電経
路CL2を介してのピエゾ圧電素子C3への充電が終了
した後、ピエゾ圧電素子C3あるいは電源からキャパシ
タC1、C2への逆電流を遮断するために、トランジス
タQ18のコレクタとキャパシタC1、C2の接続点P
2との間にダイオードD8を介挿してある。また、第2
の放電経路DL2には、この放電経路DL2を介しての
ピエゾ圧電素子C3からの放電が終了した後、キャパシ
タC1、C2からピエゾ圧電素子C3への逆電流を遮断
するために、トランジスタQ10のコレクタとキャパシ
タC1、C2の接続点P2との間にはダイオードD7を
介挿してある。
T1から時刻T2に相当する期間においては、ピエゾ圧
電素子C3は充電が開始された直後なので、その電位
(トランジスタQ18のエミッタ電位)は、トランジス
タQ18のコレクタ電位よりも低いので、キャパシタC
1、C2から第2の充電経路CL2を介してピエゾ圧電
素子C3に充電される。これに対して、時刻T2以降、
ピエゾ圧電素子C3の電位(トランジスタQ18のエミ
ッタ電位)がトランジスタQ18のコレクタ電位よりも
高くなっても、あるいは、トランジスタQ17がオン状
態になって電源から第1の充電経路L1を介してのピエ
ゾ圧電素子C3への充電が開始された以降でも、第2の
充電経路CL2にはダイオードD8が介挿されているの
で、入力信号V2の方からトランジスタQ18のベース
およびコレクタを通ってキャパシタC1、C2に電流が
流れ込むことがない。
に相当する期間においては、ピエゾ圧電素子C3は放電
が開始された直後なので、その電位(トランジスタQ1
0のエミッタ電位)は、トランジスタQ10のコレクタ
電位より高いので、ピエゾ圧電素子C3からは第2の放
電経路DL2を介してキャパシタC1、C2に放電され
る。これに対して、時刻T5以降、ピエゾ圧電素子C3
の電位(トランジスタQ10のエミッタ電位)がトラン
ジスタQ10のコレクタ電位よりも低くなっても、ある
いは、トランジスタQ15がオン状態になって第1の放
電経路DL1を介してのピエゾ圧電素子C3からグラン
ドGへの充電が開始された以降でも、第2の放電経路D
L2にはダイオードD7が介挿されているので、キャパ
シタC1、C2からトランジスタQ10のコレクタおよ
びベースを通って入力信号V2の方に電流が流れ込むこ
とがない。
2の改良例に係る記録ヘッド駆動回路(容量性負荷駆動
回路)の回路図である。本例の記録ヘッド駆動回路は、
基本的な構成が実施形態2と同一である。このため、図
7には共通する機能を有する構成要素には同一の符号を
付すとともに、それらの説明を省略する。
L2にはトランジスタQ18のコレクタとキャパシタC
1、C2の接続点P2との間にインダクタL3が介挿さ
れ、かつ、第2の放電経路DL2にはトランジスタQ1
0のコレクタとキャパシタC1、C2の接続点P2との
間にインダクタL4が介挿されている。その他の構成お
よび動作は、先に説明した実施形態2と同様であるた
め、それらの説明を省略する。
同様、インダクタL3、L4の逆起電力を利用して、ト
ランジスタQ10、Q18にかかる電圧を低く抑え、か
つ、これらのオン時間を長くしている。このため、トラ
ンジスタQ10、Q18の発熱量をより小さくできると
ともに、キャパシタC1、C2に蓄えた電荷をより有効
に利用するので、電源の負荷が小さいという利点を有す
る。
記録ヘッド駆動回路(容量性負荷駆動回路)の回路図で
ある。この駆動回路も、基本的な構成および動作は前記
の各形態と同様なので、共通する機能を有する構成要素
には共通する符号を付してある。
は、MOSFETM31(本発明における第1のスイッ
チング素子)が第1の充電経路CL1に介挿され、後述
するように、ピエゾ圧電素子C3を充電する際には、電
源からピエゾ圧電素子C3への充電電流の給断を行う。
このMOSFETM31のゲート−ソース間には抵抗R
39が接続されている。また、MOSFETM34(本
発明における第3のスイッチング素子)が第1の放電経
路DL1に介挿され、後述するように、ピエゾ圧電素子
C3を放電させる際には、ピエゾ圧電素子C3からグラ
ンドGへの放電電流の給断を行う。このMOSFETM
34のゲート−ソース間には抵抗R40が接続されてい
る。
形態の駆動回路には、第1の充電経路CL1を介しての
ピエゾ圧電素子C3への充電に先立って、キャパシタC
1、C2からピエゾ圧電素子C3への充電を行う第2の
充電経路CL2が構成されている。この第2の充電経路
CL2は、電源とグランドGとの間に直列されたキャパ
シタC1、C2の接続点P2に接続している。また、キ
ャパシタC1、C2に対しては、分圧抵抗R9、R1
9、R10、R11が並列に接続している。ここで、キ
ャパシタC1、C2はいずれも、負荷(ピエゾ圧電素子
C3)の容量より十分に大きな容量であり、たとえば、
10μF程度(負荷であるピエゾ圧電素子C3の容量値
の10倍程度)の等しい容量値を有する。
39(本発明における第2のスイッチング素子)が介挿
され、かつ、この第2の充電経路CL2には、この充電
経路CL2を介してのピエゾ圧電素子C3への充電が終
了した後、ピエゾ圧電素子C3あるいは電源からキャパ
シタC1、C2への逆電流を遮断するためのダイオード
D8が介挿されている。MOSFETM39は、ゲート
に抵抗R16が接続され、後述するように、第2の充電
経路CL2を介してキャパシタC1、C2からピエゾ圧
電素子C3に充電する期間のみ、第2の充電経路CL2
を接続状態とし、それ以外の期間は、第2の充電経路C
L2をオープン状態に切り換える。
経路DL1を介してのピエゾ圧電素子C3からの放電に
先立って、ピエゾ圧電素子C3から放電された電荷をキ
ャパシタC1、C2に充電するための第2の放電経路D
L2が構成されている。
FETM33(本発明における第4のスイッチング素
子)が介挿され、かつ、第2の放電経路DL2には、こ
の放電経路DL2を介してのピエゾ圧電素子C3からの
放電が終了した後、キャパシタC1、C2からピエゾ圧
電素子C3への逆電流を遮断するためのダイオードD7
が介挿されている。MOSFETM33は、ゲートに抵
抗R25が接続され、後述するように、第2の放電経路
DL2を介してピエゾ圧電素子C3からキャパシタC
1、C2に放電する期間のみ、第2の放電経路DL2を
接続状態とし、それ以外の期間は第2の放電経路DL2
をオープン状態に切り換える。
経路CL1、CL2、第1および第2の放電経路DL
1、DL2を選択してピエゾ圧電素子C3の充電、放電
を行うために、本形態では、ピエゾ圧電素子C3の充電
時にはMOSFETM34、M33をオフ状態にすると
ともに、MOSFETM39、M31をこの順にオン状
態に切り換え、ピエゾ圧電素子C3の放電時にはMOS
FETM39、M31をオフ状態にするとともに、MO
SFETM33、M34をこの順にオン状態に切り換え
る制御回路20が構成されている。
1に対して、入力信号V2の立ち上がり期間において、
入力信号V2が所定の電位以上になったときには、この
MOSFETM31をオンさせて、第1の充電経路CL
1を介してピエゾ圧電素子C3への充電を行わせるMO
SFETM32が構成されている。このMOSFETM
32のゲートには、キャパシタC1、C2の分圧抵抗R
として接続されている2つの抵抗R10、R11の接続
点P3の電位を基準電位とする差動増幅回路30からの
出力が供給されている。この差動増幅回路30は、抵抗
R30、入力信号V2がベースに供給されるトランジス
タQ21、抵抗R32、抵抗R10、R11との接続点
P3の電位がベースに供給されるトランジスタQ24、
抵抗R33から構成されている。
4に対しては、入力信号V2の立ち下がり期間におい
て、入力信号V2が所定の電位以下になったときには、
このMOSFETM34をオンさせて、第1の放電経路
DL1を介してピエゾ圧電素子C3のグランドGへの放
電を行わせるMOSFETM25が構成されている。こ
のMOSFETM25のゲートには、キャパシタC1、
C2の分圧抵抗Rとして接続されている2つの抵抗R
9、R19との接続点P4の電位を基準電位とする差動
増幅回路40からの出力が供給されている。この差動増
幅回路40は、抵抗R31、入力信号V2がベースに供
給されるトランジスタQ22、抵抗R34、抵抗R9、
R19との接続点P4の電位がベースに供給されるトラ
ンジスタQ23、抵抗R35から構成されている。
9、M33の前段で入力信号V2がベースに供給される
トランジスタQ18、Q10を有しており、これらのト
ランジスタQ18、Q10のコネクタは、それぞれ抵抗
R16、R25を介してMOSFETM39、M33の
ゲートに供給されている。なお、トランジスタQ18、
Q10のコレクタはそれぞれ、抵抗R27、R28を介
して電源およびグランドGに接続され、抵抗R36、R
37を介してMOSFETM32、M25のゲートに接
続されている。また、トランジスタQ18、Q10のコ
レクタはそれぞれ、抵抗R29、R26を介してMOS
FETM31、M34のゲートに接続されている。
M33は、入力信号V2によってオン・オフ動作を行
い、このオン・オフ動作によってMOSFETM39、
M33が制御される。
相当する期間では、差動増幅回路30において、トラン
ジスタQ21のゲート電位(入力信号V2の電位)より
もトランジスタQ24のゲート電位が高いためにトラン
ジスタQ24がオン状態にある。従って、MOSFET
M32は、ゲート電位が低電位側であるため、オン状態
になる。このため、MOSFETM31はゲート電位が
高電位側になるので、オフ状態にある。それ故、電源か
ら第1の充電経路CL1を介してのピエゾ圧電素子C3
への充電は行われない。一方、トランジスタQ18がオ
ン状態になりはじめると、MOSFETM39のゲート
電位が低下するので、MOSFETM39がオン状態に
なる。その結果、キャパシタC1、C2から第2の充電
経路CL2を介してピエゾ圧電素子C3に充電される。
この間、MOSFETM32はオン状態のままなので、
MOSFETM31はオフ状態のままにある。
のピエゾ圧電素子C3への充電は、時刻T2において、
入力信号V2の電位(トランジスタQ21のベース電
位)と、抵抗R10、R11との接続点P3の電位(ト
ランジスタQ24のベース電位)との間の高低が逆転す
るまで続く。そして、かかる逆転が起こると、MOSF
ETM32は、ゲート電位が高電位側になるため、オフ
状態になる。このため、MOSFETM31は、ゲート
電位が低電位側になるので、オン状態にある。それ故、
電源から第1の充電経路CL1を介してのピエゾ圧電素
子C3への充電が行われる。このとき、MOSFETM
39は、ドレイン電位が低いので、電流を流さない。
5に相当する期間では、差動増幅回路40においてトラ
ンジスタQ22のゲート電位(入力信号V2の電位)よ
りもトランジスタQ23のゲート電位が高いためにトラ
ンジスタQ23がオン状態にある。従って、MOSFE
TM25は、ゲート電位が低電位側になるため、オン状
態になる。このため、MOSFETM34は、ゲート電
位が低電位側になるので、オフ状態にある。それ故、第
1の放電経路DL1を介してのピエゾ圧電素子C3のグ
ランドGへの放電は行われない。一方、トランジスタQ
10がオン状態になりはじめると、MOSFETM33
のゲート電位が上昇するので、MOSFETM33がオ
ン状態になる。その結果、ピエゾ圧電素子C3から第2
の放電経路DL2を介してキャパシタC1、C2に放電
される。この間、MOSFETM25はオン状態のまま
なので、MOSFETM34はオフ状態のままにある。
のピエゾ圧電素子C3の放電は、時刻T5において、入
力信号V2の電位(トランジスタQ22のベース電位)
と、抵抗R9、R19との接続点P4の電位(トランジ
スタQ23のベース電位)との間の高低が逆転するまで
続く。そして、かかる逆転が起こると、MOSFETM
25は、ゲート電位が低電位側になるため、オフ状態に
なる。このため、MOSFETM34は、ゲート電位が
高電位側になるので、オン状態になる。それ故、第1の
充電経路DL1を介してのピエゾ圧電素子C3からグラ
ンドGへの放電が行われる。このとき、MOSFETM
33は、ドレイン電位が高いので、電流を流さない。
ゾ圧電素子C3からの放電を一部ではあるがキャパシタ
C1、C2に充電しておく。また、このキャパシタC
1、C2に充電した電荷については、ピエゾ圧電素子C
3への充電に用い、ピエゾ圧電素子C3への充電を全て
電源から行うわけではない。従って、電源からみれば消
費電力が小さい。また、MOSFETM31からみれ
ば、キャパシタC1、C2からすでに充電した後のピエ
ゾ圧電素子C3の端子の電位と電源電位との差に相当す
る電圧がかかるだけで、駆動電圧VMの最高値がそのま
まソース−ドレイン間にかかるわけではない。このた
め、MOSFETM31での発熱が小さい。同様なこと
は、MOSFETM34でも同様であり、キャパシタC
1、C2に対してすでに放電した後のピエゾ圧電素子C
3の端子の電位とグランドGの電位との差に相当する電
圧がかかるだけで駆動電圧VMの最高値(ピエゾ圧電素
子C3の端子間電圧の最高値)がそのままエミッタ−コ
レクタ間にかかるわけではない。このため、MOSFE
TM34での発熱が小さいなど、実施形態1と同様な効
果を奏する。
記録ヘッド駆動回路(容量性負荷駆動回路)の回路図で
ある。本例の記録ヘッド駆動回路は、実施形態1、2の
特徴点を兼ね備えた構成を有し、それぞれの回路部分の
基本的な動作は、実施形態1、2と各々同様であるた
め、共通する機能を有する構成要素には同一の符号を付
してある。但し、実施の形態1、2では、キャパシタC
1、C2からピエゾ圧電素子C3に充電する系が1段で
あったのに対して、本形態では、キャパシタC1、C2
からピエゾ圧電素子C3に充電する系が2段に構成され
ている。また、実施の形態1、2では、ピエゾ圧電素子
C3からキャパシタC1、C2に放電する系が1段であ
ったのに対して、本形態では、ピエゾ圧電素子C3から
キャパシタC1、C2に放電する系が2段に構成されて
いる。
示すように、第1の充電経路CL1を介してのピエゾ圧
電素子C3への充電に先立って、キャパシタC1、C2
の接続点P2からピエゾ圧電素子C3への充電を行う低
電圧用の第2の充電経路CL2′と、キャパシタC1、
C4の接続点P18からピエゾ圧電素子C3への充電を
行う高電圧用の第2の充電経路CL2″とが構成されて
いる。ここで、3つのキャパシタC1、C2、C4はい
ずれも、負荷(ピエゾ圧電素子C3)の容量より十分に
大きな容量であり、たとえば、10μF程度(負荷であ
るピエゾ圧電素子C3の容量値の10倍程度)の等しい
容量値を有する。
の形態2と同様、トランジスタQ21が介挿され、この
トランジスタQ21のベースに対しては、抵抗R34を
介して入力信号V2が供給されるように構成されてい
る。また、第2の充電経路CL2′には逆電流遮断用の
ダイオードD9、およびインダクタL5が介挿されてい
る。一方、第2の充電経路CL2″には、実施の形態1
と同様、トランジスタQ18が介挿されている。また、
第2の充電経路CL2″には逆電流遮断用のダイオード
D8、およびインダクタL6が介挿されている。
L1を介してのピエゾ圧電素子C3から放電に先立っ
て、ピエゾ圧電素子C3からキャパシタC1、C4の接
続点P18への放電を行う高電圧用の第2の放電経路D
L2′と、ピエゾ圧電素子C3からキャパシタC1、C
2の接続点P2への放電を行う低電圧用の第2の放電経
路DL2″とが構成されている。
施の形態2と同様、トランジスタQ10が介挿され、こ
のトランジスタQ10のベースに対しては、抵抗R26
を介して入力信号V2が供給されるように構成されてい
る。また、第2の放電経路DL2′には逆電流遮断用の
ダイオードD7、およびインダクタL8が介挿されてい
る。一方、第2の放電経路DL2″には、実施の形態1
と同様、トランジスタQ22が介挿されている。また、
第2の放電経路DL2″には逆電流遮断用のダイオード
D10、およびインダクタL7が介挿されている。
経路CL1、CL2′、CL2″、第1および第2の放
電経路DL1、DL2、DL2″を選択してピエゾ圧電
素子C3の充電、放電を行うために、本形態では、ピエ
ゾ圧電素子C3の充電時にはトランジスタQ15、Q1
0、Q22をオフ状態にするとともに、トランジスタQ
21、Q18、Q17をこの順にオン状態に切り換え、
ピエゾ圧電素子C3の放電時にはトランジスタQ21、
Q18、Q17をオフ状態にするとともに、トランジス
タQ10、Q22、Q15をこの順にオン状態に切り換
える制御回路20が構成されている。このようなパター
ンで各スイッチング素子のオン・オフ動作は、入力信号
V2の電位とキャパシタC1、C2、C4の端子電位と
の間の相対的な高低に基づいて行われる。
分圧抵抗である抵抗R19、R28、R9の各接続点P
9、P10の電位はそれぞれ、トランジスタQ17を制
御するMOSFETM29のゲート、およびトランジス
タQ15を制御するMOSFETM25のゲートに抵抗
R16、R4を介して供給されている。また、キャパシ
タC2の分圧抵抗である抵抗R10、R11の接続点P
3の電位は、トランジスタQ18を制御するMOSFE
TM38のゲートに抵抗R33を介して供給されてい
る。さらに、キャパシタC4の分圧抵抗である抵抗R2
9、R30の接続点P12の電位は、トランジスタQ2
2を制御するMOSFETM36のゲートに抵抗R35
を介して供給されている。従って、本形態では、2段の
第2の充電経路CL2′、CL2″が形成されている
が、制御回路20は、それらに介挿されているトランジ
スタQ18、Q21を低電圧用から高電圧用に順次オン
状態に切り換えていく。また、2段の第2の放電経路D
L2′、DL2″が形成されているが、制御回路20
は、それらに介挿されているトランジスタQ10、Q2
2を高電圧用から低電圧用に順次オン状態に切り換えて
いく。
電素子C3とキャパシタC1、C2、C4との間での充
電量および放電量が大きいので、電源からみたときの消
費電力をより小さくできる。しかも、充電の際にかかる
電圧を各トランジスタQ17、Q18、Q21に分散さ
せ、かつ、放電の際にかかる電圧を各トランジスタQ1
0、Q22、Q15に分散させたことになるので、各ト
ランジスタでの発熱が極めて小さい。
1と同様、インダクタL8、L6、L7、L5の逆起電
力を利用して、トランジスタQ10、Q18、Q22、
Q21にかかる電圧を低く抑え、かつ、これらのオン時
間を長くしている。このため、トランジスタQ10、Q
18、Q22、Q21の発熱量をより小さくできるとと
もに、キャパシタC1、C2、C4に蓄えた電荷をより
有効に利用するので、電源の負荷が小さいという利点を
有する。
る記録ヘッド駆動回路(容量性負荷駆動回路)の回路図
である。図10に示すように、本形態の駆動回路でも、
第1の充電経路CL1においてMOS−FETM31
(本発明における第1のスイッチング素子)および抵抗
R12を介して電源(電源電位VM)からピエゾ圧電素
子C3に充電し、第1の放電経路DL1において抵抗R
12およびMOS−FETM34(本発明における第3
のスイッチング素子)を介してピエゾ圧電素子C3から
グランドGへの放電を行うことができる。
1の充電経路CL1を介してのピエゾ圧電素子C3への
充電に先立って、キャパシタC1、C2の接続点P2か
らピエゾ圧電素子C3への充電を行う第2の充電経路C
L2が構成されている。キャパシタC1、C2に対して
は、分圧抵抗R9、R19、R10、R11が並列に接
続している。ここで、キャパシタC1、C2はいずれ
も、負荷(ピエゾ圧電素子C3)の容量より十分に大き
な容量であり、たとえば、10μF程度(負荷であるピ
エゾ圧電素子C3の容量値の10倍程度)の等しい容量
値を有する。
うち、第1の充電経路CL1と第2の充電経路CL2と
の共通ラインにはトランジスタQ62(本発明における
第2のスイッチング素子)が介挿されている。また、第
2の充電経路CL2のうち、第1の充電経路CL1から
独立したラインには、逆電流遮断用のダイオードD8が
介挿されている。トランジスタQ62は、第1の充電経
路CL1からみればMOS−FETM31に対して直列
接続しており、後述するように、ピエゾ圧電素子C3か
ら放電する期間はオフ状態にある一方、ピエゾ圧電素子
C3に充電を行う期間中は、第2の充電経路CL2を介
してキャパシタC1、C2の接続点P2からピエゾ圧電
素子C3に充電する期間だけでなく、第1の充電経路C
L1を介して電源からピエゾ圧電素子C3に充電する期
間もオン状態にある。
経路DL1を介してのピエゾ圧電素子C3からグランド
Gへの放電に先立って、ピエゾ圧電素子C3から放電さ
れた電荷をキャパシタC1、C2に充電するための第2
の放電経路DL2が構成されている。
うち、第1の放電経路DL1と第2の放電経路DL2と
の共通ラインにはトランジスタQ61(本発明における
第4のスイッチング素子)が介挿されている。また、第
2の放電経路DL2のうち、第1の放電経路DL1から
独立したラインには、逆電流遮断用のダイオードD7が
介挿されている。トランジスタQ61は、第1の放電経
路DL1からみればMOS−FETM34に対して直列
接続しており、後述するように、ピエゾ圧電素子C3に
充電する期間はオフ状態にある一方、ピエゾ圧電素子C
3が放電を行う期間中は、第2の放電経路DL2を介し
てピエゾ圧電素子C3からキャパシタC1、C2に放電
する期間だけでなく、第1の充電経路DL1を介してピ
エゾ圧電素子C3からグランドGに放電する期間もオン
状態にある。
経路CL1、CL2、第1および第2の放電経路DL
1、DL2を適宜、選択して充電および放電を行うため
に、本形態では、ピエゾ圧電素子C3の充電時にはトラ
ンジスタQ61をオフ状態にするとともに、トランジス
タQ62およびMOS−FETM31をこの順にオン状
態に切り換え、ピエゾ圧電素子C3の放電時にはトラン
ジスタQ62およびMOS−FETM31をオフ状態に
するとともに、トランジスタQ61およびMOS−FE
TM34をこの順にオン状態に切り換える制御回路20
が構成されている。
ランジスタQ62のベースに印加されており、トランジ
スタQ62のベース電位がエミッタ電位よりも高い期間
中(充電期間中)、このトランジスタQ62はオン状態
に保持されるように構成されている。なお、入力信号V
2はトランジスタQ61のベースにも印加されているの
で、トランジスタQ61のベース電位がエミッタ電位よ
りも高い期間中(充電期間中)、トランジスタQ61は
オフ状態に保持される。また、キャパシタC2に対する
分圧抵抗である抵抗R10、R11の接続点P3の電位
と入力信号V2とがコンパレータU3(電圧比較回路)
に入力されているので、トランジスタQ62がオンした
以降、入力信号V2が所定の電圧(接続点P3の電位)
より高くなったときにはじめて、MOS−FETM31
がオンするようになっている。ここで、抵抗R10、R
11の抵抗値はそれぞれ7kΩ、15kΩであり、キャ
パシタC1、C2の接続点P2の電位よりもやや低めの
電位がMOS−FETM31がスイッチング動作を行う
ときの比較電位になっている。
のベースに印加されており、トランジスタQ61のベー
ス電位がエミッタ電位よりも低い期間中(放電期間
中)、このトランジスタQ61はオン状態に保持される
ように構成されている。なお、入力信号V2はトランジ
スタQ62のベースにも印加されているので、トランジ
スタQ62のベース電位がエミッタ電位よりも低い期間
中(放電期間中)、トランジスタQ62はオフ状態に保
持される。また、キャパシタC1に対する分圧抵抗であ
る抵抗R9、R19の接続点P4の電位と入力信号V2
とがコンパレータU4(電圧比較回路)に入力されてい
るので、トランジスタQ61がオンした以降、入力信号
V2が所定の電圧(接続点P4の電位)より低くなった
ときにはじめて、MOS−FETM34がオンするよう
になっている。ここで、抵抗R9、R19の抵抗値はそ
れぞれ15kΩ、7kΩであり、キャパシタC1、C2
の接続点P2の電位よりもやや高めの電位がMOS−F
ETM34がスイッチング動作を行うときの比較電位に
なっている。
信号V2の電位変化、およびピエゾ圧電素子C3の端子
電位(接続点P1での測定値)の変化を、それぞれ図1
1(A)に示してある。図11(B)には、第2の充電
経路CL2を流れる電流をポイントP5で測定した結
果、第1の充電経路CL1を流れる電流をポイントP7
で測定した結果、第2の放電経路DL2を流れる電流を
ポイントP6で測定した結果、および第1の放電経路D
L1を流れる電流をポイントP8で測定した結果をそれ
ぞれ示してある。
は、リニアな立ち上がり期間(時刻T11から時刻T1
3までの期間)と、フラットなピークレベル期間(時刻
T13から時刻T14までの期間)と、リニアな立ち下
がり期間(時刻T14から時刻T16までの期間)とか
ら成る台形波電圧パルスであり、インクジェットヘッド
の駆動電圧パルスとなる。
1、C2は充電された状態にあり、ピエゾ圧電素子C3
は放電した状態にある。ここで、入力信号V2は、トラ
ンジスタQ62のベースに印加されており、入力信号V
2が立ち上がってトランジスタQ62のベース電位がエ
ミッタ電位よりも高くなると、このトランジスタQ62
がオンする。なお、入力信号V2はトランジスタQ61
のベースにも印加されているが、トランジスタQ61の
ベース電位がエミッタ電位よりも高いので、トランジス
タQ61はオフ状態に保持される。また、キャパシタC
2に対する分圧抵抗である抵抗R10、R11の接続点
P3の電位と入力信号V2とがコンパレータU3に入力
されているが、充電の初期段階では、入力信号V2が所
定の電圧(接続点P3の電位)より低いので、MOS−
FETM31はオフ状態にある。従って、図11(B)
の時刻T11〜時刻T12に示すように、キャパシタC
1、C2の接続点P2からの充電電流は、第2の充電経
路CL2を介してトランジスタQ62を通ってピエゾ圧
電素子C3に流れ込む。この間、MOSFETM31は
オフ状態にあるので、電源から第1の充電経路CL1を
介してのピエゾ圧電素子C3への充電は行われない。
は、入力信号V2が所定の電圧(接続点P3の電位)よ
り高くなるまで行われる。そして、時刻T12におい
て、入力信号V2が所定の電圧(接続点P3の電位)よ
り高くなると、コンパレータU3からの出力によって、
MOSFETM31がターンオンし、電源から第1の充
電経路CL1を介してのピエゾ圧電素子C3への充電が
開始される。このとき、第2の充電経路CL2では、電
源からの電流がダイオードD8で遮断される。
2が平坦になると、電源から第1の充電経路CL1を介
してのピエゾ圧電素子C3への充電が終了する。
立ち下がると、ピエゾ圧電素子C3の放電が開始され
る。すなわち、時刻T14において、トランジスタQ6
1のベース電位がエミッタ電位よりも低くなると、この
トランジスタQ61がオンする。なお、入力信号V2は
トランジスタQ62のベースにも印加されているが、こ
の時点では、トランジスタQ62のベース電位がエミッ
タ電位よりも低いので、トランジスタQ62はオフ状態
に保持される。また、キャパシタC1に対する分圧抵抗
である抵抗R9、R19の接続点P4の電位と入力信号
V2とがコンパレータU4に入力されているが、放電の
初期段階では、入力信号V2が所定の電圧(接続点P4
の電位)より高いので、MOS−FETM34はオフ状
態にある。従って、図11(B)の時刻T14〜時刻T
15に示すように、ピエゾ圧電素子C3からの放電電流
は、第2の放電経路DL2を介してトランジスタQ61
を通ってキャパシタC1、C2の接続点P2に流れ込
む。この間、MOSFETM34はオフ状態にあるの
で、ピエゾ圧電素子C3から第1の放電経路DL1を介
してのグランドGへの放電は行われない。
は、入力信号V2が所定の電圧(キャパシタC1に対す
る分圧抵抗である抵抗R9、R19の接続点P4の電
位)より低くなるまで行われる。そして、時刻T15に
おいて、入力信号V2が所定の電圧(接続点P4の電
位)より低くなると、コンパレータU4からの出力によ
ってMOSFETM34がターンオンし、ピエゾ圧電素
子C3から第1の放電経路DL1を介してのグランドG
への充電が開始される。このとき、第2の放電経路DL
2では、キャパシタC1、C2からの電流はダイオード
D6で遮断され、グランドGには流れない。
2が平坦になると、第1の放電経路DL1を介してのピ
エゾ圧電素子C3からグランドGへの放電が終了する。
であれば、ピエゾ圧電素子C3から放電を全てグランド
Gに捨てていたのを、その一部ではあるがキャパシタC
1、C2に充電しておく。また、このキャパシタC1、
C2に充電した電荷については、ピエゾ圧電素子C3へ
の充電に用い、ピエゾ圧電素子C3への充電を全て電源
から行うわけではない。従って、ピエゾ圧電素子C3へ
の充電に必要な電気量の一部をキャパシタC1、C2か
らの電力供給で行い、残りを電源からの電力供給で賄
う。従って、電源からみれば消費電力が小さい。また、
トランジスタQ62、Q61に電源電圧VMあるいはピ
エゾ圧電素子C3の端子間電圧の最高値がそのままかか
るわけではない。このため、トランジスタQ62、Q6
1での発熱が小さい。なお、コンパレータU3、U4の
出力変化は急峻であり、MOS−FETM31、M34
は完全なオン(抵抗が実質0Ω)と完全なオフ(抵抗が
実質無限大)の2つの状態のいずれかにしかならないの
で、MOS−FETM31、M34での発熱はない。
る記録ヘッド駆動回路(容量性負荷駆動回路)の回路図
である。図12に示すように、本形態の駆動回路でも、
第1の充電経路CL1においてMOS−FETM31
(本発明における第1のスイッチング素子)および抵抗
R12を介して電源(電源電位VM)からピエゾ圧電素
子C3に充電し、第1の放電経路DL1において抵抗R
12およびMOS−FETM34(本発明における第3
のスイッチング素子)を介してピエゾ圧電素子C3から
グランドGへの放電を行うことができる。
L1を介しての電源からピエゾ圧電素子C3への充電に
先立って、キャパシタC1、C2の接続点P2からピエ
ゾ圧電素子C3への充電を行う低電圧用の第2の充電経
路CL2′と、キャパシタC1、C4の接続点P8から
ピエゾ圧電素子C3への充電を行う高電圧用の第2の充
電経路CL2″とが構成されている。また、本形態の駆
動回路では、第1の放電経路DL1を介してのピエゾ圧
電素子C3からグランドGへの放電に先立って、ピエゾ
圧電素子C3からキャパシタC4、C1の接続点P18
への放電を行う高電圧用の第2の放電経路DL2′と、
ピエゾ圧電素子C3からキャパシタC1、C2の接続点
P2への放電を行う低電圧用の第2の放電経路DL2″
とが構成されている。ここで、3つのキャパシタC1、
C2、C4はいずれも、負荷(ピエゾ圧電素子C3)の
容量より十分に大きな容量であり、たとえば、10μF
程度(負荷であるピエゾ圧電素子C3の容量値の10倍
程度)の等しい容量値を有する。
路CL2′のうち、高電圧用の第2の充電経路CL2″
および第1の充電経路CL1との共通ラインにはトラン
ジスタQ62(本発明における第2のスイッチング素
子)が介挿されている。低電圧用の第2の充電経路CL
2′のうち、第1の充電経路CL1から独立したライン
には、逆電流遮断用のダイオードD9が介挿されてい
る。また、高電圧用の第2の充電経路CL2″のうち、
低電圧用の第2の充電経路CL2′および第1の充電経
路CL1から独立したラインにはMOSFETM39
(本発明における第2のスイッチング素子)、および逆
電流遮断用のダイオードD8が介挿されている。
L1からみればMOS−FETM31に対して直列接続
しており、後述するように、ピエゾ圧電素子C3から放
電する期間はオフ状態にある一方、ピエゾ圧電素子C3
に充電を行う期間中は、低電圧用の第2の充電経路CL
2′を介してキャパシタC1、C2の接続点P2からピ
エゾ圧電素子C3に充電する期間だけでなく、高電圧用
の第2の充電経路CL2″を介してキャパシタC4、C
1の接続点P18からピエゾ圧電素子C3に充電する期
間、および第1の充電経路CL1を介して電源からピエ
ゾ圧電素子C3に充電する期間もオン状態にある。
路DL2′のうち、低電圧用の第2の放電経路DL2″
および第1の放電経路DL1との共通ラインにはトラン
ジスタQ61(本発明における第4のスイッチング素
子)が介挿されている。低電圧用の第2の放電経路DL
2′のうち、高電圧用の第2の放電経路DL2″、およ
び第1の放電経路DL1から独立したラインには、逆電
流遮断用のダイオードD7が介挿されている。また、高
電圧用の第2の放電経路DL2″のうち、低電圧用の第
2の放電経路DL2′や第1の放電経路DL1とは独立
のラインにはMOSFETM33(本発明における第4
のスイッチング素子)、および逆電流遮断用のダイオー
ドD10が介挿されている。
L1からみればMOS−FETM34に対して直列接続
しており、後述するように、ピエゾ圧電素子C3に充電
する期間はオフ状態にある一方、ピエゾ圧電素子C3か
ら放電を行う期間中は、高電圧用の第2の放電経路DL
2′を介してキャパシタC4、C1の接続点P18にピ
エゾ圧電素子C3から放電する期間だけでなく、低電圧
用の第2の放電経路DL2″を介してキャパシタC1、
C2の接続点P2にピエゾ圧電素子C3から放電する期
間、および第1の放電経路DL1を介してピエゾ圧電素
子C3からグランドGに放電する期間もオン状態にあ
る。
経路CL1、CL2′、CL2″、第1および第2の放
電経路DL1、DL2′、DL2″を適宜、選択して充
電、放電を行うために、本形態では、ピエゾ圧電素子C
3の充電時にはトランジスタQ61をオフ状態に保持す
るとともに、トランジスタQ62およびMOS−FET
M39、M31をこの順にオン状態に切り換え、ピエゾ
圧電素子C3の放電時にはトランジスタQ62をオフ状
態に保持するとともに、トランジスタQ61およびMO
S−FETM33、M34をこの順にオン状態に切り換
える制御回路20が構成されている。
ランジスタQ62のベースに印加されており、トランジ
スタQ62のベース電位がエミッタ電位よりも高い期間
中(充電期間中)、このトランジスタQ62がオン状態
に保持されるように構成されている。なお、入力信号V
2はトランジスタQ61のベースにも印加されているの
で、トランジスタQ61のベース電位がエミッタ電位よ
りも高い期間中(充電期間中)、トランジスタQ61は
オフ状態に保持される。
ある抵抗R10、R11の接続点P3の電位と入力信号
V2とがコンパレータU7(電圧比較回路)に入力され
ているので、トランジスタQ62がオンした以降、入力
信号V2が所定の電圧(接続点P3の電位)より高くに
なったときにはじめて、MOS−FETM39がオンす
るようになっている。さらに、キャパシタC1に対する
分圧抵抗である抵抗R9、R19の接続点P9の電位と
入力信号V2とがコンパレータU3に入力されているの
で、トランジスタQ62およびMOS−FETM39が
オンした以降、入力信号V2が所定の電圧(接続点P9
の電位)より高くなったときにはじめて、MOS−FE
TM31がオンするようになっている。ここで、抵抗R
10、R11の抵抗比に従い、キャパシタC1、C2の
接続点P2の電位よりもやや低めの電位がMOS−FE
TM39がスイッチング動作を行うときの比較電位にな
っている。また、抵抗R9、R19の抵抗比に従い、キ
ャパシタC4、C1の接続点P18の電位よりもやや低
めの電位がMOS−FETM31がスイッチング動作を
行うときの比較電位になっている。
エミッタ電位よりも低い期間中(放電期間中)は、この
トランジスタQ61がオン状態に保持されるように構成
されている。なお、入力信号V2はトランジスタQ62
のベースにも印加されているので、トランジスタQ62
のベース電位がエミッタ電位よりも低い期間中(放電期
間中)、トランジスタQ62はオフ状態に保持される。
また、キャパシタC4に対する分圧抵抗である抵抗R2
9、R30の接続点P12の電位と入力信号V2とがコ
ンパレータU8(電圧比較回路)に入力されているの
で、トランジスタQ61がオンした以降、入力信号V2
が所定の電位(接続点P12の電位)よりも低くなった
ときにはじめて、MOS−FETM33がオンするよう
になっている。
である抵抗R9、R19の接続点P9の電位と入力信号
V2とがコンパレータU4に入力されているので、トラ
ンジスタQ61およびMOS−FETM33がオンした
以降、入力信号V2が所定の電圧(接続点P9の電位)
より低くなったときにはじめて、MOS−FETM34
がオンするようになっている。ここで、抵抗R29、R
30の抵抗比に従い、キャパシタC4、C1の接続点P
18の電位よりやや高めの電位がMOS−FETM33
がスイッチング動作を行うときの比較電位になってい
る。また、抵抗R9、R19の抵抗比に従い、キャパシ
タC1、C2の接続点P2の電位よりやや高めの電位が
MOS−FETM34がスイッチング動作を行うときの
比較電位になっている。
信号V2の電位変化、およびピエゾ圧電素子C3の端子
電位(接続点P1での測定値)の変化を、それぞれ図1
3(A)に示してある。また、図13(B)には、低電
圧用の第2の充電経路CL2′を流れる電流をポイント
P5で測定した結果、高電圧用の第2の充電経路CL
2″を流れる電流をポイントP15で測定した結果、第
1の充電経路CL2を流れる電流をポイントP7で測定
した結果、高電圧用の第2の放電経路DL2′を流れる
電流をポイントP6で測定した結果、低電圧用の第2の
放電経路DL2″を流れる電流をポイントP16で測定
した結果、および第1の放電経路DL1を流れる電流を
ポイントP8で測定した結果をそれぞれ示してある。
は、リニアな立ち上がり期間(時刻T21から時刻T2
4までの期間)と、フラットなピークレベル期間(時刻
T24から時刻T25までの期間)と、リニアな立ち下
がり期間(時刻T25から時刻T28までの期間)とか
ら成る台形波電圧パルスであり、インクジェットヘッド
の駆動電圧パルスとなる。
1、C2、C4は充電された状態にあり、ピエゾ圧電素
子C3は放電した状態にある。ここで、入力信号V2
は、トランジスタQ62のベースに印加されており、ト
ランジスタQ62のベース電位がエミッタ電位よりも高
くなると、このトランジスタQ62がオンする。なお、
入力信号V2はトランジスタQ61のベースにも印加さ
れているが、トランジスタQ61のベース電位がエミッ
タ電位よりも高いので、トランジスタQ61はオフ状態
に保持される。また、キャパシタC2に対する分圧抵抗
である抵抗R10、R11の接続点P3の電位と入力信
号V2とがコンパレータU7に入力されているが、充電
の初期段階では、入力信号V2が所定の電圧(接続点P
3の電位)より低いので、MOS−FETM39はオフ
状態にある。また、キャパシタC1に対する分圧抵抗で
ある抵抗R9、R19の接続点P9の電位と入力信号V
2とがコンパレータU3に入力されているが、充電の初
期段階では、入力信号V2が所定の電圧(接続点P9の
電位)より低いので、MOS−FETM31はオフ状態
にある。
T22で示すように、キャパシタC1、C2の接続点P
2からの充電電流が低電圧用の第2の充電経路CL2′
を介してトランジスタQ62を通ってピエゾ圧電素子C
3に流れ込む。この間、MOSFETM39はオフ状態
にあるので、キャパシタC4、C1の接続点P18から
高電圧用の第2の充電経路CL2″を介してのピエゾ圧
電素子C3への充電は行われない。また、MOSFET
M31はオフ状態にあるので、電源から第1の充電経路
CL1を介してのピエゾ圧電素子C3への充電は行われ
ない。
は、入力信号V2が所定の電圧(キャパシタC2に対す
る分圧抵抗である抵抗R10、R11の接続点P3の電
位)より高くなるまで行われる。そして、時刻T22に
おいて、入力信号V2が所定の電圧(接続点P3の電
位)より高くなると、コンパレータU7からの出力によ
って、MOSFETM39がターンオンし、キャパシタ
C4、C1の接続点P18から高電圧用の第2の充電経
路CL2″を介してのピエゾ圧電素子C3への充電が開
始される。このとき、キャパシタC4、C1の接続点P
18からの電流は、低電圧用の第2の充電経路CL2′
においてダイオードD9で遮断され、低電圧用の第2の
充電経路CL2′に流れ込むことがない。
は、入力信号V2が所定の電圧(キャパシタC1に対す
る分圧抵抗である抵抗R9、R19の接続点P9の電
位)以上になるまで行われる。そして、時刻T23にお
いて、入力信号V2が所定の電圧(接続点P9の電位)
以上になると、コンパレータU3からの出力によって、
MOSFETM31がターンオンし、電源から第1の充
電経路CL1を介してのピエゾ圧電素子C3への充電が
開始される。このとき、電源からの電流は、低電圧用の
第2の充電経路CL2′、および高電圧用の第2の充電
経路CL2″にそれぞれ介挿されているダイオードD
9、D8で遮断されるので、低電圧用の第2の充電経路
CL2′、および高電圧用の第2の充電経路CL2″に
流れ込むことがない。
2が平坦になると、電源から第1の充電経路CL1を介
してのピエゾ圧電素子C3への充電が終了する。
号V2が立ち下がると、ピエゾ圧電素子C3の放電が開
始される。すなわち、時刻T25において、トランジス
タQ61のベース電位がエミッタ電位よりも低くなる
と、このトランジスタQ61がオンする。なお、入力信
号V2はトランジスタQ62のベースにも印加されてい
るが、このときには、トランジスタQ62のベース電位
がエミッタ電位よりも低いので、トランジスタQ62は
オフ状態に保持される。ここで、キャパシタC4に対す
る分圧抵抗である抵抗R29、R30の接続点P12の
電位と入力信号V2とがコンパレータU8に入力されて
いるが、放電の初期段階では、入力信号V2が所定の電
圧(接続点P12の電位)より高いので、MOS−FE
TM33はオフ状態にある。また、キャパシタC1に対
する分圧抵抗である抵抗R9、R19の接続点P9の電
位と入力信号V2とがコンパレータU4に入力されてい
るが、放電の初期段階では、入力信号V2が所定の電圧
(接続点P9の電位)より高いので、MOS−FETM
34はオフ状態にある。
T26に示すように、ピエゾ圧電素子C3からの放電電
流は、高電圧用の第2の放電経路DL2′を介してトラ
ンジスタQ61を通ってキャパシタC4、C1の接続点
P8に流れ込む。この間、MOSFETM33はオフ状
態にあるので、ピエゾ圧電素子C3からキャパシタC
1、C2の接続点P2への低電圧用の第2の放電経路C
L2″を介しての放電は行われない。また、MOSFE
TM34はオフ状態にあるので、ピエゾ圧電素子C3か
ら第1の放電経路DL1を介してのグランドGへの放電
は行われない。
は、入力信号V2が所定の電圧(キャパシタC4に対す
る分圧抵抗である抵抗R29、R30の接続点P12の
電位)以下になるまで行われる。そして、時刻T26に
おいて、入力信号V2が所定の電圧(接続点P12の電
位)より低くなると、コンパレータU8からの出力によ
って、MOSFETM33がターンオンし、ピエゾ圧電
素子C3から低電圧用の第2の放電経路DL2″を介し
てのキャパシタC1、C2の接続点P2への放電が開始
される。このとき、キャパシタC4、C1の電荷は、高
電圧用の第2の放電経路DL2′に介挿されているダイ
オードD7で遮断され、放電されることはない。
は、入力信号V2が所定の電圧(キャパシタC1に対す
る分圧抵抗である抵抗R9、R19の接続点P9の電
位)以下になるまで行われる。そして、時刻T27にお
いて、入力信号V2が所定の電圧(接続点P9の電位)
より低くなると、コンパレータU4からの出力によっ
て、MOSFETM34がターンオンし、ピエゾ圧電素
子C3から第1の放電経路DL1を介してのグランドG
への充電が開始される。このとき、キャパシタC4、C
1、C2の電荷は、高電圧用の第2の放電経路DL
2′、および低電圧用の第2の放電経路DL2″にそれ
ぞれ介挿されているダイオードD7、D10で遮断さ
れ、グランドGに流れ込むことがない。
2が平坦になると、第1の放電経路DL1を介してのピ
エゾ圧電素子C3からグランドGへの放電が終了する。
であれば、ピエゾ圧電素子C3から放電を全てグランド
Gに捨てていたのを、その大部分をピエゾ圧電素子C3
への充電に利用するので、電源からみたときの消費電力
をより小さくできる。また、トランジスタQ62、Q6
1には電源電圧VMやピエゾ圧電素子C3の端子間電圧
の最高値がそのままかかるわけではない。このため、ト
ランジスタQ62、Q61での発熱が小さい。しかも、
実施形態5に比較して、トランジスタQ62、Q61に
電流が流れる時間が短いので、トランジスタQ62、Q
61での発熱を抑える効果が大きい。
ピエゾ圧電素子などの容量性負荷から放電される電荷を
キャパシタに充電しておき、キャパシタに充電した電荷
については、容量性負荷への充電に用い、容量性負荷へ
の充電を全て電源から行うわけではない。従って、容量
性負荷への充電に必要な電気量の一部をキャパシタから
の電力供給で行い、残りを電源からの電力供給で賄う。
従って、電源からみれば消費電力が小さい。また、放電
経路を構成するスイッチング素子からみれば、キャパシ
タからすでに充電した後、あるいは放電した後の容量性
負荷の端子の電位がかかるだけで、電源電圧がそのまま
かかるわけではないので、スイッチング素子の発熱が小
さい。さらに、スイッチング素子の数が増えた分、各ス
イッチング素子で発熱が抑えられるので、小さなパッケ
ージで済むという利点もある。
の回路図である。
号の波形図、(B)は、この記録ヘッド駆動回路の各箇
所の電位変化を示す説明図、(C)は、この記録ヘッド
駆動回路の各箇所の電流変化を示す説明図である。
ド駆動回路の回路図である。
号の波形図、(B)は、この記録ヘッド駆動回路の各箇
所の電位変化を示す説明図、(C)は、この記録ヘッド
駆動回路の各箇所の電流変化を示す説明図である。
ド駆動回路の回路図である。
の回路図である。
駆動回路の回路図である。
の回路図である。
の回路図である。
路の回路図である。
力信号、およびピエゾ圧電素子の端子電圧の電圧変化を
示す波形図、(B)は、この記録ヘッド駆動回路の各箇
所の電流変化を示す説明図である。
路の回路図である。
力信号、およびピエゾ圧電素子の端子電圧の電圧変化を
示す波形図、(B)は、この記録ヘッド駆動回路の各箇
所の電流変化を示す説明図である。
子) Q15 トランジスタ(第3のスイッチング素子) Q17 トランジスタ(第1のスイッチング素子) Q18、Q21 トランジスタ(第2のスイッチング素
子) Q61 第4のスイッチング素子 Q62 第2のスイッチング素子 U3、U4、U7、U8 コンパレータ(電圧比較回
路) V2 入力信号
Claims (14)
- 【請求項1】 入力信号に基づいて容量性負荷に放電と
充電とを繰り返させる容量性負荷駆動回路において、電
源から前記容量性負荷に充電を行う第1の充電経路と、
キャパシタから前記容量性負荷に充電を行う第2の充電
経路と、前記容量性負荷からグランドに放電を行う第1
の放電経路と、前記容量性負荷から前記キャパシタに放
電を行う第2の放電経路と、前記入力信号の波形に対応
して前記第1充電経路、第2の充電経路、第1の放電経
路、または第2の放電経路のいずれか1つの経路を選択
する制御手段と、を備えた容量性負荷駆動回路。 - 【請求項2】 入力信号に基づいて容量性負荷に放電と
充電とを繰り返させる容量性負荷駆動回路において、電
源から前記容量性負荷への第1の充電経路に介挿された
第1のスイッチング素子と、キャパシタから前記容量性
負荷への第2の充電経路に介挿された第2のスイッチン
グ素子と、前記容量性負荷からグランドへの第1の放電
経路に介挿された第3のスイッチング素子と、前記容量
性負荷から前記キャパシタへの第2の放電経路に介挿さ
れた第4のスイッチング素子と、前記入力信号に基づい
て、前記容量性負荷の充電時には前記第3および第4の
スイッチング素子をオフ状態にするとともに前記第2の
スイッチング素子および前記第1のスイッチング素子を
この順にオン状態に切り換え、前記容量性負荷の放電時
には前記第1および第2のスイッチング素子をオフ状態
にするとともに前記第4のスイッチング素子および前記
第3のスイッチング素子をこの順にオン状態に切り換え
る制御回路とを有することを特徴とする容量性負荷駆動
回路。 - 【請求項3】 請求項2において、前記第2の充電経路
として、前記第1の充電経路から独立したラインに前記
第2のスイッチング素子が介挿された充電経路を有し、
前記第2の放電経路として、前記第1の放電経路から独
立したラインに前記第4のスイッチング素子が介挿され
た充電経路を有していることを特徴とする容量性負荷駆
動回路。 - 【請求項4】 請求項3において、前記第2の充電経路
および前記第2の放電経路はそれぞれ複数ライン構成さ
れ、前記制御回路は、前記容量性負荷の充電時には前記
複数の第2の充電経路に介挿された前記第2のスイッチ
ング素子の各々を低電圧用から高電圧用に順次オン状態
に切り換え、前記容量性負荷の放電時には前記複数の第
2の放電経路に介挿された前記第2のスイッチング素子
の各々を高電圧用から低電圧用に順次オン状態に切り換
えることを特徴とする容量性負荷駆動回路。 - 【請求項5】 請求項2において、前記第2の充電経路
として、前記第1のスイッチング素子と直列接続するよ
うに前記第1の充電経路と共通のラインに前記第2のス
イッチング素子が介挿された充電経路を有し、前記第2
の放電経路として、前記第3のスイッチング素子と直列
接続するように前記第1の放電経路と共通のラインに前
記第4のスイッチング素子が介挿された充電経路を有
し、前記制御回路は、前記容量性負荷の充電時には前記
第2のスイッチング素子をオン状態に切り換えた以降、
当該第2のスイッチング素子をオン状態に保持したまま
前記第1のスイッチング素子をオン状態に切り換え、前
記容量性負荷の放電時には前記第4のスイッチング素子
をオン状態に切り換えた以降、当該第4のスイッチング
素子をオン状態に保持したまま前記第3のスイッチング
素子をオン状態に切り換えることを特徴とする容量性負
荷駆動回路。 - 【請求項6】 請求項2において、前記第2の充電経路
として、前記第1のスイッチング素子と直列接続するよ
うに前記第1の充電経路と共通のラインに前記第2のス
イッチング素子が介挿された低電圧用の第2の充電経路
と、前記第1の充電経路から独立したラインに前記第2
のスイッチング素子が介挿された高電圧用の第2の充電
経路を有し、前記第2の放電経路として、前記第3のス
イッチング素子と直列接続するように前記第1の放電経
路と共通のラインに前記第4のスイッチング素子が介挿
された高電圧の第2の放電経路と、前記第1の放電経路
から独立したラインに前記第2のスイッチング素子が介
挿された高電圧用の第2の放電経路を有し、前記制御回
路は、前記容量性負荷の充電時には前記低電圧用の第2
の充電経路の前記第2のスイッチング素子をオン状態に
切り換えた以降、当該第2のスイッチング素子をオン状
態に保持したまま、前記高電圧用の第2の充電経路の前
記第2のスイッチング素子、および前記第1のスイッチ
ング素子をこの順にオン状態に切り換え、前記容量性負
荷の放電時には前記高電圧用の第2の放電経路の前記第
4のスイッチング素子をオン状態に切り換えた以降、当
該第4のスイッチング素子をオン状態に保持したまま、
前記低電圧用の第2の放電経路の前記第2のスイッチン
グ素子、および前記第3のスイッチング素子をこの順に
オン状態に切り換えることを特徴とする容量性負荷駆動
回路。 - 【請求項7】 請求項2ないし6のいずれかにおいて、
前記制御回路は、前記入力信号の電位と前記キャパシタ
の端子電位との相対的な高低に基づいて前記第1、第
2、第3および第4のスイッチング素子のオン・オフ状
態を制御することを特徴とする容量性負荷駆動回路。 - 【請求項8】 請求項7において、前記制御回路は、前
記入力信号の電位と前記キャパシタの端子電位との相対
的な高低を比較する差動増幅回路を備え、該差動増幅回
路の出力に基づいて前記第1、第2、第3および第4の
スイッチング素子のオン・オフ状態を制御することを特
徴とする容量性負荷駆動回路。 - 【請求項9】 請求項7において、前記制御回路は、前
記入力信号の電位と前記キャパシタの端子電位との相対
的な高低を比較する電圧比較回路を備え、該電圧比較回
路の出力に基づいて前記第1、第2、第3および第4の
スイッチング素子のいずれかのオン・オフ状態を制御す
ることを特徴とする容量性負荷駆動回路。 - 【請求項10】 請求項2ないし9のいずれかにおい
て、前記第2の充電経路および前記第2の放電経路の各
々にはインダクタが介挿されていることを特徴とする容
量性負荷駆動回路。 - 【請求項11】 請求項2ないし10のいずれかにおい
て、前記第2の充電経路には前記容量性負荷から前記キ
ャパシタへの逆電流を遮断するダイオードが介挿され、
前記第2の放電経路には前記キャパシタから前記容量性
負荷への逆電流を遮断するダイオードが介挿されている
ことを特徴とする容量性負荷駆動回路。 - 【請求項12】 請求項2ないし11のいずれかにおい
て、前記制御回路は、前記第2のスイッチング素子の制
御端子に接続された第1のMOSFETと、前記第4の
スイッチング素子の制御端子に接続された第2のMOS
FETとを備えていることを特徴とする容量性負荷駆動
回路。 - 【請求項13】 請求項12において、前記制御回路
は、前記第1のMOSFETのゲート−ソース間、およ
び前記第2のMOSFETのゲート−ソース間の各々に
接続されたツェナーダイオードを備えていることを特徴
とする容量性負荷駆動回路。 - 【請求項14】 請求項2ないし13のいずれかに規定
する容量性負荷駆動回路を備えた記録ヘッド駆動回路で
あって、前記容量性負荷としてインクジェットノズルの
ピエゾ圧電素子を備え、前記制御回路は、台形波電圧生
成回路から出力される台形波状のパルス電圧を前記入力
信号として前記第1、第2、第3および第4のスイッチ
ング素子のオン・オフ動作を制御することを特徴とする
記録ヘッド駆動回路。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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AT98119126T ATE230901T1 (de) | 1997-10-09 | 1998-10-09 | Treiberschaltung für kapazitive last und treiberschaltung für aufzeichnungskopf |
DE69810566T DE69810566T2 (de) | 1997-10-09 | 1998-10-09 | Treiberschaltung für kapazitive Last und Treiberschaltung für Aufzeichnungskopf |
EP98119126A EP0909032B1 (en) | 1997-10-09 | 1998-10-09 | Capacitive-load driving circuit and recording head driving circuit |
US09/168,903 US6046613A (en) | 1997-10-09 | 1998-10-09 | Capacitive-load driving circuit and recording head driving circuit |
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Publications (2)
Publication Number | Publication Date |
---|---|
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05219798A Expired - Lifetime JP3436296B2 (ja) | 1997-10-09 | 1998-03-04 | 容量性負荷駆動回路および記録ヘッド駆動回路 |
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JP (1) | JP3436296B2 (ja) |
AT (1) | ATE230901T1 (ja) |
DE (1) | DE69810566T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10596807B2 (en) | 2018-03-19 | 2020-03-24 | Fuji Xerox Co., Ltd. | Capacitive load driving circuit and image forming apparatus |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6147884A (en) * | 1999-06-28 | 2000-11-14 | Agilent Technologies, Inc. | Method and apparatus for low-power charge transition in an I/O system of an integrated circuit |
JP3711860B2 (ja) * | 2000-11-08 | 2005-11-02 | 株式会社デンソー | 出力回路 |
US7049756B2 (en) | 2002-01-28 | 2006-05-23 | Sharp Kabushiki Kaisha | Capacitive load driving circuit, capacitive load driving method, and apparatus using the same |
US7399042B2 (en) | 2004-03-31 | 2008-07-15 | Seiko Epson Corporation | Head driving device |
JP4774924B2 (ja) * | 2005-11-01 | 2011-09-21 | セイコーエプソン株式会社 | 圧電素子の駆動回路および液体吐出装置 |
JP4983434B2 (ja) | 2007-06-26 | 2012-07-25 | セイコーエプソン株式会社 | 液体吐出装置、及び、液体吐出方法 |
JP5083546B2 (ja) * | 2008-01-30 | 2012-11-28 | セイコーエプソン株式会社 | 容量性負荷の駆動回路及び液体吐出装置 |
JP2009178926A (ja) | 2008-01-30 | 2009-08-13 | Seiko Epson Corp | 容量性負荷の駆動回路及び液体吐出装置 |
US8148945B2 (en) * | 2008-06-23 | 2012-04-03 | Canon Kabushiki Kaisha | Device provided with power supply circuit |
JP5759710B2 (ja) | 2010-12-08 | 2015-08-05 | 東芝テック株式会社 | 静電容量性アクチュエータの駆動装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5938072A (ja) * | 1982-08-26 | 1984-03-01 | Toshiba Corp | 静電記録ヘツドの駆動回路 |
US4680488A (en) * | 1983-06-15 | 1987-07-14 | Nec Corporation | MOSFET-type driving circuit with capacitive bootstrapping for driving a large capacitive load at high speed |
JP2915198B2 (ja) * | 1992-01-28 | 1999-07-05 | 株式会社日立製作所 | 容量性負荷駆動回路 |
US5264752A (en) * | 1992-06-01 | 1993-11-23 | At&T Bell Laboratories | Amplifier for driving large capacitive loads |
JP3374862B2 (ja) * | 1992-06-12 | 2003-02-10 | セイコーエプソン株式会社 | インクジェット式記録装置 |
DE4239058C1 (de) * | 1992-11-20 | 1994-01-27 | Vega Grieshaber Gmbh & Co | Steuerschaltung und Verfahren zur Ansteuerung eines oder mehrerer Piezokristalle in einem piezoelektrischen Antriebssystem |
US5537067A (en) * | 1994-03-11 | 1996-07-16 | Texas Instruments Incorporated | Signal driver circuit operable to control signal rise and fall times |
JPH07261701A (ja) * | 1994-03-20 | 1995-10-13 | Fujitsu Ltd | 容量負荷駆動回路及びその駆動方法 |
US5729165A (en) * | 1996-04-04 | 1998-03-17 | National Science Council | 1.5v full-swing bootstrapped CMOS large capacitive-load driver circuit suitable for low-voltage deep-submicron CMOS VLSI |
JP2804259B2 (ja) * | 1996-12-06 | 1998-09-24 | 株式会社日立製作所 | 容量性負荷の駆動装置 |
US5748019A (en) * | 1997-05-15 | 1998-05-05 | Vlsi Technology, Inc. | Output buffer driver with load compensation |
-
1998
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