JP3436296B2 - 容量性負荷駆動回路および記録ヘッド駆動回路 - Google Patents
容量性負荷駆動回路および記録ヘッド駆動回路Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/66—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will
- H03K17/665—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only
- H03K17/666—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor
- H03K17/667—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor using complementary bipolar transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/80—Constructional details
- H10N30/802—Circuitry or processes for operating piezoelectric or electrostrictive devices not otherwise provided for, e.g. drive circuits
Landscapes
- Particle Formation And Scattering Control In Inkjet Printers (AREA)
- Digital Magnetic Recording (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ピエゾ圧電素子を
用いたインクジェットプリンタヘッドの駆動回路のよう
に容量性負荷を駆動する容量性負荷駆動回路に関するも
のである。さらに詳しくは、この駆動回路における電源
側からみたときの低消費電力化技術に関するものであ
る。
用いたインクジェットプリンタヘッドの駆動回路のよう
に容量性負荷を駆動する容量性負荷駆動回路に関するも
のである。さらに詳しくは、この駆動回路における電源
側からみたときの低消費電力化技術に関するものであ
る。
【０００２】
【従来の技術】ピエゾ圧電素子を用いたインクジェット
プリンタヘッドの駆動回路では、インクジェットノズル
のピエゾ圧電素子に台形波状のパルス電圧を印加し、イ
ンク室内の体積変化によりインクの吸引と吐出を行うよ
うに構成されている。このような駆動回路としては、従
来、２つのトランジスタをプッシュプル接続した電流増
幅回路を用いている。この電流増幅回路では、前段に構
成されている台形波電圧生成回路からの出力される台形
波状のパルス電圧（入力信号）に基づいて、一方のトラ
ンジスタを介して電源から容量性負荷（ピエゾ圧電素
子）に充電を行うともに、他方のトランジスタを介して
容量性負荷からグランドへの放電を行う。
プリンタヘッドの駆動回路では、インクジェットノズル
のピエゾ圧電素子に台形波状のパルス電圧を印加し、イ
ンク室内の体積変化によりインクの吸引と吐出を行うよ
うに構成されている。このような駆動回路としては、従
来、２つのトランジスタをプッシュプル接続した電流増
幅回路を用いている。この電流増幅回路では、前段に構
成されている台形波電圧生成回路からの出力される台形
波状のパルス電圧（入力信号）に基づいて、一方のトラ
ンジスタを介して電源から容量性負荷（ピエゾ圧電素
子）に充電を行うともに、他方のトランジスタを介して
容量性負荷からグランドへの放電を行う。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
駆動回路では、まず、容量性負荷への充電に必要な電気
量を全て電源からの電力供給で行っているため、消費電
力が大きいという問題点がある。また、容量性負荷への
充電開始時には、電源電圧がそのままトランジスタのエ
ミッタ−コレクタ間にかかるため、トランジスタの発熱
が大きいという問題点がある。なお、容量性負荷の放電
開始時にも、充電電圧の最高値がそのままトランジスタ
のエミッタ−コレクタ間にかかるため、トランジスタの
発熱が大きいという問題点がある。
駆動回路では、まず、容量性負荷への充電に必要な電気
量を全て電源からの電力供給で行っているため、消費電
力が大きいという問題点がある。また、容量性負荷への
充電開始時には、電源電圧がそのままトランジスタのエ
ミッタ−コレクタ間にかかるため、トランジスタの発熱
が大きいという問題点がある。なお、容量性負荷の放電
開始時にも、充電電圧の最高値がそのままトランジスタ
のエミッタ−コレクタ間にかかるため、トランジスタの
発熱が大きいという問題点がある。
【０００４】以上の問題点に鑑みて、本発明の課題は、
負荷が容量性であることを利用して、電源からみたとき
の低消費電力化を図るとともに、スイッチング素子の発
熱を抑えることのできる容量性負荷駆動回路、および記
録ヘッド駆動回路を提供することにある。
負荷が容量性であることを利用して、電源からみたとき
の低消費電力化を図るとともに、スイッチング素子の発
熱を抑えることのできる容量性負荷駆動回路、および記
録ヘッド駆動回路を提供することにある。
【０００５】
【課題を解決するための手段】上記課題を解決するた
め、本発明では、入力信号に基づいて容量性負荷に放電
と充電とを繰り返させる容量性負荷駆動回路において、
電源から前記容量性負荷に充電を行う第１の充電経路
と、キャパシタから前記容量性負荷に充電を行う第２の
充電経路と、前記容量性負荷からグランドに放電を行う
第１の放電経路と、前記容量性負荷から前記キャパシタ
に放電を行う第２の放電経路と、前記入力信号の波形に
対応して前記第１充電経路、第２の充電経路、第１の放
電経路、または第２の放電経路のいずれか１つの経路を
選択する制御手段と、を備えるようにした。 より、具体
化された発明では入力信号に基づいて容量性負荷に放電
と充電とを繰り返させる容量性負荷駆動回路において、
電源から前記容量性負荷への第１の充電経路に介挿され
た第１のスイッチング素子と、キャパシタから前記容量
性負荷への第２の充電経路に介挿された第２のスイッチ
ング素子と、前記容量性負荷からグランドへの第１の放
電経路に介挿された第３のスイッチング素子と、前記容
量性負荷から前記キャパシタへの第２の放電経路に介挿
された第４のスイッチング素子と、前記入力信号に基づ
いて、前記容量性負荷の充電時には前記第３および第４
のスイッチング素子をオフ状態にするとともに前記第２
のスイッチング素子および前記第１のスイッチング素子
をこの順にオン状態に切り換え、前記容量性負荷の放電
時には前記第１および第２のスイッチング素子をオフ状
態にするとともに前記第４のスイッチング素子および前
記第３のスイッチング素子をこの順にオン状態に切り換
える制御回路とを有することを特徴とする。
め、本発明では、入力信号に基づいて容量性負荷に放電
と充電とを繰り返させる容量性負荷駆動回路において、
電源から前記容量性負荷に充電を行う第１の充電経路
と、キャパシタから前記容量性負荷に充電を行う第２の
充電経路と、前記容量性負荷からグランドに放電を行う
第１の放電経路と、前記容量性負荷から前記キャパシタ
に放電を行う第２の放電経路と、前記入力信号の波形に
対応して前記第１充電経路、第２の充電経路、第１の放
電経路、または第２の放電経路のいずれか１つの経路を
選択する制御手段と、を備えるようにした。 より、具体
化された発明では入力信号に基づいて容量性負荷に放電
と充電とを繰り返させる容量性負荷駆動回路において、
電源から前記容量性負荷への第１の充電経路に介挿され
た第１のスイッチング素子と、キャパシタから前記容量
性負荷への第２の充電経路に介挿された第２のスイッチ
ング素子と、前記容量性負荷からグランドへの第１の放
電経路に介挿された第３のスイッチング素子と、前記容
量性負荷から前記キャパシタへの第２の放電経路に介挿
された第４のスイッチング素子と、前記入力信号に基づ
いて、前記容量性負荷の充電時には前記第３および第４
のスイッチング素子をオフ状態にするとともに前記第２
のスイッチング素子および前記第１のスイッチング素子
をこの順にオン状態に切り換え、前記容量性負荷の放電
時には前記第１および第２のスイッチング素子をオフ状
態にするとともに前記第４のスイッチング素子および前
記第３のスイッチング素子をこの順にオン状態に切り換
える制御回路とを有することを特徴とする。
【０００６】本発明では、２種類の充電経路、及び２種
類の放電経路を用意してこれらの４つの経路の１つを入
力信号に基づいて動作する制御手段により選択するた
め、電力消費を可及的に抑えつつ入力信号に対応して容
量性負荷を駆動することができる。 また、ピエゾ圧電素
子などの容量性負荷から放電される電荷をキャパシタに
充電しておき、キャパシタに充電した電荷については、
容量性負荷への充電に用い、容量性負荷への充電を全て
電源から行うわけではない。従って、容量性負荷への充
電に必要な電荷の一部をキャパシタからの供給で行い、
残りを電源からの供給で賄う。従って、電源からみれば
消費電力が小さい。また、スイッチング素子からみれ
ば、キャパシタからすでに充電した後、あるいは放電し
た後の容量性負荷の端子の電位がかかるだけで、電源電
圧がそのままかかるわけではない。このため、スイッチ
ング素子の発熱が小さい。さらに、スイッチング素子の
数が増えた分、各スイッチング素子の発熱が抑えられる
ので、小さなパッケージで済むという利点もある。
類の放電経路を用意してこれらの４つの経路の１つを入
力信号に基づいて動作する制御手段により選択するた
め、電力消費を可及的に抑えつつ入力信号に対応して容
量性負荷を駆動することができる。 また、ピエゾ圧電素
子などの容量性負荷から放電される電荷をキャパシタに
充電しておき、キャパシタに充電した電荷については、
容量性負荷への充電に用い、容量性負荷への充電を全て
電源から行うわけではない。従って、容量性負荷への充
電に必要な電荷の一部をキャパシタからの供給で行い、
残りを電源からの供給で賄う。従って、電源からみれば
消費電力が小さい。また、スイッチング素子からみれ
ば、キャパシタからすでに充電した後、あるいは放電し
た後の容量性負荷の端子の電位がかかるだけで、電源電
圧がそのままかかるわけではない。このため、スイッチ
ング素子の発熱が小さい。さらに、スイッチング素子の
数が増えた分、各スイッチング素子の発熱が抑えられる
ので、小さなパッケージで済むという利点もある。
【０００７】本発明において、前記第２の充電経路とし
て、前記第１の充電経路から独立したラインに前記第２
のスイッチング素子が介挿された充電経路を構成し、前
記第２の放電経路として、前記第１の放電経路から独立
したラインに前記第４のスイッチング素子が介挿された
充電経路が構成されている場合がある。
て、前記第１の充電経路から独立したラインに前記第２
のスイッチング素子が介挿された充電経路を構成し、前
記第２の放電経路として、前記第１の放電経路から独立
したラインに前記第４のスイッチング素子が介挿された
充電経路が構成されている場合がある。
【０００８】このような構成の場合には、前記第２の充
電経路および前記第２の放電経路は、基本的な構成が同
様な経路がそれぞれ複数ライン構成される場合がある。
この場合に、前記制御回路は、前記容量性負荷の充電時
には前記複数の第２の充電経路に介挿された前記第２の
スイッチング素子の各々を低電圧用から高電圧用に順次
オン状態に切り換え、前記容量性負荷の放電時には前記
複数の第２の放電経路に介挿された前記第２のスイッチ
ング素子の各々を高電圧用から低電圧用に順次オン状態
に切り換えることになる。このように構成すると、容量
性負荷とキャパシタとの間の電荷の授受を増大させるこ
とができる分、電源からみたときの低消費電力化をより
図ることができる。
電経路および前記第２の放電経路は、基本的な構成が同
様な経路がそれぞれ複数ライン構成される場合がある。
この場合に、前記制御回路は、前記容量性負荷の充電時
には前記複数の第２の充電経路に介挿された前記第２の
スイッチング素子の各々を低電圧用から高電圧用に順次
オン状態に切り換え、前記容量性負荷の放電時には前記
複数の第２の放電経路に介挿された前記第２のスイッチ
ング素子の各々を高電圧用から低電圧用に順次オン状態
に切り換えることになる。このように構成すると、容量
性負荷とキャパシタとの間の電荷の授受を増大させるこ
とができる分、電源からみたときの低消費電力化をより
図ることができる。
【０００９】本発明において、前記第２の充電経路とし
て、前記第１のスイッチング素子と直列接続するように
前記第１の充電経路と共通のラインに前記第２のスイッ
チング素子が介挿された充電経路を構成し、前記第２の
放電経路として、前記第３のスイッチング素子と直列接
続するように前記第１の放電経路と共通のラインに前記
第４のスイッチング素子が介挿された充電経路を構成す
る場合がある。この場合に、前記制御回路は、前記容量
性負荷の充電時には前記第２のスイッチング素子をオン
状態に切り換えた以降、当該第２のスイッチング素子を
オン状態に保持したまま前記第１のスイッチング素子を
オン状態に切り換え、前記容量性負荷の放電時には前記
第４のスイッチング素子をオン状態に切り換えた以降、
当該第４のスイッチング素子をオン状態に保持したまま
前記第３のスイッチング素子をオン状態に切り換える。
て、前記第１のスイッチング素子と直列接続するように
前記第１の充電経路と共通のラインに前記第２のスイッ
チング素子が介挿された充電経路を構成し、前記第２の
放電経路として、前記第３のスイッチング素子と直列接
続するように前記第１の放電経路と共通のラインに前記
第４のスイッチング素子が介挿された充電経路を構成す
る場合がある。この場合に、前記制御回路は、前記容量
性負荷の充電時には前記第２のスイッチング素子をオン
状態に切り換えた以降、当該第２のスイッチング素子を
オン状態に保持したまま前記第１のスイッチング素子を
オン状態に切り換え、前記容量性負荷の放電時には前記
第４のスイッチング素子をオン状態に切り換えた以降、
当該第４のスイッチング素子をオン状態に保持したまま
前記第３のスイッチング素子をオン状態に切り換える。
【００１０】本発明において、前記第２の充電経路とし
て、前記第１のスイッチング素子と直列接続するように
前記第１の充電経路と共通のラインに前記第２のスイッ
チング素子が介挿された低電圧用の第２の充電経路と、
前記第１の充電経路から独立したラインに前記第２のス
イッチング素子が介挿された高電圧用の第２の充電経路
とを構成し、前記第２の放電経路として、前記第３のス
イッチング素子と直列接続するように前記第１の放電経
路と共通のラインに前記第４のスイッチング素子が介挿
された高電圧の第２の放電経路と、前記第１の放電経路
から独立したラインに前記第２のスイッチング素子が介
挿された高電圧用の第２の放電経路とを構成する場合が
ある。
て、前記第１のスイッチング素子と直列接続するように
前記第１の充電経路と共通のラインに前記第２のスイッ
チング素子が介挿された低電圧用の第２の充電経路と、
前記第１の充電経路から独立したラインに前記第２のス
イッチング素子が介挿された高電圧用の第２の充電経路
とを構成し、前記第２の放電経路として、前記第３のス
イッチング素子と直列接続するように前記第１の放電経
路と共通のラインに前記第４のスイッチング素子が介挿
された高電圧の第２の放電経路と、前記第１の放電経路
から独立したラインに前記第２のスイッチング素子が介
挿された高電圧用の第２の放電経路とを構成する場合が
ある。
【００１１】この場合に、前記制御回路は、前記容量性
負荷の充電時には前記低電圧用の第２の充電経路の前記
第２のスイッチング素子をオン状態に切り換えた以降、
当該第２のスイッチング素子をオン状態に保持したま
ま、前記高電圧用の第２の充電経路の前記第２のスイッ
チング素子、および前記第１のスイッチング素子をこの
順にオン状態に切り換え、前記容量性負荷の放電時には
前記高電圧用の第２の放電経路の前記第４のスイッチン
グ素子をオン状態に切り換えた以降、当該第４のスイッ
チング素子をオン状態に保持したまま、前記低電圧用の
第２の放電経路の前記第２のスイッチング素子、および
前記第３のスイッチング素子をこの順にオン状態に切り
換える。このように構成した場合も、容量性負荷とキャ
パシタとの間の電荷の授受を増大させることができる
分、電源からみたときの低消費電力化をより図ることが
できる。
負荷の充電時には前記低電圧用の第２の充電経路の前記
第２のスイッチング素子をオン状態に切り換えた以降、
当該第２のスイッチング素子をオン状態に保持したま
ま、前記高電圧用の第２の充電経路の前記第２のスイッ
チング素子、および前記第１のスイッチング素子をこの
順にオン状態に切り換え、前記容量性負荷の放電時には
前記高電圧用の第２の放電経路の前記第４のスイッチン
グ素子をオン状態に切り換えた以降、当該第４のスイッ
チング素子をオン状態に保持したまま、前記低電圧用の
第２の放電経路の前記第２のスイッチング素子、および
前記第３のスイッチング素子をこの順にオン状態に切り
換える。このように構成した場合も、容量性負荷とキャ
パシタとの間の電荷の授受を増大させることができる
分、電源からみたときの低消費電力化をより図ることが
できる。
【００１２】本発明において、前記制御回路を、たとえ
ば、前記入力信号の電位と前記キャパシタの端子電位と
の相対的な高低に基づいて前記第１、第２、第３および
第４のスイッチング素子のオン・オフ状態を制御するよ
うに構成する。たとえば、前記制御回路は、前記入力信
号の電位と前記キャパシタの端子電位との相対的な高低
の比較を差動増幅回路で行い、該差動増幅回路の出力に
基づいて前記第１、第２、第３および第４のスイッチン
グ素子のオン・オフ状態を制御する。また、前記制御回
路は、前記入力信号の電位と前記キャパシタの端子電位
との相対的な高低を比較する電圧比較回路を備え、該電
圧比較回路の出力に基づいて前記第１、第２、第３およ
び第４のスイッチング素子のいずれかのオン・オフ状態
を制御することもある。
ば、前記入力信号の電位と前記キャパシタの端子電位と
の相対的な高低に基づいて前記第１、第２、第３および
第４のスイッチング素子のオン・オフ状態を制御するよ
うに構成する。たとえば、前記制御回路は、前記入力信
号の電位と前記キャパシタの端子電位との相対的な高低
の比較を差動増幅回路で行い、該差動増幅回路の出力に
基づいて前記第１、第２、第３および第４のスイッチン
グ素子のオン・オフ状態を制御する。また、前記制御回
路は、前記入力信号の電位と前記キャパシタの端子電位
との相対的な高低を比較する電圧比較回路を備え、該電
圧比較回路の出力に基づいて前記第１、第２、第３およ
び第４のスイッチング素子のいずれかのオン・オフ状態
を制御することもある。
【００１３】本発明において、前記第２の充電経路およ
び前記第２の放電経路の各々にはインダクタを介挿する
ことが好ましい。このように構成すると、インダクタの
逆起電力によって、第２および第４のスイッチング素子
にかかる電圧を低く抑えることができるので、第２およ
び第４のスイッチング素子の発熱をより小さくできる。
また、インダクタの逆起電力によって、第２および第４
のスイッチング素子のオン時間が延びるので、キャパシ
タに蓄えた電荷をより有効に利用できる。従って、電源
の負荷をより軽減できる。
び前記第２の放電経路の各々にはインダクタを介挿する
ことが好ましい。このように構成すると、インダクタの
逆起電力によって、第２および第４のスイッチング素子
にかかる電圧を低く抑えることができるので、第２およ
び第４のスイッチング素子の発熱をより小さくできる。
また、インダクタの逆起電力によって、第２および第４
のスイッチング素子のオン時間が延びるので、キャパシ
タに蓄えた電荷をより有効に利用できる。従って、電源
の負荷をより軽減できる。
【００１４】本発明において、前記第２の充電経路には
前記容量性負荷から前記キャパシタへの逆電流を遮断す
るダイオードを介挿し、前記第２の放電経路には前記キ
ャパシタから前記容量性負荷への逆電流を遮断するダイ
オードを介挿することが好ましい。
前記容量性負荷から前記キャパシタへの逆電流を遮断す
るダイオードを介挿し、前記第２の放電経路には前記キ
ャパシタから前記容量性負荷への逆電流を遮断するダイ
オードを介挿することが好ましい。
【００１５】本発明において、前記制御回路は、たとえ
ば、前記第２のスイッチング素子の制御端子に接続され
た第１のＭＯＳＦＥＴと、前記第４のスイッチング素子
の制御端子に接続された第２のＭＯＳＦＥＴとを備えて
いるものを用いることができる。この場合には、前記制
御回路は、前記第１のＭＯＳＦＥＴのゲート−ソース
間、および前記第２のＭＯＳＦＥＴのゲート−ソース間
の各々に接続されたツェナーダイオードを備えているこ
とにより、第１および第２のＭＯＳＦＥＴのゲート−ソ
ース間にかかる電圧を所定の値以下に制限することが好
ましい。
ば、前記第２のスイッチング素子の制御端子に接続され
た第１のＭＯＳＦＥＴと、前記第４のスイッチング素子
の制御端子に接続された第２のＭＯＳＦＥＴとを備えて
いるものを用いることができる。この場合には、前記制
御回路は、前記第１のＭＯＳＦＥＴのゲート−ソース
間、および前記第２のＭＯＳＦＥＴのゲート−ソース間
の各々に接続されたツェナーダイオードを備えているこ
とにより、第１および第２のＭＯＳＦＥＴのゲート−ソ
ース間にかかる電圧を所定の値以下に制限することが好
ましい。
【００１６】このような容量性負荷駆動回路は、前記容
量性負荷としてインクジェットノズルのピエゾ圧電素子
を備え、前記制御回路は、台形波電圧生成回路から出力
される台形波状のパルス電圧を前記入力信号として前記
第１、第２、第３および第４のスイッチング素子のオン
・オフ動作を制御する記録ヘッド駆動回路などに用いる
ことができる。
量性負荷としてインクジェットノズルのピエゾ圧電素子
を備え、前記制御回路は、台形波電圧生成回路から出力
される台形波状のパルス電圧を前記入力信号として前記
第１、第２、第３および第４のスイッチング素子のオン
・オフ動作を制御する記録ヘッド駆動回路などに用いる
ことができる。
【００１７】
【発明の実施の形態】〔実施形態１〕図１は、インクジ
ェットプリンタにおいてインクジェットノズルのピエゾ
圧電素子（容量性負荷）を駆動するための記録ヘッド駆
動回路の回路図である。この駆動回路のうち、駆動パル
ス台形波電圧発生回路については、一般に知られた回路
を使用できることから、構成及び動作の説明は省略す
る。
ェットプリンタにおいてインクジェットノズルのピエゾ
圧電素子（容量性負荷）を駆動するための記録ヘッド駆
動回路の回路図である。この駆動回路のうち、駆動パル
ス台形波電圧発生回路については、一般に知られた回路
を使用できることから、構成及び動作の説明は省略す
る。
【００１８】この図において、インクジェットプリンタ
の駆動回路では、前段に構成されている台形波電圧生成
回路（図示せず。）から出力される台形波状のパルス電
圧（入力信号Ｖ２）を電流増幅してピエゾ圧電素子Ｃ３
に印加し、インク室内の体積変化によりインクの吸引と
吐出を行う。この際に、ピエゾ圧電素子は容量性負荷と
して性質を有することから、この図に示す駆動回路は容
量性負荷駆動回路に相当する。
の駆動回路では、前段に構成されている台形波電圧生成
回路（図示せず。）から出力される台形波状のパルス電
圧（入力信号Ｖ２）を電流増幅してピエゾ圧電素子Ｃ３
に印加し、インク室内の体積変化によりインクの吸引と
吐出を行う。この際に、ピエゾ圧電素子は容量性負荷と
して性質を有することから、この図に示す駆動回路は容
量性負荷駆動回路に相当する。
【００１９】本形態の駆動回路には、２つのトランジス
タＱ１７、Ｑ１５をプッシュプル接続した電流増幅回路
１０が構成され、これらの２つのトランジスタＱ１７、
Ｑ１５の接続点Ｐ１とグランドＧとの間に、容量値が１
μＦ程度の容量性負荷であるピエゾ圧電素子Ｃ３が介挿
されている。従って、台形波電圧生成回路からの入力信
号Ｖ２に基づいて電流増幅回路１０を制御する点、トラ
ンジスタＱ１７および抵抗Ｒ１２を介してピエゾ圧電素
子Ｃ３に充電する第１の充電経路ＣＬ１を備えている
点、抵抗Ｒ１２およびトランジスタＱ１５を介してピエ
ゾ圧電素子Ｃ３からグランドＧへの放電を行う第１の放
電経路ＤＬ１を備えているという点では、従来の駆動回
路と共通している。ここで、抵抗Ｒ１２は、０．１５Ω
程度の極めて小さな抵抗である。
タＱ１７、Ｑ１５をプッシュプル接続した電流増幅回路
１０が構成され、これらの２つのトランジスタＱ１７、
Ｑ１５の接続点Ｐ１とグランドＧとの間に、容量値が１
μＦ程度の容量性負荷であるピエゾ圧電素子Ｃ３が介挿
されている。従って、台形波電圧生成回路からの入力信
号Ｖ２に基づいて電流増幅回路１０を制御する点、トラ
ンジスタＱ１７および抵抗Ｒ１２を介してピエゾ圧電素
子Ｃ３に充電する第１の充電経路ＣＬ１を備えている
点、抵抗Ｒ１２およびトランジスタＱ１５を介してピエ
ゾ圧電素子Ｃ３からグランドＧへの放電を行う第１の放
電経路ＤＬ１を備えているという点では、従来の駆動回
路と共通している。ここで、抵抗Ｒ１２は、０．１５Ω
程度の極めて小さな抵抗である。
【００２０】トランジスタＱ１７は、本発明における第
１のスイッチング素子として、第１の充電経路ＣＬ１に
介挿され、後述するように、ピエゾ圧電素子Ｃ３を充電
する際には、電源（電源電位ＶＭ）からピエゾ圧電素子
Ｃ３への充電電流の給断を行う。また、トランジスタＱ
１５は、本発明における第３のスイッチング素子とし
て、第１の放電経路ＤＬ１に介挿され、後述するよう
に、ピエゾ圧電素子Ｃ３を放電させる際には、ピエゾ圧
電素子Ｃ３からグランドＧへの放電電流の給断を行う。
１のスイッチング素子として、第１の充電経路ＣＬ１に
介挿され、後述するように、ピエゾ圧電素子Ｃ３を充電
する際には、電源（電源電位ＶＭ）からピエゾ圧電素子
Ｃ３への充電電流の給断を行う。また、トランジスタＱ
１５は、本発明における第３のスイッチング素子とし
て、第１の放電経路ＤＬ１に介挿され、後述するよう
に、ピエゾ圧電素子Ｃ３を放電させる際には、ピエゾ圧
電素子Ｃ３からグランドＧへの放電電流の給断を行う。
【００２１】このような電流増幅回路に加えて、本形態
の駆動回路には、第１の充電経路ＣＬ１を介してのピエ
ゾ圧電素子Ｃ３への充電に先立って、キャパシタＣ１、
Ｃ２からピエゾ圧電素子Ｃ３への充電を行う第２の充電
経路ＣＬ２が構成されている。この第２の充電経路ＣＬ
２は、電源とグランドＧとの間に直列接続されたキャパ
シタＣ１、Ｃ２の接続点Ｐ２に接続している。また、キ
ャパシタＣ１、Ｃ２に対しては、分圧抵抗Ｒ９、Ｒ１
９、Ｒ１０、Ｒ１１が並列に接続している。ここで、キ
ャパシタＣ１、Ｃ２はいずれも、負荷（ピエゾ圧電素子
Ｃ３）の容量より十分に大きな容量であり、たとえば、
１０μＦ程度（負荷であるピエゾ圧電素子Ｃ３の容量値
の１０倍程度）の等しい容量値を有する。
の駆動回路には、第１の充電経路ＣＬ１を介してのピエ
ゾ圧電素子Ｃ３への充電に先立って、キャパシタＣ１、
Ｃ２からピエゾ圧電素子Ｃ３への充電を行う第２の充電
経路ＣＬ２が構成されている。この第２の充電経路ＣＬ
２は、電源とグランドＧとの間に直列接続されたキャパ
シタＣ１、Ｃ２の接続点Ｐ２に接続している。また、キ
ャパシタＣ１、Ｃ２に対しては、分圧抵抗Ｒ９、Ｒ１
９、Ｒ１０、Ｒ１１が並列に接続している。ここで、キ
ャパシタＣ１、Ｃ２はいずれも、負荷（ピエゾ圧電素子
Ｃ３）の容量より十分に大きな容量であり、たとえば、
１０μＦ程度（負荷であるピエゾ圧電素子Ｃ３の容量値
の１０倍程度）の等しい容量値を有する。
【００２２】第２の充電経路ＣＬ２にはトランジスタＱ
１８（本発明における第２のスイッチング素子）が介挿
され、このトランジスタＱ１８は、後述するように、第
２の充電経路ＣＬ２を介してキャパシタＣ１、Ｃ２の接
続点Ｐ２からピエゾ圧電素子Ｃ３に充電する期間のみ第
２の充電経路ＣＬ２を接続状態とし、それ以外の期間は
第２の充電経路ＣＬ２をオープン状態に切り換える。こ
こで、トランジスタＱ１８は、第２の充電経路ＣＬ２の
うち、第１の充電経路ＣＬ１とは独立のラインに介挿さ
れている。
１８（本発明における第２のスイッチング素子）が介挿
され、このトランジスタＱ１８は、後述するように、第
２の充電経路ＣＬ２を介してキャパシタＣ１、Ｃ２の接
続点Ｐ２からピエゾ圧電素子Ｃ３に充電する期間のみ第
２の充電経路ＣＬ２を接続状態とし、それ以外の期間は
第２の充電経路ＣＬ２をオープン状態に切り換える。こ
こで、トランジスタＱ１８は、第２の充電経路ＣＬ２の
うち、第１の充電経路ＣＬ１とは独立のラインに介挿さ
れている。
【００２３】また、本形態の駆動回路には、第１の放電
経路ＤＬ１を介してのピエゾ圧電素子Ｃ３からの放電に
先立って、ピエゾ圧電素子Ｃ３から放電された電荷をキ
ャパシタＣ１、Ｃ２に充電するための第２の放電経路Ｄ
Ｌ２が構成されている。
経路ＤＬ１を介してのピエゾ圧電素子Ｃ３からの放電に
先立って、ピエゾ圧電素子Ｃ３から放電された電荷をキ
ャパシタＣ１、Ｃ２に充電するための第２の放電経路Ｄ
Ｌ２が構成されている。
【００２４】ここで、第２の放電経路ＤＬ２にはトラン
ジスタＱ１０（本発明における第４のスイッチング素
子）が介挿され、このトランジスタＱ１０は、後述する
ように、第２の放電経路ＤＬ２を介してピエゾ圧電素子
Ｃ３からキャパシタＣ１、Ｃ２に放電する期間のみ第２
の放電経路ＤＬ２を接続状態とし、それ以外の期間は第
２の放電経路ＤＬ２をオープン状態に切り換える。ここ
で、トランジスタＱ１０は、第２の放電経路ＤＬ２のう
ち、第１の放電経路ＤＬ１とは独立のラインに介挿され
ている。
ジスタＱ１０（本発明における第４のスイッチング素
子）が介挿され、このトランジスタＱ１０は、後述する
ように、第２の放電経路ＤＬ２を介してピエゾ圧電素子
Ｃ３からキャパシタＣ１、Ｃ２に放電する期間のみ第２
の放電経路ＤＬ２を接続状態とし、それ以外の期間は第
２の放電経路ＤＬ２をオープン状態に切り換える。ここ
で、トランジスタＱ１０は、第２の放電経路ＤＬ２のう
ち、第１の放電経路ＤＬ１とは独立のラインに介挿され
ている。
【００２５】このように構成した第１および第２の充電
経路ＣＬ１、ＣＬ２、第１および第２の放電経路ＤＬ
１、ＤＬ２を選択してピエゾ圧電素子Ｃ３の充電、放電
を行うために、本形態では、ピエゾ圧電素子Ｃ３の充電
時にはトランジスタＱ１５、Ｑ１０をオフ状態にすると
ともに、トランジスタＱ１８、Ｑ１７をこの順にオン状
態に切り換え、ピエゾ圧電素子Ｃ３の放電時にはトラン
ジスタＱ１８、Ｑ１７をオフ状態にするとともに、トラ
ンジスタＱ１０、Ｑ１５をこの順にオン状態に切り換え
る制御回路２０が構成されている。
経路ＣＬ１、ＣＬ２、第１および第２の放電経路ＤＬ
１、ＤＬ２を選択してピエゾ圧電素子Ｃ３の充電、放電
を行うために、本形態では、ピエゾ圧電素子Ｃ３の充電
時にはトランジスタＱ１５、Ｑ１０をオフ状態にすると
ともに、トランジスタＱ１８、Ｑ１７をこの順にオン状
態に切り換え、ピエゾ圧電素子Ｃ３の放電時にはトラン
ジスタＱ１８、Ｑ１７をオフ状態にするとともに、トラ
ンジスタＱ１０、Ｑ１５をこの順にオン状態に切り換え
る制御回路２０が構成されている。
【００２６】この制御回路２０では、トランジスタＱ１
７に対しては、入力信号Ｖ２の立ち上がり期間におい
て、入力信号Ｖ２が所定の電位以上になったときには、
このトランジスタＱ１７をオンさせて、第１の充電経路
ＣＬ１を介してピエゾ圧電素子Ｃ３への充電を行わせる
抵抗Ｒ５、Ｒ１６およびＭＯＳＦＥＴＭ２９が構成され
ている。かかるスイッチング動作を行うために入力信号
Ｖ２に対する比較電位は、キャパシタＣ２に対する分圧
抵抗である抵抗Ｒ１０、Ｒ１１の接続点Ｐ３の電位が用
いられている。ここで、抵抗Ｒ１０、Ｒ１１の抵抗値は
それぞれ１０ｋΩ、７ｋΩであり、キャパシタＣ２の端
子間電圧の中間値よりもやや低めの電位と、入力信号Ｖ
２を抵抗Ｒ５、Ｒ１６で分圧した電位がＭＯＳＦＥＴＭ
２９のゲートに供給されている。
７に対しては、入力信号Ｖ２の立ち上がり期間におい
て、入力信号Ｖ２が所定の電位以上になったときには、
このトランジスタＱ１７をオンさせて、第１の充電経路
ＣＬ１を介してピエゾ圧電素子Ｃ３への充電を行わせる
抵抗Ｒ５、Ｒ１６およびＭＯＳＦＥＴＭ２９が構成され
ている。かかるスイッチング動作を行うために入力信号
Ｖ２に対する比較電位は、キャパシタＣ２に対する分圧
抵抗である抵抗Ｒ１０、Ｒ１１の接続点Ｐ３の電位が用
いられている。ここで、抵抗Ｒ１０、Ｒ１１の抵抗値は
それぞれ１０ｋΩ、７ｋΩであり、キャパシタＣ２の端
子間電圧の中間値よりもやや低めの電位と、入力信号Ｖ
２を抵抗Ｒ５、Ｒ１６で分圧した電位がＭＯＳＦＥＴＭ
２９のゲートに供給されている。
【００２７】制御回路２０において、トランジスタＱ１
５に対しては、入力信号Ｖ２の立ち下がり期間におい
て、入力信号Ｖ２が所定の電位以下になったときには、
このトランジスタＱ１５をオンさせて、第１の放電経路
ＤＬ１を介してピエゾ圧電素子Ｃ３からの放電を行わせ
る抵抗Ｒ４、Ｒ８およびＭＯＳＦＥＴＭ２５が構成され
ている。かかるスイッチング動作を行うために入力信号
Ｖ２に対する比較電位は、キャパシタＣ１に対する分圧
抵抗である抵抗Ｒ９、Ｒ１９の接続点Ｐ４の電位が用い
られている。ここで、抵抗Ｒ９、Ｒ１９の抵抗値はそれ
ぞれ１２ｋΩ、１０ｋΩであり、キャパシタＣ１の端子
間電圧の中間値よりもやや低めの電位と、入力信号Ｖ２
を抵抗Ｒ８、Ｒ４で分圧した電位がＭＯＳＦＥＴＭ２５
のゲートに供給されている。
５に対しては、入力信号Ｖ２の立ち下がり期間におい
て、入力信号Ｖ２が所定の電位以下になったときには、
このトランジスタＱ１５をオンさせて、第１の放電経路
ＤＬ１を介してピエゾ圧電素子Ｃ３からの放電を行わせ
る抵抗Ｒ４、Ｒ８およびＭＯＳＦＥＴＭ２５が構成され
ている。かかるスイッチング動作を行うために入力信号
Ｖ２に対する比較電位は、キャパシタＣ１に対する分圧
抵抗である抵抗Ｒ９、Ｒ１９の接続点Ｐ４の電位が用い
られている。ここで、抵抗Ｒ９、Ｒ１９の抵抗値はそれ
ぞれ１２ｋΩ、１０ｋΩであり、キャパシタＣ１の端子
間電圧の中間値よりもやや低めの電位と、入力信号Ｖ２
を抵抗Ｒ８、Ｒ４で分圧した電位がＭＯＳＦＥＴＭ２５
のゲートに供給されている。
【００２８】制御回路２０において、トランジスタＱ１
８に対しては、そのベースに入力信号Ｖ２を供給するＭ
ＯＳＦＥＴＭ２４が構成され、このＭＯＳＦＥＴＭ２４
のゲートには、キャパシタＣ１、Ｃ２の接続点Ｐ２の電
位が抵抗Ｒ１８を介して入力されている。ここで、抵抗
Ｒ９、Ｒ１９の抵抗値はそれぞれ１２ｋΩ、１０ｋΩで
あるのに対して、抵抗Ｒ１０、Ｒ１１の抵抗値はそれぞ
れ１０ｋΩ、７ｋΩであり、電源電圧ＶＭの中間値より
もやや低めの電位がＭＯＳＦＥＴＭ２４のゲートに供給
されている。ここで、ＭＯＳＦＥＴＭ２４のソース−ゲ
ート間には抵抗Ｒ６が接続している。
８に対しては、そのベースに入力信号Ｖ２を供給するＭ
ＯＳＦＥＴＭ２４が構成され、このＭＯＳＦＥＴＭ２４
のゲートには、キャパシタＣ１、Ｃ２の接続点Ｐ２の電
位が抵抗Ｒ１８を介して入力されている。ここで、抵抗
Ｒ９、Ｒ１９の抵抗値はそれぞれ１２ｋΩ、１０ｋΩで
あるのに対して、抵抗Ｒ１０、Ｒ１１の抵抗値はそれぞ
れ１０ｋΩ、７ｋΩであり、電源電圧ＶＭの中間値より
もやや低めの電位がＭＯＳＦＥＴＭ２４のゲートに供給
されている。ここで、ＭＯＳＦＥＴＭ２４のソース−ゲ
ート間には抵抗Ｒ６が接続している。
【００２９】制御回路２０において、トランジスタＱ１
０に対しては、そのベースに入力信号Ｖ２を供給するＭ
ＯＳＦＥＴＭ３０が構成され、このＭＯＳＦＥＴＭ３０
のゲートには、キャパシタＣ１、Ｃ２の接続点Ｐ２の電
位が抵抗Ｒ３を介して入力されている。ここで、抵抗Ｒ
９、Ｒ１９の抵抗値はそれぞれ１２ｋΩ、１０ｋΩであ
るのに対して、抵抗Ｒ１０、Ｒ１１の抵抗値はそれぞれ
１０ｋΩ、７ｋΩであり、電源電圧ＶＭの中間値よりも
やや低めの電位がＭＯＳＦＥＴＭ３０のゲートに供給さ
れている。ここで、ＭＯＳＦＥＴＭ３０のソース−ゲー
ト間には抵抗Ｒ７が接続している。
０に対しては、そのベースに入力信号Ｖ２を供給するＭ
ＯＳＦＥＴＭ３０が構成され、このＭＯＳＦＥＴＭ３０
のゲートには、キャパシタＣ１、Ｃ２の接続点Ｐ２の電
位が抵抗Ｒ３を介して入力されている。ここで、抵抗Ｒ
９、Ｒ１９の抵抗値はそれぞれ１２ｋΩ、１０ｋΩであ
るのに対して、抵抗Ｒ１０、Ｒ１１の抵抗値はそれぞれ
１０ｋΩ、７ｋΩであり、電源電圧ＶＭの中間値よりも
やや低めの電位がＭＯＳＦＥＴＭ３０のゲートに供給さ
れている。ここで、ＭＯＳＦＥＴＭ３０のソース−ゲー
ト間には抵抗Ｒ７が接続している。
【００３０】このように構成した駆動回路における入力
信号Ｖ２の電位変化、各ポイントでの電位変化および電
流変化を、それぞれ図２（Ａ）、（Ｂ）、（Ｃ）に示し
てある。ここで、図２（Ｂ）に示す各変化は、それぞれ
ピエゾ圧電素子Ｃ３の端子電位、２つのキャパシタＣ
１、Ｃ２の接続点Ｐ２の電位、トランジスタＱ１８のコ
レクタ側Ｐ５の電位、およびトランジスタＱ１０のコレ
クタ側Ｐ６の電位である。図２（Ｃ）に示す各変化は、
それぞれトランジスタＱ１８のコレクタ側Ｐ５で検出し
た電流変化、トランジスタＱ１７のエミッタ側Ｐ７で検
出した電流変化、トランジスタＱ１０のコレクタ側Ｐ６
で検出した電流変化、トランジスタＱ１７のコレクタ側
Ｐ８で検出した電流変化である。
信号Ｖ２の電位変化、各ポイントでの電位変化および電
流変化を、それぞれ図２（Ａ）、（Ｂ）、（Ｃ）に示し
てある。ここで、図２（Ｂ）に示す各変化は、それぞれ
ピエゾ圧電素子Ｃ３の端子電位、２つのキャパシタＣ
１、Ｃ２の接続点Ｐ２の電位、トランジスタＱ１８のコ
レクタ側Ｐ５の電位、およびトランジスタＱ１０のコレ
クタ側Ｐ６の電位である。図２（Ｃ）に示す各変化は、
それぞれトランジスタＱ１８のコレクタ側Ｐ５で検出し
た電流変化、トランジスタＱ１７のエミッタ側Ｐ７で検
出した電流変化、トランジスタＱ１０のコレクタ側Ｐ６
で検出した電流変化、トランジスタＱ１７のコレクタ側
Ｐ８で検出した電流変化である。
【００３１】図２（Ａ）に示すように、入力信号Ｖ２
は、リニアな立ち上がり期間（時刻Ｔ１から時刻Ｔ３ま
での期間）と、フラットなピークレベル期間（時刻Ｔ３
から時刻Ｔ４までの期間）と、リニアな立ち下がり期間
（時刻Ｔ４から時刻Ｔ６までの期間）とから成る台形波
電圧パルスであり、本形態の駆動回路の電流増幅回路１
０を経て、電流増幅された台形波電圧パルス（ヘッドの
駆動電圧パルス）となる。
は、リニアな立ち上がり期間（時刻Ｔ１から時刻Ｔ３ま
での期間）と、フラットなピークレベル期間（時刻Ｔ３
から時刻Ｔ４までの期間）と、リニアな立ち下がり期間
（時刻Ｔ４から時刻Ｔ６までの期間）とから成る台形波
電圧パルスであり、本形態の駆動回路の電流増幅回路１
０を経て、電流増幅された台形波電圧パルス（ヘッドの
駆動電圧パルス）となる。
【００３２】まず、時刻Ｔ１においてキャパシタＣ１、
Ｃ２は充電された状態にあり、ピエゾ圧電素子Ｃ３は放
電した状態にある。ここで、ＭＯＳＦＥＴＭ２４はゲー
ト電位が高いので、オン状態にあり、ＭＯＳＦＥＴＭ２
４を介して入力信号Ｖ２がトランジスタＱ１８のベース
に印加される。この初期段階では、入力信号Ｖ２の電位
がまだ低いので、トランジスタＱ１８のベース電位がキ
ャパシタＣ１、Ｃ２の接続点Ｐ２の電位（トランジスタ
Ｑ１８のコレクタ電位）よりも低い。また、ピエゾ圧電
素子Ｃ３は充電が開始された直後なので、その電位（ト
ランジスタＱ１８のエミッタ電位）は、トランジスタＱ
１８のベース電位およびコレクタ電位よりも低いので、
第２の充電経路ＣＬ２では、キャパシタＣ１、Ｃ２から
の充電電流が、図２（Ｃ）に示すように、トランジスタ
Ｑ１８を通ってピエゾ圧電素子Ｃ３に流れ込む。この
間、ＭＯＳＦＥＴＭ２９はゲート電位が高いので、オフ
状態にあり、トランジスタＱ１７はオフ状態にある。こ
のため、電源から第１の充電経路ＣＬ１を介してのピエ
ゾ圧電素子Ｃ３への充電は行われない。
Ｃ２は充電された状態にあり、ピエゾ圧電素子Ｃ３は放
電した状態にある。ここで、ＭＯＳＦＥＴＭ２４はゲー
ト電位が高いので、オン状態にあり、ＭＯＳＦＥＴＭ２
４を介して入力信号Ｖ２がトランジスタＱ１８のベース
に印加される。この初期段階では、入力信号Ｖ２の電位
がまだ低いので、トランジスタＱ１８のベース電位がキ
ャパシタＣ１、Ｃ２の接続点Ｐ２の電位（トランジスタ
Ｑ１８のコレクタ電位）よりも低い。また、ピエゾ圧電
素子Ｃ３は充電が開始された直後なので、その電位（ト
ランジスタＱ１８のエミッタ電位）は、トランジスタＱ
１８のベース電位およびコレクタ電位よりも低いので、
第２の充電経路ＣＬ２では、キャパシタＣ１、Ｃ２から
の充電電流が、図２（Ｃ）に示すように、トランジスタ
Ｑ１８を通ってピエゾ圧電素子Ｃ３に流れ込む。この
間、ＭＯＳＦＥＴＭ２９はゲート電位が高いので、オフ
状態にあり、トランジスタＱ１７はオフ状態にある。こ
のため、電源から第１の充電経路ＣＬ１を介してのピエ
ゾ圧電素子Ｃ３への充電は行われない。
【００３３】このようなピエゾ圧電素子Ｃ３への充電
は、時刻Ｔ２において、ピエゾ圧電素子Ｃ３の電位（ト
ランジスタＱ１８のエミッタ電位）がトランジスタＱ１
８のコレクタ電位と略等しくなるまで行われる。そし
て、ピエゾ圧電素子Ｃ３の充電が進むうちに、入力信号
Ｖ２の電位が高くなると、ＭＯＳＦＥＴＭ２４がターン
オフする一方、ＭＯＳＦＥＴＭ２９がターンオンする。
その結果、トランジスタＱ１８がオフ状態になって第２
の充電経路ＣＬ２がオープン状態になる。一方、トラン
ジスタＱ１７がオン状態になって、電源から第１の充電
経路ＣＬ１を介してのピエゾ圧電素子Ｃ３への充電が開
始される。
は、時刻Ｔ２において、ピエゾ圧電素子Ｃ３の電位（ト
ランジスタＱ１８のエミッタ電位）がトランジスタＱ１
８のコレクタ電位と略等しくなるまで行われる。そし
て、ピエゾ圧電素子Ｃ３の充電が進むうちに、入力信号
Ｖ２の電位が高くなると、ＭＯＳＦＥＴＭ２４がターン
オフする一方、ＭＯＳＦＥＴＭ２９がターンオンする。
その結果、トランジスタＱ１８がオフ状態になって第２
の充電経路ＣＬ２がオープン状態になる。一方、トラン
ジスタＱ１７がオン状態になって、電源から第１の充電
経路ＣＬ１を介してのピエゾ圧電素子Ｃ３への充電が開
始される。
【００３４】そして、ピエゾ圧電素子Ｃ３の電位は、時
刻Ｔ３において台形波の最高電位になる。このようなピ
エゾ圧電素子Ｃ３への充電が行われる間、トランジスタ
Ｑ１０およびトランジスタＱ１５はオフ状態にある。
刻Ｔ３において台形波の最高電位になる。このようなピ
エゾ圧電素子Ｃ３への充電が行われる間、トランジスタ
Ｑ１０およびトランジスタＱ１５はオフ状態にある。
【００３５】この状態から、時刻Ｔ４において入力信号
Ｖ２が立ち下がると、ピエゾ圧電素子Ｃ３の放電が開始
される。ここで、ＭＯＳＦＥＴＭ３０はゲート電位が低
いので、オン状態にあり、ＭＯＳＦＥＴＭ３０を介し
て、入力信号Ｖ２がトランジスタＱ１０のベースに印加
される。この初期段階では、入力信号Ｖ２の電位がまだ
高いので、トランジスタＱ１０のベース電位がキャパシ
タＣ１、Ｃ２の接続点Ｐ２の電位（トランジスタＱ１０
のコレクタ電位）よりも高い。また、ピエゾ圧電素子Ｃ
３は放電が開始された直後なので、その電位（トランジ
スタＱ１０のエミッタ電位）は、トランジスタＱ１０の
ベース電位およびコレクタ電位よりも高いので、第２の
放電経路ＣＬ２では、ピエゾ圧電素子Ｃ３からの放電電
流が、図２（Ｃ）に示すように、トランジスタＱ１０を
通ってキャパシタＣ１、Ｃ２に流れ込んで、そこに蓄え
られる。この間、ＭＯＳＦＥＴＭ２５はゲート電位が低
いので、オフ状態にあり、トランジスタＱ１５はオフ状
態にある。このため、ピエゾ圧電素子Ｃ３から第１の放
電経路ＤＬ１を介してのグランドＧへの放電は行われな
い。
Ｖ２が立ち下がると、ピエゾ圧電素子Ｃ３の放電が開始
される。ここで、ＭＯＳＦＥＴＭ３０はゲート電位が低
いので、オン状態にあり、ＭＯＳＦＥＴＭ３０を介し
て、入力信号Ｖ２がトランジスタＱ１０のベースに印加
される。この初期段階では、入力信号Ｖ２の電位がまだ
高いので、トランジスタＱ１０のベース電位がキャパシ
タＣ１、Ｃ２の接続点Ｐ２の電位（トランジスタＱ１０
のコレクタ電位）よりも高い。また、ピエゾ圧電素子Ｃ
３は放電が開始された直後なので、その電位（トランジ
スタＱ１０のエミッタ電位）は、トランジスタＱ１０の
ベース電位およびコレクタ電位よりも高いので、第２の
放電経路ＣＬ２では、ピエゾ圧電素子Ｃ３からの放電電
流が、図２（Ｃ）に示すように、トランジスタＱ１０を
通ってキャパシタＣ１、Ｃ２に流れ込んで、そこに蓄え
られる。この間、ＭＯＳＦＥＴＭ２５はゲート電位が低
いので、オフ状態にあり、トランジスタＱ１５はオフ状
態にある。このため、ピエゾ圧電素子Ｃ３から第１の放
電経路ＤＬ１を介してのグランドＧへの放電は行われな
い。
【００３６】このようなピエゾ圧電素子Ｃ３の放電は、
時刻Ｔ５において、ピエゾ圧電素子Ｃ３の電位（トラン
ジスタＱ１０のエミッタ電位）がトランジスタＱ１０の
コレクタ電位と略等しくなるまで行われる。そして、ピ
エゾ圧電素子Ｃ３の放電が進むうちに、入力信号Ｖ２の
電位が低くなると、ＭＯＳＦＥＴＭ３０がターンオフす
る一方、ＭＯＳＦＥＴＭ２５がターンオンする。その結
果、トランジスタＱ１０がオフ状態になって第２の放電
経路ＤＬ２がオープン状態になる。一方、トランジスタ
Ｑ１５がオン状態になって、ピエゾ圧電素子Ｃ３から第
１の放電経路ＤＬ１を介してのグランドＧへの放電が開
始される。
時刻Ｔ５において、ピエゾ圧電素子Ｃ３の電位（トラン
ジスタＱ１０のエミッタ電位）がトランジスタＱ１０の
コレクタ電位と略等しくなるまで行われる。そして、ピ
エゾ圧電素子Ｃ３の放電が進むうちに、入力信号Ｖ２の
電位が低くなると、ＭＯＳＦＥＴＭ３０がターンオフす
る一方、ＭＯＳＦＥＴＭ２５がターンオンする。その結
果、トランジスタＱ１０がオフ状態になって第２の放電
経路ＤＬ２がオープン状態になる。一方、トランジスタ
Ｑ１５がオン状態になって、ピエゾ圧電素子Ｃ３から第
１の放電経路ＤＬ１を介してのグランドＧへの放電が開
始される。
【００３７】そして、ピエゾ圧電素子Ｃ３の電位は、時
刻Ｔ６において台形波形の最低電位と等しくなる。この
ようなピエゾ圧電素子Ｃ３の放電が行われる間、トラン
ジスタＱ１８およびトランジスタＱ１７はオフ状態にあ
る。
刻Ｔ６において台形波形の最低電位と等しくなる。この
ようなピエゾ圧電素子Ｃ３の放電が行われる間、トラン
ジスタＱ１８およびトランジスタＱ１７はオフ状態にあ
る。
【００３８】このように、本形態の駆動回路では、従来
であれば、ピエゾ圧電素子Ｃ３から放電を全てグランド
Ｇに捨てていたのを、その一部ではあるがキャパシタＣ
１、Ｃ２に充電しておく。また、このキャパシタＣ１、
Ｃ２に充電した電荷については、ピエゾ圧電素子Ｃ３へ
の充電に用い、ピエゾ圧電素子Ｃ３への充電を全て電源
から行うわけではない。従って、ピエゾ圧電素子Ｃ３へ
の充電に必要な電気量の一部をキャパシタＣ１、Ｃ２か
らの電力供給で行い、残りを電源からの電力供給で賄
う。従って、電源からみれば消費電力が小さい。また、
トランジスタＱ１７からみれば、キャパシタＣ１、Ｃ２
からすでに充電した後のピエゾ圧電素子Ｃ３の端子の電
位と電源電位との差に相当する電圧がかかるだけで、電
源電圧ＶＭがそのままエミッタ−コレクタ間にかかるわ
けではない。このため、トランジスタＱ１７での発熱が
小さい。
であれば、ピエゾ圧電素子Ｃ３から放電を全てグランド
Ｇに捨てていたのを、その一部ではあるがキャパシタＣ
１、Ｃ２に充電しておく。また、このキャパシタＣ１、
Ｃ２に充電した電荷については、ピエゾ圧電素子Ｃ３へ
の充電に用い、ピエゾ圧電素子Ｃ３への充電を全て電源
から行うわけではない。従って、ピエゾ圧電素子Ｃ３へ
の充電に必要な電気量の一部をキャパシタＣ１、Ｃ２か
らの電力供給で行い、残りを電源からの電力供給で賄
う。従って、電源からみれば消費電力が小さい。また、
トランジスタＱ１７からみれば、キャパシタＣ１、Ｃ２
からすでに充電した後のピエゾ圧電素子Ｃ３の端子の電
位と電源電位との差に相当する電圧がかかるだけで、電
源電圧ＶＭがそのままエミッタ−コレクタ間にかかるわ
けではない。このため、トランジスタＱ１７での発熱が
小さい。
【００３９】同様なことは、トランジスタＱ１５でも同
様であり、キャパシタＣ１、Ｃ２に対してすでに放電し
た後のピエゾ圧電素子Ｃ３の端子の電位とグランドＧの
電位との差に相当する電圧がかかるだけで電源電圧ＶＭ
（ピエゾ圧電素子Ｃ３の端子間電圧の最高値）がそのま
まエミッタ−コレクタ間にかかるわけではない。このた
め、トランジスタＱ１５での発熱が小さい。さらに、ス
イッチング素子の数が増えた分、各スイッチング素子で
発熱が抑えられるので、小さなパッケージで済むという
利点もある。
様であり、キャパシタＣ１、Ｃ２に対してすでに放電し
た後のピエゾ圧電素子Ｃ３の端子の電位とグランドＧの
電位との差に相当する電圧がかかるだけで電源電圧ＶＭ
（ピエゾ圧電素子Ｃ３の端子間電圧の最高値）がそのま
まエミッタ−コレクタ間にかかるわけではない。このた
め、トランジスタＱ１５での発熱が小さい。さらに、ス
イッチング素子の数が増えた分、各スイッチング素子で
発熱が抑えられるので、小さなパッケージで済むという
利点もある。
【００４０】〔実施形態１の改良例１〕図３は、前記の
実施形態１の改良例１に係る記録ヘッド駆動回路（容量
性負荷駆動回路）の回路図である。本例の駆動回路は、
実施形態１と基本的な構成が同一であり、図３からわか
るように、第２の充電経路ＣＬ２にはトランジスタＱ１
８のコレクタとキャパシタＣ１、Ｃ２の接続点Ｐ２との
間にインダクタＬ３が介挿され、かつ、第２の放電経路
ＤＬ２にはトランジスタＱ１０のコレクタとキャパシタ
Ｃ１、Ｃ２の接続点Ｐ２との間にインダクタＬ４が介挿
されている。その他の構成は、先に説明した実施形態１
と同様であるため、それらの説明を省略する。
実施形態１の改良例１に係る記録ヘッド駆動回路（容量
性負荷駆動回路）の回路図である。本例の駆動回路は、
実施形態１と基本的な構成が同一であり、図３からわか
るように、第２の充電経路ＣＬ２にはトランジスタＱ１
８のコレクタとキャパシタＣ１、Ｃ２の接続点Ｐ２との
間にインダクタＬ３が介挿され、かつ、第２の放電経路
ＤＬ２にはトランジスタＱ１０のコレクタとキャパシタ
Ｃ１、Ｃ２の接続点Ｐ２との間にインダクタＬ４が介挿
されている。その他の構成は、先に説明した実施形態１
と同様であるため、それらの説明を省略する。
【００４１】このように構成した駆動回路における入力
信号Ｖ２の電位変化、各ポイントでの電位変化および電
流変化を、それぞれ図４（Ａ）、（Ｂ）、（Ｃ）に示し
てある。ここで、図４（Ｂ）に示す各変化は、図２
（Ｂ）と同様、それぞれピエゾ圧電素子Ｃ３の端子電
位、２つのキャパシタＣ１、Ｃ２の接続点Ｐ２の電位、
トランジスタＱ１８のコレクタ側Ｐ５の電位、およびト
ランジスタＱ１０のコレクタ側Ｐ６の電位である。図４
（Ｃ）に示す各変化は、図２（Ｃ）と同様、それぞれト
ランジスタＱ１８のコレクタ側Ｐ５で検出した電流変
化、トランジスタＱ１７のエミッタ側Ｐ７で検出した電
流変化、トランジスタＱ１０のコレクタ側Ｐ６で検出し
た電流変化、トランジスタＱ１７のコレクタ側Ｐ８で検
出した電流変化である。
信号Ｖ２の電位変化、各ポイントでの電位変化および電
流変化を、それぞれ図４（Ａ）、（Ｂ）、（Ｃ）に示し
てある。ここで、図４（Ｂ）に示す各変化は、図２
（Ｂ）と同様、それぞれピエゾ圧電素子Ｃ３の端子電
位、２つのキャパシタＣ１、Ｃ２の接続点Ｐ２の電位、
トランジスタＱ１８のコレクタ側Ｐ５の電位、およびト
ランジスタＱ１０のコレクタ側Ｐ６の電位である。図４
（Ｃ）に示す各変化は、図２（Ｃ）と同様、それぞれト
ランジスタＱ１８のコレクタ側Ｐ５で検出した電流変
化、トランジスタＱ１７のエミッタ側Ｐ７で検出した電
流変化、トランジスタＱ１０のコレクタ側Ｐ６で検出し
た電流変化、トランジスタＱ１７のコレクタ側Ｐ８で検
出した電流変化である。
【００４２】図４（Ａ）ないし図４（Ｃ）に示すよう
に、時刻Ｔ１においては、ＭＯＳＦＥＴＭ２４はゲート
電位が高いので、オン状態にあり、ＭＯＳＦＥＴＭ２４
を介して入力信号Ｖ２がトランジスタＱ１８のベースに
印加される。この初期段階では、入力信号Ｖ２の電位が
まだ低いので、トランジスタＱ１８のベース電位がキャ
パシタＣ１、Ｃ２の接続点Ｐ２の電位（トランジスタＱ
１８のコレクタ電位）よりも低い。
に、時刻Ｔ１においては、ＭＯＳＦＥＴＭ２４はゲート
電位が高いので、オン状態にあり、ＭＯＳＦＥＴＭ２４
を介して入力信号Ｖ２がトランジスタＱ１８のベースに
印加される。この初期段階では、入力信号Ｖ２の電位が
まだ低いので、トランジスタＱ１８のベース電位がキャ
パシタＣ１、Ｃ２の接続点Ｐ２の電位（トランジスタＱ
１８のコレクタ電位）よりも低い。
【００４３】また、ピエゾ圧電素子Ｃ３は充電が開始さ
れた直後なので、その電位（トランジスタＱ１８のエミ
ッタ電位）は、トランジスタＱ１８のベース電位および
コレクタ電位よりも低いので、第２の充電経路ＣＬ２で
は、キャパシタＣ１、Ｃ２からの充電電流が、図４
（Ｃ）に示すように、トランジスタＱ１８を通ってピエ
ゾ圧電素子Ｃ３に流れ込む。このとき、トランジスタＱ
１８のコレクタ側Ｐ５の電位は、図４（Ｂ）に示すよう
に、インダクタＬ３の逆起電力により、一時的に低下し
た後、上昇する。このため、図２（Ｂ）に示した場合と
比較して、トランジスタＱ１８にかかる電圧が小さいの
で、トランジスタＱ１８の発熱量が小さい。この間、Ｍ
ＯＳＦＥＴＭ２９はゲート電位が高いので、オフ状態に
あり、トランジスタＱ１７はオフ状態にある。従って、
電源から第１の充電経路ＣＬ１を介してのピエゾ圧電素
子Ｃ３への充電は行われない。
れた直後なので、その電位（トランジスタＱ１８のエミ
ッタ電位）は、トランジスタＱ１８のベース電位および
コレクタ電位よりも低いので、第２の充電経路ＣＬ２で
は、キャパシタＣ１、Ｃ２からの充電電流が、図４
（Ｃ）に示すように、トランジスタＱ１８を通ってピエ
ゾ圧電素子Ｃ３に流れ込む。このとき、トランジスタＱ
１８のコレクタ側Ｐ５の電位は、図４（Ｂ）に示すよう
に、インダクタＬ３の逆起電力により、一時的に低下し
た後、上昇する。このため、図２（Ｂ）に示した場合と
比較して、トランジスタＱ１８にかかる電圧が小さいの
で、トランジスタＱ１８の発熱量が小さい。この間、Ｍ
ＯＳＦＥＴＭ２９はゲート電位が高いので、オフ状態に
あり、トランジスタＱ１７はオフ状態にある。従って、
電源から第１の充電経路ＣＬ１を介してのピエゾ圧電素
子Ｃ３への充電は行われない。
【００４４】このようなピエゾ圧電素子Ｃ３への充電
は、時刻Ｔ２′において、ピエゾ圧電素子Ｃ３の電位
（トランジスタＱ１８のエミッタ電位）がトランジスタ
Ｑ１８のコレクタ電位と略等しくなるまで行われる。そ
して、ピエゾ圧電素子Ｃ３の充電が進むうちに入力信号
Ｖ２の電位が高くなると、ＭＯＳＦＥＴＭ２４がターン
オフする一方、ＭＯＳＦＥＴＭ２９がターンオンする。
その結果、トランジスタＱ１８がオフ状態になって第２
の充電経路ＣＬ２がオープン状態になる。一方、トラン
ジスタＱ１７がオン状態になって、電源から第１の充電
経路ＣＬ１を介してのピエゾ圧電素子Ｃ３への充電が開
始される。ここで、トランジスタＱ１８のコレクタ側Ｐ
５の電位は、図４（Ｂ）に示したように、インダクタＬ
３の逆起電力により、一時的に低下した後、上昇するた
め、時刻Ｔ１から時刻Ｔ２′に至るまでの時間は、図２
（Ｂ）における時刻Ｔ１から時刻Ｔ２に至るまでの時間
と比較して長い。すなわち、トランジスタＱ１８のオン
時間が長いので、キャパシタＣ１、Ｃ２に蓄えた電荷を
ピエゾ圧電素子Ｃ３の充電により有効に利用できる。
は、時刻Ｔ２′において、ピエゾ圧電素子Ｃ３の電位
（トランジスタＱ１８のエミッタ電位）がトランジスタ
Ｑ１８のコレクタ電位と略等しくなるまで行われる。そ
して、ピエゾ圧電素子Ｃ３の充電が進むうちに入力信号
Ｖ２の電位が高くなると、ＭＯＳＦＥＴＭ２４がターン
オフする一方、ＭＯＳＦＥＴＭ２９がターンオンする。
その結果、トランジスタＱ１８がオフ状態になって第２
の充電経路ＣＬ２がオープン状態になる。一方、トラン
ジスタＱ１７がオン状態になって、電源から第１の充電
経路ＣＬ１を介してのピエゾ圧電素子Ｃ３への充電が開
始される。ここで、トランジスタＱ１８のコレクタ側Ｐ
５の電位は、図４（Ｂ）に示したように、インダクタＬ
３の逆起電力により、一時的に低下した後、上昇するた
め、時刻Ｔ１から時刻Ｔ２′に至るまでの時間は、図２
（Ｂ）における時刻Ｔ１から時刻Ｔ２に至るまでの時間
と比較して長い。すなわち、トランジスタＱ１８のオン
時間が長いので、キャパシタＣ１、Ｃ２に蓄えた電荷を
ピエゾ圧電素子Ｃ３の充電により有効に利用できる。
【００４５】そして、ピエゾ圧電素子Ｃ３の電位は、時
刻Ｔ３において台形波形の最高電位と等しくなる。この
ようなピエゾ圧電素子Ｃ３への充電が行われる間、トラ
ンジスタＱ１０およびトランジスタＱ１５はオフ状態に
ある。
刻Ｔ３において台形波形の最高電位と等しくなる。この
ようなピエゾ圧電素子Ｃ３への充電が行われる間、トラ
ンジスタＱ１０およびトランジスタＱ１５はオフ状態に
ある。
【００４６】この状態から、時刻Ｔ４において入力信号
Ｖ２が立ち下がると、ピエゾ圧電素子Ｃ３の放電が開始
される。ここで、ＭＯＳＦＥＴＭ３０はゲート電位が低
いので、オン状態にあり、ＭＯＳＦＥＴＭ３０を介し
て、入力信号Ｖ２がトランジスタＱ１０のベースに印加
される。この初期段階では、入力信号Ｖ２の電位がまだ
高いので、トランジスタＱ１０のベース電位がキャパシ
タＣ１、Ｃ２の接続点Ｐ２の電位（トランジスタＱ１０
のコレクタ電位）よりも高い。
Ｖ２が立ち下がると、ピエゾ圧電素子Ｃ３の放電が開始
される。ここで、ＭＯＳＦＥＴＭ３０はゲート電位が低
いので、オン状態にあり、ＭＯＳＦＥＴＭ３０を介し
て、入力信号Ｖ２がトランジスタＱ１０のベースに印加
される。この初期段階では、入力信号Ｖ２の電位がまだ
高いので、トランジスタＱ１０のベース電位がキャパシ
タＣ１、Ｃ２の接続点Ｐ２の電位（トランジスタＱ１０
のコレクタ電位）よりも高い。
【００４７】また、ピエゾ圧電素子Ｃ３は放電が開始さ
れた直後なので、その電位（トランジスタＱ１０のエミ
ッタ電位）は、トランジスタＱ１０のベース電位および
コレクタ電位よりも高いので、第２の放電経路ＣＬ２で
は、ピエゾ圧電素子Ｃ３からの放電電流が、図４（Ｃ）
に示すように、トランジスタＱ１０を通ってキャパシタ
Ｃ１、Ｃ２に流れ込んで、そこに蓄えられる。このと
き、トランジスタＱ１０のコレクタ側Ｐ６の電位は、図
４（Ｂ）に示すように、インダクタＬ４の逆起電力によ
り、一時的に上昇した後、低下する。このため、図２
（Ｂ）に示した場合と比較して、トランジスタＱ１０に
かかる電圧が低いので、トランジスタＱ１０の発熱量が
小さい。この間、ＭＯＳＦＥＴＭ２５はゲート電位が低
いので、オフ状態にあり、トランジスタＱ１５はオフ状
態にある。従って、ピエゾ圧電素子Ｃ３から第１の放電
経路ＤＬ１を介してのグランドＧへの放電は行われな
い。
れた直後なので、その電位（トランジスタＱ１０のエミ
ッタ電位）は、トランジスタＱ１０のベース電位および
コレクタ電位よりも高いので、第２の放電経路ＣＬ２で
は、ピエゾ圧電素子Ｃ３からの放電電流が、図４（Ｃ）
に示すように、トランジスタＱ１０を通ってキャパシタ
Ｃ１、Ｃ２に流れ込んで、そこに蓄えられる。このと
き、トランジスタＱ１０のコレクタ側Ｐ６の電位は、図
４（Ｂ）に示すように、インダクタＬ４の逆起電力によ
り、一時的に上昇した後、低下する。このため、図２
（Ｂ）に示した場合と比較して、トランジスタＱ１０に
かかる電圧が低いので、トランジスタＱ１０の発熱量が
小さい。この間、ＭＯＳＦＥＴＭ２５はゲート電位が低
いので、オフ状態にあり、トランジスタＱ１５はオフ状
態にある。従って、ピエゾ圧電素子Ｃ３から第１の放電
経路ＤＬ１を介してのグランドＧへの放電は行われな
い。
【００４８】このようなピエゾ圧電素子Ｃ３の放電は、
時刻Ｔ５′において、ピエゾ圧電素子Ｃ３の電位（トラ
ンジスタＱ１０のエミッタ電位）がトランジスタＱ１０
のコレクタ電位と略等しくなるまで行われる。そして、
ピエゾ圧電素子Ｃ３の放電が進むうちに、入力信号Ｖ２
の電位が低くなると、ＭＯＳＦＥＴＭ３０がターンオフ
する一方、ＭＯＳＦＥＴＭ２５がターンオンする。その
結果、トランジスタＱ１０がオフ状態になって第２の放
電経路ＤＬ２がオープン状態になる。一方、トランジス
タＱ１５がオン状態になって、ピエゾ圧電素子Ｃ３から
第１の放電経路ＤＬ１を介してのグランドＧへの放電が
開始される。ここで、トランジスタＱ１０のコレクタ側
Ｐ６の電位は、図４（Ｂ）に示すように、インダクタＬ
４の逆起電力により、一時的に上昇した後、低下するた
め、時刻Ｔ４から時刻Ｔ５′に至るまでの時間は、図２
（Ｂ）に示した場合の時刻Ｔ４から時刻Ｔ５に至るまで
の時間と比較して長い。すなわち、トランジスタＱ１０
のオン時間が長いので、キャパシタＣ１、Ｃ２に電荷を
より有効に蓄えることができる。
時刻Ｔ５′において、ピエゾ圧電素子Ｃ３の電位（トラ
ンジスタＱ１０のエミッタ電位）がトランジスタＱ１０
のコレクタ電位と略等しくなるまで行われる。そして、
ピエゾ圧電素子Ｃ３の放電が進むうちに、入力信号Ｖ２
の電位が低くなると、ＭＯＳＦＥＴＭ３０がターンオフ
する一方、ＭＯＳＦＥＴＭ２５がターンオンする。その
結果、トランジスタＱ１０がオフ状態になって第２の放
電経路ＤＬ２がオープン状態になる。一方、トランジス
タＱ１５がオン状態になって、ピエゾ圧電素子Ｃ３から
第１の放電経路ＤＬ１を介してのグランドＧへの放電が
開始される。ここで、トランジスタＱ１０のコレクタ側
Ｐ６の電位は、図４（Ｂ）に示すように、インダクタＬ
４の逆起電力により、一時的に上昇した後、低下するた
め、時刻Ｔ４から時刻Ｔ５′に至るまでの時間は、図２
（Ｂ）に示した場合の時刻Ｔ４から時刻Ｔ５に至るまで
の時間と比較して長い。すなわち、トランジスタＱ１０
のオン時間が長いので、キャパシタＣ１、Ｃ２に電荷を
より有効に蓄えることができる。
【００４９】そして、ピエゾ圧電素子Ｃ３の電位は、時
刻Ｔ６において台形波形の最低電位と等しくなる。この
ようなピエゾ圧電素子Ｃ３の放電が行われる間、トラン
ジスタＱ１８およびトランジスタＱ１７はオフ状態にあ
る。
刻Ｔ６において台形波形の最低電位と等しくなる。この
ようなピエゾ圧電素子Ｃ３の放電が行われる間、トラン
ジスタＱ１８およびトランジスタＱ１７はオフ状態にあ
る。
【００５０】このように、本形態の駆動回路では、ピエ
ゾ圧電素子Ｃ３への充電に必要な電気量の一部をキャパ
シタＣ１、Ｃ２からの電力供給で行い、残りを電源から
の電力供給で賄うので、電源からみれば消費電力が小さ
いなど、実施の形態１と同様な効果を奏する。
ゾ圧電素子Ｃ３への充電に必要な電気量の一部をキャパ
シタＣ１、Ｃ２からの電力供給で行い、残りを電源から
の電力供給で賄うので、電源からみれば消費電力が小さ
いなど、実施の形態１と同様な効果を奏する。
【００５１】しかも、本改良例では、インダクタＬ３、
Ｌ４の逆起電力を利用して、トランジスタＱ１０、Ｑ１
８にかかる電圧を低く抑え、かつ、これらのオン時間を
長くしている。このため、トランジスタＱ１０、Ｑ１８
の発熱量をより小さくできるとともに、キャパシタＣ
１、Ｃ２に蓄えた電荷をより有効に利用するので、電源
の負荷が小さいという利点を有する。
Ｌ４の逆起電力を利用して、トランジスタＱ１０、Ｑ１
８にかかる電圧を低く抑え、かつ、これらのオン時間を
長くしている。このため、トランジスタＱ１０、Ｑ１８
の発熱量をより小さくできるとともに、キャパシタＣ
１、Ｃ２に蓄えた電荷をより有効に利用するので、電源
の負荷が小さいという利点を有する。
【００５２】〔実施形態１の改良例２〕図５は、前記の
実施形態１の改良例２に係る記録ヘッド駆動回路（容量
性負荷駆動回路）の回路図である。本例の駆動回路は、
実施形態１およびその改良例１と基本的な構成が同一で
ある。
実施形態１の改良例２に係る記録ヘッド駆動回路（容量
性負荷駆動回路）の回路図である。本例の駆動回路は、
実施形態１およびその改良例１と基本的な構成が同一で
ある。
【００５３】図５からわかるように、実施形態１の改良
例１と同様、第２の充電経路ＣＬ２にはトランジスタＱ
１８のコレクタとキャパシタＣ１、Ｃ２の接続点Ｐ２と
の間にインダクタＬ３が介挿され、かつ、第２の放電経
路ＤＬ２にはトランジスタＱ１０のコレクタとキャパシ
タＣ１、Ｃ２の接続点Ｐ２との間にインダクタＬ４が介
挿されている。
例１と同様、第２の充電経路ＣＬ２にはトランジスタＱ
１８のコレクタとキャパシタＣ１、Ｃ２の接続点Ｐ２と
の間にインダクタＬ３が介挿され、かつ、第２の放電経
路ＤＬ２にはトランジスタＱ１０のコレクタとキャパシ
タＣ１、Ｃ２の接続点Ｐ２との間にインダクタＬ４が介
挿されている。
【００５４】また、本例では、ＭＯＳＦＥＴＭ２４のゲ
ート−ソース間には、抵抗Ｒ６に並列にツェナーダイオ
ードＴＤ７、ＴＤ８が接続されている。また、ＭＯＳＦ
ＥＴＭ３０のゲート−ソース間には、抵抗Ｒ７に並列に
ツェナーダイオードＴＤ９、ＴＤ１０が接続されてい
る。さらに、ＭＯＳＦＥＴＭ２９、Ｍ２５のゲート−ソ
ース間にも、抵抗Ｒ５、Ｒ８に並列にツェナーダイオー
ドＴＤ１３、ＴＤ１４、ＴＤ１１、ＴＤ１２が接続され
ている。ここで、いずれもツェナーダイオードＴＤ７、
ＴＤ８、ＴＤ９、ＴＤ１０、ＴＤ１３、ＴＤ１４、ＴＤ
１１、ＴＤ１２はブレーダウン電圧が１５Ｖのものが使
用され、ＭＯＳＦＥＴＭ２４、Ｍ３０、Ｍ２９、Ｍ２５
のゲート−ソース間電圧が制限されている。このため、
ＭＯＳＦＥＴＭ２４、Ｍ３０、Ｍ２９、Ｍ２５のゲート
−ソース間に印加される電圧が定格電圧を越えることが
ないので、ＭＯＳＦＥＴＭ２４、Ｍ３０、Ｍ２９、Ｍ２
５の破壊を防止できる。
ート−ソース間には、抵抗Ｒ６に並列にツェナーダイオ
ードＴＤ７、ＴＤ８が接続されている。また、ＭＯＳＦ
ＥＴＭ３０のゲート−ソース間には、抵抗Ｒ７に並列に
ツェナーダイオードＴＤ９、ＴＤ１０が接続されてい
る。さらに、ＭＯＳＦＥＴＭ２９、Ｍ２５のゲート−ソ
ース間にも、抵抗Ｒ５、Ｒ８に並列にツェナーダイオー
ドＴＤ１３、ＴＤ１４、ＴＤ１１、ＴＤ１２が接続され
ている。ここで、いずれもツェナーダイオードＴＤ７、
ＴＤ８、ＴＤ９、ＴＤ１０、ＴＤ１３、ＴＤ１４、ＴＤ
１１、ＴＤ１２はブレーダウン電圧が１５Ｖのものが使
用され、ＭＯＳＦＥＴＭ２４、Ｍ３０、Ｍ２９、Ｍ２５
のゲート−ソース間電圧が制限されている。このため、
ＭＯＳＦＥＴＭ２４、Ｍ３０、Ｍ２９、Ｍ２５のゲート
−ソース間に印加される電圧が定格電圧を越えることが
ないので、ＭＯＳＦＥＴＭ２４、Ｍ３０、Ｍ２９、Ｍ２
５の破壊を防止できる。
【００５５】〔実施形態２〕図６は、実施形態２に係る
記録ヘッド駆動回路（容量性負荷駆動回路）の回路図で
ある。本例の記録ヘッド駆動回路も、基本的な構成が実
施形態１と同一であり、その制御回路の構成のみが一部
相違する。このため、図６には共通する機能を有する構
成要素には同一の符号を付すとともに、それらの説明を
省略する。
記録ヘッド駆動回路（容量性負荷駆動回路）の回路図で
ある。本例の記録ヘッド駆動回路も、基本的な構成が実
施形態１と同一であり、その制御回路の構成のみが一部
相違する。このため、図６には共通する機能を有する構
成要素には同一の符号を付すとともに、それらの説明を
省略する。
【００５６】実施形態１では、トランジスタＱ１８、Ｑ
１０を制御するのに、そのベース電圧をＭＯＳＦＥＴ
（図１参照。）で制御する制御回路２０を用いたが、本
形態の制御回路２０では、図６からわかるように、トラ
ンジスタＱ１８、Ｑ１０のベースには、抵抗Ｒ２５、Ｒ
２６を介して入力信号Ｖ２が供給されるように構成され
ている。また、第２の充電経路ＣＬ２には、この充電経
路ＣＬ２を介してのピエゾ圧電素子Ｃ３への充電が終了
した後、ピエゾ圧電素子Ｃ３あるいは電源からキャパシ
タＣ１、Ｃ２への逆電流を遮断するために、トランジス
タＱ１８のコレクタとキャパシタＣ１、Ｃ２の接続点Ｐ
２との間にダイオードＤ８を介挿してある。また、第２
の放電経路ＤＬ２には、この放電経路ＤＬ２を介しての
ピエゾ圧電素子Ｃ３からの放電が終了した後、キャパシ
タＣ１、Ｃ２からピエゾ圧電素子Ｃ３への逆電流を遮断
するために、トランジスタＱ１０のコレクタとキャパシ
タＣ１、Ｃ２の接続点Ｐ２との間にはダイオードＤ７を
介挿してある。
１０を制御するのに、そのベース電圧をＭＯＳＦＥＴ
（図１参照。）で制御する制御回路２０を用いたが、本
形態の制御回路２０では、図６からわかるように、トラ
ンジスタＱ１８、Ｑ１０のベースには、抵抗Ｒ２５、Ｒ
２６を介して入力信号Ｖ２が供給されるように構成され
ている。また、第２の充電経路ＣＬ２には、この充電経
路ＣＬ２を介してのピエゾ圧電素子Ｃ３への充電が終了
した後、ピエゾ圧電素子Ｃ３あるいは電源からキャパシ
タＣ１、Ｃ２への逆電流を遮断するために、トランジス
タＱ１８のコレクタとキャパシタＣ１、Ｃ２の接続点Ｐ
２との間にダイオードＤ８を介挿してある。また、第２
の放電経路ＤＬ２には、この放電経路ＤＬ２を介しての
ピエゾ圧電素子Ｃ３からの放電が終了した後、キャパシ
タＣ１、Ｃ２からピエゾ圧電素子Ｃ３への逆電流を遮断
するために、トランジスタＱ１０のコレクタとキャパシ
タＣ１、Ｃ２の接続点Ｐ２との間にはダイオードＤ７を
介挿してある。
【００５７】このように構成すると、図２における時刻
Ｔ１から時刻Ｔ２に相当する期間においては、ピエゾ圧
電素子Ｃ３は充電が開始された直後なので、その電位
（トランジスタＱ１８のエミッタ電位）は、トランジス
タＱ１８のコレクタ電位よりも低いので、キャパシタＣ
１、Ｃ２から第２の充電経路ＣＬ２を介してピエゾ圧電
素子Ｃ３に充電される。これに対して、時刻Ｔ２以降、
ピエゾ圧電素子Ｃ３の電位（トランジスタＱ１８のエミ
ッタ電位）がトランジスタＱ１８のコレクタ電位よりも
高くなっても、あるいは、トランジスタＱ１７がオン状
態になって電源から第１の充電経路Ｌ１を介してのピエ
ゾ圧電素子Ｃ３への充電が開始された以降でも、第２の
充電経路ＣＬ２にはダイオードＤ８が介挿されているの
で、入力信号Ｖ２の方からトランジスタＱ１８のベース
およびコレクタを通ってキャパシタＣ１、Ｃ２に電流が
流れ込むことがない。
Ｔ１から時刻Ｔ２に相当する期間においては、ピエゾ圧
電素子Ｃ３は充電が開始された直後なので、その電位
（トランジスタＱ１８のエミッタ電位）は、トランジス
タＱ１８のコレクタ電位よりも低いので、キャパシタＣ
１、Ｃ２から第２の充電経路ＣＬ２を介してピエゾ圧電
素子Ｃ３に充電される。これに対して、時刻Ｔ２以降、
ピエゾ圧電素子Ｃ３の電位（トランジスタＱ１８のエミ
ッタ電位）がトランジスタＱ１８のコレクタ電位よりも
高くなっても、あるいは、トランジスタＱ１７がオン状
態になって電源から第１の充電経路Ｌ１を介してのピエ
ゾ圧電素子Ｃ３への充電が開始された以降でも、第２の
充電経路ＣＬ２にはダイオードＤ８が介挿されているの
で、入力信号Ｖ２の方からトランジスタＱ１８のベース
およびコレクタを通ってキャパシタＣ１、Ｃ２に電流が
流れ込むことがない。
【００５８】また、図２における時刻Ｔ４から時刻Ｔ５
に相当する期間においては、ピエゾ圧電素子Ｃ３は放電
が開始された直後なので、その電位（トランジスタＱ１
０のエミッタ電位）は、トランジスタＱ１０のコレクタ
電位より高いので、ピエゾ圧電素子Ｃ３からは第２の放
電経路ＤＬ２を介してキャパシタＣ１、Ｃ２に放電され
る。これに対して、時刻Ｔ５以降、ピエゾ圧電素子Ｃ３
の電位（トランジスタＱ１０のエミッタ電位）がトラン
ジスタＱ１０のコレクタ電位よりも低くなっても、ある
いは、トランジスタＱ１５がオン状態になって第１の放
電経路ＤＬ１を介してのピエゾ圧電素子Ｃ３からグラン
ドＧへの充電が開始された以降でも、第２の放電経路Ｄ
Ｌ２にはダイオードＤ７が介挿されているので、キャパ
シタＣ１、Ｃ２からトランジスタＱ１０のコレクタおよ
びベースを通って入力信号Ｖ２の方に電流が流れ込むこ
とがない。
に相当する期間においては、ピエゾ圧電素子Ｃ３は放電
が開始された直後なので、その電位（トランジスタＱ１
０のエミッタ電位）は、トランジスタＱ１０のコレクタ
電位より高いので、ピエゾ圧電素子Ｃ３からは第２の放
電経路ＤＬ２を介してキャパシタＣ１、Ｃ２に放電され
る。これに対して、時刻Ｔ５以降、ピエゾ圧電素子Ｃ３
の電位（トランジスタＱ１０のエミッタ電位）がトラン
ジスタＱ１０のコレクタ電位よりも低くなっても、ある
いは、トランジスタＱ１５がオン状態になって第１の放
電経路ＤＬ１を介してのピエゾ圧電素子Ｃ３からグラン
ドＧへの充電が開始された以降でも、第２の放電経路Ｄ
Ｌ２にはダイオードＤ７が介挿されているので、キャパ
シタＣ１、Ｃ２からトランジスタＱ１０のコレクタおよ
びベースを通って入力信号Ｖ２の方に電流が流れ込むこ
とがない。
【００５９】〔実施形態２の改良例〕図７は、実施形態
２の改良例に係る記録ヘッド駆動回路（容量性負荷駆動
回路）の回路図である。本例の記録ヘッド駆動回路は、
基本的な構成が実施形態２と同一である。このため、図
７には共通する機能を有する構成要素には同一の符号を
付すとともに、それらの説明を省略する。
２の改良例に係る記録ヘッド駆動回路（容量性負荷駆動
回路）の回路図である。本例の記録ヘッド駆動回路は、
基本的な構成が実施形態２と同一である。このため、図
７には共通する機能を有する構成要素には同一の符号を
付すとともに、それらの説明を省略する。
【００６０】図７からわかるように、第２の充電経路Ｃ
Ｌ２にはトランジスタＱ１８のコレクタとキャパシタＣ
１、Ｃ２の接続点Ｐ２との間にインダクタＬ３が介挿さ
れ、かつ、第２の放電経路ＤＬ２にはトランジスタＱ１
０のコレクタとキャパシタＣ１、Ｃ２の接続点Ｐ２との
間にインダクタＬ４が介挿されている。その他の構成お
よび動作は、先に説明した実施形態２と同様であるた
め、それらの説明を省略する。
Ｌ２にはトランジスタＱ１８のコレクタとキャパシタＣ
１、Ｃ２の接続点Ｐ２との間にインダクタＬ３が介挿さ
れ、かつ、第２の放電経路ＤＬ２にはトランジスタＱ１
０のコレクタとキャパシタＣ１、Ｃ２の接続点Ｐ２との
間にインダクタＬ４が介挿されている。その他の構成お
よび動作は、先に説明した実施形態２と同様であるた
め、それらの説明を省略する。
【００６１】本改良例では、実施の形態１の改良例１と
同様、インダクタＬ３、Ｌ４の逆起電力を利用して、ト
ランジスタＱ１０、Ｑ１８にかかる電圧を低く抑え、か
つ、これらのオン時間を長くしている。このため、トラ
ンジスタＱ１０、Ｑ１８の発熱量をより小さくできると
ともに、キャパシタＣ１、Ｃ２に蓄えた電荷をより有効
に利用するので、電源の負荷が小さいという利点を有す
る。
同様、インダクタＬ３、Ｌ４の逆起電力を利用して、ト
ランジスタＱ１０、Ｑ１８にかかる電圧を低く抑え、か
つ、これらのオン時間を長くしている。このため、トラ
ンジスタＱ１０、Ｑ１８の発熱量をより小さくできると
ともに、キャパシタＣ１、Ｃ２に蓄えた電荷をより有効
に利用するので、電源の負荷が小さいという利点を有す
る。
【００６２】〔実施形態３〕図８は、実施形態３に係る
記録ヘッド駆動回路（容量性負荷駆動回路）の回路図で
ある。この駆動回路も、基本的な構成および動作は前記
の各形態と同様なので、共通する機能を有する構成要素
には共通する符号を付してある。
記録ヘッド駆動回路（容量性負荷駆動回路）の回路図で
ある。この駆動回路も、基本的な構成および動作は前記
の各形態と同様なので、共通する機能を有する構成要素
には共通する符号を付してある。
【００６３】図８に示すように、本形態の駆動回路で
は、ＭＯＳＦＥＴＭ３１（本発明における第１のスイッ
チング素子）が第１の充電経路ＣＬ１に介挿され、後述
するように、ピエゾ圧電素子Ｃ３を充電する際には、電
源からピエゾ圧電素子Ｃ３への充電電流の給断を行う。
このＭＯＳＦＥＴＭ３１のゲート−ソース間には抵抗Ｒ
３９が接続されている。また、ＭＯＳＦＥＴＭ３４（本
発明における第３のスイッチング素子）が第１の放電経
路ＤＬ１に介挿され、後述するように、ピエゾ圧電素子
Ｃ３を放電させる際には、ピエゾ圧電素子Ｃ３からグラ
ンドＧへの放電電流の給断を行う。このＭＯＳＦＥＴＭ
３４のゲート−ソース間には抵抗Ｒ４０が接続されてい
る。
は、ＭＯＳＦＥＴＭ３１（本発明における第１のスイッ
チング素子）が第１の充電経路ＣＬ１に介挿され、後述
するように、ピエゾ圧電素子Ｃ３を充電する際には、電
源からピエゾ圧電素子Ｃ３への充電電流の給断を行う。
このＭＯＳＦＥＴＭ３１のゲート−ソース間には抵抗Ｒ
３９が接続されている。また、ＭＯＳＦＥＴＭ３４（本
発明における第３のスイッチング素子）が第１の放電経
路ＤＬ１に介挿され、後述するように、ピエゾ圧電素子
Ｃ３を放電させる際には、ピエゾ圧電素子Ｃ３からグラ
ンドＧへの放電電流の給断を行う。このＭＯＳＦＥＴＭ
３４のゲート−ソース間には抵抗Ｒ４０が接続されてい
る。
【００６４】このような電流増幅回路１０に加えて、本
形態の駆動回路には、第１の充電経路ＣＬ１を介しての
ピエゾ圧電素子Ｃ３への充電に先立って、キャパシタＣ
１、Ｃ２からピエゾ圧電素子Ｃ３への充電を行う第２の
充電経路ＣＬ２が構成されている。この第２の充電経路
ＣＬ２は、電源とグランドＧとの間に直列されたキャパ
シタＣ１、Ｃ２の接続点Ｐ２に接続している。また、キ
ャパシタＣ１、Ｃ２に対しては、分圧抵抗Ｒ９、Ｒ１
９、Ｒ１０、Ｒ１１が並列に接続している。ここで、キ
ャパシタＣ１、Ｃ２はいずれも、負荷（ピエゾ圧電素子
Ｃ３）の容量より十分に大きな容量であり、たとえば、
１０μＦ程度（負荷であるピエゾ圧電素子Ｃ３の容量値
の１０倍程度）の等しい容量値を有する。
形態の駆動回路には、第１の充電経路ＣＬ１を介しての
ピエゾ圧電素子Ｃ３への充電に先立って、キャパシタＣ
１、Ｃ２からピエゾ圧電素子Ｃ３への充電を行う第２の
充電経路ＣＬ２が構成されている。この第２の充電経路
ＣＬ２は、電源とグランドＧとの間に直列されたキャパ
シタＣ１、Ｃ２の接続点Ｐ２に接続している。また、キ
ャパシタＣ１、Ｃ２に対しては、分圧抵抗Ｒ９、Ｒ１
９、Ｒ１０、Ｒ１１が並列に接続している。ここで、キ
ャパシタＣ１、Ｃ２はいずれも、負荷（ピエゾ圧電素子
Ｃ３）の容量より十分に大きな容量であり、たとえば、
１０μＦ程度（負荷であるピエゾ圧電素子Ｃ３の容量値
の１０倍程度）の等しい容量値を有する。
【００６５】第２の充電経路ＣＬ２にはＭＯＳＦＥＴＭ
３９（本発明における第２のスイッチング素子）が介挿
され、かつ、この第２の充電経路ＣＬ２には、この充電
経路ＣＬ２を介してのピエゾ圧電素子Ｃ３への充電が終
了した後、ピエゾ圧電素子Ｃ３あるいは電源からキャパ
シタＣ１、Ｃ２への逆電流を遮断するためのダイオード
Ｄ８が介挿されている。ＭＯＳＦＥＴＭ３９は、ゲート
に抵抗Ｒ１６が接続され、後述するように、第２の充電
経路ＣＬ２を介してキャパシタＣ１、Ｃ２からピエゾ圧
電素子Ｃ３に充電する期間のみ、第２の充電経路ＣＬ２
を接続状態とし、それ以外の期間は、第２の充電経路Ｃ
Ｌ２をオープン状態に切り換える。
３９（本発明における第２のスイッチング素子）が介挿
され、かつ、この第２の充電経路ＣＬ２には、この充電
経路ＣＬ２を介してのピエゾ圧電素子Ｃ３への充電が終
了した後、ピエゾ圧電素子Ｃ３あるいは電源からキャパ
シタＣ１、Ｃ２への逆電流を遮断するためのダイオード
Ｄ８が介挿されている。ＭＯＳＦＥＴＭ３９は、ゲート
に抵抗Ｒ１６が接続され、後述するように、第２の充電
経路ＣＬ２を介してキャパシタＣ１、Ｃ２からピエゾ圧
電素子Ｃ３に充電する期間のみ、第２の充電経路ＣＬ２
を接続状態とし、それ以外の期間は、第２の充電経路Ｃ
Ｌ２をオープン状態に切り換える。
【００６６】また、本形態の駆動回路には、第１の放電
経路ＤＬ１を介してのピエゾ圧電素子Ｃ３からの放電に
先立って、ピエゾ圧電素子Ｃ３から放電された電荷をキ
ャパシタＣ１、Ｃ２に充電するための第２の放電経路Ｄ
Ｌ２が構成されている。
経路ＤＬ１を介してのピエゾ圧電素子Ｃ３からの放電に
先立って、ピエゾ圧電素子Ｃ３から放電された電荷をキ
ャパシタＣ１、Ｃ２に充電するための第２の放電経路Ｄ
Ｌ２が構成されている。
【００６７】ここで、第２の放電経路ＤＬ２にはＭＯＳ
ＦＥＴＭ３３（本発明における第４のスイッチング素
子）が介挿され、かつ、第２の放電経路ＤＬ２には、こ
の放電経路ＤＬ２を介してのピエゾ圧電素子Ｃ３からの
放電が終了した後、キャパシタＣ１、Ｃ２からピエゾ圧
電素子Ｃ３への逆電流を遮断するためのダイオードＤ７
が介挿されている。ＭＯＳＦＥＴＭ３３は、ゲートに抵
抗Ｒ２５が接続され、後述するように、第２の放電経路
ＤＬ２を介してピエゾ圧電素子Ｃ３からキャパシタＣ
１、Ｃ２に放電する期間のみ、第２の放電経路ＤＬ２を
接続状態とし、それ以外の期間は第２の放電経路ＤＬ２
をオープン状態に切り換える。
ＦＥＴＭ３３（本発明における第４のスイッチング素
子）が介挿され、かつ、第２の放電経路ＤＬ２には、こ
の放電経路ＤＬ２を介してのピエゾ圧電素子Ｃ３からの
放電が終了した後、キャパシタＣ１、Ｃ２からピエゾ圧
電素子Ｃ３への逆電流を遮断するためのダイオードＤ７
が介挿されている。ＭＯＳＦＥＴＭ３３は、ゲートに抵
抗Ｒ２５が接続され、後述するように、第２の放電経路
ＤＬ２を介してピエゾ圧電素子Ｃ３からキャパシタＣ
１、Ｃ２に放電する期間のみ、第２の放電経路ＤＬ２を
接続状態とし、それ以外の期間は第２の放電経路ＤＬ２
をオープン状態に切り換える。
【００６８】このように構成した第１および第２の充電
経路ＣＬ１、ＣＬ２、第１および第２の放電経路ＤＬ
１、ＤＬ２を選択してピエゾ圧電素子Ｃ３の充電、放電
を行うために、本形態では、ピエゾ圧電素子Ｃ３の充電
時にはＭＯＳＦＥＴＭ３４、Ｍ３３をオフ状態にすると
ともに、ＭＯＳＦＥＴＭ３９、Ｍ３１をこの順にオン状
態に切り換え、ピエゾ圧電素子Ｃ３の放電時にはＭＯＳ
ＦＥＴＭ３９、Ｍ３１をオフ状態にするとともに、ＭＯ
ＳＦＥＴＭ３３、Ｍ３４をこの順にオン状態に切り換え
る制御回路２０が構成されている。
経路ＣＬ１、ＣＬ２、第１および第２の放電経路ＤＬ
１、ＤＬ２を選択してピエゾ圧電素子Ｃ３の充電、放電
を行うために、本形態では、ピエゾ圧電素子Ｃ３の充電
時にはＭＯＳＦＥＴＭ３４、Ｍ３３をオフ状態にすると
ともに、ＭＯＳＦＥＴＭ３９、Ｍ３１をこの順にオン状
態に切り換え、ピエゾ圧電素子Ｃ３の放電時にはＭＯＳ
ＦＥＴＭ３９、Ｍ３１をオフ状態にするとともに、ＭＯ
ＳＦＥＴＭ３３、Ｍ３４をこの順にオン状態に切り換え
る制御回路２０が構成されている。
【００６９】この制御回路２０では、ＭＯＳＦＥＴＭ３
１に対して、入力信号Ｖ２の立ち上がり期間において、
入力信号Ｖ２が所定の電位以上になったときには、この
ＭＯＳＦＥＴＭ３１をオンさせて、第１の充電経路ＣＬ
１を介してピエゾ圧電素子Ｃ３への充電を行わせるＭＯ
ＳＦＥＴＭ３２が構成されている。このＭＯＳＦＥＴＭ
３２のゲートには、キャパシタＣ１、Ｃ２の分圧抵抗Ｒ
として接続されている２つの抵抗Ｒ１０、Ｒ１１の接続
点Ｐ３の電位を基準電位とする差動増幅回路３０からの
出力が供給されている。この差動増幅回路３０は、抵抗
Ｒ３０、入力信号Ｖ２がベースに供給されるトランジス
タＱ２１、抵抗Ｒ３２、抵抗Ｒ１０、Ｒ１１との接続点
Ｐ３の電位がベースに供給されるトランジスタＱ２４、
抵抗Ｒ３３から構成されている。
１に対して、入力信号Ｖ２の立ち上がり期間において、
入力信号Ｖ２が所定の電位以上になったときには、この
ＭＯＳＦＥＴＭ３１をオンさせて、第１の充電経路ＣＬ
１を介してピエゾ圧電素子Ｃ３への充電を行わせるＭＯ
ＳＦＥＴＭ３２が構成されている。このＭＯＳＦＥＴＭ
３２のゲートには、キャパシタＣ１、Ｃ２の分圧抵抗Ｒ
として接続されている２つの抵抗Ｒ１０、Ｒ１１の接続
点Ｐ３の電位を基準電位とする差動増幅回路３０からの
出力が供給されている。この差動増幅回路３０は、抵抗
Ｒ３０、入力信号Ｖ２がベースに供給されるトランジス
タＱ２１、抵抗Ｒ３２、抵抗Ｒ１０、Ｒ１１との接続点
Ｐ３の電位がベースに供給されるトランジスタＱ２４、
抵抗Ｒ３３から構成されている。
【００７０】制御回路２０において、ＭＯＳＦＥＴＭ３
４に対しては、入力信号Ｖ２の立ち下がり期間におい
て、入力信号Ｖ２が所定の電位以下になったときには、
このＭＯＳＦＥＴＭ３４をオンさせて、第１の放電経路
ＤＬ１を介してピエゾ圧電素子Ｃ３のグランドＧへの放
電を行わせるＭＯＳＦＥＴＭ２５が構成されている。こ
のＭＯＳＦＥＴＭ２５のゲートには、キャパシタＣ１、
Ｃ２の分圧抵抗Ｒとして接続されている２つの抵抗Ｒ
９、Ｒ１９との接続点Ｐ４の電位を基準電位とする差動
増幅回路４０からの出力が供給されている。この差動増
幅回路４０は、抵抗Ｒ３１、入力信号Ｖ２がベースに供
給されるトランジスタＱ２２、抵抗Ｒ３４、抵抗Ｒ９、
Ｒ１９との接続点Ｐ４の電位がベースに供給されるトラ
ンジスタＱ２３、抵抗Ｒ３５から構成されている。
４に対しては、入力信号Ｖ２の立ち下がり期間におい
て、入力信号Ｖ２が所定の電位以下になったときには、
このＭＯＳＦＥＴＭ３４をオンさせて、第１の放電経路
ＤＬ１を介してピエゾ圧電素子Ｃ３のグランドＧへの放
電を行わせるＭＯＳＦＥＴＭ２５が構成されている。こ
のＭＯＳＦＥＴＭ２５のゲートには、キャパシタＣ１、
Ｃ２の分圧抵抗Ｒとして接続されている２つの抵抗Ｒ
９、Ｒ１９との接続点Ｐ４の電位を基準電位とする差動
増幅回路４０からの出力が供給されている。この差動増
幅回路４０は、抵抗Ｒ３１、入力信号Ｖ２がベースに供
給されるトランジスタＱ２２、抵抗Ｒ３４、抵抗Ｒ９、
Ｒ１９との接続点Ｐ４の電位がベースに供給されるトラ
ンジスタＱ２３、抵抗Ｒ３５から構成されている。
【００７１】また、制御回路２０は、ＭＯＳＦＥＴＭ３
９、Ｍ３３の前段で入力信号Ｖ２がベースに供給される
トランジスタＱ１８、Ｑ１０を有しており、これらのト
ランジスタＱ１８、Ｑ１０のコネクタは、それぞれ抵抗
Ｒ１６、Ｒ２５を介してＭＯＳＦＥＴＭ３９、Ｍ３３の
ゲートに供給されている。なお、トランジスタＱ１８、
Ｑ１０のコレクタはそれぞれ、抵抗Ｒ２７、Ｒ２８を介
して電源およびグランドＧに接続され、抵抗Ｒ３６、Ｒ
３７を介してＭＯＳＦＥＴＭ３２、Ｍ２５のゲートに接
続されている。また、トランジスタＱ１８、Ｑ１０のコ
レクタはそれぞれ、抵抗Ｒ２９、Ｒ２６を介してＭＯＳ
ＦＥＴＭ３１、Ｍ３４のゲートに接続されている。
９、Ｍ３３の前段で入力信号Ｖ２がベースに供給される
トランジスタＱ１８、Ｑ１０を有しており、これらのト
ランジスタＱ１８、Ｑ１０のコネクタは、それぞれ抵抗
Ｒ１６、Ｒ２５を介してＭＯＳＦＥＴＭ３９、Ｍ３３の
ゲートに供給されている。なお、トランジスタＱ１８、
Ｑ１０のコレクタはそれぞれ、抵抗Ｒ２７、Ｒ２８を介
して電源およびグランドＧに接続され、抵抗Ｒ３６、Ｒ
３７を介してＭＯＳＦＥＴＭ３２、Ｍ２５のゲートに接
続されている。また、トランジスタＱ１８、Ｑ１０のコ
レクタはそれぞれ、抵抗Ｒ２９、Ｒ２６を介してＭＯＳ
ＦＥＴＭ３１、Ｍ３４のゲートに接続されている。
【００７２】このように構成したＭＯＳＦＥＴＭ３９、
Ｍ３３は、入力信号Ｖ２によってオン・オフ動作を行
い、このオン・オフ動作によってＭＯＳＦＥＴＭ３９、
Ｍ３３が制御される。
Ｍ３３は、入力信号Ｖ２によってオン・オフ動作を行
い、このオン・オフ動作によってＭＯＳＦＥＴＭ３９、
Ｍ３３が制御される。
【００７３】すなわち、図２の時刻Ｔ１から時刻Ｔ２に
相当する期間では、差動増幅回路３０において、トラン
ジスタＱ２１のゲート電位（入力信号Ｖ２の電位）より
もトランジスタＱ２４のゲート電位が高いためにトラン
ジスタＱ２４がオン状態にある。従って、ＭＯＳＦＥＴ
Ｍ３２は、ゲート電位が低電位側であるため、オン状態
になる。このため、ＭＯＳＦＥＴＭ３１はゲート電位が
高電位側になるので、オフ状態にある。それ故、電源か
ら第１の充電経路ＣＬ１を介してのピエゾ圧電素子Ｃ３
への充電は行われない。一方、トランジスタＱ１８がオ
ン状態になりはじめると、ＭＯＳＦＥＴＭ３９のゲート
電位が低下するので、ＭＯＳＦＥＴＭ３９がオン状態に
なる。その結果、キャパシタＣ１、Ｃ２から第２の充電
経路ＣＬ２を介してピエゾ圧電素子Ｃ３に充電される。
この間、ＭＯＳＦＥＴＭ３２はオン状態のままなので、
ＭＯＳＦＥＴＭ３１はオフ状態のままにある。
相当する期間では、差動増幅回路３０において、トラン
ジスタＱ２１のゲート電位（入力信号Ｖ２の電位）より
もトランジスタＱ２４のゲート電位が高いためにトラン
ジスタＱ２４がオン状態にある。従って、ＭＯＳＦＥＴ
Ｍ３２は、ゲート電位が低電位側であるため、オン状態
になる。このため、ＭＯＳＦＥＴＭ３１はゲート電位が
高電位側になるので、オフ状態にある。それ故、電源か
ら第１の充電経路ＣＬ１を介してのピエゾ圧電素子Ｃ３
への充電は行われない。一方、トランジスタＱ１８がオ
ン状態になりはじめると、ＭＯＳＦＥＴＭ３９のゲート
電位が低下するので、ＭＯＳＦＥＴＭ３９がオン状態に
なる。その結果、キャパシタＣ１、Ｃ２から第２の充電
経路ＣＬ２を介してピエゾ圧電素子Ｃ３に充電される。
この間、ＭＯＳＦＥＴＭ３２はオン状態のままなので、
ＭＯＳＦＥＴＭ３１はオフ状態のままにある。
【００７４】このような第２の充電経路ＣＬ２を介して
のピエゾ圧電素子Ｃ３への充電は、時刻Ｔ２において、
入力信号Ｖ２の電位（トランジスタＱ２１のベース電
位）と、抵抗Ｒ１０、Ｒ１１との接続点Ｐ３の電位（ト
ランジスタＱ２４のベース電位）との間の高低が逆転す
るまで続く。そして、かかる逆転が起こると、ＭＯＳＦ
ＥＴＭ３２は、ゲート電位が高電位側になるため、オフ
状態になる。このため、ＭＯＳＦＥＴＭ３１は、ゲート
電位が低電位側になるので、オン状態にある。それ故、
電源から第１の充電経路ＣＬ１を介してのピエゾ圧電素
子Ｃ３への充電が行われる。このとき、ＭＯＳＦＥＴＭ
３９は、ドレイン電位が低いので、電流を流さない。
のピエゾ圧電素子Ｃ３への充電は、時刻Ｔ２において、
入力信号Ｖ２の電位（トランジスタＱ２１のベース電
位）と、抵抗Ｒ１０、Ｒ１１との接続点Ｐ３の電位（ト
ランジスタＱ２４のベース電位）との間の高低が逆転す
るまで続く。そして、かかる逆転が起こると、ＭＯＳＦ
ＥＴＭ３２は、ゲート電位が高電位側になるため、オフ
状態になる。このため、ＭＯＳＦＥＴＭ３１は、ゲート
電位が低電位側になるので、オン状態にある。それ故、
電源から第１の充電経路ＣＬ１を介してのピエゾ圧電素
子Ｃ３への充電が行われる。このとき、ＭＯＳＦＥＴＭ
３９は、ドレイン電位が低いので、電流を流さない。
【００７５】これに対して、図２の時刻Ｔ４から時刻Ｔ
５に相当する期間では、差動増幅回路４０においてトラ
ンジスタＱ２２のゲート電位（入力信号Ｖ２の電位）よ
りもトランジスタＱ２３のゲート電位が高いためにトラ
ンジスタＱ２３がオン状態にある。従って、ＭＯＳＦＥ
ＴＭ２５は、ゲート電位が低電位側になるため、オン状
態になる。このため、ＭＯＳＦＥＴＭ３４は、ゲート電
位が低電位側になるので、オフ状態にある。それ故、第
１の放電経路ＤＬ１を介してのピエゾ圧電素子Ｃ３のグ
ランドＧへの放電は行われない。一方、トランジスタＱ
１０がオン状態になりはじめると、ＭＯＳＦＥＴＭ３３
のゲート電位が上昇するので、ＭＯＳＦＥＴＭ３３がオ
ン状態になる。その結果、ピエゾ圧電素子Ｃ３から第２
の放電経路ＤＬ２を介してキャパシタＣ１、Ｃ２に放電
される。この間、ＭＯＳＦＥＴＭ２５はオン状態のまま
なので、ＭＯＳＦＥＴＭ３４はオフ状態のままにある。
５に相当する期間では、差動増幅回路４０においてトラ
ンジスタＱ２２のゲート電位（入力信号Ｖ２の電位）よ
りもトランジスタＱ２３のゲート電位が高いためにトラ
ンジスタＱ２３がオン状態にある。従って、ＭＯＳＦＥ
ＴＭ２５は、ゲート電位が低電位側になるため、オン状
態になる。このため、ＭＯＳＦＥＴＭ３４は、ゲート電
位が低電位側になるので、オフ状態にある。それ故、第
１の放電経路ＤＬ１を介してのピエゾ圧電素子Ｃ３のグ
ランドＧへの放電は行われない。一方、トランジスタＱ
１０がオン状態になりはじめると、ＭＯＳＦＥＴＭ３３
のゲート電位が上昇するので、ＭＯＳＦＥＴＭ３３がオ
ン状態になる。その結果、ピエゾ圧電素子Ｃ３から第２
の放電経路ＤＬ２を介してキャパシタＣ１、Ｃ２に放電
される。この間、ＭＯＳＦＥＴＭ２５はオン状態のまま
なので、ＭＯＳＦＥＴＭ３４はオフ状態のままにある。
【００７６】このような第２の放電経路ＤＬ２を介して
のピエゾ圧電素子Ｃ３の放電は、時刻Ｔ５において、入
力信号Ｖ２の電位（トランジスタＱ２２のベース電位）
と、抵抗Ｒ９、Ｒ１９との接続点Ｐ４の電位（トランジ
スタＱ２３のベース電位）との間の高低が逆転するまで
続く。そして、かかる逆転が起こると、ＭＯＳＦＥＴＭ
２５は、ゲート電位が低電位側になるため、オフ状態に
なる。このため、ＭＯＳＦＥＴＭ３４は、ゲート電位が
高電位側になるので、オン状態になる。それ故、第１の
充電経路ＤＬ１を介してのピエゾ圧電素子Ｃ３からグラ
ンドＧへの放電が行われる。このとき、ＭＯＳＦＥＴＭ
３３は、ドレイン電位が高いので、電流を流さない。
のピエゾ圧電素子Ｃ３の放電は、時刻Ｔ５において、入
力信号Ｖ２の電位（トランジスタＱ２２のベース電位）
と、抵抗Ｒ９、Ｒ１９との接続点Ｐ４の電位（トランジ
スタＱ２３のベース電位）との間の高低が逆転するまで
続く。そして、かかる逆転が起こると、ＭＯＳＦＥＴＭ
２５は、ゲート電位が低電位側になるため、オフ状態に
なる。このため、ＭＯＳＦＥＴＭ３４は、ゲート電位が
高電位側になるので、オン状態になる。それ故、第１の
充電経路ＤＬ１を介してのピエゾ圧電素子Ｃ３からグラ
ンドＧへの放電が行われる。このとき、ＭＯＳＦＥＴＭ
３３は、ドレイン電位が高いので、電流を流さない。
【００７７】このように、本形態の駆動回路でも、ピエ
ゾ圧電素子Ｃ３からの放電を一部ではあるがキャパシタ
Ｃ１、Ｃ２に充電しておく。また、このキャパシタＣ
１、Ｃ２に充電した電荷については、ピエゾ圧電素子Ｃ
３への充電に用い、ピエゾ圧電素子Ｃ３への充電を全て
電源から行うわけではない。従って、電源からみれば消
費電力が小さい。また、ＭＯＳＦＥＴＭ３１からみれ
ば、キャパシタＣ１、Ｃ２からすでに充電した後のピエ
ゾ圧電素子Ｃ３の端子の電位と電源電位との差に相当す
る電圧がかかるだけで、駆動電圧ＶＭの最高値がそのま
まソース−ドレイン間にかかるわけではない。このた
め、ＭＯＳＦＥＴＭ３１での発熱が小さい。同様なこと
は、ＭＯＳＦＥＴＭ３４でも同様であり、キャパシタＣ
１、Ｃ２に対してすでに放電した後のピエゾ圧電素子Ｃ
３の端子の電位とグランドＧの電位との差に相当する電
圧がかかるだけで駆動電圧ＶＭの最高値（ピエゾ圧電素
子Ｃ３の端子間電圧の最高値）がそのままエミッタ−コ
レクタ間にかかるわけではない。このため、ＭＯＳＦＥ
ＴＭ３４での発熱が小さいなど、実施形態１と同様な効
果を奏する。
ゾ圧電素子Ｃ３からの放電を一部ではあるがキャパシタ
Ｃ１、Ｃ２に充電しておく。また、このキャパシタＣ
１、Ｃ２に充電した電荷については、ピエゾ圧電素子Ｃ
３への充電に用い、ピエゾ圧電素子Ｃ３への充電を全て
電源から行うわけではない。従って、電源からみれば消
費電力が小さい。また、ＭＯＳＦＥＴＭ３１からみれ
ば、キャパシタＣ１、Ｃ２からすでに充電した後のピエ
ゾ圧電素子Ｃ３の端子の電位と電源電位との差に相当す
る電圧がかかるだけで、駆動電圧ＶＭの最高値がそのま
まソース−ドレイン間にかかるわけではない。このた
め、ＭＯＳＦＥＴＭ３１での発熱が小さい。同様なこと
は、ＭＯＳＦＥＴＭ３４でも同様であり、キャパシタＣ
１、Ｃ２に対してすでに放電した後のピエゾ圧電素子Ｃ
３の端子の電位とグランドＧの電位との差に相当する電
圧がかかるだけで駆動電圧ＶＭの最高値（ピエゾ圧電素
子Ｃ３の端子間電圧の最高値）がそのままエミッタ−コ
レクタ間にかかるわけではない。このため、ＭＯＳＦＥ
ＴＭ３４での発熱が小さいなど、実施形態１と同様な効
果を奏する。
【００７８】〔実施形態４〕図９は、実施形態４に係る
記録ヘッド駆動回路（容量性負荷駆動回路）の回路図で
ある。本例の記録ヘッド駆動回路は、実施形態１、２の
特徴点を兼ね備えた構成を有し、それぞれの回路部分の
基本的な動作は、実施形態１、２と各々同様であるた
め、共通する機能を有する構成要素には同一の符号を付
してある。但し、実施の形態１、２では、キャパシタＣ
１、Ｃ２からピエゾ圧電素子Ｃ３に充電する系が１段で
あったのに対して、本形態では、キャパシタＣ１、Ｃ２
からピエゾ圧電素子Ｃ３に充電する系が２段に構成され
ている。また、実施の形態１、２では、ピエゾ圧電素子
Ｃ３からキャパシタＣ１、Ｃ２に放電する系が１段であ
ったのに対して、本形態では、ピエゾ圧電素子Ｃ３から
キャパシタＣ１、Ｃ２に放電する系が２段に構成されて
いる。
記録ヘッド駆動回路（容量性負荷駆動回路）の回路図で
ある。本例の記録ヘッド駆動回路は、実施形態１、２の
特徴点を兼ね備えた構成を有し、それぞれの回路部分の
基本的な動作は、実施形態１、２と各々同様であるた
め、共通する機能を有する構成要素には同一の符号を付
してある。但し、実施の形態１、２では、キャパシタＣ
１、Ｃ２からピエゾ圧電素子Ｃ３に充電する系が１段で
あったのに対して、本形態では、キャパシタＣ１、Ｃ２
からピエゾ圧電素子Ｃ３に充電する系が２段に構成され
ている。また、実施の形態１、２では、ピエゾ圧電素子
Ｃ３からキャパシタＣ１、Ｃ２に放電する系が１段であ
ったのに対して、本形態では、ピエゾ圧電素子Ｃ３から
キャパシタＣ１、Ｃ２に放電する系が２段に構成されて
いる。
【００７９】すなわち、本形態の駆動回路には、図９に
示すように、第１の充電経路ＣＬ１を介してのピエゾ圧
電素子Ｃ３への充電に先立って、キャパシタＣ１、Ｃ２
の接続点Ｐ２からピエゾ圧電素子Ｃ３への充電を行う低
電圧用の第２の充電経路ＣＬ２′と、キャパシタＣ１、
Ｃ４の接続点Ｐ１８からピエゾ圧電素子Ｃ３への充電を
行う高電圧用の第２の充電経路ＣＬ２″とが構成されて
いる。ここで、３つのキャパシタＣ１、Ｃ２、Ｃ４はい
ずれも、負荷（ピエゾ圧電素子Ｃ３）の容量より十分に
大きな容量であり、たとえば、１０μＦ程度（負荷であ
るピエゾ圧電素子Ｃ３の容量値の１０倍程度）の等しい
容量値を有する。
示すように、第１の充電経路ＣＬ１を介してのピエゾ圧
電素子Ｃ３への充電に先立って、キャパシタＣ１、Ｃ２
の接続点Ｐ２からピエゾ圧電素子Ｃ３への充電を行う低
電圧用の第２の充電経路ＣＬ２′と、キャパシタＣ１、
Ｃ４の接続点Ｐ１８からピエゾ圧電素子Ｃ３への充電を
行う高電圧用の第２の充電経路ＣＬ２″とが構成されて
いる。ここで、３つのキャパシタＣ１、Ｃ２、Ｃ４はい
ずれも、負荷（ピエゾ圧電素子Ｃ３）の容量より十分に
大きな容量であり、たとえば、１０μＦ程度（負荷であ
るピエゾ圧電素子Ｃ３の容量値の１０倍程度）の等しい
容量値を有する。
【００８０】また、第２の充電経路ＣＬ２′には、実施
の形態２と同様、トランジスタＱ２１が介挿され、この
トランジスタＱ２１のベースに対しては、抵抗Ｒ３４を
介して入力信号Ｖ２が供給されるように構成されてい
る。また、第２の充電経路ＣＬ２′には逆電流遮断用の
ダイオードＤ９、およびインダクタＬ５が介挿されてい
る。一方、第２の充電経路ＣＬ２″には、実施の形態１
と同様、トランジスタＱ１８が介挿されている。また、
第２の充電経路ＣＬ２″には逆電流遮断用のダイオード
Ｄ８、およびインダクタＬ６が介挿されている。
の形態２と同様、トランジスタＱ２１が介挿され、この
トランジスタＱ２１のベースに対しては、抵抗Ｒ３４を
介して入力信号Ｖ２が供給されるように構成されてい
る。また、第２の充電経路ＣＬ２′には逆電流遮断用の
ダイオードＤ９、およびインダクタＬ５が介挿されてい
る。一方、第２の充電経路ＣＬ２″には、実施の形態１
と同様、トランジスタＱ１８が介挿されている。また、
第２の充電経路ＣＬ２″には逆電流遮断用のダイオード
Ｄ８、およびインダクタＬ６が介挿されている。
【００８１】本形態の駆動回路には、第１の放電経路Ｄ
Ｌ１を介してのピエゾ圧電素子Ｃ３から放電に先立っ
て、ピエゾ圧電素子Ｃ３からキャパシタＣ１、Ｃ４の接
続点Ｐ１８への放電を行う高電圧用の第２の放電経路Ｄ
Ｌ２′と、ピエゾ圧電素子Ｃ３からキャパシタＣ１、Ｃ
２の接続点Ｐ２への放電を行う低電圧用の第２の放電経
路ＤＬ２″とが構成されている。
Ｌ１を介してのピエゾ圧電素子Ｃ３から放電に先立っ
て、ピエゾ圧電素子Ｃ３からキャパシタＣ１、Ｃ４の接
続点Ｐ１８への放電を行う高電圧用の第２の放電経路Ｄ
Ｌ２′と、ピエゾ圧電素子Ｃ３からキャパシタＣ１、Ｃ
２の接続点Ｐ２への放電を行う低電圧用の第２の放電経
路ＤＬ２″とが構成されている。
【００８２】ここで、第２の放電経路ＤＬ２′には、実
施の形態２と同様、トランジスタＱ１０が介挿され、こ
のトランジスタＱ１０のベースに対しては、抵抗Ｒ２６
を介して入力信号Ｖ２が供給されるように構成されてい
る。また、第２の放電経路ＤＬ２′には逆電流遮断用の
ダイオードＤ７、およびインダクタＬ８が介挿されてい
る。一方、第２の放電経路ＤＬ２″には、実施の形態１
と同様、トランジスタＱ２２が介挿されている。また、
第２の放電経路ＤＬ２″には逆電流遮断用のダイオード
Ｄ１０、およびインダクタＬ７が介挿されている。
施の形態２と同様、トランジスタＱ１０が介挿され、こ
のトランジスタＱ１０のベースに対しては、抵抗Ｒ２６
を介して入力信号Ｖ２が供給されるように構成されてい
る。また、第２の放電経路ＤＬ２′には逆電流遮断用の
ダイオードＤ７、およびインダクタＬ８が介挿されてい
る。一方、第２の放電経路ＤＬ２″には、実施の形態１
と同様、トランジスタＱ２２が介挿されている。また、
第２の放電経路ＤＬ２″には逆電流遮断用のダイオード
Ｄ１０、およびインダクタＬ７が介挿されている。
【００８３】このように構成した第１および第２の充電
経路ＣＬ１、ＣＬ２′、ＣＬ２″、第１および第２の放
電経路ＤＬ１、ＤＬ２、ＤＬ２″を選択してピエゾ圧電
素子Ｃ３の充電、放電を行うために、本形態では、ピエ
ゾ圧電素子Ｃ３の充電時にはトランジスタＱ１５、Ｑ１
０、Ｑ２２をオフ状態にするとともに、トランジスタＱ
２１、Ｑ１８、Ｑ１７をこの順にオン状態に切り換え、
ピエゾ圧電素子Ｃ３の放電時にはトランジスタＱ２１、
Ｑ１８、Ｑ１７をオフ状態にするとともに、トランジス
タＱ１０、Ｑ２２、Ｑ１５をこの順にオン状態に切り換
える制御回路２０が構成されている。このようなパター
ンで各スイッチング素子のオン・オフ動作は、入力信号
Ｖ２の電位とキャパシタＣ１、Ｃ２、Ｃ４の端子電位と
の間の相対的な高低に基づいて行われる。
経路ＣＬ１、ＣＬ２′、ＣＬ２″、第１および第２の放
電経路ＤＬ１、ＤＬ２、ＤＬ２″を選択してピエゾ圧電
素子Ｃ３の充電、放電を行うために、本形態では、ピエ
ゾ圧電素子Ｃ３の充電時にはトランジスタＱ１５、Ｑ１
０、Ｑ２２をオフ状態にするとともに、トランジスタＱ
２１、Ｑ１８、Ｑ１７をこの順にオン状態に切り換え、
ピエゾ圧電素子Ｃ３の放電時にはトランジスタＱ２１、
Ｑ１８、Ｑ１７をオフ状態にするとともに、トランジス
タＱ１０、Ｑ２２、Ｑ１５をこの順にオン状態に切り換
える制御回路２０が構成されている。このようなパター
ンで各スイッチング素子のオン・オフ動作は、入力信号
Ｖ２の電位とキャパシタＣ１、Ｃ２、Ｃ４の端子電位と
の間の相対的な高低に基づいて行われる。
【００８４】このため、本形態では、キャパシタＣ１の
分圧抵抗である抵抗Ｒ１９、Ｒ２８、Ｒ９の各接続点Ｐ
９、Ｐ１０の電位はそれぞれ、トランジスタＱ１７を制
御するＭＯＳＦＥＴＭ２９のゲート、およびトランジス
タＱ１５を制御するＭＯＳＦＥＴＭ２５のゲートに抵抗
Ｒ１６、Ｒ４を介して供給されている。また、キャパシ
タＣ２の分圧抵抗である抵抗Ｒ１０、Ｒ１１の接続点Ｐ
３の電位は、トランジスタＱ１８を制御するＭＯＳＦＥ
ＴＭ３８のゲートに抵抗Ｒ３３を介して供給されてい
る。さらに、キャパシタＣ４の分圧抵抗である抵抗Ｒ２
９、Ｒ３０の接続点Ｐ１２の電位は、トランジスタＱ２
２を制御するＭＯＳＦＥＴＭ３６のゲートに抵抗Ｒ３５
を介して供給されている。従って、本形態では、２段の
第２の充電経路ＣＬ２′、ＣＬ２″が形成されている
が、制御回路２０は、それらに介挿されているトランジ
スタＱ１８、Ｑ２１を低電圧用から高電圧用に順次オン
状態に切り換えていく。また、２段の第２の放電経路Ｄ
Ｌ２′、ＤＬ２″が形成されているが、制御回路２０
は、それらに介挿されているトランジスタＱ１０、Ｑ２
２を高電圧用から低電圧用に順次オン状態に切り換えて
いく。
分圧抵抗である抵抗Ｒ１９、Ｒ２８、Ｒ９の各接続点Ｐ
９、Ｐ１０の電位はそれぞれ、トランジスタＱ１７を制
御するＭＯＳＦＥＴＭ２９のゲート、およびトランジス
タＱ１５を制御するＭＯＳＦＥＴＭ２５のゲートに抵抗
Ｒ１６、Ｒ４を介して供給されている。また、キャパシ
タＣ２の分圧抵抗である抵抗Ｒ１０、Ｒ１１の接続点Ｐ
３の電位は、トランジスタＱ１８を制御するＭＯＳＦＥ
ＴＭ３８のゲートに抵抗Ｒ３３を介して供給されてい
る。さらに、キャパシタＣ４の分圧抵抗である抵抗Ｒ２
９、Ｒ３０の接続点Ｐ１２の電位は、トランジスタＱ２
２を制御するＭＯＳＦＥＴＭ３６のゲートに抵抗Ｒ３５
を介して供給されている。従って、本形態では、２段の
第２の充電経路ＣＬ２′、ＣＬ２″が形成されている
が、制御回路２０は、それらに介挿されているトランジ
スタＱ１８、Ｑ２１を低電圧用から高電圧用に順次オン
状態に切り換えていく。また、２段の第２の放電経路Ｄ
Ｌ２′、ＤＬ２″が形成されているが、制御回路２０
は、それらに介挿されているトランジスタＱ１０、Ｑ２
２を高電圧用から低電圧用に順次オン状態に切り換えて
いく。
【００８５】よって、本形態の駆動回路では、ピエゾ圧
電素子Ｃ３とキャパシタＣ１、Ｃ２、Ｃ４との間での充
電量および放電量が大きいので、電源からみたときの消
費電力をより小さくできる。しかも、充電の際にかかる
電圧を各トランジスタＱ１７、Ｑ１８、Ｑ２１に分散さ
せ、かつ、放電の際にかかる電圧を各トランジスタＱ１
０、Ｑ２２、Ｑ１５に分散させたことになるので、各ト
ランジスタでの発熱が極めて小さい。
電素子Ｃ３とキャパシタＣ１、Ｃ２、Ｃ４との間での充
電量および放電量が大きいので、電源からみたときの消
費電力をより小さくできる。しかも、充電の際にかかる
電圧を各トランジスタＱ１７、Ｑ１８、Ｑ２１に分散さ
せ、かつ、放電の際にかかる電圧を各トランジスタＱ１
０、Ｑ２２、Ｑ１５に分散させたことになるので、各ト
ランジスタでの発熱が極めて小さい。
【００８６】また、本形態では、実施の形態１の改良例
１と同様、インダクタＬ８、Ｌ６、Ｌ７、Ｌ５の逆起電
力を利用して、トランジスタＱ１０、Ｑ１８、Ｑ２２、
Ｑ２１にかかる電圧を低く抑え、かつ、これらのオン時
間を長くしている。このため、トランジスタＱ１０、Ｑ
１８、Ｑ２２、Ｑ２１の発熱量をより小さくできるとと
もに、キャパシタＣ１、Ｃ２、Ｃ４に蓄えた電荷をより
有効に利用するので、電源の負荷が小さいという利点を
有する。
１と同様、インダクタＬ８、Ｌ６、Ｌ７、Ｌ５の逆起電
力を利用して、トランジスタＱ１０、Ｑ１８、Ｑ２２、
Ｑ２１にかかる電圧を低く抑え、かつ、これらのオン時
間を長くしている。このため、トランジスタＱ１０、Ｑ
１８、Ｑ２２、Ｑ２１の発熱量をより小さくできるとと
もに、キャパシタＣ１、Ｃ２、Ｃ４に蓄えた電荷をより
有効に利用するので、電源の負荷が小さいという利点を
有する。
【００８７】〔実施形態５〕図１０は、実施形態５に係
る記録ヘッド駆動回路（容量性負荷駆動回路）の回路図
である。図１０に示すように、本形態の駆動回路でも、
第１の充電経路ＣＬ１においてＭＯＳ−ＦＥＴＭ３１
（本発明における第１のスイッチング素子）および抵抗
Ｒ１２を介して電源（電源電位ＶＭ）からピエゾ圧電素
子Ｃ３に充電し、第１の放電経路ＤＬ１において抵抗Ｒ
１２およびＭＯＳ−ＦＥＴＭ３４（本発明における第３
のスイッチング素子）を介してピエゾ圧電素子Ｃ３から
グランドＧへの放電を行うことができる。
る記録ヘッド駆動回路（容量性負荷駆動回路）の回路図
である。図１０に示すように、本形態の駆動回路でも、
第１の充電経路ＣＬ１においてＭＯＳ−ＦＥＴＭ３１
（本発明における第１のスイッチング素子）および抵抗
Ｒ１２を介して電源（電源電位ＶＭ）からピエゾ圧電素
子Ｃ３に充電し、第１の放電経路ＤＬ１において抵抗Ｒ
１２およびＭＯＳ−ＦＥＴＭ３４（本発明における第３
のスイッチング素子）を介してピエゾ圧電素子Ｃ３から
グランドＧへの放電を行うことができる。
【００８８】また、本形態の駆動回路には、電源から第
１の充電経路ＣＬ１を介してのピエゾ圧電素子Ｃ３への
充電に先立って、キャパシタＣ１、Ｃ２の接続点Ｐ２か
らピエゾ圧電素子Ｃ３への充電を行う第２の充電経路Ｃ
Ｌ２が構成されている。キャパシタＣ１、Ｃ２に対して
は、分圧抵抗Ｒ９、Ｒ１９、Ｒ１０、Ｒ１１が並列に接
続している。ここで、キャパシタＣ１、Ｃ２はいずれ
も、負荷（ピエゾ圧電素子Ｃ３）の容量より十分に大き
な容量であり、たとえば、１０μＦ程度（負荷であるピ
エゾ圧電素子Ｃ３の容量値の１０倍程度）の等しい容量
値を有する。
１の充電経路ＣＬ１を介してのピエゾ圧電素子Ｃ３への
充電に先立って、キャパシタＣ１、Ｃ２の接続点Ｐ２か
らピエゾ圧電素子Ｃ３への充電を行う第２の充電経路Ｃ
Ｌ２が構成されている。キャパシタＣ１、Ｃ２に対して
は、分圧抵抗Ｒ９、Ｒ１９、Ｒ１０、Ｒ１１が並列に接
続している。ここで、キャパシタＣ１、Ｃ２はいずれ
も、負荷（ピエゾ圧電素子Ｃ３）の容量より十分に大き
な容量であり、たとえば、１０μＦ程度（負荷であるピ
エゾ圧電素子Ｃ３の容量値の１０倍程度）の等しい容量
値を有する。
【００８９】本形態において、第２の充電経路ＣＬ２の
うち、第１の充電経路ＣＬ１と第２の充電経路ＣＬ２と
の共通ラインにはトランジスタＱ６２（本発明における
第２のスイッチング素子）が介挿されている。また、第
２の充電経路ＣＬ２のうち、第１の充電経路ＣＬ１から
独立したラインには、逆電流遮断用のダイオードＤ８が
介挿されている。トランジスタＱ６２は、第１の充電経
路ＣＬ１からみればＭＯＳ−ＦＥＴＭ３１に対して直列
接続しており、後述するように、ピエゾ圧電素子Ｃ３か
ら放電する期間はオフ状態にある一方、ピエゾ圧電素子
Ｃ３に充電を行う期間中は、第２の充電経路ＣＬ２を介
してキャパシタＣ１、Ｃ２の接続点Ｐ２からピエゾ圧電
素子Ｃ３に充電する期間だけでなく、第１の充電経路Ｃ
Ｌ１を介して電源からピエゾ圧電素子Ｃ３に充電する期
間もオン状態にある。
うち、第１の充電経路ＣＬ１と第２の充電経路ＣＬ２と
の共通ラインにはトランジスタＱ６２（本発明における
第２のスイッチング素子）が介挿されている。また、第
２の充電経路ＣＬ２のうち、第１の充電経路ＣＬ１から
独立したラインには、逆電流遮断用のダイオードＤ８が
介挿されている。トランジスタＱ６２は、第１の充電経
路ＣＬ１からみればＭＯＳ−ＦＥＴＭ３１に対して直列
接続しており、後述するように、ピエゾ圧電素子Ｃ３か
ら放電する期間はオフ状態にある一方、ピエゾ圧電素子
Ｃ３に充電を行う期間中は、第２の充電経路ＣＬ２を介
してキャパシタＣ１、Ｃ２の接続点Ｐ２からピエゾ圧電
素子Ｃ３に充電する期間だけでなく、第１の充電経路Ｃ
Ｌ１を介して電源からピエゾ圧電素子Ｃ３に充電する期
間もオン状態にある。
【００９０】また、本形態の駆動回路には、第１の放電
経路ＤＬ１を介してのピエゾ圧電素子Ｃ３からグランド
Ｇへの放電に先立って、ピエゾ圧電素子Ｃ３から放電さ
れた電荷をキャパシタＣ１、Ｃ２に充電するための第２
の放電経路ＤＬ２が構成されている。
経路ＤＬ１を介してのピエゾ圧電素子Ｃ３からグランド
Ｇへの放電に先立って、ピエゾ圧電素子Ｃ３から放電さ
れた電荷をキャパシタＣ１、Ｃ２に充電するための第２
の放電経路ＤＬ２が構成されている。
【００９１】本形態において、第２の放電経路ＤＬ２の
うち、第１の放電経路ＤＬ１と第２の放電経路ＤＬ２と
の共通ラインにはトランジスタＱ６１（本発明における
第４のスイッチング素子）が介挿されている。また、第
２の放電経路ＤＬ２のうち、第１の放電経路ＤＬ１から
独立したラインには、逆電流遮断用のダイオードＤ７が
介挿されている。トランジスタＱ６１は、第１の放電経
路ＤＬ１からみればＭＯＳ−ＦＥＴＭ３４に対して直列
接続しており、後述するように、ピエゾ圧電素子Ｃ３に
充電する期間はオフ状態にある一方、ピエゾ圧電素子Ｃ
３が放電を行う期間中は、第２の放電経路ＤＬ２を介し
てピエゾ圧電素子Ｃ３からキャパシタＣ１、Ｃ２に放電
する期間だけでなく、第１の充電経路ＤＬ１を介してピ
エゾ圧電素子Ｃ３からグランドＧに放電する期間もオン
状態にある。
うち、第１の放電経路ＤＬ１と第２の放電経路ＤＬ２と
の共通ラインにはトランジスタＱ６１（本発明における
第４のスイッチング素子）が介挿されている。また、第
２の放電経路ＤＬ２のうち、第１の放電経路ＤＬ１から
独立したラインには、逆電流遮断用のダイオードＤ７が
介挿されている。トランジスタＱ６１は、第１の放電経
路ＤＬ１からみればＭＯＳ−ＦＥＴＭ３４に対して直列
接続しており、後述するように、ピエゾ圧電素子Ｃ３に
充電する期間はオフ状態にある一方、ピエゾ圧電素子Ｃ
３が放電を行う期間中は、第２の放電経路ＤＬ２を介し
てピエゾ圧電素子Ｃ３からキャパシタＣ１、Ｃ２に放電
する期間だけでなく、第１の充電経路ＤＬ１を介してピ
エゾ圧電素子Ｃ３からグランドＧに放電する期間もオン
状態にある。
【００９２】このように構成した第１および第２の充電
経路ＣＬ１、ＣＬ２、第１および第２の放電経路ＤＬ
１、ＤＬ２を適宜、選択して充電および放電を行うため
に、本形態では、ピエゾ圧電素子Ｃ３の充電時にはトラ
ンジスタＱ６１をオフ状態にするとともに、トランジス
タＱ６２およびＭＯＳ−ＦＥＴＭ３１をこの順にオン状
態に切り換え、ピエゾ圧電素子Ｃ３の放電時にはトラン
ジスタＱ６２およびＭＯＳ−ＦＥＴＭ３１をオフ状態に
するとともに、トランジスタＱ６１およびＭＯＳ−ＦＥ
ＴＭ３４をこの順にオン状態に切り換える制御回路２０
が構成されている。
経路ＣＬ１、ＣＬ２、第１および第２の放電経路ＤＬ
１、ＤＬ２を適宜、選択して充電および放電を行うため
に、本形態では、ピエゾ圧電素子Ｃ３の充電時にはトラ
ンジスタＱ６１をオフ状態にするとともに、トランジス
タＱ６２およびＭＯＳ−ＦＥＴＭ３１をこの順にオン状
態に切り換え、ピエゾ圧電素子Ｃ３の放電時にはトラン
ジスタＱ６２およびＭＯＳ−ＦＥＴＭ３１をオフ状態に
するとともに、トランジスタＱ６１およびＭＯＳ−ＦＥ
ＴＭ３４をこの順にオン状態に切り換える制御回路２０
が構成されている。
【００９３】この制御回路２０では、入力信号Ｖ２がト
ランジスタＱ６２のベースに印加されており、トランジ
スタＱ６２のベース電位がエミッタ電位よりも高い期間
中（充電期間中）、このトランジスタＱ６２はオン状態
に保持されるように構成されている。なお、入力信号Ｖ
２はトランジスタＱ６１のベースにも印加されているの
で、トランジスタＱ６１のベース電位がエミッタ電位よ
りも高い期間中（充電期間中）、トランジスタＱ６１は
オフ状態に保持される。また、キャパシタＣ２に対する
分圧抵抗である抵抗Ｒ１０、Ｒ１１の接続点Ｐ３の電位
と入力信号Ｖ２とがコンパレータＵ３（電圧比較回路）
に入力されているので、トランジスタＱ６２がオンした
以降、入力信号Ｖ２が所定の電圧（接続点Ｐ３の電位）
より高くなったときにはじめて、ＭＯＳ−ＦＥＴＭ３１
がオンするようになっている。ここで、抵抗Ｒ１０、Ｒ
１１の抵抗値はそれぞれ７ｋΩ、１５ｋΩであり、キャ
パシタＣ１、Ｃ２の接続点Ｐ２の電位よりもやや低めの
電位がＭＯＳ−ＦＥＴＭ３１がスイッチング動作を行う
ときの比較電位になっている。
ランジスタＱ６２のベースに印加されており、トランジ
スタＱ６２のベース電位がエミッタ電位よりも高い期間
中（充電期間中）、このトランジスタＱ６２はオン状態
に保持されるように構成されている。なお、入力信号Ｖ
２はトランジスタＱ６１のベースにも印加されているの
で、トランジスタＱ６１のベース電位がエミッタ電位よ
りも高い期間中（充電期間中）、トランジスタＱ６１は
オフ状態に保持される。また、キャパシタＣ２に対する
分圧抵抗である抵抗Ｒ１０、Ｒ１１の接続点Ｐ３の電位
と入力信号Ｖ２とがコンパレータＵ３（電圧比較回路）
に入力されているので、トランジスタＱ６２がオンした
以降、入力信号Ｖ２が所定の電圧（接続点Ｐ３の電位）
より高くなったときにはじめて、ＭＯＳ−ＦＥＴＭ３１
がオンするようになっている。ここで、抵抗Ｒ１０、Ｒ
１１の抵抗値はそれぞれ７ｋΩ、１５ｋΩであり、キャ
パシタＣ１、Ｃ２の接続点Ｐ２の電位よりもやや低めの
電位がＭＯＳ−ＦＥＴＭ３１がスイッチング動作を行う
ときの比較電位になっている。
【００９４】また、入力信号Ｖ２はトランジスタＱ６１
のベースに印加されており、トランジスタＱ６１のベー
ス電位がエミッタ電位よりも低い期間中（放電期間
中）、このトランジスタＱ６１はオン状態に保持される
ように構成されている。なお、入力信号Ｖ２はトランジ
スタＱ６２のベースにも印加されているので、トランジ
スタＱ６２のベース電位がエミッタ電位よりも低い期間
中（放電期間中）、トランジスタＱ６２はオフ状態に保
持される。また、キャパシタＣ１に対する分圧抵抗であ
る抵抗Ｒ９、Ｒ１９の接続点Ｐ４の電位と入力信号Ｖ２
とがコンパレータＵ４（電圧比較回路）に入力されてい
るので、トランジスタＱ６１がオンした以降、入力信号
Ｖ２が所定の電圧（接続点Ｐ４の電位）より低くなった
ときにはじめて、ＭＯＳ−ＦＥＴＭ３４がオンするよう
になっている。ここで、抵抗Ｒ９、Ｒ１９の抵抗値はそ
れぞれ１５ｋΩ、７ｋΩであり、キャパシタＣ１、Ｃ２
の接続点Ｐ２の電位よりもやや高めの電位がＭＯＳ−Ｆ
ＥＴＭ３４がスイッチング動作を行うときの比較電位に
なっている。
のベースに印加されており、トランジスタＱ６１のベー
ス電位がエミッタ電位よりも低い期間中（放電期間
中）、このトランジスタＱ６１はオン状態に保持される
ように構成されている。なお、入力信号Ｖ２はトランジ
スタＱ６２のベースにも印加されているので、トランジ
スタＱ６２のベース電位がエミッタ電位よりも低い期間
中（放電期間中）、トランジスタＱ６２はオフ状態に保
持される。また、キャパシタＣ１に対する分圧抵抗であ
る抵抗Ｒ９、Ｒ１９の接続点Ｐ４の電位と入力信号Ｖ２
とがコンパレータＵ４（電圧比較回路）に入力されてい
るので、トランジスタＱ６１がオンした以降、入力信号
Ｖ２が所定の電圧（接続点Ｐ４の電位）より低くなった
ときにはじめて、ＭＯＳ−ＦＥＴＭ３４がオンするよう
になっている。ここで、抵抗Ｒ９、Ｒ１９の抵抗値はそ
れぞれ１５ｋΩ、７ｋΩであり、キャパシタＣ１、Ｃ２
の接続点Ｐ２の電位よりもやや高めの電位がＭＯＳ−Ｆ
ＥＴＭ３４がスイッチング動作を行うときの比較電位に
なっている。
【００９５】このように構成した駆動回路における入力
信号Ｖ２の電位変化、およびピエゾ圧電素子Ｃ３の端子
電位（接続点Ｐ１での測定値）の変化を、それぞれ図１
１（Ａ）に示してある。図１１（Ｂ）には、第２の充電
経路ＣＬ２を流れる電流をポイントＰ５で測定した結
果、第１の充電経路ＣＬ１を流れる電流をポイントＰ７
で測定した結果、第２の放電経路ＤＬ２を流れる電流を
ポイントＰ６で測定した結果、および第１の放電経路Ｄ
Ｌ１を流れる電流をポイントＰ８で測定した結果をそれ
ぞれ示してある。
信号Ｖ２の電位変化、およびピエゾ圧電素子Ｃ３の端子
電位（接続点Ｐ１での測定値）の変化を、それぞれ図１
１（Ａ）に示してある。図１１（Ｂ）には、第２の充電
経路ＣＬ２を流れる電流をポイントＰ５で測定した結
果、第１の充電経路ＣＬ１を流れる電流をポイントＰ７
で測定した結果、第２の放電経路ＤＬ２を流れる電流を
ポイントＰ６で測定した結果、および第１の放電経路Ｄ
Ｌ１を流れる電流をポイントＰ８で測定した結果をそれ
ぞれ示してある。
【００９６】図１１（Ａ）に示すように、入力信号Ｖ２
は、リニアな立ち上がり期間（時刻Ｔ１１から時刻Ｔ１
３までの期間）と、フラットなピークレベル期間（時刻
Ｔ１３から時刻Ｔ１４までの期間）と、リニアな立ち下
がり期間（時刻Ｔ１４から時刻Ｔ１６までの期間）とか
ら成る台形波電圧パルスであり、インクジェットヘッド
の駆動電圧パルスとなる。
は、リニアな立ち上がり期間（時刻Ｔ１１から時刻Ｔ１
３までの期間）と、フラットなピークレベル期間（時刻
Ｔ１３から時刻Ｔ１４までの期間）と、リニアな立ち下
がり期間（時刻Ｔ１４から時刻Ｔ１６までの期間）とか
ら成る台形波電圧パルスであり、インクジェットヘッド
の駆動電圧パルスとなる。
【００９７】まず、時刻Ｔ１１においてキャパシタＣ
１、Ｃ２は充電された状態にあり、ピエゾ圧電素子Ｃ３
は放電した状態にある。ここで、入力信号Ｖ２は、トラ
ンジスタＱ６２のベースに印加されており、入力信号Ｖ
２が立ち上がってトランジスタＱ６２のベース電位がエ
ミッタ電位よりも高くなると、このトランジスタＱ６２
がオンする。なお、入力信号Ｖ２はトランジスタＱ６１
のベースにも印加されているが、トランジスタＱ６１の
ベース電位がエミッタ電位よりも高いので、トランジス
タＱ６１はオフ状態に保持される。また、キャパシタＣ
２に対する分圧抵抗である抵抗Ｒ１０、Ｒ１１の接続点
Ｐ３の電位と入力信号Ｖ２とがコンパレータＵ３に入力
されているが、充電の初期段階では、入力信号Ｖ２が所
定の電圧（接続点Ｐ３の電位）より低いので、ＭＯＳ−
ＦＥＴＭ３１はオフ状態にある。従って、図１１（Ｂ）
の時刻Ｔ１１〜時刻Ｔ１２に示すように、キャパシタＣ
１、Ｃ２の接続点Ｐ２からの充電電流は、第２の充電経
路ＣＬ２を介してトランジスタＱ６２を通ってピエゾ圧
電素子Ｃ３に流れ込む。この間、ＭＯＳＦＥＴＭ３１は
オフ状態にあるので、電源から第１の充電経路ＣＬ１を
介してのピエゾ圧電素子Ｃ３への充電は行われない。
１、Ｃ２は充電された状態にあり、ピエゾ圧電素子Ｃ３
は放電した状態にある。ここで、入力信号Ｖ２は、トラ
ンジスタＱ６２のベースに印加されており、入力信号Ｖ
２が立ち上がってトランジスタＱ６２のベース電位がエ
ミッタ電位よりも高くなると、このトランジスタＱ６２
がオンする。なお、入力信号Ｖ２はトランジスタＱ６１
のベースにも印加されているが、トランジスタＱ６１の
ベース電位がエミッタ電位よりも高いので、トランジス
タＱ６１はオフ状態に保持される。また、キャパシタＣ
２に対する分圧抵抗である抵抗Ｒ１０、Ｒ１１の接続点
Ｐ３の電位と入力信号Ｖ２とがコンパレータＵ３に入力
されているが、充電の初期段階では、入力信号Ｖ２が所
定の電圧（接続点Ｐ３の電位）より低いので、ＭＯＳ−
ＦＥＴＭ３１はオフ状態にある。従って、図１１（Ｂ）
の時刻Ｔ１１〜時刻Ｔ１２に示すように、キャパシタＣ
１、Ｃ２の接続点Ｐ２からの充電電流は、第２の充電経
路ＣＬ２を介してトランジスタＱ６２を通ってピエゾ圧
電素子Ｃ３に流れ込む。この間、ＭＯＳＦＥＴＭ３１は
オフ状態にあるので、電源から第１の充電経路ＣＬ１を
介してのピエゾ圧電素子Ｃ３への充電は行われない。
【００９８】このようなピエゾ圧電素子Ｃ３への充電
は、入力信号Ｖ２が所定の電圧（接続点Ｐ３の電位）よ
り高くなるまで行われる。そして、時刻Ｔ１２におい
て、入力信号Ｖ２が所定の電圧（接続点Ｐ３の電位）よ
り高くなると、コンパレータＵ３からの出力によって、
ＭＯＳＦＥＴＭ３１がターンオンし、電源から第１の充
電経路ＣＬ１を介してのピエゾ圧電素子Ｃ３への充電が
開始される。このとき、第２の充電経路ＣＬ２では、電
源からの電流がダイオードＤ８で遮断される。
は、入力信号Ｖ２が所定の電圧（接続点Ｐ３の電位）よ
り高くなるまで行われる。そして、時刻Ｔ１２におい
て、入力信号Ｖ２が所定の電圧（接続点Ｐ３の電位）よ
り高くなると、コンパレータＵ３からの出力によって、
ＭＯＳＦＥＴＭ３１がターンオンし、電源から第１の充
電経路ＣＬ１を介してのピエゾ圧電素子Ｃ３への充電が
開始される。このとき、第２の充電経路ＣＬ２では、電
源からの電流がダイオードＤ８で遮断される。
【００９９】そして、時刻Ｔ１３において、入力信号Ｖ
２が平坦になると、電源から第１の充電経路ＣＬ１を介
してのピエゾ圧電素子Ｃ３への充電が終了する。
２が平坦になると、電源から第１の充電経路ＣＬ１を介
してのピエゾ圧電素子Ｃ３への充電が終了する。
【０１００】次に、時刻Ｔ１４において入力信号Ｖ２が
立ち下がると、ピエゾ圧電素子Ｃ３の放電が開始され
る。すなわち、時刻Ｔ１４において、トランジスタＱ６
１のベース電位がエミッタ電位よりも低くなると、この
トランジスタＱ６１がオンする。なお、入力信号Ｖ２は
トランジスタＱ６２のベースにも印加されているが、こ
の時点では、トランジスタＱ６２のベース電位がエミッ
タ電位よりも低いので、トランジスタＱ６２はオフ状態
に保持される。また、キャパシタＣ１に対する分圧抵抗
である抵抗Ｒ９、Ｒ１９の接続点Ｐ４の電位と入力信号
Ｖ２とがコンパレータＵ４に入力されているが、放電の
初期段階では、入力信号Ｖ２が所定の電圧（接続点Ｐ４
の電位）より高いので、ＭＯＳ−ＦＥＴＭ３４はオフ状
態にある。従って、図１１（Ｂ）の時刻Ｔ１４〜時刻Ｔ
１５に示すように、ピエゾ圧電素子Ｃ３からの放電電流
は、第２の放電経路ＤＬ２を介してトランジスタＱ６１
を通ってキャパシタＣ１、Ｃ２の接続点Ｐ２に流れ込
む。この間、ＭＯＳＦＥＴＭ３４はオフ状態にあるの
で、ピエゾ圧電素子Ｃ３から第１の放電経路ＤＬ１を介
してのグランドＧへの放電は行われない。
立ち下がると、ピエゾ圧電素子Ｃ３の放電が開始され
る。すなわち、時刻Ｔ１４において、トランジスタＱ６
１のベース電位がエミッタ電位よりも低くなると、この
トランジスタＱ６１がオンする。なお、入力信号Ｖ２は
トランジスタＱ６２のベースにも印加されているが、こ
の時点では、トランジスタＱ６２のベース電位がエミッ
タ電位よりも低いので、トランジスタＱ６２はオフ状態
に保持される。また、キャパシタＣ１に対する分圧抵抗
である抵抗Ｒ９、Ｒ１９の接続点Ｐ４の電位と入力信号
Ｖ２とがコンパレータＵ４に入力されているが、放電の
初期段階では、入力信号Ｖ２が所定の電圧（接続点Ｐ４
の電位）より高いので、ＭＯＳ−ＦＥＴＭ３４はオフ状
態にある。従って、図１１（Ｂ）の時刻Ｔ１４〜時刻Ｔ
１５に示すように、ピエゾ圧電素子Ｃ３からの放電電流
は、第２の放電経路ＤＬ２を介してトランジスタＱ６１
を通ってキャパシタＣ１、Ｃ２の接続点Ｐ２に流れ込
む。この間、ＭＯＳＦＥＴＭ３４はオフ状態にあるの
で、ピエゾ圧電素子Ｃ３から第１の放電経路ＤＬ１を介
してのグランドＧへの放電は行われない。
【０１０１】このようなピエゾ圧電素子Ｃ３からの放電
は、入力信号Ｖ２が所定の電圧（キャパシタＣ１に対す
る分圧抵抗である抵抗Ｒ９、Ｒ１９の接続点Ｐ４の電
位）より低くなるまで行われる。そして、時刻Ｔ１５に
おいて、入力信号Ｖ２が所定の電圧（接続点Ｐ４の電
位）より低くなると、コンパレータＵ４からの出力によ
ってＭＯＳＦＥＴＭ３４がターンオンし、ピエゾ圧電素
子Ｃ３から第１の放電経路ＤＬ１を介してのグランドＧ
への充電が開始される。このとき、第２の放電経路ＤＬ
２では、キャパシタＣ１、Ｃ２からの電流はダイオード
Ｄ６で遮断され、グランドＧには流れない。
は、入力信号Ｖ２が所定の電圧（キャパシタＣ１に対す
る分圧抵抗である抵抗Ｒ９、Ｒ１９の接続点Ｐ４の電
位）より低くなるまで行われる。そして、時刻Ｔ１５に
おいて、入力信号Ｖ２が所定の電圧（接続点Ｐ４の電
位）より低くなると、コンパレータＵ４からの出力によ
ってＭＯＳＦＥＴＭ３４がターンオンし、ピエゾ圧電素
子Ｃ３から第１の放電経路ＤＬ１を介してのグランドＧ
への充電が開始される。このとき、第２の放電経路ＤＬ
２では、キャパシタＣ１、Ｃ２からの電流はダイオード
Ｄ６で遮断され、グランドＧには流れない。
【０１０２】そして、時刻Ｔ１６において、入力信号Ｖ
２が平坦になると、第１の放電経路ＤＬ１を介してのピ
エゾ圧電素子Ｃ３からグランドＧへの放電が終了する。
２が平坦になると、第１の放電経路ＤＬ１を介してのピ
エゾ圧電素子Ｃ３からグランドＧへの放電が終了する。
【０１０３】このように、本形態の駆動回路でも、従来
であれば、ピエゾ圧電素子Ｃ３から放電を全てグランド
Ｇに捨てていたのを、その一部ではあるがキャパシタＣ
１、Ｃ２に充電しておく。また、このキャパシタＣ１、
Ｃ２に充電した電荷については、ピエゾ圧電素子Ｃ３へ
の充電に用い、ピエゾ圧電素子Ｃ３への充電を全て電源
から行うわけではない。従って、ピエゾ圧電素子Ｃ３へ
の充電に必要な電気量の一部をキャパシタＣ１、Ｃ２か
らの電力供給で行い、残りを電源からの電力供給で賄
う。従って、電源からみれば消費電力が小さい。また、
トランジスタＱ６２、Ｑ６１に電源電圧ＶＭあるいはピ
エゾ圧電素子Ｃ３の端子間電圧の最高値がそのままかか
るわけではない。このため、トランジスタＱ６２、Ｑ６
１での発熱が小さい。なお、コンパレータＵ３、Ｕ４の
出力変化は急峻であり、ＭＯＳ−ＦＥＴＭ３１、Ｍ３４
は完全なオン（抵抗が実質０Ω）と完全なオフ（抵抗が
実質無限大）の２つの状態のいずれかにしかならないの
で、ＭＯＳ−ＦＥＴＭ３１、Ｍ３４での発熱はない。
であれば、ピエゾ圧電素子Ｃ３から放電を全てグランド
Ｇに捨てていたのを、その一部ではあるがキャパシタＣ
１、Ｃ２に充電しておく。また、このキャパシタＣ１、
Ｃ２に充電した電荷については、ピエゾ圧電素子Ｃ３へ
の充電に用い、ピエゾ圧電素子Ｃ３への充電を全て電源
から行うわけではない。従って、ピエゾ圧電素子Ｃ３へ
の充電に必要な電気量の一部をキャパシタＣ１、Ｃ２か
らの電力供給で行い、残りを電源からの電力供給で賄
う。従って、電源からみれば消費電力が小さい。また、
トランジスタＱ６２、Ｑ６１に電源電圧ＶＭあるいはピ
エゾ圧電素子Ｃ３の端子間電圧の最高値がそのままかか
るわけではない。このため、トランジスタＱ６２、Ｑ６
１での発熱が小さい。なお、コンパレータＵ３、Ｕ４の
出力変化は急峻であり、ＭＯＳ−ＦＥＴＭ３１、Ｍ３４
は完全なオン（抵抗が実質０Ω）と完全なオフ（抵抗が
実質無限大）の２つの状態のいずれかにしかならないの
で、ＭＯＳ−ＦＥＴＭ３１、Ｍ３４での発熱はない。
【０１０４】〔実施形態６〕図１２は、実施形態６に係
る記録ヘッド駆動回路（容量性負荷駆動回路）の回路図
である。図１２に示すように、本形態の駆動回路でも、
第１の充電経路ＣＬ１においてＭＯＳ−ＦＥＴＭ３１
（本発明における第１のスイッチング素子）および抵抗
Ｒ１２を介して電源（電源電位ＶＭ）からピエゾ圧電素
子Ｃ３に充電し、第１の放電経路ＤＬ１において抵抗Ｒ
１２およびＭＯＳ−ＦＥＴＭ３４（本発明における第３
のスイッチング素子）を介してピエゾ圧電素子Ｃ３から
グランドＧへの放電を行うことができる。
る記録ヘッド駆動回路（容量性負荷駆動回路）の回路図
である。図１２に示すように、本形態の駆動回路でも、
第１の充電経路ＣＬ１においてＭＯＳ−ＦＥＴＭ３１
（本発明における第１のスイッチング素子）および抵抗
Ｒ１２を介して電源（電源電位ＶＭ）からピエゾ圧電素
子Ｃ３に充電し、第１の放電経路ＤＬ１において抵抗Ｒ
１２およびＭＯＳ−ＦＥＴＭ３４（本発明における第３
のスイッチング素子）を介してピエゾ圧電素子Ｃ３から
グランドＧへの放電を行うことができる。
【０１０５】本形態の駆動回路では、第１の充電経路Ｃ
Ｌ１を介しての電源からピエゾ圧電素子Ｃ３への充電に
先立って、キャパシタＣ１、Ｃ２の接続点Ｐ２からピエ
ゾ圧電素子Ｃ３への充電を行う低電圧用の第２の充電経
路ＣＬ２′と、キャパシタＣ１、Ｃ４の接続点Ｐ８から
ピエゾ圧電素子Ｃ３への充電を行う高電圧用の第２の充
電経路ＣＬ２″とが構成されている。また、本形態の駆
動回路では、第１の放電経路ＤＬ１を介してのピエゾ圧
電素子Ｃ３からグランドＧへの放電に先立って、ピエゾ
圧電素子Ｃ３からキャパシタＣ４、Ｃ１の接続点Ｐ１８
への放電を行う高電圧用の第２の放電経路ＤＬ２′と、
ピエゾ圧電素子Ｃ３からキャパシタＣ１、Ｃ２の接続点
Ｐ２への放電を行う低電圧用の第２の放電経路ＤＬ２″
とが構成されている。ここで、３つのキャパシタＣ１、
Ｃ２、Ｃ４はいずれも、負荷（ピエゾ圧電素子Ｃ３）の
容量より十分に大きな容量であり、たとえば、１０μＦ
程度（負荷であるピエゾ圧電素子Ｃ３の容量値の１０倍
程度）の等しい容量値を有する。
Ｌ１を介しての電源からピエゾ圧電素子Ｃ３への充電に
先立って、キャパシタＣ１、Ｃ２の接続点Ｐ２からピエ
ゾ圧電素子Ｃ３への充電を行う低電圧用の第２の充電経
路ＣＬ２′と、キャパシタＣ１、Ｃ４の接続点Ｐ８から
ピエゾ圧電素子Ｃ３への充電を行う高電圧用の第２の充
電経路ＣＬ２″とが構成されている。また、本形態の駆
動回路では、第１の放電経路ＤＬ１を介してのピエゾ圧
電素子Ｃ３からグランドＧへの放電に先立って、ピエゾ
圧電素子Ｃ３からキャパシタＣ４、Ｃ１の接続点Ｐ１８
への放電を行う高電圧用の第２の放電経路ＤＬ２′と、
ピエゾ圧電素子Ｃ３からキャパシタＣ１、Ｃ２の接続点
Ｐ２への放電を行う低電圧用の第２の放電経路ＤＬ２″
とが構成されている。ここで、３つのキャパシタＣ１、
Ｃ２、Ｃ４はいずれも、負荷（ピエゾ圧電素子Ｃ３）の
容量より十分に大きな容量であり、たとえば、１０μＦ
程度（負荷であるピエゾ圧電素子Ｃ３の容量値の１０倍
程度）の等しい容量値を有する。
【０１０６】本形態において、低電圧用の第２の充電経
路ＣＬ２′のうち、高電圧用の第２の充電経路ＣＬ２″
および第１の充電経路ＣＬ１との共通ラインにはトラン
ジスタＱ６２（本発明における第２のスイッチング素
子）が介挿されている。低電圧用の第２の充電経路ＣＬ
２′のうち、第１の充電経路ＣＬ１から独立したライン
には、逆電流遮断用のダイオードＤ９が介挿されてい
る。また、高電圧用の第２の充電経路ＣＬ２″のうち、
低電圧用の第２の充電経路ＣＬ２′および第１の充電経
路ＣＬ１から独立したラインにはＭＯＳＦＥＴＭ３９
（本発明における第２のスイッチング素子）、および逆
電流遮断用のダイオードＤ８が介挿されている。
路ＣＬ２′のうち、高電圧用の第２の充電経路ＣＬ２″
および第１の充電経路ＣＬ１との共通ラインにはトラン
ジスタＱ６２（本発明における第２のスイッチング素
子）が介挿されている。低電圧用の第２の充電経路ＣＬ
２′のうち、第１の充電経路ＣＬ１から独立したライン
には、逆電流遮断用のダイオードＤ９が介挿されてい
る。また、高電圧用の第２の充電経路ＣＬ２″のうち、
低電圧用の第２の充電経路ＣＬ２′および第１の充電経
路ＣＬ１から独立したラインにはＭＯＳＦＥＴＭ３９
（本発明における第２のスイッチング素子）、および逆
電流遮断用のダイオードＤ８が介挿されている。
【０１０７】トランジスタＱ６２は、第１の充電経路Ｃ
Ｌ１からみればＭＯＳ−ＦＥＴＭ３１に対して直列接続
しており、後述するように、ピエゾ圧電素子Ｃ３から放
電する期間はオフ状態にある一方、ピエゾ圧電素子Ｃ３
に充電を行う期間中は、低電圧用の第２の充電経路ＣＬ
２′を介してキャパシタＣ１、Ｃ２の接続点Ｐ２からピ
エゾ圧電素子Ｃ３に充電する期間だけでなく、高電圧用
の第２の充電経路ＣＬ２″を介してキャパシタＣ４、Ｃ
１の接続点Ｐ１８からピエゾ圧電素子Ｃ３に充電する期
間、および第１の充電経路ＣＬ１を介して電源からピエ
ゾ圧電素子Ｃ３に充電する期間もオン状態にある。
Ｌ１からみればＭＯＳ−ＦＥＴＭ３１に対して直列接続
しており、後述するように、ピエゾ圧電素子Ｃ３から放
電する期間はオフ状態にある一方、ピエゾ圧電素子Ｃ３
に充電を行う期間中は、低電圧用の第２の充電経路ＣＬ
２′を介してキャパシタＣ１、Ｃ２の接続点Ｐ２からピ
エゾ圧電素子Ｃ３に充電する期間だけでなく、高電圧用
の第２の充電経路ＣＬ２″を介してキャパシタＣ４、Ｃ
１の接続点Ｐ１８からピエゾ圧電素子Ｃ３に充電する期
間、および第１の充電経路ＣＬ１を介して電源からピエ
ゾ圧電素子Ｃ３に充電する期間もオン状態にある。
【０１０８】本形態において、高電圧用の第２の放電経
路ＤＬ２′のうち、低電圧用の第２の放電経路ＤＬ２″
および第１の放電経路ＤＬ１との共通ラインにはトラン
ジスタＱ６１（本発明における第４のスイッチング素
子）が介挿されている。低電圧用の第２の放電経路ＤＬ
２′のうち、高電圧用の第２の放電経路ＤＬ２″、およ
び第１の放電経路ＤＬ１から独立したラインには、逆電
流遮断用のダイオードＤ７が介挿されている。また、高
電圧用の第２の放電経路ＤＬ２″のうち、低電圧用の第
２の放電経路ＤＬ２′や第１の放電経路ＤＬ１とは独立
のラインにはＭＯＳＦＥＴＭ３３（本発明における第４
のスイッチング素子）、および逆電流遮断用のダイオー
ドＤ１０が介挿されている。
路ＤＬ２′のうち、低電圧用の第２の放電経路ＤＬ２″
および第１の放電経路ＤＬ１との共通ラインにはトラン
ジスタＱ６１（本発明における第４のスイッチング素
子）が介挿されている。低電圧用の第２の放電経路ＤＬ
２′のうち、高電圧用の第２の放電経路ＤＬ２″、およ
び第１の放電経路ＤＬ１から独立したラインには、逆電
流遮断用のダイオードＤ７が介挿されている。また、高
電圧用の第２の放電経路ＤＬ２″のうち、低電圧用の第
２の放電経路ＤＬ２′や第１の放電経路ＤＬ１とは独立
のラインにはＭＯＳＦＥＴＭ３３（本発明における第４
のスイッチング素子）、および逆電流遮断用のダイオー
ドＤ１０が介挿されている。
【０１０９】トランジスタＱ６１は、第１の放電経路Ｄ
Ｌ１からみればＭＯＳ−ＦＥＴＭ３４に対して直列接続
しており、後述するように、ピエゾ圧電素子Ｃ３に充電
する期間はオフ状態にある一方、ピエゾ圧電素子Ｃ３か
ら放電を行う期間中は、高電圧用の第２の放電経路ＤＬ
２′を介してキャパシタＣ４、Ｃ１の接続点Ｐ１８にピ
エゾ圧電素子Ｃ３から放電する期間だけでなく、低電圧
用の第２の放電経路ＤＬ２″を介してキャパシタＣ１、
Ｃ２の接続点Ｐ２にピエゾ圧電素子Ｃ３から放電する期
間、および第１の放電経路ＤＬ１を介してピエゾ圧電素
子Ｃ３からグランドＧに放電する期間もオン状態にあ
る。
Ｌ１からみればＭＯＳ−ＦＥＴＭ３４に対して直列接続
しており、後述するように、ピエゾ圧電素子Ｃ３に充電
する期間はオフ状態にある一方、ピエゾ圧電素子Ｃ３か
ら放電を行う期間中は、高電圧用の第２の放電経路ＤＬ
２′を介してキャパシタＣ４、Ｃ１の接続点Ｐ１８にピ
エゾ圧電素子Ｃ３から放電する期間だけでなく、低電圧
用の第２の放電経路ＤＬ２″を介してキャパシタＣ１、
Ｃ２の接続点Ｐ２にピエゾ圧電素子Ｃ３から放電する期
間、および第１の放電経路ＤＬ１を介してピエゾ圧電素
子Ｃ３からグランドＧに放電する期間もオン状態にあ
る。
【０１１０】このように構成した第１および第２の充電
経路ＣＬ１、ＣＬ２′、ＣＬ２″、第１および第２の放
電経路ＤＬ１、ＤＬ２′、ＤＬ２″を適宜、選択して充
電、放電を行うために、本形態では、ピエゾ圧電素子Ｃ
３の充電時にはトランジスタＱ６１をオフ状態に保持す
るとともに、トランジスタＱ６２およびＭＯＳ−ＦＥＴ
Ｍ３９、Ｍ３１をこの順にオン状態に切り換え、ピエゾ
圧電素子Ｃ３の放電時にはトランジスタＱ６２をオフ状
態に保持するとともに、トランジスタＱ６１およびＭＯ
Ｓ−ＦＥＴＭ３３、Ｍ３４をこの順にオン状態に切り換
える制御回路２０が構成されている。
経路ＣＬ１、ＣＬ２′、ＣＬ２″、第１および第２の放
電経路ＤＬ１、ＤＬ２′、ＤＬ２″を適宜、選択して充
電、放電を行うために、本形態では、ピエゾ圧電素子Ｃ
３の充電時にはトランジスタＱ６１をオフ状態に保持す
るとともに、トランジスタＱ６２およびＭＯＳ−ＦＥＴ
Ｍ３９、Ｍ３１をこの順にオン状態に切り換え、ピエゾ
圧電素子Ｃ３の放電時にはトランジスタＱ６２をオフ状
態に保持するとともに、トランジスタＱ６１およびＭＯ
Ｓ−ＦＥＴＭ３３、Ｍ３４をこの順にオン状態に切り換
える制御回路２０が構成されている。
【０１１１】この制御回路において、入力信号Ｖ２はト
ランジスタＱ６２のベースに印加されており、トランジ
スタＱ６２のベース電位がエミッタ電位よりも高い期間
中（充電期間中）、このトランジスタＱ６２がオン状態
に保持されるように構成されている。なお、入力信号Ｖ
２はトランジスタＱ６１のベースにも印加されているの
で、トランジスタＱ６１のベース電位がエミッタ電位よ
りも高い期間中（充電期間中）、トランジスタＱ６１は
オフ状態に保持される。
ランジスタＱ６２のベースに印加されており、トランジ
スタＱ６２のベース電位がエミッタ電位よりも高い期間
中（充電期間中）、このトランジスタＱ６２がオン状態
に保持されるように構成されている。なお、入力信号Ｖ
２はトランジスタＱ６１のベースにも印加されているの
で、トランジスタＱ６１のベース電位がエミッタ電位よ
りも高い期間中（充電期間中）、トランジスタＱ６１は
オフ状態に保持される。
【０１１２】また、キャパシタＣ２に対する分圧抵抗で
ある抵抗Ｒ１０、Ｒ１１の接続点Ｐ３の電位と入力信号
Ｖ２とがコンパレータＵ７（電圧比較回路）に入力され
ているので、トランジスタＱ６２がオンした以降、入力
信号Ｖ２が所定の電圧（接続点Ｐ３の電位）より高くに
なったときにはじめて、ＭＯＳ−ＦＥＴＭ３９がオンす
るようになっている。さらに、キャパシタＣ１に対する
分圧抵抗である抵抗Ｒ９、Ｒ１９の接続点Ｐ９の電位と
入力信号Ｖ２とがコンパレータＵ３に入力されているの
で、トランジスタＱ６２およびＭＯＳ−ＦＥＴＭ３９が
オンした以降、入力信号Ｖ２が所定の電圧（接続点Ｐ９
の電位）より高くなったときにはじめて、ＭＯＳ−ＦＥ
ＴＭ３１がオンするようになっている。ここで、抵抗Ｒ
１０、Ｒ１１の抵抗比に従い、キャパシタＣ１、Ｃ２の
接続点Ｐ２の電位よりもやや低めの電位がＭＯＳ−ＦＥ
ＴＭ３９がスイッチング動作を行うときの比較電位にな
っている。また、抵抗Ｒ９、Ｒ１９の抵抗比に従い、キ
ャパシタＣ４、Ｃ１の接続点Ｐ１８の電位よりもやや低
めの電位がＭＯＳ−ＦＥＴＭ３１がスイッチング動作を
行うときの比較電位になっている。
ある抵抗Ｒ１０、Ｒ１１の接続点Ｐ３の電位と入力信号
Ｖ２とがコンパレータＵ７（電圧比較回路）に入力され
ているので、トランジスタＱ６２がオンした以降、入力
信号Ｖ２が所定の電圧（接続点Ｐ３の電位）より高くに
なったときにはじめて、ＭＯＳ−ＦＥＴＭ３９がオンす
るようになっている。さらに、キャパシタＣ１に対する
分圧抵抗である抵抗Ｒ９、Ｒ１９の接続点Ｐ９の電位と
入力信号Ｖ２とがコンパレータＵ３に入力されているの
で、トランジスタＱ６２およびＭＯＳ−ＦＥＴＭ３９が
オンした以降、入力信号Ｖ２が所定の電圧（接続点Ｐ９
の電位）より高くなったときにはじめて、ＭＯＳ−ＦＥ
ＴＭ３１がオンするようになっている。ここで、抵抗Ｒ
１０、Ｒ１１の抵抗比に従い、キャパシタＣ１、Ｃ２の
接続点Ｐ２の電位よりもやや低めの電位がＭＯＳ−ＦＥ
ＴＭ３９がスイッチング動作を行うときの比較電位にな
っている。また、抵抗Ｒ９、Ｒ１９の抵抗比に従い、キ
ャパシタＣ４、Ｃ１の接続点Ｐ１８の電位よりもやや低
めの電位がＭＯＳ−ＦＥＴＭ３１がスイッチング動作を
行うときの比較電位になっている。
【０１１３】また、トランジスタＱ６１のベース電位が
エミッタ電位よりも低い期間中（放電期間中）は、この
トランジスタＱ６１がオン状態に保持されるように構成
されている。なお、入力信号Ｖ２はトランジスタＱ６２
のベースにも印加されているので、トランジスタＱ６２
のベース電位がエミッタ電位よりも低い期間中（放電期
間中）、トランジスタＱ６２はオフ状態に保持される。
また、キャパシタＣ４に対する分圧抵抗である抵抗Ｒ２
９、Ｒ３０の接続点Ｐ１２の電位と入力信号Ｖ２とがコ
ンパレータＵ８（電圧比較回路）に入力されているの
で、トランジスタＱ６１がオンした以降、入力信号Ｖ２
が所定の電位（接続点Ｐ１２の電位）よりも低くなった
ときにはじめて、ＭＯＳ−ＦＥＴＭ３３がオンするよう
になっている。
エミッタ電位よりも低い期間中（放電期間中）は、この
トランジスタＱ６１がオン状態に保持されるように構成
されている。なお、入力信号Ｖ２はトランジスタＱ６２
のベースにも印加されているので、トランジスタＱ６２
のベース電位がエミッタ電位よりも低い期間中（放電期
間中）、トランジスタＱ６２はオフ状態に保持される。
また、キャパシタＣ４に対する分圧抵抗である抵抗Ｒ２
９、Ｒ３０の接続点Ｐ１２の電位と入力信号Ｖ２とがコ
ンパレータＵ８（電圧比較回路）に入力されているの
で、トランジスタＱ６１がオンした以降、入力信号Ｖ２
が所定の電位（接続点Ｐ１２の電位）よりも低くなった
ときにはじめて、ＭＯＳ−ＦＥＴＭ３３がオンするよう
になっている。
【０１１４】さらに、キャパシタＣ１に対する分圧抵抗
である抵抗Ｒ９、Ｒ１９の接続点Ｐ９の電位と入力信号
Ｖ２とがコンパレータＵ４に入力されているので、トラ
ンジスタＱ６１およびＭＯＳ−ＦＥＴＭ３３がオンした
以降、入力信号Ｖ２が所定の電圧（接続点Ｐ９の電位）
より低くなったときにはじめて、ＭＯＳ−ＦＥＴＭ３４
がオンするようになっている。ここで、抵抗Ｒ２９、Ｒ
３０の抵抗比に従い、キャパシタＣ４、Ｃ１の接続点Ｐ
１８の電位よりやや高めの電位がＭＯＳ−ＦＥＴＭ３３
がスイッチング動作を行うときの比較電位になってい
る。また、抵抗Ｒ９、Ｒ１９の抵抗比に従い、キャパシ
タＣ１、Ｃ２の接続点Ｐ２の電位よりやや高めの電位が
ＭＯＳ−ＦＥＴＭ３４がスイッチング動作を行うときの
比較電位になっている。
である抵抗Ｒ９、Ｒ１９の接続点Ｐ９の電位と入力信号
Ｖ２とがコンパレータＵ４に入力されているので、トラ
ンジスタＱ６１およびＭＯＳ−ＦＥＴＭ３３がオンした
以降、入力信号Ｖ２が所定の電圧（接続点Ｐ９の電位）
より低くなったときにはじめて、ＭＯＳ−ＦＥＴＭ３４
がオンするようになっている。ここで、抵抗Ｒ２９、Ｒ
３０の抵抗比に従い、キャパシタＣ４、Ｃ１の接続点Ｐ
１８の電位よりやや高めの電位がＭＯＳ−ＦＥＴＭ３３
がスイッチング動作を行うときの比較電位になってい
る。また、抵抗Ｒ９、Ｒ１９の抵抗比に従い、キャパシ
タＣ１、Ｃ２の接続点Ｐ２の電位よりやや高めの電位が
ＭＯＳ−ＦＥＴＭ３４がスイッチング動作を行うときの
比較電位になっている。
【０１１５】このように構成した駆動回路における入力
信号Ｖ２の電位変化、およびピエゾ圧電素子Ｃ３の端子
電位（接続点Ｐ１での測定値）の変化を、それぞれ図１
３（Ａ）に示してある。また、図１３（Ｂ）には、低電
圧用の第２の充電経路ＣＬ２′を流れる電流をポイント
Ｐ５で測定した結果、高電圧用の第２の充電経路ＣＬ
２″を流れる電流をポイントＰ１５で測定した結果、第
１の充電経路ＣＬ２を流れる電流をポイントＰ７で測定
した結果、高電圧用の第２の放電経路ＤＬ２′を流れる
電流をポイントＰ６で測定した結果、低電圧用の第２の
放電経路ＤＬ２″を流れる電流をポイントＰ１６で測定
した結果、および第１の放電経路ＤＬ１を流れる電流を
ポイントＰ８で測定した結果をそれぞれ示してある。
信号Ｖ２の電位変化、およびピエゾ圧電素子Ｃ３の端子
電位（接続点Ｐ１での測定値）の変化を、それぞれ図１
３（Ａ）に示してある。また、図１３（Ｂ）には、低電
圧用の第２の充電経路ＣＬ２′を流れる電流をポイント
Ｐ５で測定した結果、高電圧用の第２の充電経路ＣＬ
２″を流れる電流をポイントＰ１５で測定した結果、第
１の充電経路ＣＬ２を流れる電流をポイントＰ７で測定
した結果、高電圧用の第２の放電経路ＤＬ２′を流れる
電流をポイントＰ６で測定した結果、低電圧用の第２の
放電経路ＤＬ２″を流れる電流をポイントＰ１６で測定
した結果、および第１の放電経路ＤＬ１を流れる電流を
ポイントＰ８で測定した結果をそれぞれ示してある。
【０１１６】図１３（Ａ）に示すように、入力信号Ｖ２
は、リニアな立ち上がり期間（時刻Ｔ２１から時刻Ｔ２
４までの期間）と、フラットなピークレベル期間（時刻
Ｔ２４から時刻Ｔ２５までの期間）と、リニアな立ち下
がり期間（時刻Ｔ２５から時刻Ｔ２８までの期間）とか
ら成る台形波電圧パルスであり、インクジェットヘッド
の駆動電圧パルスとなる。
は、リニアな立ち上がり期間（時刻Ｔ２１から時刻Ｔ２
４までの期間）と、フラットなピークレベル期間（時刻
Ｔ２４から時刻Ｔ２５までの期間）と、リニアな立ち下
がり期間（時刻Ｔ２５から時刻Ｔ２８までの期間）とか
ら成る台形波電圧パルスであり、インクジェットヘッド
の駆動電圧パルスとなる。
【０１１７】まず、時刻Ｔ２１においてキャパシタＣ
１、Ｃ２、Ｃ４は充電された状態にあり、ピエゾ圧電素
子Ｃ３は放電した状態にある。ここで、入力信号Ｖ２
は、トランジスタＱ６２のベースに印加されており、ト
ランジスタＱ６２のベース電位がエミッタ電位よりも高
くなると、このトランジスタＱ６２がオンする。なお、
入力信号Ｖ２はトランジスタＱ６１のベースにも印加さ
れているが、トランジスタＱ６１のベース電位がエミッ
タ電位よりも高いので、トランジスタＱ６１はオフ状態
に保持される。また、キャパシタＣ２に対する分圧抵抗
である抵抗Ｒ１０、Ｒ１１の接続点Ｐ３の電位と入力信
号Ｖ２とがコンパレータＵ７に入力されているが、充電
の初期段階では、入力信号Ｖ２が所定の電圧（接続点Ｐ
３の電位）より低いので、ＭＯＳ−ＦＥＴＭ３９はオフ
状態にある。また、キャパシタＣ１に対する分圧抵抗で
ある抵抗Ｒ９、Ｒ１９の接続点Ｐ９の電位と入力信号Ｖ
２とがコンパレータＵ３に入力されているが、充電の初
期段階では、入力信号Ｖ２が所定の電圧（接続点Ｐ９の
電位）より低いので、ＭＯＳ−ＦＥＴＭ３１はオフ状態
にある。
１、Ｃ２、Ｃ４は充電された状態にあり、ピエゾ圧電素
子Ｃ３は放電した状態にある。ここで、入力信号Ｖ２
は、トランジスタＱ６２のベースに印加されており、ト
ランジスタＱ６２のベース電位がエミッタ電位よりも高
くなると、このトランジスタＱ６２がオンする。なお、
入力信号Ｖ２はトランジスタＱ６１のベースにも印加さ
れているが、トランジスタＱ６１のベース電位がエミッ
タ電位よりも高いので、トランジスタＱ６１はオフ状態
に保持される。また、キャパシタＣ２に対する分圧抵抗
である抵抗Ｒ１０、Ｒ１１の接続点Ｐ３の電位と入力信
号Ｖ２とがコンパレータＵ７に入力されているが、充電
の初期段階では、入力信号Ｖ２が所定の電圧（接続点Ｐ
３の電位）より低いので、ＭＯＳ−ＦＥＴＭ３９はオフ
状態にある。また、キャパシタＣ１に対する分圧抵抗で
ある抵抗Ｒ９、Ｒ１９の接続点Ｐ９の電位と入力信号Ｖ
２とがコンパレータＵ３に入力されているが、充電の初
期段階では、入力信号Ｖ２が所定の電圧（接続点Ｐ９の
電位）より低いので、ＭＯＳ−ＦＥＴＭ３１はオフ状態
にある。
【０１１８】従って、図１３（Ｂ）に時刻Ｔ２１〜時刻
Ｔ２２で示すように、キャパシタＣ１、Ｃ２の接続点Ｐ
２からの充電電流が低電圧用の第２の充電経路ＣＬ２′
を介してトランジスタＱ６２を通ってピエゾ圧電素子Ｃ
３に流れ込む。この間、ＭＯＳＦＥＴＭ３９はオフ状態
にあるので、キャパシタＣ４、Ｃ１の接続点Ｐ１８から
高電圧用の第２の充電経路ＣＬ２″を介してのピエゾ圧
電素子Ｃ３への充電は行われない。また、ＭＯＳＦＥＴ
Ｍ３１はオフ状態にあるので、電源から第１の充電経路
ＣＬ１を介してのピエゾ圧電素子Ｃ３への充電は行われ
ない。
Ｔ２２で示すように、キャパシタＣ１、Ｃ２の接続点Ｐ
２からの充電電流が低電圧用の第２の充電経路ＣＬ２′
を介してトランジスタＱ６２を通ってピエゾ圧電素子Ｃ
３に流れ込む。この間、ＭＯＳＦＥＴＭ３９はオフ状態
にあるので、キャパシタＣ４、Ｃ１の接続点Ｐ１８から
高電圧用の第２の充電経路ＣＬ２″を介してのピエゾ圧
電素子Ｃ３への充電は行われない。また、ＭＯＳＦＥＴ
Ｍ３１はオフ状態にあるので、電源から第１の充電経路
ＣＬ１を介してのピエゾ圧電素子Ｃ３への充電は行われ
ない。
【０１１９】このようなピエゾ圧電素子Ｃ３への充電
は、入力信号Ｖ２が所定の電圧（キャパシタＣ２に対す
る分圧抵抗である抵抗Ｒ１０、Ｒ１１の接続点Ｐ３の電
位）より高くなるまで行われる。そして、時刻Ｔ２２に
おいて、入力信号Ｖ２が所定の電圧（接続点Ｐ３の電
位）より高くなると、コンパレータＵ７からの出力によ
って、ＭＯＳＦＥＴＭ３９がターンオンし、キャパシタ
Ｃ４、Ｃ１の接続点Ｐ１８から高電圧用の第２の充電経
路ＣＬ２″を介してのピエゾ圧電素子Ｃ３への充電が開
始される。このとき、キャパシタＣ４、Ｃ１の接続点Ｐ
１８からの電流は、低電圧用の第２の充電経路ＣＬ２′
においてダイオードＤ９で遮断され、低電圧用の第２の
充電経路ＣＬ２′に流れ込むことがない。
は、入力信号Ｖ２が所定の電圧（キャパシタＣ２に対す
る分圧抵抗である抵抗Ｒ１０、Ｒ１１の接続点Ｐ３の電
位）より高くなるまで行われる。そして、時刻Ｔ２２に
おいて、入力信号Ｖ２が所定の電圧（接続点Ｐ３の電
位）より高くなると、コンパレータＵ７からの出力によ
って、ＭＯＳＦＥＴＭ３９がターンオンし、キャパシタ
Ｃ４、Ｃ１の接続点Ｐ１８から高電圧用の第２の充電経
路ＣＬ２″を介してのピエゾ圧電素子Ｃ３への充電が開
始される。このとき、キャパシタＣ４、Ｃ１の接続点Ｐ
１８からの電流は、低電圧用の第２の充電経路ＣＬ２′
においてダイオードＤ９で遮断され、低電圧用の第２の
充電経路ＣＬ２′に流れ込むことがない。
【０１２０】このようなピエゾ圧電素子Ｃ３への充電
は、入力信号Ｖ２が所定の電圧（キャパシタＣ１に対す
る分圧抵抗である抵抗Ｒ９、Ｒ１９の接続点Ｐ９の電
位）以上になるまで行われる。そして、時刻Ｔ２３にお
いて、入力信号Ｖ２が所定の電圧（接続点Ｐ９の電位）
以上になると、コンパレータＵ３からの出力によって、
ＭＯＳＦＥＴＭ３１がターンオンし、電源から第１の充
電経路ＣＬ１を介してのピエゾ圧電素子Ｃ３への充電が
開始される。このとき、電源からの電流は、低電圧用の
第２の充電経路ＣＬ２′、および高電圧用の第２の充電
経路ＣＬ２″にそれぞれ介挿されているダイオードＤ
９、Ｄ８で遮断されるので、低電圧用の第２の充電経路
ＣＬ２′、および高電圧用の第２の充電経路ＣＬ２″に
流れ込むことがない。
は、入力信号Ｖ２が所定の電圧（キャパシタＣ１に対す
る分圧抵抗である抵抗Ｒ９、Ｒ１９の接続点Ｐ９の電
位）以上になるまで行われる。そして、時刻Ｔ２３にお
いて、入力信号Ｖ２が所定の電圧（接続点Ｐ９の電位）
以上になると、コンパレータＵ３からの出力によって、
ＭＯＳＦＥＴＭ３１がターンオンし、電源から第１の充
電経路ＣＬ１を介してのピエゾ圧電素子Ｃ３への充電が
開始される。このとき、電源からの電流は、低電圧用の
第２の充電経路ＣＬ２′、および高電圧用の第２の充電
経路ＣＬ２″にそれぞれ介挿されているダイオードＤ
９、Ｄ８で遮断されるので、低電圧用の第２の充電経路
ＣＬ２′、および高電圧用の第２の充電経路ＣＬ２″に
流れ込むことがない。
【０１２１】そして、時刻Ｔ２４において、入力信号Ｖ
２が平坦になると、電源から第１の充電経路ＣＬ１を介
してのピエゾ圧電素子Ｃ３への充電が終了する。
２が平坦になると、電源から第１の充電経路ＣＬ１を介
してのピエゾ圧電素子Ｃ３への充電が終了する。
【０１２２】この状態から、時刻Ｔ２５において入力信
号Ｖ２が立ち下がると、ピエゾ圧電素子Ｃ３の放電が開
始される。すなわち、時刻Ｔ２５において、トランジス
タＱ６１のベース電位がエミッタ電位よりも低くなる
と、このトランジスタＱ６１がオンする。なお、入力信
号Ｖ２はトランジスタＱ６２のベースにも印加されてい
るが、このときには、トランジスタＱ６２のベース電位
がエミッタ電位よりも低いので、トランジスタＱ６２は
オフ状態に保持される。ここで、キャパシタＣ４に対す
る分圧抵抗である抵抗Ｒ２９、Ｒ３０の接続点Ｐ１２の
電位と入力信号Ｖ２とがコンパレータＵ８に入力されて
いるが、放電の初期段階では、入力信号Ｖ２が所定の電
圧（接続点Ｐ１２の電位）より高いので、ＭＯＳ−ＦＥ
ＴＭ３３はオフ状態にある。また、キャパシタＣ１に対
する分圧抵抗である抵抗Ｒ９、Ｒ１９の接続点Ｐ９の電
位と入力信号Ｖ２とがコンパレータＵ４に入力されてい
るが、放電の初期段階では、入力信号Ｖ２が所定の電圧
（接続点Ｐ９の電位）より高いので、ＭＯＳ−ＦＥＴＭ
３４はオフ状態にある。
号Ｖ２が立ち下がると、ピエゾ圧電素子Ｃ３の放電が開
始される。すなわち、時刻Ｔ２５において、トランジス
タＱ６１のベース電位がエミッタ電位よりも低くなる
と、このトランジスタＱ６１がオンする。なお、入力信
号Ｖ２はトランジスタＱ６２のベースにも印加されてい
るが、このときには、トランジスタＱ６２のベース電位
がエミッタ電位よりも低いので、トランジスタＱ６２は
オフ状態に保持される。ここで、キャパシタＣ４に対す
る分圧抵抗である抵抗Ｒ２９、Ｒ３０の接続点Ｐ１２の
電位と入力信号Ｖ２とがコンパレータＵ８に入力されて
いるが、放電の初期段階では、入力信号Ｖ２が所定の電
圧（接続点Ｐ１２の電位）より高いので、ＭＯＳ−ＦＥ
ＴＭ３３はオフ状態にある。また、キャパシタＣ１に対
する分圧抵抗である抵抗Ｒ９、Ｒ１９の接続点Ｐ９の電
位と入力信号Ｖ２とがコンパレータＵ４に入力されてい
るが、放電の初期段階では、入力信号Ｖ２が所定の電圧
（接続点Ｐ９の電位）より高いので、ＭＯＳ−ＦＥＴＭ
３４はオフ状態にある。
【０１２３】従って、図１３（Ｂ）に時刻Ｔ２５〜時刻
Ｔ２６に示すように、ピエゾ圧電素子Ｃ３からの放電電
流は、高電圧用の第２の放電経路ＤＬ２′を介してトラ
ンジスタＱ６１を通ってキャパシタＣ４、Ｃ１の接続点
Ｐ８に流れ込む。この間、ＭＯＳＦＥＴＭ３３はオフ状
態にあるので、ピエゾ圧電素子Ｃ３からキャパシタＣ
１、Ｃ２の接続点Ｐ２への低電圧用の第２の放電経路Ｃ
Ｌ２″を介しての放電は行われない。また、ＭＯＳＦＥ
ＴＭ３４はオフ状態にあるので、ピエゾ圧電素子Ｃ３か
ら第１の放電経路ＤＬ１を介してのグランドＧへの放電
は行われない。
Ｔ２６に示すように、ピエゾ圧電素子Ｃ３からの放電電
流は、高電圧用の第２の放電経路ＤＬ２′を介してトラ
ンジスタＱ６１を通ってキャパシタＣ４、Ｃ１の接続点
Ｐ８に流れ込む。この間、ＭＯＳＦＥＴＭ３３はオフ状
態にあるので、ピエゾ圧電素子Ｃ３からキャパシタＣ
１、Ｃ２の接続点Ｐ２への低電圧用の第２の放電経路Ｃ
Ｌ２″を介しての放電は行われない。また、ＭＯＳＦＥ
ＴＭ３４はオフ状態にあるので、ピエゾ圧電素子Ｃ３か
ら第１の放電経路ＤＬ１を介してのグランドＧへの放電
は行われない。
【０１２４】このようなピエゾ圧電素子Ｃ３からの放電
は、入力信号Ｖ２が所定の電圧（キャパシタＣ４に対す
る分圧抵抗である抵抗Ｒ２９、Ｒ３０の接続点Ｐ１２の
電位）以下になるまで行われる。そして、時刻Ｔ２６に
おいて、入力信号Ｖ２が所定の電圧（接続点Ｐ１２の電
位）より低くなると、コンパレータＵ８からの出力によ
って、ＭＯＳＦＥＴＭ３３がターンオンし、ピエゾ圧電
素子Ｃ３から低電圧用の第２の放電経路ＤＬ２″を介し
てのキャパシタＣ１、Ｃ２の接続点Ｐ２への放電が開始
される。このとき、キャパシタＣ４、Ｃ１の電荷は、高
電圧用の第２の放電経路ＤＬ２′に介挿されているダイ
オードＤ７で遮断され、放電されることはない。
は、入力信号Ｖ２が所定の電圧（キャパシタＣ４に対す
る分圧抵抗である抵抗Ｒ２９、Ｒ３０の接続点Ｐ１２の
電位）以下になるまで行われる。そして、時刻Ｔ２６に
おいて、入力信号Ｖ２が所定の電圧（接続点Ｐ１２の電
位）より低くなると、コンパレータＵ８からの出力によ
って、ＭＯＳＦＥＴＭ３３がターンオンし、ピエゾ圧電
素子Ｃ３から低電圧用の第２の放電経路ＤＬ２″を介し
てのキャパシタＣ１、Ｃ２の接続点Ｐ２への放電が開始
される。このとき、キャパシタＣ４、Ｃ１の電荷は、高
電圧用の第２の放電経路ＤＬ２′に介挿されているダイ
オードＤ７で遮断され、放電されることはない。
【０１２５】このようなピエゾ圧電素子Ｃ３からの放電
は、入力信号Ｖ２が所定の電圧（キャパシタＣ１に対す
る分圧抵抗である抵抗Ｒ９、Ｒ１９の接続点Ｐ９の電
位）以下になるまで行われる。そして、時刻Ｔ２７にお
いて、入力信号Ｖ２が所定の電圧（接続点Ｐ９の電位）
より低くなると、コンパレータＵ４からの出力によっ
て、ＭＯＳＦＥＴＭ３４がターンオンし、ピエゾ圧電素
子Ｃ３から第１の放電経路ＤＬ１を介してのグランドＧ
への充電が開始される。このとき、キャパシタＣ４、Ｃ
１、Ｃ２の電荷は、高電圧用の第２の放電経路ＤＬ
２′、および低電圧用の第２の放電経路ＤＬ２″にそれ
ぞれ介挿されているダイオードＤ７、Ｄ１０で遮断さ
れ、グランドＧに流れ込むことがない。
は、入力信号Ｖ２が所定の電圧（キャパシタＣ１に対す
る分圧抵抗である抵抗Ｒ９、Ｒ１９の接続点Ｐ９の電
位）以下になるまで行われる。そして、時刻Ｔ２７にお
いて、入力信号Ｖ２が所定の電圧（接続点Ｐ９の電位）
より低くなると、コンパレータＵ４からの出力によっ
て、ＭＯＳＦＥＴＭ３４がターンオンし、ピエゾ圧電素
子Ｃ３から第１の放電経路ＤＬ１を介してのグランドＧ
への充電が開始される。このとき、キャパシタＣ４、Ｃ
１、Ｃ２の電荷は、高電圧用の第２の放電経路ＤＬ
２′、および低電圧用の第２の放電経路ＤＬ２″にそれ
ぞれ介挿されているダイオードＤ７、Ｄ１０で遮断さ
れ、グランドＧに流れ込むことがない。
【０１２６】そして、時刻Ｔ２８において、入力信号Ｖ
２が平坦になると、第１の放電経路ＤＬ１を介してのピ
エゾ圧電素子Ｃ３からグランドＧへの放電が終了する。
２が平坦になると、第１の放電経路ＤＬ１を介してのピ
エゾ圧電素子Ｃ３からグランドＧへの放電が終了する。
【０１２７】このように、本形態の駆動回路でも、従来
であれば、ピエゾ圧電素子Ｃ３から放電を全てグランド
Ｇに捨てていたのを、その大部分をピエゾ圧電素子Ｃ３
への充電に利用するので、電源からみたときの消費電力
をより小さくできる。また、トランジスタＱ６２、Ｑ６
１には電源電圧ＶＭやピエゾ圧電素子Ｃ３の端子間電圧
の最高値がそのままかかるわけではない。このため、ト
ランジスタＱ６２、Ｑ６１での発熱が小さい。しかも、
実施形態５に比較して、トランジスタＱ６２、Ｑ６１に
電流が流れる時間が短いので、トランジスタＱ６２、Ｑ
６１での発熱を抑える効果が大きい。
であれば、ピエゾ圧電素子Ｃ３から放電を全てグランド
Ｇに捨てていたのを、その大部分をピエゾ圧電素子Ｃ３
への充電に利用するので、電源からみたときの消費電力
をより小さくできる。また、トランジスタＱ６２、Ｑ６
１には電源電圧ＶＭやピエゾ圧電素子Ｃ３の端子間電圧
の最高値がそのままかかるわけではない。このため、ト
ランジスタＱ６２、Ｑ６１での発熱が小さい。しかも、
実施形態５に比較して、トランジスタＱ６２、Ｑ６１に
電流が流れる時間が短いので、トランジスタＱ６２、Ｑ
６１での発熱を抑える効果が大きい。
【０１２８】
【発明の効果】以上説明したように、本発明によれば、
ピエゾ圧電素子などの容量性負荷から放電される電荷を
キャパシタに充電しておき、キャパシタに充電した電荷
については、容量性負荷への充電に用い、容量性負荷へ
の充電を全て電源から行うわけではない。従って、容量
性負荷への充電に必要な電気量の一部をキャパシタから
の電力供給で行い、残りを電源からの電力供給で賄う。
従って、電源からみれば消費電力が小さい。また、放電
経路を構成するスイッチング素子からみれば、キャパシ
タからすでに充電した後、あるいは放電した後の容量性
負荷の端子の電位がかかるだけで、電源電圧がそのまま
かかるわけではないので、スイッチング素子の発熱が小
さい。さらに、スイッチング素子の数が増えた分、各ス
イッチング素子で発熱が抑えられるので、小さなパッケ
ージで済むという利点もある。
ピエゾ圧電素子などの容量性負荷から放電される電荷を
キャパシタに充電しておき、キャパシタに充電した電荷
については、容量性負荷への充電に用い、容量性負荷へ
の充電を全て電源から行うわけではない。従って、容量
性負荷への充電に必要な電気量の一部をキャパシタから
の電力供給で行い、残りを電源からの電力供給で賄う。
従って、電源からみれば消費電力が小さい。また、放電
経路を構成するスイッチング素子からみれば、キャパシ
タからすでに充電した後、あるいは放電した後の容量性
負荷の端子の電位がかかるだけで、電源電圧がそのまま
かかるわけではないので、スイッチング素子の発熱が小
さい。さらに、スイッチング素子の数が増えた分、各ス
イッチング素子で発熱が抑えられるので、小さなパッケ
ージで済むという利点もある。
【図１】本発明の実施形態１に係る記録ヘッド駆動回路
の回路図である。
の回路図である。
【図２】（Ａ）は、図１の記録ヘッド駆動回路の入力信
号の波形図、（Ｂ）は、この記録ヘッド駆動回路の各箇
所の電位変化を示す説明図、（Ｃ）は、この記録ヘッド
駆動回路の各箇所の電流変化を示す説明図である。
号の波形図、（Ｂ）は、この記録ヘッド駆動回路の各箇
所の電位変化を示す説明図、（Ｃ）は、この記録ヘッド
駆動回路の各箇所の電流変化を示す説明図である。
【図３】本発明の実施形態１の改良例１に係る記録ヘッ
ド駆動回路の回路図である。
ド駆動回路の回路図である。
【図４】（Ａ）は、図３の記録ヘッド駆動回路の入力信
号の波形図、（Ｂ）は、この記録ヘッド駆動回路の各箇
所の電位変化を示す説明図、（Ｃ）は、この記録ヘッド
駆動回路の各箇所の電流変化を示す説明図である。
号の波形図、（Ｂ）は、この記録ヘッド駆動回路の各箇
所の電位変化を示す説明図、（Ｃ）は、この記録ヘッド
駆動回路の各箇所の電流変化を示す説明図である。
【図５】本発明の実施形態１の改良例２に係る記録ヘッ
ド駆動回路の回路図である。
ド駆動回路の回路図である。
【図６】本発明の実施形態２に係る記録ヘッド駆動回路
の回路図である。
の回路図である。
【図７】本発明の実施形態２の改良例に係る記録ヘッド
駆動回路の回路図である。
駆動回路の回路図である。
【図８】本発明の実施形態３に係る記録ヘッド駆動回路
の回路図である。
の回路図である。
【図９】本発明の実施形態４に係る記録ヘッド駆動回路
の回路図である。
の回路図である。
【図１０】本発明の実施形態５に係る記録ヘッド駆動回
路の回路図である。
路の回路図である。
【図１１】（Ａ）は、図１０の記録ヘッド駆動回路の入
力信号、およびピエゾ圧電素子の端子電圧の電圧変化を
示す波形図、（Ｂ）は、この記録ヘッド駆動回路の各箇
所の電流変化を示す説明図である。
力信号、およびピエゾ圧電素子の端子電圧の電圧変化を
示す波形図、（Ｂ）は、この記録ヘッド駆動回路の各箇
所の電流変化を示す説明図である。
【図１２】本発明の実施形態６に係る記録ヘッド駆動回
路の回路図である。
路の回路図である。
【図１３】（Ａ）は、図１２の記録ヘッド駆動回路の入
力信号、およびピエゾ圧電素子の端子電圧の電圧変化を
示す波形図、（Ｂ）は、この記録ヘッド駆動回路の各箇
所の電流変化を示す説明図である。
力信号、およびピエゾ圧電素子の端子電圧の電圧変化を
示す波形図、（Ｂ）は、この記録ヘッド駆動回路の各箇
所の電流変化を示す説明図である。
１０ 電流増幅回路
２０ 制御回路
Ｃ１、Ｃ２、Ｃ４ キャパシタ
Ｃ３ ピエゾ圧電素子（容量性負荷）
ＣＬ１ 第１の充電経路
ＣＬ２ 第２の充電経路
ＣＬ２′ 低電圧用の第２の充電経路
ＣＬ２″ 高電圧用の第２の充電経路
ＤＬ１ 第１の放電経路
ＤＬ２ 第２の放電経路
ＤＬ２′ 高電圧用の第２の放電経路
ＤＬ２″ 低電圧用の第２の放電経路
Ｄ７、Ｄ８、Ｄ９、Ｄ１０ ダイオード
Ｇ グランド
Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７、Ｌ８ インダクタ
Ｍ３９ ＭＯＳＦＥＴ（第２のスイッチング素子）
Ｍ３１ ＭＯＳＦＥＴ（第１のスイッチング素子）
Ｍ３３ ＭＯＳＦＥＴ（第４のスイッチング素子）
Ｍ３４ ＭＯＳＦＥＴ（第３のスイッチング素子）
Ｑ１０、Ｑ２２ トランジスタ（第４のスイッチング素
子） Ｑ１５ トランジスタ（第３のスイッチング素子） Ｑ１７ トランジスタ（第１のスイッチング素子） Ｑ１８、Ｑ２１ トランジスタ（第２のスイッチング素
子） Ｑ６１ 第４のスイッチング素子 Ｑ６２ 第２のスイッチング素子 Ｕ３、Ｕ４、Ｕ７、Ｕ８ コンパレータ（電圧比較回
路） Ｖ２ 入力信号
子） Ｑ１５ トランジスタ（第３のスイッチング素子） Ｑ１７ トランジスタ（第１のスイッチング素子） Ｑ１８、Ｑ２１ トランジスタ（第２のスイッチング素
子） Ｑ６１ 第４のスイッチング素子 Ｑ６２ 第２のスイッチング素子 Ｕ３、Ｕ４、Ｕ７、Ｕ８ コンパレータ（電圧比較回
路） Ｖ２ 入力信号
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/00
H01L 41/09
B41J 2/045
Claims (14)
- 【請求項１】 入力信号に基づいて容量性負荷に放電と
充電とを繰り返させる容量性負荷駆動回路において、電
源から前記容量性負荷に充電を行う第１の充電経路と、
キャパシタから前記容量性負荷に充電を行う第２の充電
経路と、前記容量性負荷からグランドに放電を行う第１
の放電経路と、前記容量性負荷から前記キャパシタに放
電を行う第２の放電経路と、前記入力信号の波形に対応
して前記第１充電経路、第２の充電経路、第１の放電経
路、または第２の放電経路のいずれか１つの経路を選択
する制御手段と、を備えた容量性負荷駆動回路。 - 【請求項２】 入力信号に基づいて容量性負荷に放電と
充電とを繰り返させる容量性負荷駆動回路において、電
源から前記容量性負荷への第１の充電経路に介挿された
第１のスイッチング素子と、キャパシタから前記容量性
負荷への第２の充電経路に介挿された第２のスイッチン
グ素子と、前記容量性負荷からグランドへの第１の放電
経路に介挿された第３のスイッチング素子と、前記容量
性負荷から前記キャパシタへの第２の放電経路に介挿さ
れた第４のスイッチング素子と、前記入力信号に基づい
て、前記容量性負荷の充電時には前記第３および第４の
スイッチング素子をオフ状態にするとともに前記第２の
スイッチング素子および前記第１のスイッチング素子を
この順にオン状態に切り換え、前記容量性負荷の放電時
には前記第１および第２のスイッチング素子をオフ状態
にするとともに前記第４のスイッチング素子および前記
第３のスイッチング素子をこの順にオン状態に切り換え
る制御回路とを有することを特徴とする容量性負荷駆動
回路。 - 【請求項３】 請求項２において、前記第２の充電経路
として、前記第１の充電経路から独立したラインに前記
第２のスイッチング素子が介挿された充電経路を有し、
前記第２の放電経路として、前記第１の放電経路から独
立したラインに前記第４のスイッチング素子が介挿され
た充電経路を有していることを特徴とする容量性負荷駆
動回路。 - 【請求項４】 請求項３において、前記第２の充電経路
および前記第２の放電経路はそれぞれ複数ライン構成さ
れ、前記制御回路は、前記容量性負荷の充電時には前記
複数の第２の充電経路に介挿された前記第２のスイッチ
ング素子の各々を低電圧用から高電圧用に順次オン状態
に切り換え、前記容量性負荷の放電時には前記複数の第
２の放電経路に介挿された前記第２のスイッチング素子
の各々を高電圧用から低電圧用に順次オン状態に切り換
えることを特徴とする容量性負荷駆動回路。 - 【請求項５】 請求項２において、前記第２の充電経路
として、前記第１のスイッチング素子と直列接続するよ
うに前記第１の充電経路と共通のラインに前記第２のス
イッチング素子が介挿された充電経路を有し、前記第２
の放電経路として、前記第３のスイッチング素子と直列
接続するように前記第１の放電経路と共通のラインに前
記第４のスイッチング素子が介挿された充電経路を有
し、前記制御回路は、前記容量性負荷の充電時には前記
第２のスイッチング素子をオン状態に切り換えた以降、
当該第２のスイッチング素子をオン状態に保持したまま
前記第１のスイッチング素子をオン状態に切り換え、前
記容量性負荷の放電時には前記第４のスイッチング素子
をオン状態に切り換えた以降、当該第４のスイッチング
素子をオン状態に保持したまま前記第３のスイッチング
素子をオン状態に切り換えることを特徴とする容量性負
荷駆動回路。 - 【請求項６】 請求項２において、前記第２の充電経路
として、前記第１のスイッチング素子と直列接続するよ
うに前記第１の充電経路と共通のラインに前記第２のス
イッチング素子が介挿された低電圧用の第２の充電経路
と、前記第１の充電経路から独立したラインに前記第２
のスイッチング素子が介挿された高電圧用の第２の充電
経路を有し、前記第２の放電経路として、前記第３のス
イッチング素子と直列接続するように前記第１の放電経
路と共通のラインに前記第４のスイッチング素子が介挿
された高電圧の第２の放電経路と、前記第１の放電経路
から独立したラインに前記第２のスイッチング素子が介
挿された高電圧用の第２の放電経路を有し、前記制御回
路は、前記容量性負荷の充電時には前記低電圧用の第２
の充電経路の前記第２のスイッチング素子をオン状態に
切り換えた以降、当該第２のスイッチング素子をオン状
態に保持したまま、前記高電圧用の第２の充電経路の前
記第２のスイッチング素子、および前記第１のスイッチ
ング素子をこの順にオン状態に切り換え、前記容量性負
荷の放電時には前記高電圧用の第２の放電経路の前記第
４のスイッチング素子をオン状態に切り換えた以降、当
該第４のスイッチング素子をオン状態に保持したまま、
前記低電圧用の第２の放電経路の前記第２のスイッチン
グ素子、および前記第３のスイッチング素子をこの順に
オン状態に切り換えることを特徴とする容量性負荷駆動
回路。 - 【請求項７】 請求項２ないし６のいずれかにおいて、
前記制御回路は、前記入力信号の電位と前記キャパシタ
の端子電位との相対的な高低に基づいて前記第１、第
２、第３および第４のスイッチング素子のオン・オフ状
態を制御することを特徴とする容量性負荷駆動回路。 - 【請求項８】 請求項７において、前記制御回路は、前
記入力信号の電位と前記キャパシタの端子電位との相対
的な高低を比較する差動増幅回路を備え、該差動増幅回
路の出力に基づいて前記第１、第２、第３および第４の
スイッチング素子のオン・オフ状態を制御することを特
徴とする容量性負荷駆動回路。 - 【請求項９】 請求項７において、前記制御回路は、前
記入力信号の電位と前記キャパシタの端子電位との相対
的な高低を比較する電圧比較回路を備え、該電圧比較回
路の出力に基づいて前記第１、第２、第３および第４の
スイッチング素子のいずれかのオン・オフ状態を制御す
ることを特徴とする容量性負荷駆動回路。 - 【請求項１０】 請求項２ないし９のいずれかにおい
て、前記第２の充電経路および前記第２の放電経路の各
々にはインダクタが介挿されていることを特徴とする容
量性負荷駆動回路。 - 【請求項１１】 請求項２ないし１０のいずれかにおい
て、前記第２の充電経路には前記容量性負荷から前記キ
ャパシタへの逆電流を遮断するダイオードが介挿され、
前記第２の放電経路には前記キャパシタから前記容量性
負荷への逆電流を遮断するダイオードが介挿されている
ことを特徴とする容量性負荷駆動回路。 - 【請求項１２】 請求項２ないし１１のいずれかにおい
て、前記制御回路は、前記第２のスイッチング素子の制
御端子に接続された第１のＭＯＳＦＥＴと、前記第４の
スイッチング素子の制御端子に接続された第２のＭＯＳ
ＦＥＴとを備えていることを特徴とする容量性負荷駆動
回路。 - 【請求項１３】 請求項１２において、前記制御回路
は、前記第１のＭＯＳＦＥＴのゲート−ソース間、およ
び前記第２のＭＯＳＦＥＴのゲート−ソース間の各々に
接続されたツェナーダイオードを備えていることを特徴
とする容量性負荷駆動回路。 - 【請求項１４】 請求項２ないし１３のいずれかに規定
する容量性負荷駆動回路を備えた記録ヘッド駆動回路で
あって、前記容量性負荷としてインクジェットノズルの
ピエゾ圧電素子を備え、前記制御回路は、台形波電圧生
成回路から出力される台形波状のパルス電圧を前記入力
信号として前記第１、第２、第３および第４のスイッチ
ング素子のオン・オフ動作を制御することを特徴とする
記録ヘッド駆動回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05219798A JP3436296B2 (ja) | 1997-10-09 | 1998-03-04 | 容量性負荷駆動回路および記録ヘッド駆動回路 |
| AT98119126T ATE230901T1 (de) | 1997-10-09 | 1998-10-09 | Treiberschaltung für kapazitive last und treiberschaltung für aufzeichnungskopf |
| DE69810566T DE69810566T2 (de) | 1997-10-09 | 1998-10-09 | Treiberschaltung für kapazitive Last und Treiberschaltung für Aufzeichnungskopf |
| EP98119126A EP0909032B1 (en) | 1997-10-09 | 1998-10-09 | Capacitive-load driving circuit and recording head driving circuit |
| US09/168,903 US6046613A (en) | 1997-10-09 | 1998-10-09 | Capacitive-load driving circuit and recording head driving circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-277272 | 1997-10-09 | ||
| JP27727297 | 1997-10-09 | ||
| JP05219798A JP3436296B2 (ja) | 1997-10-09 | 1998-03-04 | 容量性負荷駆動回路および記録ヘッド駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11170529A JPH11170529A (ja) | 1999-06-29 |
| JP3436296B2 true JP3436296B2 (ja) | 2003-08-11 |
Family
ID=26392816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| US (1) | US6046613A (ja) |
| EP (1) | EP0909032B1 (ja) |
| JP (1) | JP3436296B2 (ja) |
| AT (1) | ATE230901T1 (ja) |
| DE (1) | DE69810566T2 (ja) |
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1998
- 1998-03-04 JP JP05219798A patent/JP3436296B2/ja not_active Expired - Lifetime
- 1998-10-09 US US09/168,903 patent/US6046613A/en not_active Expired - Lifetime
- 1998-10-09 EP EP98119126A patent/EP0909032B1/en not_active Expired - Lifetime
- 1998-10-09 AT AT98119126T patent/ATE230901T1/de not_active IP Right Cessation
- 1998-10-09 DE DE69810566T patent/DE69810566T2/de not_active Expired - Lifetime
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| JPH11170529A (ja) | 1999-06-29 |
| ATE230901T1 (de) | 2003-01-15 |
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| EP0909032A3 (en) | 2000-12-20 |
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