JP3436255B2 - 固定重複パタン除去機能付水平走査回路装置 - Google Patents
固定重複パタン除去機能付水平走査回路装置Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はマトリクス状に配列
されたゲートラインとデータラインとの交点に形成され
た薄膜トランジスタ等の能動素子と、対応する画素電極
とから構成されるアクティブマトリクス型液晶表示装置
に関する。より詳しくは、映像信号を線順次でデータラ
インに分配供給する為の水平走査回路に関する。 【０００２】 【従来の技術】本発明の理解を容易にする為に背景技術
として図８にアクティブマトリクス型液晶表示装置の一
般的な等価回路を示す。図示する様に、この型の液晶表
示装置はＸ軸方向に平行に配列された複数のゲートライ
ンあるいはゲート線Ｘ1 ，Ｘ2，…と、Ｙ軸方向に平行
に配列された複数のデータラインあるいはデータ線
Ｙ1，Ｙ2 ，…とを備えている。各ゲート線とデータ線
との交点には能動素子例えば薄膜トランジスタ（ＴＦ
Ｔ）Ｔ11，Ｔ12，Ｔ21，Ｔ22，…が形成されている。又
対応して、液晶セルＬ11，Ｌ12，Ｌ21，Ｌ22，…も形成
されている。各ＴＦＴのゲート電極はゲート線に接続さ
れており、ソース電極はデータ線に接続されており、ド
レイン電極は対応する液晶セルの画素電極に接続されて
いる。なお、個々の液晶セルは画素電極及び対向する共
通電極ＣＯＭによって挟持された液晶から構成されてい
る。 【０００３】各データ線Ｙ1 ，Ｙ2 ，…は夫々対応する
スイッチングトランジスタＳ1 ，Ｓ 2 ，…を介して共通
の信号線ＳＩＧに接続されている。この信号線ＳＩＧに
は外部から映像信号が供給される。各スイッチングトラ
ンジスタのゲート電極には水平走査回路が接続されてい
る。この水平走査回路は外部から入力される水平クロッ
ク信号ＨＣＬＫに同期して順次水平スイッチ駆動パルス
Φ1 ，Φ2 ，…をスイッチングトランジスタのゲート電
極に印加する。一方、ゲート線Ｘ1 ，Ｘ2 ，…は図示し
ない垂直走査回路に接続されている。 【０００４】次に、図８に示す回路の動作を簡潔に説明
する。図示しない垂直走査回路を駆動するとゲート線が
線順次で励起され行毎にＴＦＴが選択される。この時、
水平走査回路を駆動しスイッチングトランジスタを線順
次で動作させると、信号線ＳＩＧに供給された映像信号
が順次各データ線にサンプリングされる。サンプリング
された映像信号は行毎に選択されたＴＦＴを介して順次
対応する液晶セルに書き込まれる。この様にして、映像
信号のサンプリングデータは点順次で個々の液晶セルに
書き込まれる事になる。 【０００５】 【発明が解決しようとする課題】次に、図９を参照して
発明が解決しようとする課題を簡潔に説明する。図８に
示す水平走査回路はシフトレジスタ等から構成されてお
り、順次水平スイッチ駆動パルスΦ1 ，Φ2 ，…を出力
する。論理的なレベルで考えると、先発のパルスΦ1 と
後発のパルスΦ2 とは重ならない様に設計されている。
しかしながら、実際にはパルスの立ち上がりや立ち下が
りにダレ等がある為ジッタが生じ部分的に重なってしま
う場合が生じる。即ち、隣接するパルスが互いに干渉す
る。このジッタの量はシフトレジスタの各段における個
々のデバイスの電気特性に依存しており固有のものであ
る。従って、パルス列間における重複パタンは固定して
おり、シフトレジスタの特定の段には常に特定の量のジ
ッタが現われる傾向にある。 【０００６】前述した様に、先発パルスΦ1 に応答して
対応するスイッチングトランジスタＳ1 が導通し共通の
信号線ＳＩＧから映像信号が対応するデータ線Ｙ1 にサ
ンプリングされる。次に、後発パルスΦ2 に応答して対
応するスイッチングトランジスタＳ2 が導通し共通の信
号線ＳＩＧから映像信号が対応するデータ線Ｙ2 にサン
プリングされる。この時、ジッタがあると先発パルスΦ
1 が立ち下がらない内に後発パルスΦ2 が立ち上がるの
で、その間の充放電電流によって信号線ＳＩＧに電位の
揺れが生じる。この電位揺れは先発パルスが立ち下がら
ない内に生じるので、データ線Ｙ1 にサンプリングされ
てしまい、結果的にデータ線Ｙ1 のサンプリングデータ
に誤差が生じてしまう。この誤差はジッタ量に依存して
いるので、特にジッタが著しい特定の段に常に現われる
事になる。これは画面全体として見ると所謂縦筋となっ
て現われ画像品質を著しく損なうという問題点がある。
一般に、信号線ＳＩＧに映像信号を出力するビデオドラ
イバの出力インピーダンスは高く、且つ信号線のインピ
ーダンスも高い為、水平スイッチ駆動パルスのジッタの
影響を強く受け、画像の縦筋あるいは固定重複パタンが
顕著である。さらに、水平走査回路のクロック周波数を
下げ低消費電力化を図る為、所謂ＲＧＢ同時駆動を行な
うと、見掛け上画素の列数が少なくなる為縦筋欠陥が一
層顕著になるという問題点がある。 【０００７】上述した従来の技術の問題点に鑑み、本発
明はアクティブマトリクス型液晶表示装置に内蔵される
水平走査回路に固定重複パタン除去機能を付与し画像の
縦筋欠陥を改善する事を目的とする。 【０００８】 【課題を解決するための手段】上述した従来の技術の課
題を解決し且つ本発明の目的を達成する為に講じられた
手段は以下の通りである。即ち、映像信号を供給する共
通の信号線と、該信号線に接続された複数組のスイッチ
ングトランジスタ及び負荷とから成り、各スイッチング
トランジスタは該信号線に接続する入力端子と、負荷が
接続する出力端子と、ゲート端子とを備える水平走査回
路装置であって、前記スイッチングトランジスタに対応
して順次一次パルスを供給するシフトレジスタと、該ス
イッチングトランジスタと該シフトレジスタとの間に介
在して一次パルスを二次パルスに整形する論理ゲート手
段とを備え、前記シフトレジスタは順次一次パルスを出
力するためＮ番目の出力段及びＭ番目の出力段（Ｎ＜
Ｍ）を含む複数の出力段を備え、前記論理ゲート手段は
該シフトレジスタの複数の出力段に対応して複数設けら
れており、各論理ゲート手段は二個の入力端子と一個の
出力端子を備え、Ｎ番目の論理ゲート手段は、該シフト
レジスタのＮ番目の出力端子から出力されたＮ番目の一
次パルスをＮ番目の二次パルスに整形し、Ｍ番目の論理
ゲート手段は、一方の入力端子が該シフトレジスタのＭ
番目の出力端子に接続し、他方の入力端子が該Ｎ番目の
論理ゲート手段の出力端子に接続し、出力端子が対応す
るＭ番目のスイッチングトランジスタのゲート端子に接
続し、Ｍ番目の論理ゲート手段は、Ｎ番目の論理ゲート
手段から出力されたＮ番目の二次パルスと該シフトレジ
スタのＭ番目の出力段より供給されるＭ番目の一次パル
スとをその入力とし、Ｎ番目の二次パルスが立ち下がっ
た後に、立ち上がるようなＭ番目の二次パルスを出力
し、Ｍ番目のスイッチングトランジスタは、Ｍ番目の二
次パルスをゲート端子に受け入れて導通し、該信号線か
ら供給される映像信号を該負荷にサンプリングすること
を特徴とする。 【０００９】本発明によれば、水平走査回路装置は一次
パルス信号を順次発生する為のシフトレジスタの出力段
に、二次パルスを出力する論理ゲート手段を接続してい
る。この論理ゲート手段は、先に発生したＮ段目の先発
二次パルスを制御信号として受け入れ且つこの先発二次
パルスの立ち下がりと同位相の立ち上がりを有するＭ段
目の後発二次パルスの出力タイミングを制御している。
換言すると、先発パルスの出力中には後発パルスの出力
を禁止し、先発パルスが立ち下がった後確実に後発パル
スが立ち上がる様にしている。この結果、シフトレジス
タのＮ段目に対応する先発サンプリングとＭ段目に対応
する後発サンプリングが必ず重ならない事になるので、
縦筋あるいは固定重複パタンが除去できる。この発明に
おいては、後発パルスの出力タイミングを制御する為に
先発パルスを用いている。それ故、特に複雑な構成を有
する回路の追加やクロック源の追加を要しない。 【００１０】 【発明の実施の形態】以下図面を参照して本発明の好適
な実施例を詳細に説明する。図１は本発明をアクティブ
マトリクス型液晶表示装置に適用した一例を示す模式的
な回路ブロック図である。なお、本発明はかかる二次元
表示装置ばかりでなく、広く一般に二次元アドレス装置
に適用可能なものである。 【００１１】図示する様に、本装置は、Ｘ軸方向に平行
に配列された複数のゲート線Ｘ1 ，Ｘ2 ，…と、Ｙ軸方
向に平行に配列された複数のデータ線Ｙn ，Ｙn+1 ，Ｙ
n+2，…とを有している。さらに、これらゲート線群に
ゲート信号を線順次供給する第１の走査部あるいは垂直
走査部と、これらデータ線群に映像信号を線順次供給す
る第２の走査部あるいは水平走査部とを備えている。 【００１２】ゲート線群及びデータ線群の各交点には夫
々能動素子例えば薄膜トランジスタ（ＴＦＴ）Ｔ1,n ，
Ｔ1,n+1 ，Ｔ1,n+2 ，Ｔ2,n ，Ｔ2,n+1 ，Ｔ2,n+2 が設
けられている。個々のＴＦＴには対応する液晶セルＬ
1,n ，Ｌ1,n+1 ，Ｌ1,n+2 ，Ｌ 2,n ，Ｌ2,n+1 ，Ｌ
2,n+2 ，…が接続されている。個々の液晶セルは画素電
極、対向する共通電極、及び両電極の間に挟持された液
晶層とから構成されている。各ＴＦＴのドレイン電極は
画素電極に接続されており、ゲート電極は対応するゲー
ト線に接続されており、ソース電極は対応するデータ線
に接続されている。各ＴＦＴはゲート線から供給される
ゲート信号によって行毎に選択され且つ、データ線から
供給される映像信号を点順次でアクセスし、対応する液
晶セルに書き込む。 【００１３】なお、図示しないが、マトリクス状に配列
された複数の画素電極と、ＴＦＴ群と、ゲート線群と、
データ線群と、垂直走査部と、水平走査部とは一方の基
板上に半導体プロセスを用いて形成されている。又、共
通電極は他方の基板に形成されている。両基板を所定の
間隙を介して重ね合わせ液晶層を挟持する事によりアク
ティブマトリクス型液晶表示装置を得る事ができる。 【００１４】引き続き図１を参照して、本発明の要部を
なす水平走査部の回路構成を詳細に説明する。水平走査
部はシフトレジスタＳ／Ｒを備えている。このシフトレ
ジスタはＤ型のフリップフロップ（Ｄ−ＦＦ）を多段接
続したものであって、簡便の為Ｎ段目ないしＮ＋２段目
のみを切り取って示してある。シフトレジスタの各段出
力部にはＮＡＮＤ素子が接続されている。特に、シフト
レジスタの各段との対応を示す場合には参照符号ＮＡＮ
Ｄにサフィックスを付す事にする。例えば、Ｎ段目の出
力端子に接続されているＮＡＮＤ素子はＮＡＮＤn で表
わす。以下、他の種類の素子及び信号パルス等について
も同様の規則によりシフトレジスタ段との対応関係を示
す必要がある場合にはサフィックスを用いる事にする。
各ＮＡＮＤ素子からは順次水平スイッチ駆動パルスＢが
出力される。このパルスはジッタが含まれており固定重
複パタンが除去されていないので以下一次パルスＢと称
する。 【００１５】ＮＡＮＤ素子の出力端子にはＮＯＲ素子が
接続されている。このＮＯＲ素子群が、論理ゲート手段
として、固定パタン除去回路を構成する。各ＮＯＲ素子
の出力端子には遅延素子ＤＬＹが接続されている。これ
ら遅延素子群が遅延回路を構成する。遅延回路の出力端
子にはジッタが除去され且つ所定の遅延処理を施された
水平スイッチ駆動パルスΦが出力される。以下、かかる
処理を施されたパルスを二次パルスΦと称する。実際に
は、遅延素子ＤＬＹの出力は二次パルスΦとその反転パ
ルスである。遅延素子の一対の出力端子にはトランスミ
ッションゲート素子Ｓが接続されている。これらトラン
スミッションゲート素子群がスイッチ手段を構成する。
各トランスミッションゲート素子の入力端子は映像信号
を供給する信号線ＳＩＧに共通に結線されているととも
に、出力端子は対応するデータ線Ｙに接続されている。
二次パルスΦが印加されている期間に限りトランスミッ
ションゲート素子が導通し、映像信号が順次対応するデ
ータ線Ｙにサンプリング転送される。 【００１６】固定パタン除去回路を構成する個々のＮＯ
Ｒ素子の入力端子の一方には前述した様に一次パルスＢ
が供給されるとともに、他方の入力端子には二次パルス
Φが入力される。このＮＯＲ素子は先発の二次パルスΦ
を制御信号として受け入れ且つこの先発二次パルスの立
ち下がりと同位相の立ち上がりを有する後発一次パルス
Ｂの出力タイミングを制御するものである。本例におい
ては、前段に対応する二次パルスΦに基き次段に対応す
る一次パルスＢの立ち上がりタイミングを規制してい
る。例えば、Ｎ段目に対応するＮＯＲn はΦn-1 に基き
Ｂn をゲート制御している。 【００１７】又、遅延回路を構成する個々の遅延素子Ｄ
ＬＹは、本例においては直列接続されたインバータから
なる。インバータの接続個数を適宜設定する事により所
望の遅延量が得られる。なお、ＮＯＲ素子にも所定の遅
延が生じる。従って、回路全体としての遅延量はＮＯＲ
素子分と遅延素子ＤＬＹ分とを合計したものである。 【００１８】次に図２及び図３を参照して図１に示す水
平走査部の動作を詳細に説明する。最初に、図２のタイ
ミングチャートに基きシフトレジスタＳ／Ｒによる一次
パルスＢの出力について説明する。シフトレジスタＳ／
ＲのＮ段目のＤ−ＦＦには前段からデータパルスＤn-1
が転送されてくる。又、シフトレジスタの各段には水平
クロック信号ＨＣＫ１とその反転信号ＨＣＫ２とが供給
されている。この例では、データパルスＤの幅はクロッ
ク信号の一周期分に設定されている。シフトレジスタの
Ｎ段目に入力された前段からのデータパルスＤn-1 はイ
ンバータ対によってクロックの半周期分だけ遅延され且
つ反転される。この処理を受けたパルスの波形をＡn と
して示す。このパルスＡn はさらに別のインバータによ
り反転されＮ段目のデータパルスＤn が得られる。タイ
ミングチャートから明らかな様に、データパルスＤn は
前段のデータパルスＤn-1 に比べてクロックの半周期分
だけシフトしている。この様に、シフトレジスタＳ／Ｒ
はクロックの半周期分だけシフトしたデータパルス
Ｄn ，Ｄn+1 ，Ｄn+2 ，…を順次出力する。 【００１９】シフトレジスタの各段出力端子にはＮＡＮ
Ｄ素子が接続されている。例えば、Ｎ段目に接続された
ＮＡＮＤn はこの段のデータパルスＤn と次段のデータ
パルスＤn+1 とのナンド処理を行ない一次パスルＢn を
出力する。同様に、Ｎ＋１段目の出力端子に接続された
ＮＡＮＤn+1 は次の一次パルスＢn+1 を出力する。この
様にして、順次出力された一次パルスＢはクロックの半
周期分に相当する幅を有するとともに、そのパルス幅ず
つシフトしている。換言すると、前段の一次パルスが出
力された後直ちに次段の一次パルスが出力される。論理
的なレベルでは順次出力される一次パルスは重ならない
が、実際にはパルスの立ち上がりや立ち下がりにダレが
あるのでジッタが生じ互いに重なり合う場合が生じる。 【００２０】続いて、図３のタイミングチャートを参照
して二次パルスΦの生成動作について説明する。Ｎ段目
のＮＡＮＤn には前述した様に固定パタン除去回路を構
成するＮＯＲn が接続されている。このＮＯＲn はＮ段
目の一次パルスＢn と前段の二次パルスΦn-1 とのノア
処理を行ない、パルスＣn を出力する。図３のタイミン
グチャートから明らかな様に、このパルスＣn は前段の
二次パルスΦn-1 の立ち下がりに同期して立ち上がる。
従って、Ｎ段目の一次パルスＢn にジッタが含まれてい
ても、対応するパルスＣn からはこのジッタが除去され
る。このパルスＣn は遅延素子ＤＬＹn を介して所定量
だけ遅延され最終的な二次パルスΦn が出力される。こ
の様に、固定パタン除去回路は、先発の二次パルスを制
御信号として受け入れ且つこの先発二次パルスの立ち下
がりと同位相の立ち上がりを有する後発二次パルスの出
力タイミングを制御し固定重複パタンを取り除く。この
様な処理を施されて順次出力された二次パルスΦn-1 ，
Φn ，Φn+1 ，…は互いに重なり合う事がなく従来問題
となっていた表示画像の縦筋欠陥を除去できる。 【００２１】図４は図１に示す回路の一変形例を表わし
ており、理解を容易にする為に特に水平走査部のＮ段目
のみを切り取って示してある。図１に示す構成要素と同
一部分については同一の参照符号を付してある。異なる
点は、固定パタン除去回路がインバータＩとＮＡＮＤ素
子との組み合わせから構成されている事である。かかる
構成を有する固定パタン除去回路は図１に示す固定パタ
ン除去回路（ＮＯＲn）と同様の機能を有する。 【００２２】図５を参照して、本発明にかかる水平走査
部の他の実施例を説明する。理解を容易にする為に、図
１に示す水平走査部と同一の構成要素については同一の
参照符号を付してある。図１に示す実施例と異なる点
は、シフトレジスタＳ／Ｒの各段出力端子に接続されて
いたＮＡＮＤ素子が取り除かれている事である。従っ
て、本例においてはシフトレジスタの各段から出力され
るデータパルスＤが直接対応するＮＯＲ素子に入力され
ている。これと関連して、各ＮＯＲ素子の他の入力端子
には前段からの二次パルスΦではなく前々段からの二次
パルスΦが制御信号として入力されている。 【００２３】次に、図６を参照して図５に示す水平走査
回路の動作を説明する。前述した様に、シフトレジスタ
Ｓ／Ｒはクロック信号ＨＣＫの一周期分に相当する幅を
有するデータパルスＤを直接順次出力する。各データパ
ルスはクロック信号の半周期分ずつ互いにシフトしてい
る。この例ではデータパルスは２つのグループに分けら
れる。一方のグループは偶数段目のデータパルスＤn ，
Ｄn+2 ，Ｄn+4 ，…を含み、他方のグループは奇数段目
のデータパルスＤn+1 ，Ｄn+3 ，Ｄn+5 ，…を含んでい
る。偶数段グループのデータパルスと奇数段グループの
データパルスは各々異なった信号線から供給される映像
信号をサンプリングする為に用いられる。同一グループ
内においてジッタによりパルス干渉が生じる惧れがあ
る。この為、本実施例では直前段の二次パルスではな
く、前々段の二次パルスを制御信号として当該段の二次
パルス立ち上がりタイミングを規制している。この様
に、本発明は一般に先発のパルスを制御信号としてパル
ス干渉の可能性がある特定の後発パルスの出力タイミン
グを規制するものであり、特定の後発パルスは図１に示
した様な次発パルスに限られるものではない。 【００２４】この様に、間をおいてパルス発生タイミン
グを制御する事態は、例えば図７に示す場合にも現われ
る。この例では、シフトレジスタ内で転送されるデータ
パルスＤの幅が長く設定されており、クロック信号ＨＣ
Ｋの二周期分に相当している。この場合でも、シフトレ
ジスタは互いにクロック信号の半周期分ずつシフトされ
たデータパルスＤn ，Ｄn+1 ，Ｄn+2 ，Ｄn+3 ，
Ｄn+4 ，Ｄn+5 ，…を順次出力する。図７のタイミング
チャートから明らかな様に、パルス干渉あるいはビット
干渉は３段おきに生じる。例えば、先発データパルスＤ
n の立ち下がりタイミングと後発データパルスＤn+4 の
立ち上がりタイミングが同位相にあるので、両者の間に
ビット干渉が生じる惧れがある。従って、この場合には
４段前の水平スイッチ駆動パルスを制御信号として当該
段の水平スイッチ駆動パルスの発生タイミングを規制す
る事となる。 【００２５】 【発明の効果】以上説明した様に、本発明によれば、水
平走査回路内に固定パタン除去回路を設ける事により表
示画像の縦筋欠陥を除去する事ができるという効果があ
る。又、固定パタン除去回路は先発パルスを用いて後発
パルスの出力タイミングを制御しているので回路構成が
比較的簡便であるとともに、各段デバイスの電気特性の
ばらつきに対しても強い構造となっている。かかる固定
重複パタン除去機能付の水平走査回路は特にＲＧＢ同時
駆動方式を採用するアクティブマトリクス型液晶表示装
置に適用した場合顕著な効果を奏する事ができる。
されたゲートラインとデータラインとの交点に形成され
た薄膜トランジスタ等の能動素子と、対応する画素電極
とから構成されるアクティブマトリクス型液晶表示装置
に関する。より詳しくは、映像信号を線順次でデータラ
インに分配供給する為の水平走査回路に関する。 【０００２】 【従来の技術】本発明の理解を容易にする為に背景技術
として図８にアクティブマトリクス型液晶表示装置の一
般的な等価回路を示す。図示する様に、この型の液晶表
示装置はＸ軸方向に平行に配列された複数のゲートライ
ンあるいはゲート線Ｘ1 ，Ｘ2，…と、Ｙ軸方向に平行
に配列された複数のデータラインあるいはデータ線
Ｙ1，Ｙ2 ，…とを備えている。各ゲート線とデータ線
との交点には能動素子例えば薄膜トランジスタ（ＴＦ
Ｔ）Ｔ11，Ｔ12，Ｔ21，Ｔ22，…が形成されている。又
対応して、液晶セルＬ11，Ｌ12，Ｌ21，Ｌ22，…も形成
されている。各ＴＦＴのゲート電極はゲート線に接続さ
れており、ソース電極はデータ線に接続されており、ド
レイン電極は対応する液晶セルの画素電極に接続されて
いる。なお、個々の液晶セルは画素電極及び対向する共
通電極ＣＯＭによって挟持された液晶から構成されてい
る。 【０００３】各データ線Ｙ1 ，Ｙ2 ，…は夫々対応する
スイッチングトランジスタＳ1 ，Ｓ 2 ，…を介して共通
の信号線ＳＩＧに接続されている。この信号線ＳＩＧに
は外部から映像信号が供給される。各スイッチングトラ
ンジスタのゲート電極には水平走査回路が接続されてい
る。この水平走査回路は外部から入力される水平クロッ
ク信号ＨＣＬＫに同期して順次水平スイッチ駆動パルス
Φ1 ，Φ2 ，…をスイッチングトランジスタのゲート電
極に印加する。一方、ゲート線Ｘ1 ，Ｘ2 ，…は図示し
ない垂直走査回路に接続されている。 【０００４】次に、図８に示す回路の動作を簡潔に説明
する。図示しない垂直走査回路を駆動するとゲート線が
線順次で励起され行毎にＴＦＴが選択される。この時、
水平走査回路を駆動しスイッチングトランジスタを線順
次で動作させると、信号線ＳＩＧに供給された映像信号
が順次各データ線にサンプリングされる。サンプリング
された映像信号は行毎に選択されたＴＦＴを介して順次
対応する液晶セルに書き込まれる。この様にして、映像
信号のサンプリングデータは点順次で個々の液晶セルに
書き込まれる事になる。 【０００５】 【発明が解決しようとする課題】次に、図９を参照して
発明が解決しようとする課題を簡潔に説明する。図８に
示す水平走査回路はシフトレジスタ等から構成されてお
り、順次水平スイッチ駆動パルスΦ1 ，Φ2 ，…を出力
する。論理的なレベルで考えると、先発のパルスΦ1 と
後発のパルスΦ2 とは重ならない様に設計されている。
しかしながら、実際にはパルスの立ち上がりや立ち下が
りにダレ等がある為ジッタが生じ部分的に重なってしま
う場合が生じる。即ち、隣接するパルスが互いに干渉す
る。このジッタの量はシフトレジスタの各段における個
々のデバイスの電気特性に依存しており固有のものであ
る。従って、パルス列間における重複パタンは固定して
おり、シフトレジスタの特定の段には常に特定の量のジ
ッタが現われる傾向にある。 【０００６】前述した様に、先発パルスΦ1 に応答して
対応するスイッチングトランジスタＳ1 が導通し共通の
信号線ＳＩＧから映像信号が対応するデータ線Ｙ1 にサ
ンプリングされる。次に、後発パルスΦ2 に応答して対
応するスイッチングトランジスタＳ2 が導通し共通の信
号線ＳＩＧから映像信号が対応するデータ線Ｙ2 にサン
プリングされる。この時、ジッタがあると先発パルスΦ
1 が立ち下がらない内に後発パルスΦ2 が立ち上がるの
で、その間の充放電電流によって信号線ＳＩＧに電位の
揺れが生じる。この電位揺れは先発パルスが立ち下がら
ない内に生じるので、データ線Ｙ1 にサンプリングされ
てしまい、結果的にデータ線Ｙ1 のサンプリングデータ
に誤差が生じてしまう。この誤差はジッタ量に依存して
いるので、特にジッタが著しい特定の段に常に現われる
事になる。これは画面全体として見ると所謂縦筋となっ
て現われ画像品質を著しく損なうという問題点がある。
一般に、信号線ＳＩＧに映像信号を出力するビデオドラ
イバの出力インピーダンスは高く、且つ信号線のインピ
ーダンスも高い為、水平スイッチ駆動パルスのジッタの
影響を強く受け、画像の縦筋あるいは固定重複パタンが
顕著である。さらに、水平走査回路のクロック周波数を
下げ低消費電力化を図る為、所謂ＲＧＢ同時駆動を行な
うと、見掛け上画素の列数が少なくなる為縦筋欠陥が一
層顕著になるという問題点がある。 【０００７】上述した従来の技術の問題点に鑑み、本発
明はアクティブマトリクス型液晶表示装置に内蔵される
水平走査回路に固定重複パタン除去機能を付与し画像の
縦筋欠陥を改善する事を目的とする。 【０００８】 【課題を解決するための手段】上述した従来の技術の課
題を解決し且つ本発明の目的を達成する為に講じられた
手段は以下の通りである。即ち、映像信号を供給する共
通の信号線と、該信号線に接続された複数組のスイッチ
ングトランジスタ及び負荷とから成り、各スイッチング
トランジスタは該信号線に接続する入力端子と、負荷が
接続する出力端子と、ゲート端子とを備える水平走査回
路装置であって、前記スイッチングトランジスタに対応
して順次一次パルスを供給するシフトレジスタと、該ス
イッチングトランジスタと該シフトレジスタとの間に介
在して一次パルスを二次パルスに整形する論理ゲート手
段とを備え、前記シフトレジスタは順次一次パルスを出
力するためＮ番目の出力段及びＭ番目の出力段（Ｎ＜
Ｍ）を含む複数の出力段を備え、前記論理ゲート手段は
該シフトレジスタの複数の出力段に対応して複数設けら
れており、各論理ゲート手段は二個の入力端子と一個の
出力端子を備え、Ｎ番目の論理ゲート手段は、該シフト
レジスタのＮ番目の出力端子から出力されたＮ番目の一
次パルスをＮ番目の二次パルスに整形し、Ｍ番目の論理
ゲート手段は、一方の入力端子が該シフトレジスタのＭ
番目の出力端子に接続し、他方の入力端子が該Ｎ番目の
論理ゲート手段の出力端子に接続し、出力端子が対応す
るＭ番目のスイッチングトランジスタのゲート端子に接
続し、Ｍ番目の論理ゲート手段は、Ｎ番目の論理ゲート
手段から出力されたＮ番目の二次パルスと該シフトレジ
スタのＭ番目の出力段より供給されるＭ番目の一次パル
スとをその入力とし、Ｎ番目の二次パルスが立ち下がっ
た後に、立ち上がるようなＭ番目の二次パルスを出力
し、Ｍ番目のスイッチングトランジスタは、Ｍ番目の二
次パルスをゲート端子に受け入れて導通し、該信号線か
ら供給される映像信号を該負荷にサンプリングすること
を特徴とする。 【０００９】本発明によれば、水平走査回路装置は一次
パルス信号を順次発生する為のシフトレジスタの出力段
に、二次パルスを出力する論理ゲート手段を接続してい
る。この論理ゲート手段は、先に発生したＮ段目の先発
二次パルスを制御信号として受け入れ且つこの先発二次
パルスの立ち下がりと同位相の立ち上がりを有するＭ段
目の後発二次パルスの出力タイミングを制御している。
換言すると、先発パルスの出力中には後発パルスの出力
を禁止し、先発パルスが立ち下がった後確実に後発パル
スが立ち上がる様にしている。この結果、シフトレジス
タのＮ段目に対応する先発サンプリングとＭ段目に対応
する後発サンプリングが必ず重ならない事になるので、
縦筋あるいは固定重複パタンが除去できる。この発明に
おいては、後発パルスの出力タイミングを制御する為に
先発パルスを用いている。それ故、特に複雑な構成を有
する回路の追加やクロック源の追加を要しない。 【００１０】 【発明の実施の形態】以下図面を参照して本発明の好適
な実施例を詳細に説明する。図１は本発明をアクティブ
マトリクス型液晶表示装置に適用した一例を示す模式的
な回路ブロック図である。なお、本発明はかかる二次元
表示装置ばかりでなく、広く一般に二次元アドレス装置
に適用可能なものである。 【００１１】図示する様に、本装置は、Ｘ軸方向に平行
に配列された複数のゲート線Ｘ1 ，Ｘ2 ，…と、Ｙ軸方
向に平行に配列された複数のデータ線Ｙn ，Ｙn+1 ，Ｙ
n+2，…とを有している。さらに、これらゲート線群に
ゲート信号を線順次供給する第１の走査部あるいは垂直
走査部と、これらデータ線群に映像信号を線順次供給す
る第２の走査部あるいは水平走査部とを備えている。 【００１２】ゲート線群及びデータ線群の各交点には夫
々能動素子例えば薄膜トランジスタ（ＴＦＴ）Ｔ1,n ，
Ｔ1,n+1 ，Ｔ1,n+2 ，Ｔ2,n ，Ｔ2,n+1 ，Ｔ2,n+2 が設
けられている。個々のＴＦＴには対応する液晶セルＬ
1,n ，Ｌ1,n+1 ，Ｌ1,n+2 ，Ｌ 2,n ，Ｌ2,n+1 ，Ｌ
2,n+2 ，…が接続されている。個々の液晶セルは画素電
極、対向する共通電極、及び両電極の間に挟持された液
晶層とから構成されている。各ＴＦＴのドレイン電極は
画素電極に接続されており、ゲート電極は対応するゲー
ト線に接続されており、ソース電極は対応するデータ線
に接続されている。各ＴＦＴはゲート線から供給される
ゲート信号によって行毎に選択され且つ、データ線から
供給される映像信号を点順次でアクセスし、対応する液
晶セルに書き込む。 【００１３】なお、図示しないが、マトリクス状に配列
された複数の画素電極と、ＴＦＴ群と、ゲート線群と、
データ線群と、垂直走査部と、水平走査部とは一方の基
板上に半導体プロセスを用いて形成されている。又、共
通電極は他方の基板に形成されている。両基板を所定の
間隙を介して重ね合わせ液晶層を挟持する事によりアク
ティブマトリクス型液晶表示装置を得る事ができる。 【００１４】引き続き図１を参照して、本発明の要部を
なす水平走査部の回路構成を詳細に説明する。水平走査
部はシフトレジスタＳ／Ｒを備えている。このシフトレ
ジスタはＤ型のフリップフロップ（Ｄ−ＦＦ）を多段接
続したものであって、簡便の為Ｎ段目ないしＮ＋２段目
のみを切り取って示してある。シフトレジスタの各段出
力部にはＮＡＮＤ素子が接続されている。特に、シフト
レジスタの各段との対応を示す場合には参照符号ＮＡＮ
Ｄにサフィックスを付す事にする。例えば、Ｎ段目の出
力端子に接続されているＮＡＮＤ素子はＮＡＮＤn で表
わす。以下、他の種類の素子及び信号パルス等について
も同様の規則によりシフトレジスタ段との対応関係を示
す必要がある場合にはサフィックスを用いる事にする。
各ＮＡＮＤ素子からは順次水平スイッチ駆動パルスＢが
出力される。このパルスはジッタが含まれており固定重
複パタンが除去されていないので以下一次パルスＢと称
する。 【００１５】ＮＡＮＤ素子の出力端子にはＮＯＲ素子が
接続されている。このＮＯＲ素子群が、論理ゲート手段
として、固定パタン除去回路を構成する。各ＮＯＲ素子
の出力端子には遅延素子ＤＬＹが接続されている。これ
ら遅延素子群が遅延回路を構成する。遅延回路の出力端
子にはジッタが除去され且つ所定の遅延処理を施された
水平スイッチ駆動パルスΦが出力される。以下、かかる
処理を施されたパルスを二次パルスΦと称する。実際に
は、遅延素子ＤＬＹの出力は二次パルスΦとその反転パ
ルスである。遅延素子の一対の出力端子にはトランスミ
ッションゲート素子Ｓが接続されている。これらトラン
スミッションゲート素子群がスイッチ手段を構成する。
各トランスミッションゲート素子の入力端子は映像信号
を供給する信号線ＳＩＧに共通に結線されているととも
に、出力端子は対応するデータ線Ｙに接続されている。
二次パルスΦが印加されている期間に限りトランスミッ
ションゲート素子が導通し、映像信号が順次対応するデ
ータ線Ｙにサンプリング転送される。 【００１６】固定パタン除去回路を構成する個々のＮＯ
Ｒ素子の入力端子の一方には前述した様に一次パルスＢ
が供給されるとともに、他方の入力端子には二次パルス
Φが入力される。このＮＯＲ素子は先発の二次パルスΦ
を制御信号として受け入れ且つこの先発二次パルスの立
ち下がりと同位相の立ち上がりを有する後発一次パルス
Ｂの出力タイミングを制御するものである。本例におい
ては、前段に対応する二次パルスΦに基き次段に対応す
る一次パルスＢの立ち上がりタイミングを規制してい
る。例えば、Ｎ段目に対応するＮＯＲn はΦn-1 に基き
Ｂn をゲート制御している。 【００１７】又、遅延回路を構成する個々の遅延素子Ｄ
ＬＹは、本例においては直列接続されたインバータから
なる。インバータの接続個数を適宜設定する事により所
望の遅延量が得られる。なお、ＮＯＲ素子にも所定の遅
延が生じる。従って、回路全体としての遅延量はＮＯＲ
素子分と遅延素子ＤＬＹ分とを合計したものである。 【００１８】次に図２及び図３を参照して図１に示す水
平走査部の動作を詳細に説明する。最初に、図２のタイ
ミングチャートに基きシフトレジスタＳ／Ｒによる一次
パルスＢの出力について説明する。シフトレジスタＳ／
ＲのＮ段目のＤ−ＦＦには前段からデータパルスＤn-1
が転送されてくる。又、シフトレジスタの各段には水平
クロック信号ＨＣＫ１とその反転信号ＨＣＫ２とが供給
されている。この例では、データパルスＤの幅はクロッ
ク信号の一周期分に設定されている。シフトレジスタの
Ｎ段目に入力された前段からのデータパルスＤn-1 はイ
ンバータ対によってクロックの半周期分だけ遅延され且
つ反転される。この処理を受けたパルスの波形をＡn と
して示す。このパルスＡn はさらに別のインバータによ
り反転されＮ段目のデータパルスＤn が得られる。タイ
ミングチャートから明らかな様に、データパルスＤn は
前段のデータパルスＤn-1 に比べてクロックの半周期分
だけシフトしている。この様に、シフトレジスタＳ／Ｒ
はクロックの半周期分だけシフトしたデータパルス
Ｄn ，Ｄn+1 ，Ｄn+2 ，…を順次出力する。 【００１９】シフトレジスタの各段出力端子にはＮＡＮ
Ｄ素子が接続されている。例えば、Ｎ段目に接続された
ＮＡＮＤn はこの段のデータパルスＤn と次段のデータ
パルスＤn+1 とのナンド処理を行ない一次パスルＢn を
出力する。同様に、Ｎ＋１段目の出力端子に接続された
ＮＡＮＤn+1 は次の一次パルスＢn+1 を出力する。この
様にして、順次出力された一次パルスＢはクロックの半
周期分に相当する幅を有するとともに、そのパルス幅ず
つシフトしている。換言すると、前段の一次パルスが出
力された後直ちに次段の一次パルスが出力される。論理
的なレベルでは順次出力される一次パルスは重ならない
が、実際にはパルスの立ち上がりや立ち下がりにダレが
あるのでジッタが生じ互いに重なり合う場合が生じる。 【００２０】続いて、図３のタイミングチャートを参照
して二次パルスΦの生成動作について説明する。Ｎ段目
のＮＡＮＤn には前述した様に固定パタン除去回路を構
成するＮＯＲn が接続されている。このＮＯＲn はＮ段
目の一次パルスＢn と前段の二次パルスΦn-1 とのノア
処理を行ない、パルスＣn を出力する。図３のタイミン
グチャートから明らかな様に、このパルスＣn は前段の
二次パルスΦn-1 の立ち下がりに同期して立ち上がる。
従って、Ｎ段目の一次パルスＢn にジッタが含まれてい
ても、対応するパルスＣn からはこのジッタが除去され
る。このパルスＣn は遅延素子ＤＬＹn を介して所定量
だけ遅延され最終的な二次パルスΦn が出力される。こ
の様に、固定パタン除去回路は、先発の二次パルスを制
御信号として受け入れ且つこの先発二次パルスの立ち下
がりと同位相の立ち上がりを有する後発二次パルスの出
力タイミングを制御し固定重複パタンを取り除く。この
様な処理を施されて順次出力された二次パルスΦn-1 ，
Φn ，Φn+1 ，…は互いに重なり合う事がなく従来問題
となっていた表示画像の縦筋欠陥を除去できる。 【００２１】図４は図１に示す回路の一変形例を表わし
ており、理解を容易にする為に特に水平走査部のＮ段目
のみを切り取って示してある。図１に示す構成要素と同
一部分については同一の参照符号を付してある。異なる
点は、固定パタン除去回路がインバータＩとＮＡＮＤ素
子との組み合わせから構成されている事である。かかる
構成を有する固定パタン除去回路は図１に示す固定パタ
ン除去回路（ＮＯＲn）と同様の機能を有する。 【００２２】図５を参照して、本発明にかかる水平走査
部の他の実施例を説明する。理解を容易にする為に、図
１に示す水平走査部と同一の構成要素については同一の
参照符号を付してある。図１に示す実施例と異なる点
は、シフトレジスタＳ／Ｒの各段出力端子に接続されて
いたＮＡＮＤ素子が取り除かれている事である。従っ
て、本例においてはシフトレジスタの各段から出力され
るデータパルスＤが直接対応するＮＯＲ素子に入力され
ている。これと関連して、各ＮＯＲ素子の他の入力端子
には前段からの二次パルスΦではなく前々段からの二次
パルスΦが制御信号として入力されている。 【００２３】次に、図６を参照して図５に示す水平走査
回路の動作を説明する。前述した様に、シフトレジスタ
Ｓ／Ｒはクロック信号ＨＣＫの一周期分に相当する幅を
有するデータパルスＤを直接順次出力する。各データパ
ルスはクロック信号の半周期分ずつ互いにシフトしてい
る。この例ではデータパルスは２つのグループに分けら
れる。一方のグループは偶数段目のデータパルスＤn ，
Ｄn+2 ，Ｄn+4 ，…を含み、他方のグループは奇数段目
のデータパルスＤn+1 ，Ｄn+3 ，Ｄn+5 ，…を含んでい
る。偶数段グループのデータパルスと奇数段グループの
データパルスは各々異なった信号線から供給される映像
信号をサンプリングする為に用いられる。同一グループ
内においてジッタによりパルス干渉が生じる惧れがあ
る。この為、本実施例では直前段の二次パルスではな
く、前々段の二次パルスを制御信号として当該段の二次
パルス立ち上がりタイミングを規制している。この様
に、本発明は一般に先発のパルスを制御信号としてパル
ス干渉の可能性がある特定の後発パルスの出力タイミン
グを規制するものであり、特定の後発パルスは図１に示
した様な次発パルスに限られるものではない。 【００２４】この様に、間をおいてパルス発生タイミン
グを制御する事態は、例えば図７に示す場合にも現われ
る。この例では、シフトレジスタ内で転送されるデータ
パルスＤの幅が長く設定されており、クロック信号ＨＣ
Ｋの二周期分に相当している。この場合でも、シフトレ
ジスタは互いにクロック信号の半周期分ずつシフトされ
たデータパルスＤn ，Ｄn+1 ，Ｄn+2 ，Ｄn+3 ，
Ｄn+4 ，Ｄn+5 ，…を順次出力する。図７のタイミング
チャートから明らかな様に、パルス干渉あるいはビット
干渉は３段おきに生じる。例えば、先発データパルスＤ
n の立ち下がりタイミングと後発データパルスＤn+4 の
立ち上がりタイミングが同位相にあるので、両者の間に
ビット干渉が生じる惧れがある。従って、この場合には
４段前の水平スイッチ駆動パルスを制御信号として当該
段の水平スイッチ駆動パルスの発生タイミングを規制す
る事となる。 【００２５】 【発明の効果】以上説明した様に、本発明によれば、水
平走査回路内に固定パタン除去回路を設ける事により表
示画像の縦筋欠陥を除去する事ができるという効果があ
る。又、固定パタン除去回路は先発パルスを用いて後発
パルスの出力タイミングを制御しているので回路構成が
比較的簡便であるとともに、各段デバイスの電気特性の
ばらつきに対しても強い構造となっている。かかる固定
重複パタン除去機能付の水平走査回路は特にＲＧＢ同時
駆動方式を採用するアクティブマトリクス型液晶表示装
置に適用した場合顕著な効果を奏する事ができる。
【図面の簡単な説明】
【図１】本発明にかかる水平走査回路が適用されたアク
ティブマトリクス型液晶表示装置の一例を示す回路図で
ある。 【図２】図１に示す水平走査回路の動作を説明する為の
タイミングチャートである。 【図３】同じく水平走査回路の動作を説明する為のタイ
ミングチャートである。 【図４】図１に示す水平走査回路に含まれる固定パタン
除去回路の変形例を示す回路図である。 【図５】水平走査回路の他の実施例を示す回路図であ
る。 【図６】図５に示す水平走査回路の動作を説明する為の
タイミングチャートである。 【図７】図５に示す水平走査回路の変形例の動作を説明
する為のタイミングチャートである。 【図８】従来のアクティブマトリクス型液晶表示装置を
示す回路図である。 【図９】図８に示す従来例の課題を説明する為のタイミ
ングチャートである。 【符号の説明】 Ｓ／Ｒ シフトレジスタ ＮＯＲ ノアゲート素子（固定パタン除去回路） ＤＬＹ 遅延素子 Ｓ トランスミッションゲート素子（スイッチ手
段） Ｔ 薄膜トランジスタ（能動素子） Ｌ 液晶セル
ティブマトリクス型液晶表示装置の一例を示す回路図で
ある。 【図２】図１に示す水平走査回路の動作を説明する為の
タイミングチャートである。 【図３】同じく水平走査回路の動作を説明する為のタイ
ミングチャートである。 【図４】図１に示す水平走査回路に含まれる固定パタン
除去回路の変形例を示す回路図である。 【図５】水平走査回路の他の実施例を示す回路図であ
る。 【図６】図５に示す水平走査回路の動作を説明する為の
タイミングチャートである。 【図７】図５に示す水平走査回路の変形例の動作を説明
する為のタイミングチャートである。 【図８】従来のアクティブマトリクス型液晶表示装置を
示す回路図である。 【図９】図８に示す従来例の課題を説明する為のタイミ
ングチャートである。 【符号の説明】 Ｓ／Ｒ シフトレジスタ ＮＯＲ ノアゲート素子（固定パタン除去回路） ＤＬＹ 遅延素子 Ｓ トランスミッションゲート素子（スイッチ手
段） Ｔ 薄膜トランジスタ（能動素子） Ｌ 液晶セル
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−28097（ＪＰ，Ａ)
特開 昭61−212113（ＪＰ，Ａ)
特開 昭61−94300（ＪＰ，Ａ)
特開 昭62−214783（ＪＰ，Ａ)
特開 昭62−135812（ＪＰ，Ａ)
特開 昭64−73391（ＪＰ，Ａ)
特開 平５−166393（ＪＰ，Ａ)
特開 平４−179996（ＪＰ，Ａ)
特開 平５−119741（ＪＰ，Ａ)
特開 平５−165427（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 3/00 - 3/38
G02F 1/133 505 - 580
G11C 19/00
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 映像信号を供給する共通の信号線と、 該信号線に接続された複数組のスイッチングトランジス
タ及び負荷とから成り、各スイッチングトランジスタは
該信号線に接続する入力端子と、負荷が接続する出力端
子と、ゲート端子とを備える水平走査回路装置であっ
て、 前記スイッチングトランジスタに対応して順次一次パル
スを供給するシフトレジスタと、 該スイッチングトランジスタと該シフトレジスタとの間
に介在して一次パルスを二次パルスに整形する論理ゲー
ト手段とを備え、前記シフトレジスタは順次一次パルスを出力するためＮ
番目の出力段及びＭ番目の出力段（Ｎ＜Ｍ）を含む複数
の出力段を備え、 前記論理ゲート手段は該シフトレジスタの複数の出力段
に対応して複数設けられており、各論理ゲート手段は二
個の入力端子と一個の出力端子を備え、 Ｎ番目の論理ゲート手段は、該シフトレジスタのＮ番目
の出力端子から出力されたＮ番目の一次パルスをＮ番目
の二次パルスに整形し、 Ｍ番目の論理ゲート手段は、一方の入力端子が該シフト
レジスタのＭ番目の出力端子に接続し、他方の入力端子
が該Ｎ番目の論理ゲート手段の出力端子に接続し、出力
端子が対応するＭ番目のスイッチングトランジスタのゲ
ート端子に接続し、 Ｍ番目の 論理ゲート手段は、Ｎ番目の論理ゲート手段か
ら出力されたＮ番目の二次パルスと該シフトレジスタの
Ｍ番目の出力段より供給されるＭ番目の一次パルスとを
その入力とし、Ｎ番目の二次パルスが立ち下がった後
に、立ち上がるようなＭ番目の二次パルスを出力し、 Ｍ番目のスイッチングトランジスタは、Ｍ番目の二次パ
ルスをゲート端子に受け入れて導通し、該信号線から供
給される映像信号を該負荷にサンプリング することを特
徴とする水平走査回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001077365A JP3436255B2 (ja) | 2001-03-19 | 2001-03-19 | 固定重複パタン除去機能付水平走査回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001077365A JP3436255B2 (ja) | 2001-03-19 | 2001-03-19 | 固定重複パタン除去機能付水平走査回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04208492A Division JP3277382B2 (ja) | 1992-01-31 | 1992-01-31 | 固定重複パタン除去機能付水平走査回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001306043A JP2001306043A (ja) | 2001-11-02 |
| JP3436255B2 true JP3436255B2 (ja) | 2003-08-11 |
Family
ID=18934130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001077365A Expired - Lifetime JP3436255B2 (ja) | 2001-03-19 | 2001-03-19 | 固定重複パタン除去機能付水平走査回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3436255B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005208448A (ja) * | 2004-01-26 | 2005-08-04 | Sony Corp | 表示装置および表示装置の駆動方法 |
-
2001
- 2001-03-19 JP JP2001077365A patent/JP3436255B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001306043A (ja) | 2001-11-02 |
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