JP3436255B2 - 固定重複パタン除去機能付水平走査回路装置 - Google Patents
固定重複パタン除去機能付水平走査回路装置Info
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Description
されたゲートラインとデータラインとの交点に形成され
た薄膜トランジスタ等の能動素子と、対応する画素電極
とから構成されるアクティブマトリクス型液晶表示装置
に関する。より詳しくは、映像信号を線順次でデータラ
インに分配供給する為の水平走査回路に関する。 【0002】 【従来の技術】本発明の理解を容易にする為に背景技術
として図8にアクティブマトリクス型液晶表示装置の一
般的な等価回路を示す。図示する様に、この型の液晶表
示装置はX軸方向に平行に配列された複数のゲートライ
ンあるいはゲート線X1 ,X2,…と、Y軸方向に平行
に配列された複数のデータラインあるいはデータ線
Y1,Y2 ,…とを備えている。各ゲート線とデータ線
との交点には能動素子例えば薄膜トランジスタ(TF
T)T11,T12,T21,T22,…が形成されている。又
対応して、液晶セルL11,L12,L21,L22,…も形成
されている。各TFTのゲート電極はゲート線に接続さ
れており、ソース電極はデータ線に接続されており、ド
レイン電極は対応する液晶セルの画素電極に接続されて
いる。なお、個々の液晶セルは画素電極及び対向する共
通電極COMによって挟持された液晶から構成されてい
る。 【0003】各データ線Y1 ,Y2 ,…は夫々対応する
スイッチングトランジスタS1 ,S 2 ,…を介して共通
の信号線SIGに接続されている。この信号線SIGに
は外部から映像信号が供給される。各スイッチングトラ
ンジスタのゲート電極には水平走査回路が接続されてい
る。この水平走査回路は外部から入力される水平クロッ
ク信号HCLKに同期して順次水平スイッチ駆動パルス
Φ1 ,Φ2 ,…をスイッチングトランジスタのゲート電
極に印加する。一方、ゲート線X1 ,X2 ,…は図示し
ない垂直走査回路に接続されている。 【0004】次に、図8に示す回路の動作を簡潔に説明
する。図示しない垂直走査回路を駆動するとゲート線が
線順次で励起され行毎にTFTが選択される。この時、
水平走査回路を駆動しスイッチングトランジスタを線順
次で動作させると、信号線SIGに供給された映像信号
が順次各データ線にサンプリングされる。サンプリング
された映像信号は行毎に選択されたTFTを介して順次
対応する液晶セルに書き込まれる。この様にして、映像
信号のサンプリングデータは点順次で個々の液晶セルに
書き込まれる事になる。 【0005】 【発明が解決しようとする課題】次に、図9を参照して
発明が解決しようとする課題を簡潔に説明する。図8に
示す水平走査回路はシフトレジスタ等から構成されてお
り、順次水平スイッチ駆動パルスΦ1 ,Φ2 ,…を出力
する。論理的なレベルで考えると、先発のパルスΦ1 と
後発のパルスΦ2 とは重ならない様に設計されている。
しかしながら、実際にはパルスの立ち上がりや立ち下が
りにダレ等がある為ジッタが生じ部分的に重なってしま
う場合が生じる。即ち、隣接するパルスが互いに干渉す
る。このジッタの量はシフトレジスタの各段における個
々のデバイスの電気特性に依存しており固有のものであ
る。従って、パルス列間における重複パタンは固定して
おり、シフトレジスタの特定の段には常に特定の量のジ
ッタが現われる傾向にある。 【0006】前述した様に、先発パルスΦ1 に応答して
対応するスイッチングトランジスタS1 が導通し共通の
信号線SIGから映像信号が対応するデータ線Y1 にサ
ンプリングされる。次に、後発パルスΦ2 に応答して対
応するスイッチングトランジスタS2 が導通し共通の信
号線SIGから映像信号が対応するデータ線Y2 にサン
プリングされる。この時、ジッタがあると先発パルスΦ
1 が立ち下がらない内に後発パルスΦ2 が立ち上がるの
で、その間の充放電電流によって信号線SIGに電位の
揺れが生じる。この電位揺れは先発パルスが立ち下がら
ない内に生じるので、データ線Y1 にサンプリングされ
てしまい、結果的にデータ線Y1 のサンプリングデータ
に誤差が生じてしまう。この誤差はジッタ量に依存して
いるので、特にジッタが著しい特定の段に常に現われる
事になる。これは画面全体として見ると所謂縦筋となっ
て現われ画像品質を著しく損なうという問題点がある。
一般に、信号線SIGに映像信号を出力するビデオドラ
イバの出力インピーダンスは高く、且つ信号線のインピ
ーダンスも高い為、水平スイッチ駆動パルスのジッタの
影響を強く受け、画像の縦筋あるいは固定重複パタンが
顕著である。さらに、水平走査回路のクロック周波数を
下げ低消費電力化を図る為、所謂RGB同時駆動を行な
うと、見掛け上画素の列数が少なくなる為縦筋欠陥が一
層顕著になるという問題点がある。 【0007】上述した従来の技術の問題点に鑑み、本発
明はアクティブマトリクス型液晶表示装置に内蔵される
水平走査回路に固定重複パタン除去機能を付与し画像の
縦筋欠陥を改善する事を目的とする。 【0008】 【課題を解決するための手段】上述した従来の技術の課
題を解決し且つ本発明の目的を達成する為に講じられた
手段は以下の通りである。即ち、映像信号を供給する共
通の信号線と、該信号線に接続された複数組のスイッチ
ングトランジスタ及び負荷とから成り、各スイッチング
トランジスタは該信号線に接続する入力端子と、負荷が
接続する出力端子と、ゲート端子とを備える水平走査回
路装置であって、前記スイッチングトランジスタに対応
して順次一次パルスを供給するシフトレジスタと、該ス
イッチングトランジスタと該シフトレジスタとの間に介
在して一次パルスを二次パルスに整形する論理ゲート手
段とを備え、前記シフトレジスタは順次一次パルスを出
力するためN番目の出力段及びM番目の出力段(N<
M)を含む複数の出力段を備え、前記論理ゲート手段は
該シフトレジスタの複数の出力段に対応して複数設けら
れており、各論理ゲート手段は二個の入力端子と一個の
出力端子を備え、N番目の論理ゲート手段は、該シフト
レジスタのN番目の出力端子から出力されたN番目の一
次パルスをN番目の二次パルスに整形し、M番目の論理
ゲート手段は、一方の入力端子が該シフトレジスタのM
番目の出力端子に接続し、他方の入力端子が該N番目の
論理ゲート手段の出力端子に接続し、出力端子が対応す
るM番目のスイッチングトランジスタのゲート端子に接
続し、M番目の論理ゲート手段は、N番目の論理ゲート
手段から出力されたN番目の二次パルスと該シフトレジ
スタのM番目の出力段より供給されるM番目の一次パル
スとをその入力とし、N番目の二次パルスが立ち下がっ
た後に、立ち上がるようなM番目の二次パルスを出力
し、M番目のスイッチングトランジスタは、M番目の二
次パルスをゲート端子に受け入れて導通し、該信号線か
ら供給される映像信号を該負荷にサンプリングすること
を特徴とする。 【0009】本発明によれば、水平走査回路装置は一次
パルス信号を順次発生する為のシフトレジスタの出力段
に、二次パルスを出力する論理ゲート手段を接続してい
る。この論理ゲート手段は、先に発生したN段目の先発
二次パルスを制御信号として受け入れ且つこの先発二次
パルスの立ち下がりと同位相の立ち上がりを有するM段
目の後発二次パルスの出力タイミングを制御している。
換言すると、先発パルスの出力中には後発パルスの出力
を禁止し、先発パルスが立ち下がった後確実に後発パル
スが立ち上がる様にしている。この結果、シフトレジス
タのN段目に対応する先発サンプリングとM段目に対応
する後発サンプリングが必ず重ならない事になるので、
縦筋あるいは固定重複パタンが除去できる。この発明に
おいては、後発パルスの出力タイミングを制御する為に
先発パルスを用いている。それ故、特に複雑な構成を有
する回路の追加やクロック源の追加を要しない。 【0010】 【発明の実施の形態】以下図面を参照して本発明の好適
な実施例を詳細に説明する。図1は本発明をアクティブ
マトリクス型液晶表示装置に適用した一例を示す模式的
な回路ブロック図である。なお、本発明はかかる二次元
表示装置ばかりでなく、広く一般に二次元アドレス装置
に適用可能なものである。 【0011】図示する様に、本装置は、X軸方向に平行
に配列された複数のゲート線X1 ,X2 ,…と、Y軸方
向に平行に配列された複数のデータ線Yn ,Yn+1 ,Y
n+2,…とを有している。さらに、これらゲート線群に
ゲート信号を線順次供給する第1の走査部あるいは垂直
走査部と、これらデータ線群に映像信号を線順次供給す
る第2の走査部あるいは水平走査部とを備えている。 【0012】ゲート線群及びデータ線群の各交点には夫
々能動素子例えば薄膜トランジスタ(TFT)T1,n ,
T1,n+1 ,T1,n+2 ,T2,n ,T2,n+1 ,T2,n+2 が設
けられている。個々のTFTには対応する液晶セルL
1,n ,L1,n+1 ,L1,n+2 ,L 2,n ,L2,n+1 ,L
2,n+2 ,…が接続されている。個々の液晶セルは画素電
極、対向する共通電極、及び両電極の間に挟持された液
晶層とから構成されている。各TFTのドレイン電極は
画素電極に接続されており、ゲート電極は対応するゲー
ト線に接続されており、ソース電極は対応するデータ線
に接続されている。各TFTはゲート線から供給される
ゲート信号によって行毎に選択され且つ、データ線から
供給される映像信号を点順次でアクセスし、対応する液
晶セルに書き込む。 【0013】なお、図示しないが、マトリクス状に配列
された複数の画素電極と、TFT群と、ゲート線群と、
データ線群と、垂直走査部と、水平走査部とは一方の基
板上に半導体プロセスを用いて形成されている。又、共
通電極は他方の基板に形成されている。両基板を所定の
間隙を介して重ね合わせ液晶層を挟持する事によりアク
ティブマトリクス型液晶表示装置を得る事ができる。 【0014】引き続き図1を参照して、本発明の要部を
なす水平走査部の回路構成を詳細に説明する。水平走査
部はシフトレジスタS/Rを備えている。このシフトレ
ジスタはD型のフリップフロップ(D−FF)を多段接
続したものであって、簡便の為N段目ないしN+2段目
のみを切り取って示してある。シフトレジスタの各段出
力部にはNAND素子が接続されている。特に、シフト
レジスタの各段との対応を示す場合には参照符号NAN
Dにサフィックスを付す事にする。例えば、N段目の出
力端子に接続されているNAND素子はNANDn で表
わす。以下、他の種類の素子及び信号パルス等について
も同様の規則によりシフトレジスタ段との対応関係を示
す必要がある場合にはサフィックスを用いる事にする。
各NAND素子からは順次水平スイッチ駆動パルスBが
出力される。このパルスはジッタが含まれており固定重
複パタンが除去されていないので以下一次パルスBと称
する。 【0015】NAND素子の出力端子にはNOR素子が
接続されている。このNOR素子群が、論理ゲート手段
として、固定パタン除去回路を構成する。各NOR素子
の出力端子には遅延素子DLYが接続されている。これ
ら遅延素子群が遅延回路を構成する。遅延回路の出力端
子にはジッタが除去され且つ所定の遅延処理を施された
水平スイッチ駆動パルスΦが出力される。以下、かかる
処理を施されたパルスを二次パルスΦと称する。実際に
は、遅延素子DLYの出力は二次パルスΦとその反転パ
ルスである。遅延素子の一対の出力端子にはトランスミ
ッションゲート素子Sが接続されている。これらトラン
スミッションゲート素子群がスイッチ手段を構成する。
各トランスミッションゲート素子の入力端子は映像信号
を供給する信号線SIGに共通に結線されているととも
に、出力端子は対応するデータ線Yに接続されている。
二次パルスΦが印加されている期間に限りトランスミッ
ションゲート素子が導通し、映像信号が順次対応するデ
ータ線Yにサンプリング転送される。 【0016】固定パタン除去回路を構成する個々のNO
R素子の入力端子の一方には前述した様に一次パルスB
が供給されるとともに、他方の入力端子には二次パルス
Φが入力される。このNOR素子は先発の二次パルスΦ
を制御信号として受け入れ且つこの先発二次パルスの立
ち下がりと同位相の立ち上がりを有する後発一次パルス
Bの出力タイミングを制御するものである。本例におい
ては、前段に対応する二次パルスΦに基き次段に対応す
る一次パルスBの立ち上がりタイミングを規制してい
る。例えば、N段目に対応するNORn はΦn-1 に基き
Bn をゲート制御している。 【0017】又、遅延回路を構成する個々の遅延素子D
LYは、本例においては直列接続されたインバータから
なる。インバータの接続個数を適宜設定する事により所
望の遅延量が得られる。なお、NOR素子にも所定の遅
延が生じる。従って、回路全体としての遅延量はNOR
素子分と遅延素子DLY分とを合計したものである。 【0018】次に図2及び図3を参照して図1に示す水
平走査部の動作を詳細に説明する。最初に、図2のタイ
ミングチャートに基きシフトレジスタS/Rによる一次
パルスBの出力について説明する。シフトレジスタS/
RのN段目のD−FFには前段からデータパルスDn-1
が転送されてくる。又、シフトレジスタの各段には水平
クロック信号HCK1とその反転信号HCK2とが供給
されている。この例では、データパルスDの幅はクロッ
ク信号の一周期分に設定されている。シフトレジスタの
N段目に入力された前段からのデータパルスDn-1 はイ
ンバータ対によってクロックの半周期分だけ遅延され且
つ反転される。この処理を受けたパルスの波形をAn と
して示す。このパルスAn はさらに別のインバータによ
り反転されN段目のデータパルスDn が得られる。タイ
ミングチャートから明らかな様に、データパルスDn は
前段のデータパルスDn-1 に比べてクロックの半周期分
だけシフトしている。この様に、シフトレジスタS/R
はクロックの半周期分だけシフトしたデータパルス
Dn ,Dn+1 ,Dn+2 ,…を順次出力する。 【0019】シフトレジスタの各段出力端子にはNAN
D素子が接続されている。例えば、N段目に接続された
NANDn はこの段のデータパルスDn と次段のデータ
パルスDn+1 とのナンド処理を行ない一次パスルBn を
出力する。同様に、N+1段目の出力端子に接続された
NANDn+1 は次の一次パルスBn+1 を出力する。この
様にして、順次出力された一次パルスBはクロックの半
周期分に相当する幅を有するとともに、そのパルス幅ず
つシフトしている。換言すると、前段の一次パルスが出
力された後直ちに次段の一次パルスが出力される。論理
的なレベルでは順次出力される一次パルスは重ならない
が、実際にはパルスの立ち上がりや立ち下がりにダレが
あるのでジッタが生じ互いに重なり合う場合が生じる。 【0020】続いて、図3のタイミングチャートを参照
して二次パルスΦの生成動作について説明する。N段目
のNANDn には前述した様に固定パタン除去回路を構
成するNORn が接続されている。このNORn はN段
目の一次パルスBn と前段の二次パルスΦn-1 とのノア
処理を行ない、パルスCn を出力する。図3のタイミン
グチャートから明らかな様に、このパルスCn は前段の
二次パルスΦn-1 の立ち下がりに同期して立ち上がる。
従って、N段目の一次パルスBn にジッタが含まれてい
ても、対応するパルスCn からはこのジッタが除去され
る。このパルスCn は遅延素子DLYn を介して所定量
だけ遅延され最終的な二次パルスΦn が出力される。こ
の様に、固定パタン除去回路は、先発の二次パルスを制
御信号として受け入れ且つこの先発二次パルスの立ち下
がりと同位相の立ち上がりを有する後発二次パルスの出
力タイミングを制御し固定重複パタンを取り除く。この
様な処理を施されて順次出力された二次パルスΦn-1 ,
Φn ,Φn+1 ,…は互いに重なり合う事がなく従来問題
となっていた表示画像の縦筋欠陥を除去できる。 【0021】図4は図1に示す回路の一変形例を表わし
ており、理解を容易にする為に特に水平走査部のN段目
のみを切り取って示してある。図1に示す構成要素と同
一部分については同一の参照符号を付してある。異なる
点は、固定パタン除去回路がインバータIとNAND素
子との組み合わせから構成されている事である。かかる
構成を有する固定パタン除去回路は図1に示す固定パタ
ン除去回路(NORn)と同様の機能を有する。 【0022】図5を参照して、本発明にかかる水平走査
部の他の実施例を説明する。理解を容易にする為に、図
1に示す水平走査部と同一の構成要素については同一の
参照符号を付してある。図1に示す実施例と異なる点
は、シフトレジスタS/Rの各段出力端子に接続されて
いたNAND素子が取り除かれている事である。従っ
て、本例においてはシフトレジスタの各段から出力され
るデータパルスDが直接対応するNOR素子に入力され
ている。これと関連して、各NOR素子の他の入力端子
には前段からの二次パルスΦではなく前々段からの二次
パルスΦが制御信号として入力されている。 【0023】次に、図6を参照して図5に示す水平走査
回路の動作を説明する。前述した様に、シフトレジスタ
S/Rはクロック信号HCKの一周期分に相当する幅を
有するデータパルスDを直接順次出力する。各データパ
ルスはクロック信号の半周期分ずつ互いにシフトしてい
る。この例ではデータパルスは2つのグループに分けら
れる。一方のグループは偶数段目のデータパルスDn ,
Dn+2 ,Dn+4 ,…を含み、他方のグループは奇数段目
のデータパルスDn+1 ,Dn+3 ,Dn+5 ,…を含んでい
る。偶数段グループのデータパルスと奇数段グループの
データパルスは各々異なった信号線から供給される映像
信号をサンプリングする為に用いられる。同一グループ
内においてジッタによりパルス干渉が生じる惧れがあ
る。この為、本実施例では直前段の二次パルスではな
く、前々段の二次パルスを制御信号として当該段の二次
パルス立ち上がりタイミングを規制している。この様
に、本発明は一般に先発のパルスを制御信号としてパル
ス干渉の可能性がある特定の後発パルスの出力タイミン
グを規制するものであり、特定の後発パルスは図1に示
した様な次発パルスに限られるものではない。 【0024】この様に、間をおいてパルス発生タイミン
グを制御する事態は、例えば図7に示す場合にも現われ
る。この例では、シフトレジスタ内で転送されるデータ
パルスDの幅が長く設定されており、クロック信号HC
Kの二周期分に相当している。この場合でも、シフトレ
ジスタは互いにクロック信号の半周期分ずつシフトされ
たデータパルスDn ,Dn+1 ,Dn+2 ,Dn+3 ,
Dn+4 ,Dn+5 ,…を順次出力する。図7のタイミング
チャートから明らかな様に、パルス干渉あるいはビット
干渉は3段おきに生じる。例えば、先発データパルスD
n の立ち下がりタイミングと後発データパルスDn+4 の
立ち上がりタイミングが同位相にあるので、両者の間に
ビット干渉が生じる惧れがある。従って、この場合には
4段前の水平スイッチ駆動パルスを制御信号として当該
段の水平スイッチ駆動パルスの発生タイミングを規制す
る事となる。 【0025】 【発明の効果】以上説明した様に、本発明によれば、水
平走査回路内に固定パタン除去回路を設ける事により表
示画像の縦筋欠陥を除去する事ができるという効果があ
る。又、固定パタン除去回路は先発パルスを用いて後発
パルスの出力タイミングを制御しているので回路構成が
比較的簡便であるとともに、各段デバイスの電気特性の
ばらつきに対しても強い構造となっている。かかる固定
重複パタン除去機能付の水平走査回路は特にRGB同時
駆動方式を採用するアクティブマトリクス型液晶表示装
置に適用した場合顕著な効果を奏する事ができる。
ティブマトリクス型液晶表示装置の一例を示す回路図で
ある。 【図2】図1に示す水平走査回路の動作を説明する為の
タイミングチャートである。 【図3】同じく水平走査回路の動作を説明する為のタイ
ミングチャートである。 【図4】図1に示す水平走査回路に含まれる固定パタン
除去回路の変形例を示す回路図である。 【図5】水平走査回路の他の実施例を示す回路図であ
る。 【図6】図5に示す水平走査回路の動作を説明する為の
タイミングチャートである。 【図7】図5に示す水平走査回路の変形例の動作を説明
する為のタイミングチャートである。 【図8】従来のアクティブマトリクス型液晶表示装置を
示す回路図である。 【図9】図8に示す従来例の課題を説明する為のタイミ
ングチャートである。 【符号の説明】 S/R シフトレジスタ NOR ノアゲート素子(固定パタン除去回路) DLY 遅延素子 S トランスミッションゲート素子(スイッチ手
段) T 薄膜トランジスタ(能動素子) L 液晶セル
Claims (1)
- (57)【特許請求の範囲】 【請求項1】 映像信号を供給する共通の信号線と、 該信号線に接続された複数組のスイッチングトランジス
タ及び負荷とから成り、各スイッチングトランジスタは
該信号線に接続する入力端子と、負荷が接続する出力端
子と、ゲート端子とを備える水平走査回路装置であっ
て、 前記スイッチングトランジスタに対応して順次一次パル
スを供給するシフトレジスタと、 該スイッチングトランジスタと該シフトレジスタとの間
に介在して一次パルスを二次パルスに整形する論理ゲー
ト手段とを備え、前記シフトレジスタは順次一次パルスを出力するためN
番目の出力段及びM番目の出力段(N<M)を含む複数
の出力段を備え、 前記論理ゲート手段は該シフトレジスタの複数の出力段
に対応して複数設けられており、各論理ゲート手段は二
個の入力端子と一個の出力端子を備え、 N番目の論理ゲート手段は、該シフトレジスタのN番目
の出力端子から出力されたN番目の一次パルスをN番目
の二次パルスに整形し、 M番目の論理ゲート手段は、一方の入力端子が該シフト
レジスタのM番目の出力端子に接続し、他方の入力端子
が該N番目の論理ゲート手段の出力端子に接続し、出力
端子が対応するM番目のスイッチングトランジスタのゲ
ート端子に接続し、 M番目の 論理ゲート手段は、N番目の論理ゲート手段か
ら出力されたN番目の二次パルスと該シフトレジスタの
M番目の出力段より供給されるM番目の一次パルスとを
その入力とし、N番目の二次パルスが立ち下がった後
に、立ち上がるようなM番目の二次パルスを出力し、 M番目のスイッチングトランジスタは、M番目の二次パ
ルスをゲート端子に受け入れて導通し、該信号線から供
給される映像信号を該負荷にサンプリング することを特
徴とする水平走査回路装置。
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