JP3356664B2 - 読み出し専用メモリ装置 - Google Patents
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Description
リ(read-only-memory(ROM))に関し、特にワード
線とビット線の間の抵抗素子としてドープしたポリシリ
コンポストを用いるROMに関する。
のような指令および情報を二進形式で記憶する。この情
報は、ROMの製造プロセスの間、ROM内に符号化さ
れて入力されるのでこの記憶は永続的である。ROM
は、平行なワード線の平面上の列と平行なビット線の列
とからなり、それらは互いに直交しかつ絶縁されてい
る。即ちこれら2つの列の面は絶縁層で互いに分離さ
れ、かつ平行となっている。
ETのような活性半導体のデバイスは、メモリセルを構
成するよう各ワード線とビット線を相互に接続してい
る。各セルにおけるデバイスの存在あるいは不存在によ
り、論理「1」または「0」がセル内に記憶される。こ
の製造プロセスにおいて、全てのセルには、通常デバイ
スが具備され、そしてこの特定のデバイスへのリンク
は、符号化入力プロセスでは開放(断絶)状態にある。
はゲート)は、ワード線に接続され、エミッタ電極また
はソース電極がビット線に接続されている。ワード線上
の正電位は、セルにあるデバイスをターンオンさせ、一
方リンクが取り除かれている(デバイスが切断されてい
る)セルには何等変化は存在しない。そしてこのビット
線は、並列にその後読み出され、「1」信号と「0」信
号のグループが得られ、これがROMの出力となる。こ
のROMの構成は公知である。
ションのため、半導体リソグラフ技術および製造技術の
進歩によりメモリ容量の拡大をめざしている。例えばコ
ンパクトディスクプレーヤは、記録トラックのあらゆる
部分で一定の速度を維持するような機械的駆動部分を必
要とする。このコンパクトディスクプレーヤは、壊れ易
く移動中の動作には向かない。ROMがコンパクトディ
スクと同一容量の約1時間の音楽を記録できると、新た
な商業マーケットが開けてくる。
用いられる最小の特徴サイズ、即ち最小「デザインルー
ル」と、ワード線とビット線を接続する活性回路の複雑
さに関係している。このデザインルールは、1ミクロン
から0.35ミクロンまで4段階で減少し、その結果各
段階でメモリサイズは4倍になり、即ち1メガビットか
ら64メガビットになった。さらに0.25ミクロンと
0.18ミクロンのデザインルールまで減少することが
予測されている。各セルにより占有される面積は、活性
デバイスの複雑さに比例し、MOSFETセルにより必
要される最小面積はA=16λ2 で、λはデザインルー
ルの寸法である。
的は、デザインルールをさらに縮小し、かつメモリ密度
を上げるためにワード線とビット線を接続する素子の構
造を単純化することである。リソグラフィ技術を用いた
デザインルールが縮小させて、既存の半導体技術および
利点を利用し続けることが望ましい。1つのセルサイト
に複数のビットを記憶することにより、チップ上の記憶
密度を増加させることができる。このROMは同一チッ
プ上の電子部品により読み出し可能で、かつ小型で持ち
運び易くかつ頑丈なもので、圧縮アルゴリズムを用いて
1時間以上の音楽を記憶できるようなものである。
ポストをワード線とビット線の間の抵抗素子として用い
たROMに関する。このポリシリコンポストはドープさ
れていてもされていなくてもよい。
互いに離間しかつ互いに平行であり、このワード線に直
交し互いに平行なビット線とは絶縁層により分離されて
いる。各ワード線とビット線の重なり合った部分(proj
ected intersection)がセルサイトを構成し、間の絶縁
層に記録されるべきデータを表すメモリアルゴリズムに
より決定されるセルサイトの場所に開口が形成される。
データ抵抗体がそのセルサイトでワード線とビット線と
を接続する。入力がn段リングカウンタから与えられ、
ワード線に接続される各ドライバをシーケンシャルに駆
動する。各ビット線は、検出増幅器(sense amplifie
r) に接続され、この検出増幅器は、分別(弁別)器
(discriminator) に接続され、この分別器が駆動線上
のセルサイトのデータ抵抗体の存否を検出する。
して出力シフトレジスタに与えられる。各ワード線は、
第1絶縁層により支持されている。現在の半導体処理技
術を利用するために、この絶縁層は酸化シリコンあるい
は窒化シリコンであり、ワード線は後続の処理に適応す
るために耐火金属硅化物製である。ドープポリシリコン
から形成されたデータ抵抗体は、ビット線とワード線間
の絶縁層に形成された開口を充填し、ワード線とビット
線とを接続する。
のものである。最小の抵抗値は、セルサイトの数と、ワ
ード線とビット線の抵抗値により決定される。各ドライ
バの出力インピーダンスと各検出増幅器の入力インピー
ダンスは、それぞれワード線の抵抗値またはビット線の
抵抗値以下である。最大の抵抗値は、熱ノイズを考慮し
て決定される。
抵抗体の抵抗値は、各セルサイトにおいて多段階(複
数)のデータ(data depth)を与えるために、個々の抵
抗値から選択される。個々の抵抗値の選択は、全てのデ
ータ抵抗体に対し達成可能な製作誤差、許容可能なエラ
ーレートと使用可能な抵抗体の抵抗値の範囲により決定
される。各セルサイトにおける個々の抵抗値は、各デー
タ抵抗体を形成するポリシリコンのドーピングレベルを
変化させることにより、あるいはドーピングレベルを一
定に保ちながら各セルサイトの開口の大きさを変化させ
ることにより、あるいは各セルのアニール温度を変化さ
せる(例えば、抵抗値を変化させる)ことにより達成で
きる。
なくとも1組のビット線と少なくとも1組のワード線と
は、第1レベルのビット線と第1絶縁層により支持され
た絶縁層上に堆積される。ワード線の第1の組は、第1
絶縁層の下に形成される。導電製のポストでもって充填
された開口は、全てのワード線をドライバに接続し、そ
して全てのビット線を検出増幅器に接続する。抵抗体が
記録されるべきデータに従って、ワード線とビット線と
を接続する。この抵抗体は、各セルサイトに多段階(複
数)のデータを与えるために、1個の抵抗値あるいは複
数の抵抗値を有することもできる。
ていないポリシリコンポストを、ワード線とビット線と
を接続する抵抗体として使用する利点は、活性素子を用
いる単純な製造プロセスに比較して、セルの面積を低減
でき、各セルサイトにおいて、一連の個別の抵抗値を形
成し、さらにメモリの単位面積あたり記憶できる情報密
度を増加させることができる点である。
メモリセグメントが占有する面積と最小のリソグラフ特
徴(即ちデザインルールλ)の大きさと、ワード(入
力)線と、ビット(出力)線とを接続する素子の複雑さ
に関係している。活性デバイスでこの接続を行う場合に
は、MOSFETセルにより占有される面積はA=16
λ2 である。三端子MOSFETを製造するには、各ス
テップによりコスト上昇に関連する歩留まりを減らす可
能性がある沢山の処理ステップがある。
る場合には、セルにより占有される面積はA=4λ2 ま
で減少する。さらにこの方法の利点は、リソグラフ技術
が単純になり、その結果歩留まりが上がりコストが下が
る。抵抗体を組み込むことにより面積が4分の1になる
ということは、次世代の最小デザインルールでもって次
世代のリソグラフ技術により達成されるものと等価であ
る。
路図が示されている。入力点20は、それぞれがドライ
バ26に接続される一連の出力点24を有するn段リン
グカウンタ(シフトレジスタ)22に入力される。各ド
ライバ26の出力インピーダンスは、ワード線28のイ
ンピーダンスよりも遥かに小さい。ドライバ26は、通
常は低出力状態にあり、そして各ドライバ26は一度に
出力電圧V0 「1」にターンオンされる。ワード線28
はビット線40から絶縁されているが、ただし、特定の
ワード線28と特定のビット線40との間がデータ抵抗
体(R)30により接続されるようなある選択されたセ
ルサイトを除く。
M内に記録されるデータを表すメモリアルゴリズムによ
り決定される。各ビット線40は検出増幅器42を具備
し、その入力インピーダンスは各ビット線40のインピ
ーダンスよりも遥かに小さい。この検出増幅器42は、
ヒードバック抵抗Rf=Rを有するヒードバック演算増
幅器であり、抵抗Rに類似した材料製でその結果、抵抗
の温度依存性は、増幅器のゲインに余り影響を及ぼさな
い。
6に接続し、この弁別器46は、各増幅器の出力はプリ
セットされたしきい値電圧との大小を決定する。所定の
オンチップ遅延の後、この弁別器46の出力は導体48
を介して出力シフトレジスタ50に加えられる。この出
力シフトレジスタ50は、出力クロック(図示せず)に
より決定されるレートでもって、出力点60で一時に1
ビットずつ読み出される。
るために、抵抗を使用することは公知である。例えば、
W. T. Lynch 著の“Worst-Case Analysis of a Resisto
r Memory Matrix”, IEEE Transactions on Computers,
Vol. C-18, October, 1969,pages 940-942. に記載さ
れた抵抗メモリマトリックス回路を参照のこと。この回
路解析は、データ抵抗の値とドライバと検出増幅器のイ
ンピーダンスとの間の関係を考慮して、許容可能なSN
比を与えている。
クスを開示し、データ抵抗体の抵抗値とドライバと検出
器増幅器のインピーダンスの観点からSN比を計算して
いる。(これに関しては、“High Speed Fixed Memorie
s Using Large-Scale Integrated Resistor Matrixe
s”, IEEE Transactions on Computers, Vol. C-17, N
o.8, 1968, pages 721-728 を参照のこと。)
うな基板上に堆積した酸化バナジウムあるいは酸化スズ
をような薄膜抵抗体の使用について議論している。しか
しこの薄膜抵抗体の使用は、高抵抗の抵抗体を得るため
に広い面積を必要とする欠点がある、これに対し三次元
のドープしたポリシリコン製ポストを使用することは、
一定の寸法で高抵抗が得られる利点がある。これに関し
ては以下説明する。
2により支持された本発明の一実施例の断面図を示す。
絶縁層70は、一部がワード線28により支持され、ま
た一部は絶縁層72により支持される。ワード線28に
より形成されるパターンは通常(必ずしも必要なもので
はないが)ほぼ等しい線とそれらの間に等しいスペース
を有する。絶縁層70に開口32が形成され、この開口
32ははリソグラフマスキング技術とエッチング技術に
より形成され、ほぼ垂直の側壁を形成する。
れ、ワード線28に対する接点を形成する。一連のビッ
ト線40は、互いに平行でかつワード線28に直交し、
データ抵抗体30をカバーし、データ抵抗体30に電気
的に接触し、かつ絶縁層70にも支持される。開口32
とデータ抵抗体30の場所はROM内に記憶されるデー
タにより決定される。図2にはビット線40とワード線
28との間で接続が形成されたあるセルサイトと、また
接続が形成されない(データ抵抗体30が存在しないた
め)あるセルサイトの2つを示す。
可能である。シリコン処理技術の利点を用いた実施例に
おいては、絶縁層72はシリコン基板上に成長あるいは
堆積した酸化シリコンである。ワード線28は、耐火金
属窒化物あるいは耐火金属硅化物、例えばTiNまたは
WSix から形成することができる。この窒化物あるい
は硅化物は、高温処理に耐えるために選択されたもので
ある。
層72の上に堆積された酸化シリコンである。データ抵
抗体30は、ドープポリシリコンあるいはアンドープポ
リシリコンであり、その抵抗値は制御されている。ドー
ピング元素は、ボロン,リン,ヒ素,アンチモンからな
る元素グループから選択される。ビット線40が最後に
堆積されるが、このビット線40はアルミ合金あるいは
チタン,窒化チタン,アルミのような金属導体から形成
される。
データ抵抗体30の抵抗値Rを決定する。ある設計的考
慮事項は、ワード線の抵抗値rw と、ビット線の抵抗値
rbである。これらの抵抗値は、線の形状とその材料の
抵抗率により決定される。例えば、nw 本のワード線と
nb 本のビット線の交差により占有される面積が0.5
cm×0.5cmの場合には、デザインルールλは0.
25ミクロンである。
い場合には、これにより、1:1のアスペクト比をエッ
チングするのが容易になる。各導体の長さL=0.5c
mと仮定すると各線の最大抵抗は、次式で表される。 rw =ρw L/A rb =ρb L/A (1) ここでρw とρb はそれぞれワード線の材料とビット線
の材料の抵抗率で、Aは電流の流れに直交する線の面積
である。
ラメータnw ,nb ,λを用いて正規化すると次のよう
になる。 rw =2nw ρ/λ rb =2nb ρ/λ (2)
-6Ω−cmで、耐火金属合金の抵抗率は、10(10)
-6Ω−cmである。そうするとビット線とワード線は、
それぞれ抵抗値が約3KΩと8KΩになる。ただし、n
=nw ,≒nb ≒104 である。
分な正確さでもってセルサイトの抵抗体の存在を検出す
る必要がある。各ドライバの出力インピーダンスと各検
出増幅器の入力インピーダンスとは、それぞれrw ある
いはrb よりはるかに小さく、かつデータが十分に理想
的なものと仮定するとセルサイトの約半分がランダムに
分散したデータ抵抗体により占有されることになる。
式で与えられる。 Rmin>α[nbnwrbrw]0.5,ここでα≒1 (3) 0.25ミクロンのデザインルールにおいては、隣接す
るビット線の中心間距離は0.5ミクロンであり、0.
5cm幅の列は、(10)4 本のビット線を含む。そう
するとデータ抵抗体30の最小抵抗値は、50MΩとな
る。
SN性能を出すために、十分な信号を必要とすることに
より理論的に決定される。各ワード線とビット線は分散
キャパシタンスを有し、これらの線を通しての信号の伝
播は、分散R−C線の公知の電線公式により支配され
る。各線をチャージする時定数はrwC である。各線の
キャパシタンスは、次式で与えられる。 C=εA/d (4) ここでεは、絶縁層70の誘電率である。時定数は、約
10nsでこれは熱ノイズを低減するのに必要な積分時
間に比較すると早いものである。
なファクタは、各検出増幅器42の入力点におけるイン
ピーダンスに起因する熱ノイズである。ビット線に沿っ
たn個のセルサイトの内の半分が並列にデータ抵抗体に
より占有されており、そしてその各々が低インピーダン
スドライバに接続されるワード線に接続されると仮定し
ている。このインピーダンスは、2R/nとなる。
V0 /Rである。ここでV0 は、ドライバ出力電圧であ
る。これは少なくとも次式で与えられる熱ノイズの10
倍でなければならない。 In(RMS)=[4kTf/2R/n]0.5 (5) ここで、kはボルツマン定数で、Tは絶対温度、fは検
出増幅器のバンド幅で、nはスクエアメモリアレイの線
の数である。
V0=5V、S/N=10とすると、Rmax<3GΩ以下
となる。
レキシブルな為にデータ抵抗体の最大値は、ライン数読
み出しの上限周波数所望のSN比の自乗の逆数により決
定される。
ザインルール,別の読み出しスピード,別のエラー仕様
を有する他の大きさのメモリに対しても決定できる。こ
れに関しては、次に述べる。
おり、各データ抵抗体30は、1ビットメモリレベルを
与えるために単一の抵抗値ではなく、前述した同一面積
内に複数のレベルのデータ深さを与えるために各セルサ
イトでコンダクタンスの値の組の中の1つのコンダクタ
ンスSijを有している。n個のドライバ26がnw 個の
ワード線28に接続され、このワード線28は直交する
n個のビット線40から絶縁され、そしてこのビット線
40は、nb 個の検出増幅器42に接続されている。ワ
ード線とビット線とは、データ抵抗体30により各セル
サイトで接続されている(図2を参照のこと)。
は、全てのデータ抵抗体に対し達成可能な抵抗値の許容
誤差、許容可能なエラーレートとネットワーク内のマル
チパスに起因する信号の消失(減衰)等により決定され
る。ηを製造プロセスの際の不確実性に起因する抵抗値
の部分標準偏差であるとすると、コンダクタンス値の可
能な組は、次式で与えられる。
ないようにさせるために選択される係数であり、また、
p=0,1,2,3…である。22×22の抵抗配列に
対して3パーセント標準偏差(η=0.03)が達成さ
れた。ζ=10は、(10)6個の抵抗中で1個だけが
不正確な値を有することを示す。
は、抵抗の比率はR=R0[1.0,1.3,1.7,
∞]となる。そして3つのビットデータ深さに対しては
抵抗比率は、R=R0[1.0,1.3,1.7,2.
2,2.9,3.7,4.8,∞]である。ここで、R
=∞は接続されていないことを意味する。
で決定されている。 R0'>α[nbnwrbrw]0.5 ここでαは1に近く、1/R0'はコンダクタンスの平均
値Spの2倍である。R0の最大値は、許容可能なエラー
レート,熱ノイズ,式(7)で与えられるサンプリング
レートにより決定される。
種類の方法がある。第1の方法は、データ抵抗体を含む
開口の大きさは図1,2に示すように同一に維持する、
即ち、開口の直径を約λにする。そして抵抗材料内への
イオン注入によるドーピングレベルを変化させて各デー
タ抵抗体30に対し異なる導電性を与えることである。
これは、記録されるべきデータに応じて各抵抗体に対
し、ドーピングレベルを制限するようなマスキングステ
ップにより行われる。全てのデータ抵抗体は、同一の熱
サイクルによりアニールされる。
形成するのに、開口の直径をデザインルールλに等しい
最小径から、データレベルにより必要とされる数のステ
ップだけ直径を増加させることである。この方法は、1
回のイオン注入ステップしか必要としないという利点が
あるが、より大きな開口を可能にするために隣接するワ
ード線とビット線の間のピッチが増加する不利な点があ
る。
の抵抗値と最高の抵抗値との間の面積比(1.7に等し
い)が必要となる。このことは言い換えると、直径の比
率が1.3となり、これは0.25ミクロンから0.3
3ミクロンにラインの幅が増加することを意味する。ラ
イン間のスペースはλ=0.25ミクロンのままである
ので、得られたピッチは0.58ミクロンになる。
域においては、各方向のピッチが増加すると、ライン数
は(10)4 から8.6×(10)3 に減少する。この
領域内のセルサイトの数は、それぞれ(10)8 個と
7.4×(10)7 個である。メリット数は、アドレス
の数と各アドレスで検知可能な抵抗値の数のlog2と
のかけ算であり、これは1ビットデータレベルに対して
は(10)8 で、2ビットデータレベルに対しては1.
5×(10)8 である。
方法は、ドーピングレベルと抵抗体の直径とを一定に維
持しながら、各アドレスでアニール(熱処理)サイクル
を変化させることである。これはプログラムされたレー
ザビームで行われ、その各アドレスにレーザビームを集
光させ、ビームの強度を変化させるかあるいは抵抗体を
加熱するビームの持続時間を変化させるかのいずれかに
より様々なレベルの熱エネルギを加えることである。
を有するデータ抵抗体でもって接続することは、単一抵
抗値の抵抗体にデータ密度を増加させる利点、および二
進出力を有するMOSFETのような活性デバイスを有
するROMに対し、データ密度を増加させる利点があ
る。
ために、互いの上に堆積されたワード線とビット線を有
する本発明の他の実施例が示されている。基板12は、
底部絶縁層700を支持し、この底部絶縁層700に開
口14、16が形成され、その中に導電ポスト15,1
7が形成されている。この基板12は、その中に第1レ
ベルワード電極101と第2レベルワード電極202が
従来のマスキングステップ,イオン注入ステップ,拡散
ステップにより形成されるような半導体である。
の出力である。第1ワード線281と第2ワード線28
2はそれぞれ導電ポスト15,17に接続される。第1
絶縁層701は、一部では第1ワード線281に、そし
て別の一部では底部絶縁層700により支持されてい
る。第1絶縁層701はm個の第1ビット線401を支
持し、そしてこの第1絶縁層701に開口132が形成
され、その中にデータレジスタ130が形成される。開
口とデータ抵抗体とは、図1で説明したのと同様にRO
M内に記憶されるべきデータに応じてセルサイトに配置
する。
1絶縁層701とをカバーし、この絶縁層706に開口
16が形成され、この開口16内に導電ポスト17が形
成される。第2ワード線282は、絶縁層706により
支持され、導電ポスト17に接続されている。第2絶縁
層702は、第2ワード線282と絶縁層706をカバ
ーし、そして第2絶縁層702には開口232が形成さ
れ、この開口232の中にデータレジスタ230が形成
される。このデータレジスタ230の位置は、記憶され
るべきデータにより決定されるパターンに従っている。
より支持され、第2ワード線282と直交している。デ
ータレジスタ230は第2ビット線を第2ワード線28
2に接続している。データレジスタ130と230と
は、図1に示したように単一の抵抗値を有するかあるい
は図3に示したように複数の抵抗値を有するかのいずれ
かである。導電ポスト15,17は、金属あるいはドー
プシリコンである。
紙面に直交して、基板12内のビット電極(図示せず)
にワード線として示されたのと同様な開口と導電ポスト
を介して接続される。ビット電極は、図1に示された検
出増幅器に接続される。さらに別の組のビット線とワー
ド線とを図4に示した構造体の上に絶縁層706のよう
な別の絶縁層を堆積し、この堆積とエッチングプロセス
を繰り返すことにより重ねることもできる。
図4では表れなかった素子も示す。領域501は、図4
の断面で示したn×m個のセルサイトの多層レベルの列
を有する。領域501から出た第1レベルのワード線
(図示せず)は、導電ポスト15の1つに接続され、各
導電ポスト15は、n個の第1レベルワード電極101
の1つに接続される。各第1レベルワード電極101
は、第1レベルドライバ530の1つにより駆動され
る。
ワード線(図示せず)は、第3の導電ポスト17の1つ
に接続され、各導電ポスト17は第2レベルワード電極
202の1つに接続され、そして各第2レベルワード電
極202は第2レベルドライバ520の1つにより駆動
される。領域501から出た各第1レベルのビット線
(図示せず)は、第2の導電ポスト13の1つに接続さ
れ、各導電ポスト13は第1レベルビット電極103の
1つに接続される。同様に領域501から出た各第2レ
ベルのビット線(図示せず)は、導電ポスト11の1つ
に接続され、各導電ポスト11は、第2レベルビット電
極204の1つに接続される。かくして最終的に全ての
ビット電極は、検出増幅器(図示せず)に接続される。
度を上げるためにワード線とビット線を接続する素子の
構造を単純化することである。本発明のROMは同一チ
ップ上の電子部品により読み出し可能で、かつ小型で持
ち運び易くかつ頑丈なもので、圧縮アルゴリズムを用い
て1時間以上の音楽を記憶できるようなROMを提供す
るものである。
Claims (31)
- 【請求項1】 読出し専用メモリ装置であって、 第1の絶縁体と、 該第1の絶縁体により支持され、互いに離間し、かつ平
行に配列された一組のワード線と、 該ワード線の組により部分的に支持され、および該第1
の絶縁体により部分的に支持された第2の絶縁体であっ
て、この絶縁体を通して該ワード線の組に対してアクセ
スを提供するよう作られた一連の開口を画成するような
第2の絶縁体と、 該第2の絶縁体に画成された開口内にぴったり合うよう
作られ、該ワード線の組と接触する一組のデータ抵抗体
と、 該第2の絶縁体により部分的に支持され、及び該データ
抵抗体の組により部分的に支持されるとともに、該ワー
ド線の組に対して直角で、かつこれから離間され、互い
に離間し、かつ平行に配列された一組のビット線であっ
て、該データ抵抗体の組のいずれか1つのデータ抵抗体
と接触するよう作られている一組のビット線とを含み、 各ワード線と各ビット線の交差部が受動デバイスセルサ
イトを形成し、該開口とデータ抵抗体がメモリアルゴリ
ズムにより予め定められたセルサイトのみに配置されて
いることを特徴とする読出し専用メモリ装置。 - 【請求項2】 請求項1に記載された装置において、 該第1の絶縁体が、窒化シリコンと酸化シリコンとから
成るグループから選択されている装置。 - 【請求項3】 請求項1に記載の装置において、 該第2の絶縁体が、窒化シリコンと酸化シリコンから成
るグループから選択されている装置。 - 【請求項4】 請求項1に記載に装置において、該第2
絶縁体が、有機材料製である装置。 - 【請求項5】 請求項1に記載の装置において、 該ワード線が、耐火金属硅化物製である装置。
- 【請求項6】 請求項1に記載の装置において、該デー
タ抵抗体が、アンドープのポリシリコンポストから形成
される装置。 - 【請求項7】 請求項1に記載の装置において、該デー
タ抵抗体が、ドープしたポリシリコンから形成される装
置。 - 【請求項8】 請求項7に記載の装置において、 該ポリシリコンにドープする元素が、ボロン,リンおよ
びアンチモンから成るグループから選択されるものであ
る装置。 - 【請求項9】 請求項1に記載の装置において、該デー
タ抵抗体の最低抵抗値が、ビット線の本数,ワード線の
本数,ワード線の抵抗値,ビット線の抵抗値により決定
されるものである装置。 - 【請求項10】 請求項1に記載の装置において、該デ
ータ抵抗体の最低抵抗値が、Rmin>[nbnwrbr
w]0.5により決定され、ここでnbはビット線の本数
nwはワード線の本数rbはビット線の抵抗値およびr
wはワード線の抵抗値を表すものである装置。 - 【請求項11】 請求項1に記載の装置において、該デ
ータ抵抗体の最高抵抗値が、ワード線の本数,ビット線
の本数,メモリから取り出されるデータの速度と許容可
能なSN比により決定される装置。 - 【請求項12】 請求項1に記載の装置において、該デ
ータ抵抗体の最高抵抗値が、Rmax <V0 2/2nfkT
(S/N)2により決定され、ここでV0 はワード線に
かかる電圧、nは正方形のメモリの列の線の本数、kは
ボルツマン定数、Tは絶対温度、S/NはSN比、fは
メモリから読み出されるデータの速度である装置。 - 【請求項13】 読み出し専用メモリ装置であって、 互いに離間され、かつ平行に配列された一組のワード線
と、 該ワード線の組に対して直角で、かつこれから分離さ
れ、互いに離間され、かつ平行に配列された一組のビッ
ト線であって、各ワード線と各ビット線の交差部がメモ
リセルを画成するものである一組のビット線と、 メモリアルゴリズムにより予め定められた受動デバイス
セルサイトにて、ワード線をビット線に相互接続するよ
うに配列された一組のデータ抵抗体とを含み、 セルサイトにおける該データ抵抗体の各々が、データ抵
抗体により占有される各セルサイトにおけるマルチレベ
ルデータ深さを提供するよう作られた一組のコンダクタ
ンス値から選択されるコンダクタンスを有することを特
徴とする読み出し専用メモリ装置。 - 【請求項14】 請求項13に記載の装置において、 該コンダクタンス値の組が、該データ抵抗体の組に対し
達成可能な許容範囲、許容可能なエラーレートおよび使
用可能な抵抗値の範囲により決定されるものである装
置。 - 【請求項15】 請求項14に記載の装置において、 該コンダクタンス値の組が、 ζを、一抵抗値と別の抵抗値との混同がおこり得ないよ
うにする係数とし、ηをガウス分布の部分標準偏差と
し、p=0,1,2,3…とし、およびR0をデータ抵
抗の最小値として、 Sp=R0 -1exp(−ζηp)により決定づけられるも
のである装置。 - 【請求項16】 請求項15に記載の装置において、該
データ抵抗体の最低抵抗値が、ビット線の本数,ワード
線の本数,ワード線の抵抗値,およびビット線の抵抗値
により決定されるものである装置。 - 【請求項17】 請求項13に記載の装置において、該
データ抵抗体の最低抵抗値が、Rmin>β[nbnwrb
rw]0.5により決定され、ここで、nbはビット線の
本数、nwはワード線の本数、rbはビット線の抵抗値、
rwはワード線の抵抗値、およびβは抵抗値の分散に関
する一次ファクタを表す装置。 - 【請求項18】 請求項14に記載の装置において、 該データ抵抗体の最高抵抗値が、ワード線の本数,ビッ
ト線の本数,メモリから取り出されるデータの速度およ
び許容可能なSN比により決定されるものである装置。 - 【請求項19】 請求項14に記載の装置において、 該データ抵抗体(28)の最高抵抗値は、Rmax<βV0
2/2nfkT(S/N)2により決定され、ここでV0
はワード線にかかる電圧、nは正方形の列の線の本数、
kはボルツマン定数、Tは絶対温度、fはメモリから読
み出されるデータの速度、S/NはSN比、およびβは
抵抗値の分散に関する一次ファクタを表すものである装
置。 - 【請求項20】 読み出し専用メモリ装置であって、 一組の第1のレベルのワード電極、一組の第2のレベル
のワード電極、一組の第1のレベルのビット電極、およ
び一組の第2のレベルのビット電極を有する基板と、 該基板により部分的に支持され、ならびに該第1のレベ
ルのワード電極、第2のレベルのワード電極、第1のレ
ベルのビット電極および第2のレベルのビット電極の組
により部分的に支持された底部絶縁体であって、該電極
の各組の上に一連の開口を画成する底部絶縁体と、 互いに離間され、かつ平行に配列された一組の第1のワ
ード線と、 各第1のワード線を第1のレベルのワード電極に相互接
続する第1の組の導電ポストであって、該第1のレベル
のワード電極の上の開口内にぴったり合うよう作られた
第1の組の導電ポストと、 該第1のワード線の組により部分的に支持され、及び該
底部絶縁体により部分的に支持された第1のレベルの絶
縁体であって、該第2のレベルのワード電極、第2のレ
ベルのビット電極および第1レベルのビット電極の組の
上に開口を画成するとともに、メモリアルゴリズムによ
り予め定められたセルサイトにて該第1のレベルのワー
ド線の上に第1の一連のデータ開口を画成するものであ
る第1のレベルの絶縁体と、 該第1の一連のデータ開口に充填され、該第1のワード
線と接触するよう作られた第1組のデータ抵抗体と、 該第1の絶縁体により部分的に支持され、及び該ビット
線が接触させられる該第1の組のデータ抵抗体により部
分的に支持されるとともに、該第1の組のワード線に直
角で、かつ互いに離間され平行に配列された第1の組の
ビット線と、 第1のレベルのビット電極に各第1のビット線を相互接
続する第2の組の導電ポストであって、該第1のレベル
のビット電極の上の開口内にぴったり合うよう作られた
第2の組の導電ポストと、 該第1の組のビット線により部分的に支持され、及び該
第1の絶縁体により部分的に支持され、該第2のレベル
のワード電極及び該第2のレベルのビット電極の上に一
連の開口を画成する層状絶縁体と、 互いに離間され、かつ平行に配列された一組の第2のワ
ード線と、 該第2のワード線の組により部分的に支持され、及び該
層状絶縁体により部分的に支持された第2の絶縁体であ
って、該第2のレベルのビット電極の上に一連の開口を
画成するとともに、メモリアルゴリズムにより予め定め
られたセルサイトにて該第2の組のワード線の上に第2
の一連のデータ開口を画成するものである第2の絶縁体
と、 該第2の一連のデータ開口に充填され該第2の組のワー
ド線に接触するよう作られた第2の組のデータ抵抗体
と、 該第2の絶縁体により部分的に支持され、及び該ビット
線が接触させられる該第2の組のデータ抵抗体により部
分的に支持され、該第2のワード線の組に直角で、かつ
互いに離間され平行に配列された第2の組のビット線
と、 各第2のワード線を第2のレベルのワード電極に相互接
続する第3の組の導電ポストであって、該第2のワード
電極の上の開口内にぴったり合うよう作られた第3の組
の導電ポストと、 各第2のビット線を、第2のレベルのビット電極に相互
接続する第4の組の導電ポストであって、該第2のレベ
ルのビット電極の上の開口内にぴったり合うよう作られ
た第4の組の導電ポストとを含み、 該セルサイトが能動デバイスを含まないことを特徴とす
る読み出し専用メモリ装置。 - 【請求項21】 請求項20に記載の装置において、該
データ抵抗体の最低抵抗値が、Rmin>α[nbnwr
brw]0.5により決定され、ここで、αはほぼ1であ
り、nbはビット線の本数で、nwはワード線の本数
で、およびrbはビット線の抵抗値で、rwはワード線
の抵抗値を表す装置。 - 【請求項22】 請求項20に記載の装置において、該
データ抵抗体の最高抵抗値が、ワード線の本数,ビット
線の本数,メモリから取り出されるデータの速度および
許容可能なSN比により決定されるものである装置。 - 【請求項23】 請求項20に記載の装置において、該
データ抵抗体の最高抵抗値が、Rmax<V0 2/2nfk
T(S/N)2により決定され、ここでV0はワード線に
かかる電圧、nは正方形のメモリの列の線の本数、kは
ボルツマン定数、Tは絶対温度、S/NはSN比、およ
びfはメモリから読み出されるデータの速度である装
置。 - 【請求項24】 請求項20に記載の装置において、該
データ抵抗体が、ドープしたポリシリコンから形成され
るものである装置。 - 【請求項25】 請求項20に記載の装置において、該
基板(12)が、半導体材料製である装置。 - 【請求項26】 請求項20に記載の装置において、該
底部絶縁体,該第1絶縁体、該層状絶縁体および該第2
の絶縁体が、窒化シリコンおよび酸化シリコンから成る
グループから選択されるものである装置。 - 【請求項27】 請求項20に記載の装置において、該
第1ワード線,該第2ビット線,該第2ワード線(28
2)が、耐火金属硅化物製である装置。 - 【請求項28】 請求項20に記載の装置において、 該第2の組のビット線が、チタン、窒化チタンおよびア
ルミニウムから成るグループから選択されるものである
装置。 - 【請求項29】 請求項20に記載の装置において、該
データ抵抗体が、ある値のドーピングレベル群から選択
されたドーピングレベルを有するものである装置。 - 【請求項30】 請求項20に記載の装置において、該
データ抵抗体が、ある値の直径群から選択された直径を
有する装置。 - 【請求項31】 請求項20に記載の装置において、該
データ抵抗体が、ある種のレーザアニールサイクル群か
ら選択された抵抗値を達成するためにレーザアニールサ
イクルで製造されるものである装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/748035 | 1996-11-12 | ||
US08/748,035 US5847442A (en) | 1996-11-12 | 1996-11-12 | Structure for read-only-memory |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10150156A JPH10150156A (ja) | 1998-06-02 |
JP3356664B2 true JP3356664B2 (ja) | 2002-12-16 |
Family
ID=25007707
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30319097A Expired - Lifetime JP3356664B2 (ja) | 1996-11-12 | 1997-11-05 | 読み出し専用メモリ装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5847442A (ja) |
JP (1) | JP3356664B2 (ja) |
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