JP3356664B2 - 読み出し専用メモリ装置 - Google Patents
読み出し専用メモリ装置Info
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- JP3356664B2 JP3356664B2 JP30319097A JP30319097A JP3356664B2 JP 3356664 B2 JP3356664 B2 JP 3356664B2 JP 30319097 A JP30319097 A JP 30319097A JP 30319097 A JP30319097 A JP 30319097A JP 3356664 B2 JP3356664 B2 JP 3356664B2
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- JP
- Japan
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- word
- bit
- lines
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5692—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency read-only digital stores using storage elements with more than two stable states
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、読み出し専用メモ
リ（read-only-memory（ＲＯＭ））に関し、特にワード
線とビット線の間の抵抗素子としてドープしたポリシリ
コンポストを用いるＲＯＭに関する。
リ（read-only-memory（ＲＯＭ））に関し、特にワード
線とビット線の間の抵抗素子としてドープしたポリシリ
コンポストを用いるＲＯＭに関する。
【０００２】
【従来の技術】ＲＯＭは、数学関数およびデータコード
のような指令および情報を二進形式で記憶する。この情
報は、ＲＯＭの製造プロセスの間、ＲＯＭ内に符号化さ
れて入力されるのでこの記憶は永続的である。ＲＯＭ
は、平行なワード線の平面上の列と平行なビット線の列
とからなり、それらは互いに直交しかつ絶縁されてい
る。即ちこれら２つの列の面は絶縁層で互いに分離さ
れ、かつ平行となっている。
のような指令および情報を二進形式で記憶する。この情
報は、ＲＯＭの製造プロセスの間、ＲＯＭ内に符号化さ
れて入力されるのでこの記憶は永続的である。ＲＯＭ
は、平行なワード線の平面上の列と平行なビット線の列
とからなり、それらは互いに直交しかつ絶縁されてい
る。即ちこれら２つの列の面は絶縁層で互いに分離さ
れ、かつ平行となっている。
【０００３】バイポーラトランジスタあるいはＭＯＳＦ
ＥＴのような活性半導体のデバイスは、メモリセルを構
成するよう各ワード線とビット線を相互に接続してい
る。各セルにおけるデバイスの存在あるいは不存在によ
り、論理「１」または「０」がセル内に記憶される。こ
の製造プロセスにおいて、全てのセルには、通常デバイ
スが具備され、そしてこの特定のデバイスへのリンク
は、符号化入力プロセスでは開放（断絶）状態にある。
ＥＴのような活性半導体のデバイスは、メモリセルを構
成するよう各ワード線とビット線を相互に接続してい
る。各セルにおけるデバイスの存在あるいは不存在によ
り、論理「１」または「０」がセル内に記憶される。こ
の製造プロセスにおいて、全てのセルには、通常デバイ
スが具備され、そしてこの特定のデバイスへのリンク
は、符号化入力プロセスでは開放（断絶）状態にある。
【０００４】この活性デバイスの制御電極（ベースまた
はゲート）は、ワード線に接続され、エミッタ電極また
はソース電極がビット線に接続されている。ワード線上
の正電位は、セルにあるデバイスをターンオンさせ、一
方リンクが取り除かれている（デバイスが切断されてい
る）セルには何等変化は存在しない。そしてこのビット
線は、並列にその後読み出され、「１」信号と「０」信
号のグループが得られ、これがＲＯＭの出力となる。こ
のＲＯＭの構成は公知である。
はゲート）は、ワード線に接続され、エミッタ電極また
はソース電極がビット線に接続されている。ワード線上
の正電位は、セルにあるデバイスをターンオンさせ、一
方リンクが取り除かれている（デバイスが切断されてい
る）セルには何等変化は存在しない。そしてこのビット
線は、並列にその後読み出され、「１」信号と「０」信
号のグループが得られ、これがＲＯＭの出力となる。こ
のＲＯＭの構成は公知である。
【０００５】ＲＯＭのより幅広い消費者用のアプリケー
ションのため、半導体リソグラフ技術および製造技術の
進歩によりメモリ容量の拡大をめざしている。例えばコ
ンパクトディスクプレーヤは、記録トラックのあらゆる
部分で一定の速度を維持するような機械的駆動部分を必
要とする。このコンパクトディスクプレーヤは、壊れ易
く移動中の動作には向かない。ＲＯＭがコンパクトディ
スクと同一容量の約１時間の音楽を記録できると、新た
な商業マーケットが開けてくる。
ションのため、半導体リソグラフ技術および製造技術の
進歩によりメモリ容量の拡大をめざしている。例えばコ
ンパクトディスクプレーヤは、記録トラックのあらゆる
部分で一定の速度を維持するような機械的駆動部分を必
要とする。このコンパクトディスクプレーヤは、壊れ易
く移動中の動作には向かない。ＲＯＭがコンパクトディ
スクと同一容量の約１時間の音楽を記録できると、新た
な商業マーケットが開けてくる。
【０００６】ＲＯＭの記録容量は、チップの製造の際に
用いられる最小の特徴サイズ、即ち最小「デザインルー
ル」と、ワード線とビット線を接続する活性回路の複雑
さに関係している。このデザインルールは、１ミクロン
から０．３５ミクロンまで４段階で減少し、その結果各
段階でメモリサイズは４倍になり、即ち１メガビットか
ら６４メガビットになった。さらに０．２５ミクロンと
０．１８ミクロンのデザインルールまで減少することが
予測されている。各セルにより占有される面積は、活性
デバイスの複雑さに比例し、ＭＯＳＦＥＴセルにより必
要される最小面積はＡ＝１６λ2 で、λはデザインルー
ルの寸法である。
用いられる最小の特徴サイズ、即ち最小「デザインルー
ル」と、ワード線とビット線を接続する活性回路の複雑
さに関係している。このデザインルールは、１ミクロン
から０．３５ミクロンまで４段階で減少し、その結果各
段階でメモリサイズは４倍になり、即ち１メガビットか
ら６４メガビットになった。さらに０．２５ミクロンと
０．１８ミクロンのデザインルールまで減少することが
予測されている。各セルにより占有される面積は、活性
デバイスの複雑さに比例し、ＭＯＳＦＥＴセルにより必
要される最小面積はＡ＝１６λ2 で、λはデザインルー
ルの寸法である。
【０００７】
【発明が解決しようとする課題】したがって本発明の目
的は、デザインルールをさらに縮小し、かつメモリ密度
を上げるためにワード線とビット線を接続する素子の構
造を単純化することである。リソグラフィ技術を用いた
デザインルールが縮小させて、既存の半導体技術および
利点を利用し続けることが望ましい。１つのセルサイト
に複数のビットを記憶することにより、チップ上の記憶
密度を増加させることができる。このＲＯＭは同一チッ
プ上の電子部品により読み出し可能で、かつ小型で持ち
運び易くかつ頑丈なもので、圧縮アルゴリズムを用いて
１時間以上の音楽を記憶できるようなものである。
的は、デザインルールをさらに縮小し、かつメモリ密度
を上げるためにワード線とビット線を接続する素子の構
造を単純化することである。リソグラフィ技術を用いた
デザインルールが縮小させて、既存の半導体技術および
利点を利用し続けることが望ましい。１つのセルサイト
に複数のビットを記憶することにより、チップ上の記憶
密度を増加させることができる。このＲＯＭは同一チッ
プ上の電子部品により読み出し可能で、かつ小型で持ち
運び易くかつ頑丈なもので、圧縮アルゴリズムを用いて
１時間以上の音楽を記憶できるようなものである。
【０００８】
【課題を解決するための手段】本発明は、ポリシリコン
ポストをワード線とビット線の間の抵抗素子として用い
たＲＯＭに関する。このポリシリコンポストはドープさ
れていてもされていなくてもよい。
ポストをワード線とビット線の間の抵抗素子として用い
たＲＯＭに関する。このポリシリコンポストはドープさ
れていてもされていなくてもよい。
【０００９】本発明の一実施例においては、ワード線は
互いに離間しかつ互いに平行であり、このワード線に直
交し互いに平行なビット線とは絶縁層により分離されて
いる。各ワード線とビット線の重なり合った部分（proj
ected intersection）がセルサイトを構成し、間の絶縁
層に記録されるべきデータを表すメモリアルゴリズムに
より決定されるセルサイトの場所に開口が形成される。
互いに離間しかつ互いに平行であり、このワード線に直
交し互いに平行なビット線とは絶縁層により分離されて
いる。各ワード線とビット線の重なり合った部分（proj
ected intersection）がセルサイトを構成し、間の絶縁
層に記録されるべきデータを表すメモリアルゴリズムに
より決定されるセルサイトの場所に開口が形成される。
【００１０】データ抵抗体が各開口内に堆積され、この
データ抵抗体がそのセルサイトでワード線とビット線と
を接続する。入力がｎ段リングカウンタから与えられ、
ワード線に接続される各ドライバをシーケンシャルに駆
動する。各ビット線は、検出増幅器（sense amplifie
r） に接続され、この検出増幅器は、分別（弁別）器
（discriminator） に接続され、この分別器が駆動線上
のセルサイトのデータ抵抗体の存否を検出する。
データ抵抗体がそのセルサイトでワード線とビット線と
を接続する。入力がｎ段リングカウンタから与えられ、
ワード線に接続される各ドライバをシーケンシャルに駆
動する。各ビット線は、検出増幅器（sense amplifie
r） に接続され、この検出増幅器は、分別（弁別）器
（discriminator） に接続され、この分別器が駆動線上
のセルサイトのデータ抵抗体の存否を検出する。
【００１１】このビット線は並列形態で読み出され、そ
して出力シフトレジスタに与えられる。各ワード線は、
第１絶縁層により支持されている。現在の半導体処理技
術を利用するために、この絶縁層は酸化シリコンあるい
は窒化シリコンであり、ワード線は後続の処理に適応す
るために耐火金属硅化物製である。ドープポリシリコン
から形成されたデータ抵抗体は、ビット線とワード線間
の絶縁層に形成された開口を充填し、ワード線とビット
線とを接続する。
して出力シフトレジスタに与えられる。各ワード線は、
第１絶縁層により支持されている。現在の半導体処理技
術を利用するために、この絶縁層は酸化シリコンあるい
は窒化シリコンであり、ワード線は後続の処理に適応す
るために耐火金属硅化物製である。ドープポリシリコン
から形成されたデータ抵抗体は、ビット線とワード線間
の絶縁層に形成された開口を充填し、ワード線とビット
線とを接続する。
【００１２】このデータ抵抗体の抵抗値は、ある範囲内
のものである。最小の抵抗値は、セルサイトの数と、ワ
ード線とビット線の抵抗値により決定される。各ドライ
バの出力インピーダンスと各検出増幅器の入力インピー
ダンスは、それぞれワード線の抵抗値またはビット線の
抵抗値以下である。最大の抵抗値は、熱ノイズを考慮し
て決定される。
のものである。最小の抵抗値は、セルサイトの数と、ワ
ード線とビット線の抵抗値により決定される。各ドライ
バの出力インピーダンスと各検出増幅器の入力インピー
ダンスは、それぞれワード線の抵抗値またはビット線の
抵抗値以下である。最大の抵抗値は、熱ノイズを考慮し
て決定される。
【００１３】本発明の他の実施例においては、各データ
抵抗体の抵抗値は、各セルサイトにおいて多段階（複
数）のデータ（data depth）を与えるために、個々の抵
抗値から選択される。個々の抵抗値の選択は、全てのデ
ータ抵抗体に対し達成可能な製作誤差、許容可能なエラ
ーレートと使用可能な抵抗体の抵抗値の範囲により決定
される。各セルサイトにおける個々の抵抗値は、各デー
タ抵抗体を形成するポリシリコンのドーピングレベルを
変化させることにより、あるいはドーピングレベルを一
定に保ちながら各セルサイトの開口の大きさを変化させ
ることにより、あるいは各セルのアニール温度を変化さ
せる（例えば、抵抗値を変化させる）ことにより達成で
きる。
抵抗体の抵抗値は、各セルサイトにおいて多段階（複
数）のデータ（data depth）を与えるために、個々の抵
抗値から選択される。個々の抵抗値の選択は、全てのデ
ータ抵抗体に対し達成可能な製作誤差、許容可能なエラ
ーレートと使用可能な抵抗体の抵抗値の範囲により決定
される。各セルサイトにおける個々の抵抗値は、各デー
タ抵抗体を形成するポリシリコンのドーピングレベルを
変化させることにより、あるいはドーピングレベルを一
定に保ちながら各セルサイトの開口の大きさを変化させ
ることにより、あるいは各セルのアニール温度を変化さ
せる（例えば、抵抗値を変化させる）ことにより達成で
きる。
【００１４】さらに本発明の別の実施例においては、少
なくとも１組のビット線と少なくとも１組のワード線と
は、第１レベルのビット線と第１絶縁層により支持され
た絶縁層上に堆積される。ワード線の第１の組は、第１
絶縁層の下に形成される。導電製のポストでもって充填
された開口は、全てのワード線をドライバに接続し、そ
して全てのビット線を検出増幅器に接続する。抵抗体が
記録されるべきデータに従って、ワード線とビット線と
を接続する。この抵抗体は、各セルサイトに多段階（複
数）のデータを与えるために、１個の抵抗値あるいは複
数の抵抗値を有することもできる。
なくとも１組のビット線と少なくとも１組のワード線と
は、第１レベルのビット線と第１絶縁層により支持され
た絶縁層上に堆積される。ワード線の第１の組は、第１
絶縁層の下に形成される。導電製のポストでもって充填
された開口は、全てのワード線をドライバに接続し、そ
して全てのビット線を検出増幅器に接続する。抵抗体が
記録されるべきデータに従って、ワード線とビット線と
を接続する。この抵抗体は、各セルサイトに多段階（複
数）のデータを与えるために、１個の抵抗値あるいは複
数の抵抗値を有することもできる。
【００１５】本発明によりドープしたあるいはドープし
ていないポリシリコンポストを、ワード線とビット線と
を接続する抵抗体として使用する利点は、活性素子を用
いる単純な製造プロセスに比較して、セルの面積を低減
でき、各セルサイトにおいて、一連の個別の抵抗値を形
成し、さらにメモリの単位面積あたり記憶できる情報密
度を増加させることができる点である。
ていないポリシリコンポストを、ワード線とビット線と
を接続する抵抗体として使用する利点は、活性素子を用
いる単純な製造プロセスに比較して、セルの面積を低減
でき、各セルサイトにおいて、一連の個別の抵抗値を形
成し、さらにメモリの単位面積あたり記憶できる情報密
度を増加させることができる点である。
【００１６】
【発明の実施の形態】ＲＯＭの記憶容量は、チップ上を
メモリセグメントが占有する面積と最小のリソグラフ特
徴（即ちデザインルールλ）の大きさと、ワード（入
力）線と、ビット（出力）線とを接続する素子の複雑さ
に関係している。活性デバイスでこの接続を行う場合に
は、ＭＯＳＦＥＴセルにより占有される面積はＡ＝１６
λ2 である。三端子ＭＯＳＦＥＴを製造するには、各ス
テップによりコスト上昇に関連する歩留まりを減らす可
能性がある沢山の処理ステップがある。
メモリセグメントが占有する面積と最小のリソグラフ特
徴（即ちデザインルールλ）の大きさと、ワード（入
力）線と、ビット（出力）線とを接続する素子の複雑さ
に関係している。活性デバイスでこの接続を行う場合に
は、ＭＯＳＦＥＴセルにより占有される面積はＡ＝１６
λ2 である。三端子ＭＯＳＦＥＴを製造するには、各ス
テップによりコスト上昇に関連する歩留まりを減らす可
能性がある沢山の処理ステップがある。
【００１７】活性ＭＯＳＦＥＴを１個の抵抗体で置換す
る場合には、セルにより占有される面積はＡ＝４λ2 ま
で減少する。さらにこの方法の利点は、リソグラフ技術
が単純になり、その結果歩留まりが上がりコストが下が
る。抵抗体を組み込むことにより面積が４分の１になる
ということは、次世代の最小デザインルールでもって次
世代のリソグラフ技術により達成されるものと等価であ
る。
る場合には、セルにより占有される面積はＡ＝４λ2 ま
で減少する。さらにこの方法の利点は、リソグラフ技術
が単純になり、その結果歩留まりが上がりコストが下が
る。抵抗体を組み込むことにより面積が４分の１になる
ということは、次世代の最小デザインルールでもって次
世代のリソグラフ技術により達成されるものと等価であ
る。
【００１８】次に図１を説明する。同図にはＲＯＭの回
路図が示されている。入力点２０は、それぞれがドライ
バ２６に接続される一連の出力点２４を有するｎ段リン
グカウンタ（シフトレジスタ）２２に入力される。各ド
ライバ２６の出力インピーダンスは、ワード線２８のイ
ンピーダンスよりも遥かに小さい。ドライバ２６は、通
常は低出力状態にあり、そして各ドライバ２６は一度に
出力電圧Ｖ0 「１」にターンオンされる。ワード線２８
はビット線４０から絶縁されているが、ただし、特定の
ワード線２８と特定のビット線４０との間がデータ抵抗
体（Ｒ）３０により接続されるようなある選択されたセ
ルサイトを除く。
路図が示されている。入力点２０は、それぞれがドライ
バ２６に接続される一連の出力点２４を有するｎ段リン
グカウンタ（シフトレジスタ）２２に入力される。各ド
ライバ２６の出力インピーダンスは、ワード線２８のイ
ンピーダンスよりも遥かに小さい。ドライバ２６は、通
常は低出力状態にあり、そして各ドライバ２６は一度に
出力電圧Ｖ0 「１」にターンオンされる。ワード線２８
はビット線４０から絶縁されているが、ただし、特定の
ワード線２８と特定のビット線４０との間がデータ抵抗
体（Ｒ）３０により接続されるようなある選択されたセ
ルサイトを除く。
【００１９】これらのデータ抵抗体３０の場所は、ＲＯ
Ｍ内に記録されるデータを表すメモリアルゴリズムによ
り決定される。各ビット線４０は検出増幅器４２を具備
し、その入力インピーダンスは各ビット線４０のインピ
ーダンスよりも遥かに小さい。この検出増幅器４２は、
ヒードバック抵抗Ｒｆ＝Ｒを有するヒードバック演算増
幅器であり、抵抗Ｒに類似した材料製でその結果、抵抗
の温度依存性は、増幅器のゲインに余り影響を及ぼさな
い。
Ｍ内に記録されるデータを表すメモリアルゴリズムによ
り決定される。各ビット線４０は検出増幅器４２を具備
し、その入力インピーダンスは各ビット線４０のインピ
ーダンスよりも遥かに小さい。この検出増幅器４２は、
ヒードバック抵抗Ｒｆ＝Ｒを有するヒードバック演算増
幅器であり、抵抗Ｒに類似した材料製でその結果、抵抗
の温度依存性は、増幅器のゲインに余り影響を及ぼさな
い。
【００２０】導体４４は、各検出増幅器４２を弁別器４
６に接続し、この弁別器４６は、各増幅器の出力はプリ
セットされたしきい値電圧との大小を決定する。所定の
オンチップ遅延の後、この弁別器４６の出力は導体４８
を介して出力シフトレジスタ５０に加えられる。この出
力シフトレジスタ５０は、出力クロック（図示せず）に
より決定されるレートでもって、出力点６０で一時に１
ビットずつ読み出される。
６に接続し、この弁別器４６は、各増幅器の出力はプリ
セットされたしきい値電圧との大小を決定する。所定の
オンチップ遅延の後、この弁別器４６の出力は導体４８
を介して出力シフトレジスタ５０に加えられる。この出
力シフトレジスタ５０は、出力クロック（図示せず）に
より決定されるレートでもって、出力点６０で一時に１
ビットずつ読み出される。
【００２１】ＲＯＭ内のワード線とビット線とを接続す
るために、抵抗を使用することは公知である。例えば、
W. T. Lynch 著の“Worst-Case Analysis of a Resisto
r Memory Matrix”, IEEE Transactions on Computers,
Vol. C-18, October, 1969,pages 940-942. に記載さ
れた抵抗メモリマトリックス回路を参照のこと。この回
路解析は、データ抵抗の値とドライバと検出増幅器のイ
ンピーダンスとの間の関係を考慮して、許容可能なＳＮ
比を与えている。
るために、抵抗を使用することは公知である。例えば、
W. T. Lynch 著の“Worst-Case Analysis of a Resisto
r Memory Matrix”, IEEE Transactions on Computers,
Vol. C-18, October, 1969,pages 940-942. に記載さ
れた抵抗メモリマトリックス回路を参照のこと。この回
路解析は、データ抵抗の値とドライバと検出増幅器のイ
ンピーダンスとの間の関係を考慮して、許容可能なＳＮ
比を与えている。
【００２２】David と Feldman 等も、 抵抗体マトリッ
クスを開示し、データ抵抗体の抵抗値とドライバと検出
器増幅器のインピーダンスの観点からＳＮ比を計算して
いる。（これに関しては、“High Speed Fixed Memorie
s Using Large-Scale Integrated Resistor Matrixe
s”, IEEE Transactions on Computers, Vol. C-17, N
o.8, 1968, pages 721-728 を参照のこと。）
クスを開示し、データ抵抗体の抵抗値とドライバと検出
器増幅器のインピーダンスの観点からＳＮ比を計算して
いる。（これに関しては、“High Speed Fixed Memorie
s Using Large-Scale Integrated Resistor Matrixe
s”, IEEE Transactions on Computers, Vol. C-17, N
o.8, 1968, pages 721-728 を参照のこと。）
【００２３】これら２件の先行技術文献は、ガラスのよ
うな基板上に堆積した酸化バナジウムあるいは酸化スズ
をような薄膜抵抗体の使用について議論している。しか
しこの薄膜抵抗体の使用は、高抵抗の抵抗体を得るため
に広い面積を必要とする欠点がある、これに対し三次元
のドープしたポリシリコン製ポストを使用することは、
一定の寸法で高抵抗が得られる利点がある。これに関し
ては以下説明する。
うな基板上に堆積した酸化バナジウムあるいは酸化スズ
をような薄膜抵抗体の使用について議論している。しか
しこの薄膜抵抗体の使用は、高抵抗の抵抗体を得るため
に広い面積を必要とする欠点がある、これに対し三次元
のドープしたポリシリコン製ポストを使用することは、
一定の寸法で高抵抗が得られる利点がある。これに関し
ては以下説明する。
【００２４】図２には、１本のワード線２８が絶縁層７
２により支持された本発明の一実施例の断面図を示す。
絶縁層７０は、一部がワード線２８により支持され、ま
た一部は絶縁層７２により支持される。ワード線２８に
より形成されるパターンは通常（必ずしも必要なもので
はないが）ほぼ等しい線とそれらの間に等しいスペース
を有する。絶縁層７０に開口３２が形成され、この開口
３２ははリソグラフマスキング技術とエッチング技術に
より形成され、ほぼ垂直の側壁を形成する。
２により支持された本発明の一実施例の断面図を示す。
絶縁層７０は、一部がワード線２８により支持され、ま
た一部は絶縁層７２により支持される。ワード線２８に
より形成されるパターンは通常（必ずしも必要なもので
はないが）ほぼ等しい線とそれらの間に等しいスペース
を有する。絶縁層７０に開口３２が形成され、この開口
３２ははリソグラフマスキング技術とエッチング技術に
より形成され、ほぼ垂直の側壁を形成する。
【００２５】データ抵抗体３０が開口３２の中に堆積さ
れ、ワード線２８に対する接点を形成する。一連のビッ
ト線４０は、互いに平行でかつワード線２８に直交し、
データ抵抗体３０をカバーし、データ抵抗体３０に電気
的に接触し、かつ絶縁層７０にも支持される。開口３２
とデータ抵抗体３０の場所はＲＯＭ内に記憶されるデー
タにより決定される。図２にはビット線４０とワード線
２８との間で接続が形成されたあるセルサイトと、また
接続が形成されない（データ抵抗体３０が存在しないた
め）あるセルサイトの２つを示す。
れ、ワード線２８に対する接点を形成する。一連のビッ
ト線４０は、互いに平行でかつワード線２８に直交し、
データ抵抗体３０をカバーし、データ抵抗体３０に電気
的に接触し、かつ絶縁層７０にも支持される。開口３２
とデータ抵抗体３０の場所はＲＯＭ内に記憶されるデー
タにより決定される。図２にはビット線４０とワード線
２８との間で接続が形成されたあるセルサイトと、また
接続が形成されない（データ抵抗体３０が存在しないた
め）あるセルサイトの２つを示す。
【００２６】第２図でワード線とビット線の場所は交換
可能である。シリコン処理技術の利点を用いた実施例に
おいては、絶縁層７２はシリコン基板上に成長あるいは
堆積した酸化シリコンである。ワード線２８は、耐火金
属窒化物あるいは耐火金属硅化物、例えばＴｉＮまたは
ＷＳｉx から形成することができる。この窒化物あるい
は硅化物は、高温処理に耐えるために選択されたもので
ある。
可能である。シリコン処理技術の利点を用いた実施例に
おいては、絶縁層７２はシリコン基板上に成長あるいは
堆積した酸化シリコンである。ワード線２８は、耐火金
属窒化物あるいは耐火金属硅化物、例えばＴｉＮまたは
ＷＳｉx から形成することができる。この窒化物あるい
は硅化物は、高温処理に耐えるために選択されたもので
ある。
【００２７】絶縁層７０は、例えばワード線２８と絶縁
層７２の上に堆積された酸化シリコンである。データ抵
抗体３０は、ドープポリシリコンあるいはアンドープポ
リシリコンであり、その抵抗値は制御されている。ドー
ピング元素は、ボロン，リン，ヒ素，アンチモンからな
る元素グループから選択される。ビット線４０が最後に
堆積されるが、このビット線４０はアルミ合金あるいは
チタン，窒化チタン，アルミのような金属導体から形成
される。
層７２の上に堆積された酸化シリコンである。データ抵
抗体３０は、ドープポリシリコンあるいはアンドープポ
リシリコンであり、その抵抗値は制御されている。ドー
ピング元素は、ボロン，リン，ヒ素，アンチモンからな
る元素グループから選択される。ビット線４０が最後に
堆積されるが、このビット線４０はアルミ合金あるいは
チタン，窒化チタン，アルミのような金属導体から形成
される。
【００２８】いくつかの設計的考慮を払うことにより、
データ抵抗体３０の抵抗値Ｒを決定する。ある設計的考
慮事項は、ワード線の抵抗値ｒw と、ビット線の抵抗値
ｒbである。これらの抵抗値は、線の形状とその材料の
抵抗率により決定される。例えば、ｎw 本のワード線と
ｎb 本のビット線の交差により占有される面積が０．５
ｃｍ×０．５ｃｍの場合には、デザインルールλは０．
２５ミクロンである。
データ抵抗体３０の抵抗値Ｒを決定する。ある設計的考
慮事項は、ワード線の抵抗値ｒw と、ビット線の抵抗値
ｒbである。これらの抵抗値は、線の形状とその材料の
抵抗率により決定される。例えば、ｎw 本のワード線と
ｎb 本のビット線の交差により占有される面積が０．５
ｃｍ×０．５ｃｍの場合には、デザインルールλは０．
２５ミクロンである。
【００２９】さらに各線と絶縁層７０の厚さがλに等し
い場合には、これにより、１：１のアスペクト比をエッ
チングするのが容易になる。各導体の長さＬ＝０．５ｃ
ｍと仮定すると各線の最大抵抗は、次式で表される。 ｒw ＝ρw Ｌ／Ａ ｒb ＝ρb Ｌ／Ａ （１） ここでρw とρb はそれぞれワード線の材料とビット線
の材料の抵抗率で、Ａは電流の流れに直交する線の面積
である。
い場合には、これにより、１：１のアスペクト比をエッ
チングするのが容易になる。各導体の長さＬ＝０．５ｃ
ｍと仮定すると各線の最大抵抗は、次式で表される。 ｒw ＝ρw Ｌ／Ａ ｒb ＝ρb Ｌ／Ａ （１） ここでρw とρb はそれぞれワード線の材料とビット線
の材料の抵抗率で、Ａは電流の流れに直交する線の面積
である。
【００３０】この式は、ワイヤの抵抗を表すデザインパ
ラメータｎw ，ｎb ，λを用いて正規化すると次のよう
になる。 ｒw ＝２ｎw ρ／λ ｒb ＝２ｎb ρ／λ （２）
ラメータｎw ，ｎb ，λを用いて正規化すると次のよう
になる。 ｒw ＝２ｎw ρ／λ ｒb ＝２ｎb ρ／λ （２）
【００３１】アルミ製フィルムの抵抗率は、４（１０）
-6Ω−ｃｍで、耐火金属合金の抵抗率は、１０（１０）
-6Ω−ｃｍである。そうするとビット線とワード線は、
それぞれ抵抗値が約３ＫΩと８ＫΩになる。ただし、ｎ
＝ｎw ，≒ｎb ≒１０4 である。
-6Ω−ｃｍで、耐火金属合金の抵抗率は、１０（１０）
-6Ω−ｃｍである。そうするとビット線とワード線は、
それぞれ抵抗値が約３ＫΩと８ＫΩになる。ただし、ｎ
＝ｎw ，≒ｎb ≒１０4 である。
【００３２】弁別器はデータの１ビットが分かる程度十
分な正確さでもってセルサイトの抵抗体の存在を検出す
る必要がある。各ドライバの出力インピーダンスと各検
出増幅器の入力インピーダンスとは、それぞれｒw ある
いはｒb よりはるかに小さく、かつデータが十分に理想
的なものと仮定するとセルサイトの約半分がランダムに
分散したデータ抵抗体により占有されることになる。
分な正確さでもってセルサイトの抵抗体の存在を検出す
る必要がある。各ドライバの出力インピーダンスと各検
出増幅器の入力インピーダンスとは、それぞれｒw ある
いはｒb よりはるかに小さく、かつデータが十分に理想
的なものと仮定するとセルサイトの約半分がランダムに
分散したデータ抵抗体により占有されることになる。
【００３３】その結果データ抵抗体３０の最小抵抗は次
式で与えられる。 Ｒmin＞α［ｎbｎwｒbｒw］0.5，ここでα≒１ （３） ０．２５ミクロンのデザインルールにおいては、隣接す
るビット線の中心間距離は０．５ミクロンであり、０．
５ｃｍ幅の列は、（１０）4 本のビット線を含む。そう
するとデータ抵抗体３０の最小抵抗値は、５０ＭΩとな
る。
式で与えられる。 Ｒmin＞α［ｎbｎwｒbｒw］0.5，ここでα≒１ （３） ０．２５ミクロンのデザインルールにおいては、隣接す
るビット線の中心間距離は０．５ミクロンであり、０．
５ｃｍ幅の列は、（１０）4 本のビット線を含む。そう
するとデータ抵抗体３０の最小抵抗値は、５０ＭΩとな
る。
【００３４】データ抵抗体３０の最大抵抗値は、十分な
ＳＮ性能を出すために、十分な信号を必要とすることに
より理論的に決定される。各ワード線とビット線は分散
キャパシタンスを有し、これらの線を通しての信号の伝
播は、分散Ｒ−Ｃ線の公知の電線公式により支配され
る。各線をチャージする時定数はｒwＣ である。各線の
キャパシタンスは、次式で与えられる。 Ｃ＝εＡ／ｄ （４） ここでεは、絶縁層７０の誘電率である。時定数は、約
１０ｎｓでこれは熱ノイズを低減するのに必要な積分時
間に比較すると早いものである。
ＳＮ性能を出すために、十分な信号を必要とすることに
より理論的に決定される。各ワード線とビット線は分散
キャパシタンスを有し、これらの線を通しての信号の伝
播は、分散Ｒ−Ｃ線の公知の電線公式により支配され
る。各線をチャージする時定数はｒwＣ である。各線の
キャパシタンスは、次式で与えられる。 Ｃ＝εＡ／ｄ （４） ここでεは、絶縁層７０の誘電率である。時定数は、約
１０ｎｓでこれは熱ノイズを低減するのに必要な積分時
間に比較すると早いものである。
【００３５】データ抵抗体３０の最大値を制限する主要
なファクタは、各検出増幅器４２の入力点におけるイン
ピーダンスに起因する熱ノイズである。ビット線に沿っ
たｎ個のセルサイトの内の半分が並列にデータ抵抗体に
より占有されており、そしてその各々が低インピーダン
スドライバに接続されるワード線に接続されると仮定し
ている。このインピーダンスは、２Ｒ／ｎとなる。
なファクタは、各検出増幅器４２の入力点におけるイン
ピーダンスに起因する熱ノイズである。ビット線に沿っ
たｎ個のセルサイトの内の半分が並列にデータ抵抗体に
より占有されており、そしてその各々が低インピーダン
スドライバに接続されるワード線に接続されると仮定し
ている。このインピーダンスは、２Ｒ／ｎとなる。
【００３６】各検出増幅器内に流れるデータ電流は、約
Ｖ0 ／Ｒである。ここでＶ0 は、ドライバ出力電圧であ
る。これは少なくとも次式で与えられる熱ノイズの１０
倍でなければならない。 Ｉn(RMS)＝［４ｋＴｆ／２Ｒ／ｎ］0.5 （５） ここで、ｋはボルツマン定数で、Ｔは絶対温度、ｆは検
出増幅器のバンド幅で、ｎはスクエアメモリアレイの線
の数である。
Ｖ0 ／Ｒである。ここでＶ0 は、ドライバ出力電圧であ
る。これは少なくとも次式で与えられる熱ノイズの１０
倍でなければならない。 Ｉn(RMS)＝［４ｋＴｆ／２Ｒ／ｎ］0.5 （５） ここで、ｋはボルツマン定数で、Ｔは絶対温度、ｆは検
出増幅器のバンド幅で、ｎはスクエアメモリアレイの線
の数である。
【００３７】するとＳＮ比は、次式で表される。 Ｓ／Ｎ＝Ｉs／Ｉn(RMS)＝Ｖ0／［２ＲｎｆｋＴ］0.5 （６） 上記の式からデータ抵抗体の最大値は、次式となる。 Ｒmax＜Ｖ0 2／２ｎｆｋＴ（Ｓ／Ｎ）2 （７） ｆ＝１０6／ｓ，Ｔ＝３００Ｋ，ｎ＝ｎw≒ｎb≒１０4，
Ｖ0＝５Ｖ、Ｓ／Ｎ＝１０とすると、Ｒmax＜３ＧΩ以下
となる。
Ｖ0＝５Ｖ、Ｓ／Ｎ＝１０とすると、Ｒmax＜３ＧΩ以下
となる。
【００３８】ドライバ電圧の選択と、温度とは比較的フ
レキシブルな為にデータ抵抗体の最大値は、ライン数読
み出しの上限周波数所望のＳＮ比の自乗の逆数により決
定される。
レキシブルな為にデータ抵抗体の最大値は、ライン数読
み出しの上限周波数所望のＳＮ比の自乗の逆数により決
定される。
【００３９】データ抵抗体の最小値と最大値は、別のデ
ザインルール，別の読み出しスピード，別のエラー仕様
を有する他の大きさのメモリに対しても決定できる。こ
れに関しては、次に述べる。
ザインルール，別の読み出しスピード，別のエラー仕様
を有する他の大きさのメモリに対しても決定できる。こ
れに関しては、次に述べる。
【００４０】図３には、本発明の別の実施例が示されて
おり、各データ抵抗体３０は、１ビットメモリレベルを
与えるために単一の抵抗値ではなく、前述した同一面積
内に複数のレベルのデータ深さを与えるために各セルサ
イトでコンダクタンスの値の組の中の１つのコンダクタ
ンスＳijを有している。ｎ個のドライバ２６がｎw 個の
ワード線２８に接続され、このワード線２８は直交する
ｎ個のビット線４０から絶縁され、そしてこのビット線
４０は、ｎb 個の検出増幅器４２に接続されている。ワ
ード線とビット線とは、データ抵抗体３０により各セル
サイトで接続されている（図２を参照のこと）。
おり、各データ抵抗体３０は、１ビットメモリレベルを
与えるために単一の抵抗値ではなく、前述した同一面積
内に複数のレベルのデータ深さを与えるために各セルサ
イトでコンダクタンスの値の組の中の１つのコンダクタ
ンスＳijを有している。ｎ個のドライバ２６がｎw 個の
ワード線２８に接続され、このワード線２８は直交する
ｎ個のビット線４０から絶縁され、そしてこのビット線
４０は、ｎb 個の検出増幅器４２に接続されている。ワ
ード線とビット線とは、データ抵抗体３０により各セル
サイトで接続されている（図２を参照のこと）。
【００４１】抵抗値（コンダクタンスの逆数）の選択
は、全てのデータ抵抗体に対し達成可能な抵抗値の許容
誤差、許容可能なエラーレートとネットワーク内のマル
チパスに起因する信号の消失（減衰）等により決定され
る。ηを製造プロセスの際の不確実性に起因する抵抗値
の部分標準偏差であるとすると、コンダクタンス値の可
能な組は、次式で与えられる。
は、全てのデータ抵抗体に対し達成可能な抵抗値の許容
誤差、許容可能なエラーレートとネットワーク内のマル
チパスに起因する信号の消失（減衰）等により決定され
る。ηを製造プロセスの際の不確実性に起因する抵抗値
の部分標準偏差であるとすると、コンダクタンス値の可
能な組は、次式で与えられる。
【００４２】 Ｓp ＝Ｒ0 -1ｅｘｐ（−ζηｐ） （８） ここでζはある抵抗値と別の抵抗値との混同がおこり得
ないようにさせるために選択される係数であり、また、
ｐ＝０，１，２，３…である。２２×２２の抵抗配列に
対して３パーセント標準偏差（η＝０．０３）が達成さ
れた。ζ＝１０は、（１０）６個の抵抗中で１個だけが
不正確な値を有することを示す。
ないようにさせるために選択される係数であり、また、
ｐ＝０，１，２，３…である。２２×２２の抵抗配列に
対して３パーセント標準偏差（η＝０．０３）が達成さ
れた。ζ＝１０は、（１０）６個の抵抗中で１個だけが
不正確な値を有することを示す。
【００４３】２つのビットデータ深さのレベルにおいて
は、抵抗の比率はＲ＝Ｒ0［１．０，１．３，１．７，
∞］となる。そして３つのビットデータ深さに対しては
抵抗比率は、Ｒ＝Ｒ0［１．０，１．３，１．７，２．
２，２．９，３．７，４．８，∞］である。ここで、Ｒ
＝∞は接続されていないことを意味する。
は、抵抗の比率はＲ＝Ｒ0［１．０，１．３，１．７，
∞］となる。そして３つのビットデータ深さに対しては
抵抗比率は、Ｒ＝Ｒ0［１．０，１．３，１．７，２．
２，２．９，３．７，４．８，∞］である。ここで、Ｒ
＝∞は接続されていないことを意味する。
【００４４】前記の実施例のように最小抵抗値は、次式
で決定されている。 Ｒ0'＞α［ｎbｎwｒbｒw］0.5 ここでαは１に近く、１／Ｒ0'はコンダクタンスの平均
値Ｓpの２倍である。Ｒ0の最大値は、許容可能なエラー
レート，熱ノイズ，式（７）で与えられるサンプリング
レートにより決定される。
で決定されている。 Ｒ0'＞α［ｎbｎwｒbｒw］0.5 ここでαは１に近く、１／Ｒ0'はコンダクタンスの平均
値Ｓpの２倍である。Ｒ0の最大値は、許容可能なエラー
レート，熱ノイズ，式（７）で与えられるサンプリング
レートにより決定される。
【００４５】数種類の抵抗値を実際に達成するには、３
種類の方法がある。第１の方法は、データ抵抗体を含む
開口の大きさは図１，２に示すように同一に維持する、
即ち、開口の直径を約λにする。そして抵抗材料内への
イオン注入によるドーピングレベルを変化させて各デー
タ抵抗体３０に対し異なる導電性を与えることである。
これは、記録されるべきデータに応じて各抵抗体に対
し、ドーピングレベルを制限するようなマスキングステ
ップにより行われる。全てのデータ抵抗体は、同一の熱
サイクルによりアニールされる。
種類の方法がある。第１の方法は、データ抵抗体を含む
開口の大きさは図１，２に示すように同一に維持する、
即ち、開口の直径を約λにする。そして抵抗材料内への
イオン注入によるドーピングレベルを変化させて各デー
タ抵抗体３０に対し異なる導電性を与えることである。
これは、記録されるべきデータに応じて各抵抗体に対
し、ドーピングレベルを制限するようなマスキングステ
ップにより行われる。全てのデータ抵抗体は、同一の熱
サイクルによりアニールされる。
【００４６】第２の方法は、複数のデータ抵抗体の値を
形成するのに、開口の直径をデザインルールλに等しい
最小径から、データレベルにより必要とされる数のステ
ップだけ直径を増加させることである。この方法は、１
回のイオン注入ステップしか必要としないという利点が
あるが、より大きな開口を可能にするために隣接するワ
ード線とビット線の間のピッチが増加する不利な点があ
る。
形成するのに、開口の直径をデザインルールλに等しい
最小径から、データレベルにより必要とされる数のステ
ップだけ直径を増加させることである。この方法は、１
回のイオン注入ステップしか必要としないという利点が
あるが、より大きな開口を可能にするために隣接するワ
ード線とビット線の間のピッチが増加する不利な点があ
る。
【００４７】例えば２つのビットデータレベルは、最低
の抵抗値と最高の抵抗値との間の面積比（１．７に等し
い）が必要となる。このことは言い換えると、直径の比
率が１．３となり、これは０．２５ミクロンから０．３
３ミクロンにラインの幅が増加することを意味する。ラ
イン間のスペースはλ＝０．２５ミクロンのままである
ので、得られたピッチは０．５８ミクロンになる。
の抵抗値と最高の抵抗値との間の面積比（１．７に等し
い）が必要となる。このことは言い換えると、直径の比
率が１．３となり、これは０．２５ミクロンから０．３
３ミクロンにラインの幅が増加することを意味する。ラ
イン間のスペースはλ＝０．２５ミクロンのままである
ので、得られたピッチは０．５８ミクロンになる。
【００４８】０．５ｃｍ×０．５ｃｍの同一のメモリ領
域においては、各方向のピッチが増加すると、ライン数
は（１０）4 から８．６×（１０）3 に減少する。この
領域内のセルサイトの数は、それぞれ（１０）8 個と
７．４×（１０）7 個である。メリット数は、アドレス
の数と各アドレスで検知可能な抵抗値の数のｌｏｇ２と
のかけ算であり、これは１ビットデータレベルに対して
は（１０）8 で、２ビットデータレベルに対しては１．
５×（１０）8 である。
域においては、各方向のピッチが増加すると、ライン数
は（１０）4 から８．６×（１０）3 に減少する。この
領域内のセルサイトの数は、それぞれ（１０）8 個と
７．４×（１０）7 個である。メリット数は、アドレス
の数と各アドレスで検知可能な抵抗値の数のｌｏｇ２と
のかけ算であり、これは１ビットデータレベルに対して
は（１０）8 で、２ビットデータレベルに対しては１．
５×（１０）8 である。
【００４９】個別のデータ抵抗体の値を達成する第３の
方法は、ドーピングレベルと抵抗体の直径とを一定に維
持しながら、各アドレスでアニール（熱処理）サイクル
を変化させることである。これはプログラムされたレー
ザビームで行われ、その各アドレスにレーザビームを集
光させ、ビームの強度を変化させるかあるいは抵抗体を
加熱するビームの持続時間を変化させるかのいずれかに
より様々なレベルの熱エネルギを加えることである。
方法は、ドーピングレベルと抵抗体の直径とを一定に維
持しながら、各アドレスでアニール（熱処理）サイクル
を変化させることである。これはプログラムされたレー
ザビームで行われ、その各アドレスにレーザビームを集
光させ、ビームの強度を変化させるかあるいは抵抗体を
加熱するビームの持続時間を変化させるかのいずれかに
より様々なレベルの熱エネルギを加えることである。
【００５０】ワード線とビット線とを選択された抵抗値
を有するデータ抵抗体でもって接続することは、単一抵
抗値の抵抗体にデータ密度を増加させる利点、および二
進出力を有するＭＯＳＦＥＴのような活性デバイスを有
するＲＯＭに対し、データ密度を増加させる利点があ
る。
を有するデータ抵抗体でもって接続することは、単一抵
抗値の抵抗体にデータ密度を増加させる利点、および二
進出力を有するＭＯＳＦＥＴのような活性デバイスを有
するＲＯＭに対し、データ密度を増加させる利点があ
る。
【００５１】図４には、マルチレベル構造体を形成する
ために、互いの上に堆積されたワード線とビット線を有
する本発明の他の実施例が示されている。基板１２は、
底部絶縁層７００を支持し、この底部絶縁層７００に開
口１４、１６が形成され、その中に導電ポスト１５，１
７が形成されている。この基板１２は、その中に第１レ
ベルワード電極１０１と第２レベルワード電極２０２が
従来のマスキングステップ，イオン注入ステップ，拡散
ステップにより形成されるような半導体である。
ために、互いの上に堆積されたワード線とビット線を有
する本発明の他の実施例が示されている。基板１２は、
底部絶縁層７００を支持し、この底部絶縁層７００に開
口１４、１６が形成され、その中に導電ポスト１５，１
７が形成されている。この基板１２は、その中に第１レ
ベルワード電極１０１と第２レベルワード電極２０２が
従来のマスキングステップ，イオン注入ステップ，拡散
ステップにより形成されるような半導体である。
【００５２】これらの電極は図１に示すようなドライバ
の出力である。第１ワード線２８１と第２ワード線２８
２はそれぞれ導電ポスト１５，１７に接続される。第１
絶縁層７０１は、一部では第１ワード線２８１に、そし
て別の一部では底部絶縁層７００により支持されてい
る。第１絶縁層７０１はｍ個の第１ビット線４０１を支
持し、そしてこの第１絶縁層７０１に開口１３２が形成
され、その中にデータレジスタ１３０が形成される。開
口とデータ抵抗体とは、図１で説明したのと同様にＲＯ
Ｍ内に記憶されるべきデータに応じてセルサイトに配置
する。
の出力である。第１ワード線２８１と第２ワード線２８
２はそれぞれ導電ポスト１５，１７に接続される。第１
絶縁層７０１は、一部では第１ワード線２８１に、そし
て別の一部では底部絶縁層７００により支持されてい
る。第１絶縁層７０１はｍ個の第１ビット線４０１を支
持し、そしてこの第１絶縁層７０１に開口１３２が形成
され、その中にデータレジスタ１３０が形成される。開
口とデータ抵抗体とは、図１で説明したのと同様にＲＯ
Ｍ内に記憶されるべきデータに応じてセルサイトに配置
する。
【００５３】絶縁層７０６は、第１ビット線４０１と第
１絶縁層７０１とをカバーし、この絶縁層７０６に開口
１６が形成され、この開口１６内に導電ポスト１７が形
成される。第２ワード線２８２は、絶縁層７０６により
支持され、導電ポスト１７に接続されている。第２絶縁
層７０２は、第２ワード線２８２と絶縁層７０６をカバ
ーし、そして第２絶縁層７０２には開口２３２が形成さ
れ、この開口２３２の中にデータレジスタ２３０が形成
される。このデータレジスタ２３０の位置は、記憶され
るべきデータにより決定されるパターンに従っている。
１絶縁層７０１とをカバーし、この絶縁層７０６に開口
１６が形成され、この開口１６内に導電ポスト１７が形
成される。第２ワード線２８２は、絶縁層７０６により
支持され、導電ポスト１７に接続されている。第２絶縁
層７０２は、第２ワード線２８２と絶縁層７０６をカバ
ーし、そして第２絶縁層７０２には開口２３２が形成さ
れ、この開口２３２の中にデータレジスタ２３０が形成
される。このデータレジスタ２３０の位置は、記憶され
るべきデータにより決定されるパターンに従っている。
【００５４】第２ビット線４０２は第２絶縁層７０２に
より支持され、第２ワード線２８２と直交している。デ
ータレジスタ２３０は第２ビット線を第２ワード線２８
２に接続している。データレジスタ１３０と２３０と
は、図１に示したように単一の抵抗値を有するかあるい
は図３に示したように複数の抵抗値を有するかのいずれ
かである。導電ポスト１５，１７は、金属あるいはドー
プシリコンである。
より支持され、第２ワード線２８２と直交している。デ
ータレジスタ２３０は第２ビット線を第２ワード線２８
２に接続している。データレジスタ１３０と２３０と
は、図１に示したように単一の抵抗値を有するかあるい
は図３に示したように複数の抵抗値を有するかのいずれ
かである。導電ポスト１５，１７は、金属あるいはドー
プシリコンである。
【００５５】第１ビット線と第２ビット線とは、図４の
紙面に直交して、基板１２内のビット電極（図示せず）
にワード線として示されたのと同様な開口と導電ポスト
を介して接続される。ビット電極は、図１に示された検
出増幅器に接続される。さらに別の組のビット線とワー
ド線とを図４に示した構造体の上に絶縁層７０６のよう
な別の絶縁層を堆積し、この堆積とエッチングプロセス
を繰り返すことにより重ねることもできる。
紙面に直交して、基板１２内のビット電極（図示せず）
にワード線として示されたのと同様な開口と導電ポスト
を介して接続される。ビット電極は、図１に示された検
出増幅器に接続される。さらに別の組のビット線とワー
ド線とを図４に示した構造体の上に絶縁層７０６のよう
な別の絶縁層を堆積し、この堆積とエッチングプロセス
を繰り返すことにより重ねることもできる。
【００５６】図５には、図４の構造体の上面図を示し、
図４では表れなかった素子も示す。領域５０１は、図４
の断面で示したｎ×ｍ個のセルサイトの多層レベルの列
を有する。領域５０１から出た第１レベルのワード線
（図示せず）は、導電ポスト１５の１つに接続され、各
導電ポスト１５は、ｎ個の第１レベルワード電極１０１
の１つに接続される。各第１レベルワード電極１０１
は、第１レベルドライバ５３０の１つにより駆動され
る。
図４では表れなかった素子も示す。領域５０１は、図４
の断面で示したｎ×ｍ個のセルサイトの多層レベルの列
を有する。領域５０１から出た第１レベルのワード線
（図示せず）は、導電ポスト１５の１つに接続され、各
導電ポスト１５は、ｎ個の第１レベルワード電極１０１
の１つに接続される。各第１レベルワード電極１０１
は、第１レベルドライバ５３０の１つにより駆動され
る。
【００５７】同様に、領域５０１から出た第２レベルの
ワード線（図示せず）は、第３の導電ポスト１７の１つ
に接続され、各導電ポスト１７は第２レベルワード電極
２０２の１つに接続され、そして各第２レベルワード電
極２０２は第２レベルドライバ５２０の１つにより駆動
される。領域５０１から出た各第１レベルのビット線
（図示せず）は、第２の導電ポスト１３の１つに接続さ
れ、各導電ポスト１３は第１レベルビット電極１０３の
１つに接続される。同様に領域５０１から出た各第２レ
ベルのビット線（図示せず）は、導電ポスト１１の１つ
に接続され、各導電ポスト１１は、第２レベルビット電
極２０４の１つに接続される。かくして最終的に全ての
ビット電極は、検出増幅器（図示せず）に接続される。
ワード線（図示せず）は、第３の導電ポスト１７の１つ
に接続され、各導電ポスト１７は第２レベルワード電極
２０２の１つに接続され、そして各第２レベルワード電
極２０２は第２レベルドライバ５２０の１つにより駆動
される。領域５０１から出た各第１レベルのビット線
（図示せず）は、第２の導電ポスト１３の１つに接続さ
れ、各導電ポスト１３は第１レベルビット電極１０３の
１つに接続される。同様に領域５０１から出た各第２レ
ベルのビット線（図示せず）は、導電ポスト１１の１つ
に接続され、各導電ポスト１１は、第２レベルビット電
極２０４の１つに接続される。かくして最終的に全ての
ビット電極は、検出増幅器（図示せず）に接続される。
【００５８】
【発明の効果】以上説明したように本発明は、メモリ密
度を上げるためにワード線とビット線を接続する素子の
構造を単純化することである。本発明のＲＯＭは同一チ
ップ上の電子部品により読み出し可能で、かつ小型で持
ち運び易くかつ頑丈なもので、圧縮アルゴリズムを用い
て１時間以上の音楽を記憶できるようなＲＯＭを提供す
るものである。
度を上げるためにワード線とビット線を接続する素子の
構造を単純化することである。本発明のＲＯＭは同一チ
ップ上の電子部品により読み出し可能で、かつ小型で持
ち運び易くかつ頑丈なもので、圧縮アルゴリズムを用い
て１時間以上の音楽を記憶できるようなＲＯＭを提供す
るものである。
【図１】本発明の一実施例を示す平面図
【図２】本発明の一実施例の断面図
【図３】本発明の他の実施例の上面図
【図４】本発明の他の実施例の断面図
【図５】図４に示された実施例の平面図
１１，１３ 導電ポスト １２ 基板 １４，１６ 開口 １５，１７ 導電ポスト ２０ 入力点 ２２ ｎ段リングカウンタ（シフトレジスタ） ２４ 出力点 ２６ ドライバ ２８ ワード線 ３０ データ抵抗体（Ｒ） ３２ 開口 ４０ ビット線 ４２ 検出増幅器 ４４，４８ 導体 ４６ 弁別器 ５０ 出力シフトレジスタ ６０ 出力点 ７０，７２ 絶縁層 １０１ 第１レベルワード電極 １０３ 第１レベルビット電極 １３０，２３０ データレジスタ １３２，２３２ 開口 ２０２ 第２レベルワード電極 ２０４ 第２レベルビット電極 ２８１ 第１ワード線 ２８２ 第２ワード線 ４０１ 第１ビット線 ４０２ 第２ビット線 ５０１ 領域 ５２０ 第２レベルドライバ ５３０ 第１レベルドライバ ７００ 底部絶縁層 ７０１ 第１絶縁層 ７０２ 第２絶縁層 ７０６ 絶縁層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アレン ペイン ミルズ ジュニア アメリカ合衆国、07928 ニュージャー ジー、チャサム、メイヤーズビル ロー ド ７ (56)参考文献 特開 平８−255843（ＪＰ，Ａ) 特開 平２−21651（ＪＰ，Ａ) 特開 平６−140213（ＪＰ，Ａ) 実開 昭51−163831（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 G11C 17/00 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (31)
- 【請求項１】 読出し専用メモリ装置であって、 第１の絶縁体と、 該第１の絶縁体により支持され、互いに離間し、かつ平
行に配列された一組のワード線と、 該ワード線の組により部分的に支持され、および該第１
の絶縁体により部分的に支持された第２の絶縁体であっ
て、この絶縁体を通して該ワード線の組に対してアクセ
スを提供するよう作られた一連の開口を画成するような
第２の絶縁体と、 該第２の絶縁体に画成された開口内にぴったり合うよう
作られ、該ワード線の組と接触する一組のデータ抵抗体
と、 該第２の絶縁体により部分的に支持され、及び該データ
抵抗体の組により部分的に支持されるとともに、該ワー
ド線の組に対して直角で、かつこれから離間され、互い
に離間し、かつ平行に配列された一組のビット線であっ
て、該データ抵抗体の組のいずれか１つのデータ抵抗体
と接触するよう作られている一組のビット線とを含み、 各ワード線と各ビット線の交差部が受動デバイスセルサ
イトを形成し、該開口とデータ抵抗体がメモリアルゴリ
ズムにより予め定められたセルサイトのみに配置されて
いることを特徴とする読出し専用メモリ装置。 - 【請求項２】 請求項１に記載された装置において、 該第１の絶縁体が、窒化シリコンと酸化シリコンとから
成るグループから選択されている装置。 - 【請求項３】 請求項１に記載の装置において、 該第２の絶縁体が、窒化シリコンと酸化シリコンから成
るグループから選択されている装置。 - 【請求項４】 請求項１に記載に装置において、該第２
絶縁体が、有機材料製である装置。 - 【請求項５】 請求項１に記載の装置において、 該ワード線が、耐火金属硅化物製である装置。
- 【請求項６】 請求項１に記載の装置において、該デー
タ抵抗体が、アンドープのポリシリコンポストから形成
される装置。 - 【請求項７】 請求項１に記載の装置において、該デー
タ抵抗体が、ドープしたポリシリコンから形成される装
置。 - 【請求項８】 請求項７に記載の装置において、 該ポリシリコンにドープする元素が、ボロン，リンおよ
びアンチモンから成るグループから選択されるものであ
る装置。 - 【請求項９】 請求項１に記載の装置において、該デー
タ抵抗体の最低抵抗値が、ビット線の本数，ワード線の
本数，ワード線の抵抗値，ビット線の抵抗値により決定
されるものである装置。 - 【請求項１０】 請求項１に記載の装置において、該デ
ータ抵抗体の最低抵抗値が、Ｒmin＞［ｎｂｎｗｒｂｒ
ｗ］0.5により決定され、ここでｎｂはビット線の本数
ｎｗはワード線の本数ｒｂはビット線の抵抗値およびｒ
ｗはワード線の抵抗値を表すものである装置。 - 【請求項１１】 請求項１に記載の装置において、該デ
ータ抵抗体の最高抵抗値が、ワード線の本数，ビット線
の本数，メモリから取り出されるデータの速度と許容可
能なＳＮ比により決定される装置。 - 【請求項１２】 請求項１に記載の装置において、該デ
ータ抵抗体の最高抵抗値が、Ｒmax ＜Ｖ0 2／２ｎｆｋＴ
（Ｓ／Ｎ）2により決定され、ここでＶ0 はワード線に
かかる電圧、ｎは正方形のメモリの列の線の本数、ｋは
ボルツマン定数、Ｔは絶対温度、Ｓ／ＮはＳＮ比、ｆは
メモリから読み出されるデータの速度である装置。 - 【請求項１３】 読み出し専用メモリ装置であって、 互いに離間され、かつ平行に配列された一組のワード線
と、 該ワード線の組に対して直角で、かつこれから分離さ
れ、互いに離間され、かつ平行に配列された一組のビッ
ト線であって、各ワード線と各ビット線の交差部がメモ
リセルを画成するものである一組のビット線と、 メモリアルゴリズムにより予め定められた受動デバイス
セルサイトにて、ワード線をビット線に相互接続するよ
うに配列された一組のデータ抵抗体とを含み、 セルサイトにおける該データ抵抗体の各々が、データ抵
抗体により占有される各セルサイトにおけるマルチレベ
ルデータ深さを提供するよう作られた一組のコンダクタ
ンス値から選択されるコンダクタンスを有することを特
徴とする読み出し専用メモリ装置。 - 【請求項１４】 請求項１３に記載の装置において、 該コンダクタンス値の組が、該データ抵抗体の組に対し
達成可能な許容範囲、許容可能なエラーレートおよび使
用可能な抵抗値の範囲により決定されるものである装
置。 - 【請求項１５】 請求項１４に記載の装置において、 該コンダクタンス値の組が、 ζを、一抵抗値と別の抵抗値との混同がおこり得ないよ
うにする係数とし、ηをガウス分布の部分標準偏差と
し、ｐ＝０，１，２，３…とし、およびＲ０をデータ抵
抗の最小値として、 Ｓp＝Ｒ0 -1ｅｘｐ（−ζηｐ）により決定づけられるも
のである装置。 - 【請求項１６】 請求項１５に記載の装置において、該
データ抵抗体の最低抵抗値が、ビット線の本数，ワード
線の本数，ワード線の抵抗値，およびビット線の抵抗値
により決定されるものである装置。 - 【請求項１７】 請求項１３に記載の装置において、該
データ抵抗体の最低抵抗値が、Ｒmin＞β［ｎbｎｗｒｂ
ｒｗ］0.5により決定され、ここで、ｎｂはビット線の
本数、ｎwはワード線の本数、ｒbはビット線の抵抗値、
ｒwはワード線の抵抗値、およびβは抵抗値の分散に関
する一次ファクタを表す装置。 - 【請求項１８】 請求項１４に記載の装置において、 該データ抵抗体の最高抵抗値が、ワード線の本数，ビッ
ト線の本数，メモリから取り出されるデータの速度およ
び許容可能なＳＮ比により決定されるものである装置。 - 【請求項１９】 請求項１４に記載の装置において、 該データ抵抗体（２８）の最高抵抗値は、Ｒmax＜βＶ0
2／２ｎｆｋＴ（Ｓ／Ｎ）2により決定され、ここでＶ0
はワード線にかかる電圧、ｎは正方形の列の線の本数、
ｋはボルツマン定数、Ｔは絶対温度、ｆはメモリから読
み出されるデータの速度、Ｓ／ＮはＳＮ比、およびβは
抵抗値の分散に関する一次ファクタを表すものである装
置。 - 【請求項２０】 読み出し専用メモリ装置であって、 一組の第１のレベルのワード電極、一組の第２のレベル
のワード電極、一組の第１のレベルのビット電極、およ
び一組の第２のレベルのビット電極を有する基板と、 該基板により部分的に支持され、ならびに該第１のレベ
ルのワード電極、第２のレベルのワード電極、第１のレ
ベルのビット電極および第２のレベルのビット電極の組
により部分的に支持された底部絶縁体であって、該電極
の各組の上に一連の開口を画成する底部絶縁体と、 互いに離間され、かつ平行に配列された一組の第１のワ
ード線と、 各第１のワード線を第１のレベルのワード電極に相互接
続する第１の組の導電ポストであって、該第１のレベル
のワード電極の上の開口内にぴったり合うよう作られた
第１の組の導電ポストと、 該第１のワード線の組により部分的に支持され、及び該
底部絶縁体により部分的に支持された第１のレベルの絶
縁体であって、該第２のレベルのワード電極、第２のレ
ベルのビット電極および第１レベルのビット電極の組の
上に開口を画成するとともに、メモリアルゴリズムによ
り予め定められたセルサイトにて該第１のレベルのワー
ド線の上に第１の一連のデータ開口を画成するものであ
る第１のレベルの絶縁体と、 該第１の一連のデータ開口に充填され、該第１のワード
線と接触するよう作られた第１組のデータ抵抗体と、 該第１の絶縁体により部分的に支持され、及び該ビット
線が接触させられる該第１の組のデータ抵抗体により部
分的に支持されるとともに、該第１の組のワード線に直
角で、かつ互いに離間され平行に配列された第１の組の
ビット線と、 第１のレベルのビット電極に各第１のビット線を相互接
続する第２の組の導電ポストであって、該第１のレベル
のビット電極の上の開口内にぴったり合うよう作られた
第２の組の導電ポストと、 該第１の組のビット線により部分的に支持され、及び該
第１の絶縁体により部分的に支持され、該第２のレベル
のワード電極及び該第２のレベルのビット電極の上に一
連の開口を画成する層状絶縁体と、 互いに離間され、かつ平行に配列された一組の第２のワ
ード線と、 該第２のワード線の組により部分的に支持され、及び該
層状絶縁体により部分的に支持された第２の絶縁体であ
って、該第２のレベルのビット電極の上に一連の開口を
画成するとともに、メモリアルゴリズムにより予め定め
られたセルサイトにて該第２の組のワード線の上に第２
の一連のデータ開口を画成するものである第２の絶縁体
と、 該第２の一連のデータ開口に充填され該第２の組のワー
ド線に接触するよう作られた第２の組のデータ抵抗体
と、 該第２の絶縁体により部分的に支持され、及び該ビット
線が接触させられる該第２の組のデータ抵抗体により部
分的に支持され、該第２のワード線の組に直角で、かつ
互いに離間され平行に配列された第２の組のビット線
と、 各第２のワード線を第２のレベルのワード電極に相互接
続する第３の組の導電ポストであって、該第２のワード
電極の上の開口内にぴったり合うよう作られた第３の組
の導電ポストと、 各第２のビット線を、第２のレベルのビット電極に相互
接続する第４の組の導電ポストであって、該第２のレベ
ルのビット電極の上の開口内にぴったり合うよう作られ
た第４の組の導電ポストとを含み、 該セルサイトが能動デバイスを含まないことを特徴とす
る読み出し専用メモリ装置。 - 【請求項２１】 請求項２０に記載の装置において、該
データ抵抗体の最低抵抗値が、Ｒmin＞α［ｎｂｎｗｒ
ｂｒｗ］0.5により決定され、ここで、αはほぼ１であ
り、ｎｂはビット線の本数で、ｎｗはワード線の本数
で、およびｒｂはビット線の抵抗値で、ｒｗはワード線
の抵抗値を表す装置。 - 【請求項２２】 請求項２０に記載の装置において、該
データ抵抗体の最高抵抗値が、ワード線の本数，ビット
線の本数，メモリから取り出されるデータの速度および
許容可能なＳＮ比により決定されるものである装置。 - 【請求項２３】 請求項２０に記載の装置において、該
データ抵抗体の最高抵抗値が、Ｒmax＜Ｖ0 2／２ｎｆｋ
Ｔ（Ｓ／Ｎ）2により決定され、ここでＶ0はワード線に
かかる電圧、ｎは正方形のメモリの列の線の本数、ｋは
ボルツマン定数、Ｔは絶対温度、Ｓ／ＮはＳＮ比、およ
びｆはメモリから読み出されるデータの速度である装
置。 - 【請求項２４】 請求項２０に記載の装置において、該
データ抵抗体が、ドープしたポリシリコンから形成され
るものである装置。 - 【請求項２５】 請求項２０に記載の装置において、該
基板（１２）が、半導体材料製である装置。 - 【請求項２６】 請求項２０に記載の装置において、該
底部絶縁体，該第１絶縁体、該層状絶縁体および該第２
の絶縁体が、窒化シリコンおよび酸化シリコンから成る
グループから選択されるものである装置。 - 【請求項２７】 請求項２０に記載の装置において、該
第１ワード線，該第２ビット線，該第２ワード線（２８
２）が、耐火金属硅化物製である装置。 - 【請求項２８】 請求項２０に記載の装置において、 該第２の組のビット線が、チタン、窒化チタンおよびア
ルミニウムから成るグループから選択されるものである
装置。 - 【請求項２９】 請求項２０に記載の装置において、該
データ抵抗体が、ある値のドーピングレベル群から選択
されたドーピングレベルを有するものである装置。 - 【請求項３０】 請求項２０に記載の装置において、該
データ抵抗体が、ある値の直径群から選択された直径を
有する装置。 - 【請求項３１】 請求項２０に記載の装置において、該
データ抵抗体が、ある種のレーザアニールサイクル群か
ら選択された抵抗値を達成するためにレーザアニールサ
イクルで製造されるものである装置。
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