JP3321516B2 - 読み出し専用半導体記憶装置 - Google Patents
読み出し専用半導体記憶装置Info
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- G11C2211/561—Multilevel memory cell aspects
- G11C2211/5617—Multilevel ROM cell programmed by source, drain or gate contacting
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- G11C8/14—Word line organisation; Word line lay-out
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【0001】
【発明の属する技術分野】本発明は半導体装置に関し、
特に読み出し専用半導体記憶装置に関する。
特に読み出し専用半導体記憶装置に関する。
【0002】
【従来の技術】従来の読み出し専用半導体記憶装置の単
位セルの構成を示す図を図4に示す。41はゲート電極
を示し、42はワード線、43はメモリセルトランジス
タ、44はビット線を示す。ゲート電極41とワード線
42の間のノード45は接続している状態と接続してい
ない状態の2通りあり、これは読み出し,専用メモリの
半導体装置を製造する時に書き込まれるデータによって
決まっている。又、ビット線44は読み出し動作前に接
地電圧以外の所定の電圧にしておく。
位セルの構成を示す図を図4に示す。41はゲート電極
を示し、42はワード線、43はメモリセルトランジス
タ、44はビット線を示す。ゲート電極41とワード線
42の間のノード45は接続している状態と接続してい
ない状態の2通りあり、これは読み出し,専用メモリの
半導体装置を製造する時に書き込まれるデータによって
決まっている。又、ビット線44は読み出し動作前に接
地電圧以外の所定の電圧にしておく。
【0003】次に、従来の読み出し専用半導体記憶装置
の単位セルにおける動作について説明する。
の単位セルにおける動作について説明する。
【0004】まず、ノード45が接続していた場合を説
明する。ワード線42が活性化されるとノード45を介
して、メモリセルトランジスタ43のゲート電極41が
活性化される。従って、メモリセルトランジスタ43は
オン状態となり、ビット線44はメモリセルトランジス
タ43を介して接地電位に引き落とされる。
明する。ワード線42が活性化されるとノード45を介
して、メモリセルトランジスタ43のゲート電極41が
活性化される。従って、メモリセルトランジスタ43は
オン状態となり、ビット線44はメモリセルトランジス
タ43を介して接地電位に引き落とされる。
【0005】次に、ノード45が非接続の場合を説明す
る。同様に、ワード線42が活性化されるが、ゲート電
極41とワード線42は接続していないため、メモリセ
ルトランジスタ43は常にオフ状態である。従って、ワ
ード線42が活性化されても、ビット線44の電位は所
定の電位のまま変化しない。
る。同様に、ワード線42が活性化されるが、ゲート電
極41とワード線42は接続していないため、メモリセ
ルトランジスタ43は常にオフ状態である。従って、ワ
ード線42が活性化されても、ビット線44の電位は所
定の電位のまま変化しない。
【0006】上記のように従来の読み出し専用半導体記
憶装置ではノード45を接続/非接続とすることによ
り、情報を記憶している。
憶装置ではノード45を接続/非接続とすることによ
り、情報を記憶している。
【0007】
【発明が解決しようとする課題】ところで、近年の半導
体技術の発展に伴い、論理装置や記憶装置の大規模化が
進展し、1つのチップに積層する素子数が増加してきて
いる。チップコスト低減のためには、より多くの素子を
同じ面積上に集積して高機能化すること、あるいは機能
を維持したままチップ面積を小さくすることが求められ
ている。
体技術の発展に伴い、論理装置や記憶装置の大規模化が
進展し、1つのチップに積層する素子数が増加してきて
いる。チップコスト低減のためには、より多くの素子を
同じ面積上に集積して高機能化すること、あるいは機能
を維持したままチップ面積を小さくすることが求められ
ている。
【0008】しかしながら、上述したように従来の読み
出し専用半導体記憶装置の単位セルでは、1ビットのデ
ータを記憶させるためには、1本のワード線と1つのメ
モリセルトランジスタのゲート電極を接続するか否かに
よって行っている。したがって、1つのメモリセルには
1ビットのデータしか記憶させることしかできず、素子
の集積度が上がらないという問題があった。
出し専用半導体記憶装置の単位セルでは、1ビットのデ
ータを記憶させるためには、1本のワード線と1つのメ
モリセルトランジスタのゲート電極を接続するか否かに
よって行っている。したがって、1つのメモリセルには
1ビットのデータしか記憶させることしかできず、素子
の集積度が上がらないという問題があった。
【0009】
【課題を解決するための手段】本発明に係る読み出し専
用半導体記憶装置は、メモリセルの単位セルに対応させ
て、2n−1(n≧2)本を1組としたワード線と、該
ワード線の2n−1(n≧2)本のうち1本と接続、あ
るいはいずれとも接続しないように設けられた前記メモ
リセルの単位セルのトランジスタのゲート電極と、前記
ワード線と前記ゲート電極とが接続していた場合には、
前記単位セルのトランジスタのドレイン端子と接続した
ビット線を備え、前記ワード線と前記ゲート電極とが非
接続の場合には、前記単位セルのトランジスタのドレイ
ンと非接続のビット線を備え、前記ワード線を活性化す
るのに対応したアドレスと前記ビット線の信号変化とに
基づいて、前記単位セルからnビットの情報を読み出す
ことを特徴とする。
用半導体記憶装置は、メモリセルの単位セルに対応させ
て、2n−1(n≧2)本を1組としたワード線と、該
ワード線の2n−1(n≧2)本のうち1本と接続、あ
るいはいずれとも接続しないように設けられた前記メモ
リセルの単位セルのトランジスタのゲート電極と、前記
ワード線と前記ゲート電極とが接続していた場合には、
前記単位セルのトランジスタのドレイン端子と接続した
ビット線を備え、前記ワード線と前記ゲート電極とが非
接続の場合には、前記単位セルのトランジスタのドレイ
ンと非接続のビット線を備え、前記ワード線を活性化す
るのに対応したアドレスと前記ビット線の信号変化とに
基づいて、前記単位セルからnビットの情報を読み出す
ことを特徴とする。
【0010】
【発明の実施の形態】図1に、本発明に係るn型チャン
ネルのMOS電界効果トランジスタ(以下、n−MOS
FETと記す)を用いた場合の実施の形態を示す。
ネルのMOS電界効果トランジスタ(以下、n−MOS
FETと記す)を用いた場合の実施の形態を示す。
【0011】図1は、n=2の場合の本発明に係るコン
タクト孔プログラム型読み出し専用半導体記憶装置の単
位セルの構成図を示しており、メモリセルトランジスタ
1と、ビット線2と、メモリトランジスタのゲート電極
3と、3本のワード線4、5、6とを備えている。ゲー
ト電極3とワード線4、5、6とは、ノード7、8、9
のいずれか1つを介して接続、あるいはいずれとも接続
しない。ノード10を介し、ビット線2とドレイン領域
11とは接続されるが、ノード10はノード7、8、9
のいずれか1つがゲート電極と接続していた場合にはビ
ット線2と接続し、いずれも接続していない場合にはビ
ット線2とは接続しない。
タクト孔プログラム型読み出し専用半導体記憶装置の単
位セルの構成図を示しており、メモリセルトランジスタ
1と、ビット線2と、メモリトランジスタのゲート電極
3と、3本のワード線4、5、6とを備えている。ゲー
ト電極3とワード線4、5、6とは、ノード7、8、9
のいずれか1つを介して接続、あるいはいずれとも接続
しない。ノード10を介し、ビット線2とドレイン領域
11とは接続されるが、ノード10はノード7、8、9
のいずれか1つがゲート電極と接続していた場合にはビ
ット線2と接続し、いずれも接続していない場合にはビ
ット線2とは接続しない。
【0012】この読み出し専用半導体記憶装置の読み出
し動作について説明する。読み出し動作時には、予めビ
ット線2の電位を接地電位以外の所定の電位にしてお
く。尚、本実施の形態において、ビットラインの電位が
接地電位になった時’0’を、所定電位の時’1’を出
力するものとする。
し動作について説明する。読み出し動作時には、予めビ
ット線2の電位を接地電位以外の所定の電位にしてお
く。尚、本実施の形態において、ビットラインの電位が
接地電位になった時’0’を、所定電位の時’1’を出
力するものとする。
【0013】まず、1つ目のアドレス(以下、ADR0
と記す。)を読み出す場合について説明する。この場合
はワード線4、6を活性化する。3本のワード線4、
5、6とゲート電極3との接続及びビット線2とノード
10との接続状態について、4つの場合について説明す
る。
と記す。)を読み出す場合について説明する。この場合
はワード線4、6を活性化する。3本のワード線4、
5、6とゲート電極3との接続及びビット線2とノード
10との接続状態について、4つの場合について説明す
る。
【0014】図2(a)〜(d)にノードの接続状態を
表した半導体記憶装置の構成図を示す。
表した半導体記憶装置の構成図を示す。
【0015】図2(a)のように、ワード線4がノード
7を介してゲート電極3と接続していた場合には、メモ
リセルトランジスタ1はオン状態になるため、ビット線
2の電位はメモリセルトランジスタ1を介して接地電位
まで引き落とされる。従って、この場合の出力データ
は’0’である。
7を介してゲート電極3と接続していた場合には、メモ
リセルトランジスタ1はオン状態になるため、ビット線
2の電位はメモリセルトランジスタ1を介して接地電位
まで引き落とされる。従って、この場合の出力データ
は’0’である。
【0016】図2(b)のように、ワード線5がノード
8を介してゲート電極3と接続していた場合には、メモ
リセルトランジスタ1はオフ状態のままであるため、ビ
ット線2の電位は所定電位のまま変動しない。従って、
この場合の出力データは’1’である。
8を介してゲート電極3と接続していた場合には、メモ
リセルトランジスタ1はオフ状態のままであるため、ビ
ット線2の電位は所定電位のまま変動しない。従って、
この場合の出力データは’1’である。
【0017】図2(c)のように、ワード線6がノード
9を介してゲート電極3と接続していた場合には、メモ
リセルトランジスタ1はオン状態になるため、ビット線
2の電位はメモリセルトランジスタを介して接地電位ま
で引き落とされる。従って、この場合の出力データは’
0’である。
9を介してゲート電極3と接続していた場合には、メモ
リセルトランジスタ1はオン状態になるため、ビット線
2の電位はメモリセルトランジスタを介して接地電位ま
で引き落とされる。従って、この場合の出力データは’
0’である。
【0018】図2(d)のように3本のワード線4、
5、6がいずれもゲート電極3と接続していない場合に
は、メモリセルトランジスタのゲート電極はフローティ
ング状態になるため、ノード10は接続しない。従っ
て、この場合は、メモリセルトランジスタはビット線か
ら切り離されているため、出力データは’1’である。
5、6がいずれもゲート電極3と接続していない場合に
は、メモリセルトランジスタのゲート電極はフローティ
ング状態になるため、ノード10は接続しない。従っ
て、この場合は、メモリセルトランジスタはビット線か
ら切り離されているため、出力データは’1’である。
【0019】次に、同じメモリセルを使って二つ目のア
ドレス(以下、ADR1と記す。)を呼び出す場合につ
いて説明する。ADR1を読み出す場合にはワード線
5、6を活性化する。
ドレス(以下、ADR1と記す。)を呼び出す場合につ
いて説明する。ADR1を読み出す場合にはワード線
5、6を活性化する。
【0020】図2(a)のようにワード線4がノード7
を介してゲート電極3と接続していた場合には、メモリ
セルトランジスタ1はオフ状態のままであるため、ビッ
ト線2の電位は所定電位のまま変動しない。従って、こ
の場合の出力データは’1’である。
を介してゲート電極3と接続していた場合には、メモリ
セルトランジスタ1はオフ状態のままであるため、ビッ
ト線2の電位は所定電位のまま変動しない。従って、こ
の場合の出力データは’1’である。
【0021】図2(b)のようにワード線5がノード8
を介してゲート電極3と接続していた場合には、メモリ
セルトランジスタ1はオン状態になるため、ビット線2
の電位はメモリセルトランジスタ1を介して接地電位ま
で引き落とされる。従って、この場合の出力データは’
0’である。
を介してゲート電極3と接続していた場合には、メモリ
セルトランジスタ1はオン状態になるため、ビット線2
の電位はメモリセルトランジスタ1を介して接地電位ま
で引き落とされる。従って、この場合の出力データは’
0’である。
【0022】図2(c)のようにワード線6がノード9
を介してゲート電極3と接続していた場合には、メモリ
セルトランジスタ1はオン状態になるため、ビット線2
の電位はメモリセルトランジス1を介して接地電位まで
引き落とされる。従って、この場合の出力データは’
0’である。
を介してゲート電極3と接続していた場合には、メモリ
セルトランジスタ1はオン状態になるため、ビット線2
の電位はメモリセルトランジス1を介して接地電位まで
引き落とされる。従って、この場合の出力データは’
0’である。
【0023】図2(d)のように3本のワード線4、
5、6がいずれもゲート電極3と接続していない場合に
は、メモリセルトランジスタ1のゲート電極はフローテ
ィング状態になるため、ビット線2とノード10は接続
しない。従って、この場合は、メモリセルトランジスタ
はビット線2から切り離されているため、出力データ
は’1’である。
5、6がいずれもゲート電極3と接続していない場合に
は、メモリセルトランジスタ1のゲート電極はフローテ
ィング状態になるため、ビット線2とノード10は接続
しない。従って、この場合は、メモリセルトランジスタ
はビット線2から切り離されているため、出力データ
は’1’である。
【0024】表1にノードの接続状態とアドレスから読
みだされるデータの値を示す。
みだされるデータの値を示す。
【0025】
【表1】
【0026】ノードの接続状態とアドレスによって、1
つのメモリセルトランジスタから4通りの値を読み出せ
ることを示している。つまり、本実施の形態に係る読み
出し専用半導体記憶装置は、1つのメモリセルトランジ
スタに2ビットの情報を記憶させることができる。
つのメモリセルトランジスタから4通りの値を読み出せ
ることを示している。つまり、本実施の形態に係る読み
出し専用半導体記憶装置は、1つのメモリセルトランジ
スタに2ビットの情報を記憶させることができる。
【0027】本実施の形態に係る読み出し専用半導体記
憶装置のレイアウトの一例を図3に示す。図3は、図2
(a)〜(d)に対応する4種類のメモリセルを配置し
た図であり、1つのメモリセルはビット線2、ゲート電
極3、ワード線4、5、6、ドレイン領域11、ソース
領域12、接地線13からなっている。この例における
配線は、ビット線2と、ゲート電極3と、ワード線4、
5、6及び接地線13の3層で構成している。ビット線
2とドレイン領域11は、コンタクト14によって接続
されている。
憶装置のレイアウトの一例を図3に示す。図3は、図2
(a)〜(d)に対応する4種類のメモリセルを配置し
た図であり、1つのメモリセルはビット線2、ゲート電
極3、ワード線4、5、6、ドレイン領域11、ソース
領域12、接地線13からなっている。この例における
配線は、ビット線2と、ゲート電極3と、ワード線4、
5、6及び接地線13の3層で構成している。ビット線
2とドレイン領域11は、コンタクト14によって接続
されている。
【0028】メモリセル図3(a)は、ワード線4とゲ
ート電極3の間にコンタクト15がとられているので、
図2(a)に相当し、ワード線4と6とを活性化した場
合であるADR0から読み出されるデータは’0’、ワ
ード線5と6とを活性化した場合であるADR1から読
み出されるデータは’1’(以下、(0,1)のように
記す。)が形成されている。
ート電極3の間にコンタクト15がとられているので、
図2(a)に相当し、ワード線4と6とを活性化した場
合であるADR0から読み出されるデータは’0’、ワ
ード線5と6とを活性化した場合であるADR1から読
み出されるデータは’1’(以下、(0,1)のように
記す。)が形成されている。
【0029】メモリセル図3(b)は、ワード線5とゲ
ート電極3との接続は配線17a、コンタクト17b、
17cがとられているので、図2(b)に相当し、書き
込まれているデータは(1,0)である。
ート電極3との接続は配線17a、コンタクト17b、
17cがとられているので、図2(b)に相当し、書き
込まれているデータは(1,0)である。
【0030】また、同様に、メモリセル図3(c)はワ
ード線6とゲート電極3の間のコンタクト16がとられ
ているので、図2(c)に相当し、書きこまれているデ
ータは(0,0)である。
ード線6とゲート電極3の間のコンタクト16がとられ
ているので、図2(c)に相当し、書きこまれているデ
ータは(0,0)である。
【0031】以上の3つの場合は、ビット線2とドレイ
ン領域11を接続するコンタクト14がとられている。
メモリセル図3(d)は、ゲート電極3はいずれのワー
ド線4、5、6とも接続されておらず、ビット線2とド
レイン領域11を接続するコンタクト14がとられてい
ないので、図2(d)に対応し、書き込まれているデー
タは(1,1)である。このように、書き込む情報は、
ワード線5とゲート電極3との接続、及びビット線2と
ドレイン領域11との接続の仕方によって任意に決める
ことができる。本実施の形態ではN+拡散層をもつn−
MOS FETについて述べたが、p−MOS FET
などの他のトランジスタについても適用できる。
ン領域11を接続するコンタクト14がとられている。
メモリセル図3(d)は、ゲート電極3はいずれのワー
ド線4、5、6とも接続されておらず、ビット線2とド
レイン領域11を接続するコンタクト14がとられてい
ないので、図2(d)に対応し、書き込まれているデー
タは(1,1)である。このように、書き込む情報は、
ワード線5とゲート電極3との接続、及びビット線2と
ドレイン領域11との接続の仕方によって任意に決める
ことができる。本実施の形態ではN+拡散層をもつn−
MOS FETについて述べたが、p−MOS FET
などの他のトランジスタについても適用できる。
【0032】ところで、本発明による読み出し専用半導
体記憶装置は、n(n≧2)個のアドレスに対してワー
ド線が2n−1(n≧2)本必要となる。従来は1個の
アドレスにワード線が1本のみ必要だったので、本発明
によれば、メモリセルトランジスタ数は1/n個(n≧
2)にできるものの、ワード線がチップ上で占める配線
領域の割合は、従来に比べて(2n−1)/n(n≧
2)倍になり大きくなる。従って、本発明による読み出
し専用半導体記憶装置は、メモリセルトランジスタが非
常に高密度である大容量読み出し専用半導体記憶装置よ
りも、むしろ特にトランジスタの密度が疎であるメモリ
セルを有するゲートアレイなどに適用する方が、ワード
線を増やすことによる配線領域の面積の増大が新たに発
生しないので望ましい。
体記憶装置は、n(n≧2)個のアドレスに対してワー
ド線が2n−1(n≧2)本必要となる。従来は1個の
アドレスにワード線が1本のみ必要だったので、本発明
によれば、メモリセルトランジスタ数は1/n個(n≧
2)にできるものの、ワード線がチップ上で占める配線
領域の割合は、従来に比べて(2n−1)/n(n≧
2)倍になり大きくなる。従って、本発明による読み出
し専用半導体記憶装置は、メモリセルトランジスタが非
常に高密度である大容量読み出し専用半導体記憶装置よ
りも、むしろ特にトランジスタの密度が疎であるメモリ
セルを有するゲートアレイなどに適用する方が、ワード
線を増やすことによる配線領域の面積の増大が新たに発
生しないので望ましい。
【0033】本実施の形態では、n=2の時の読み出し
専用半導体記憶装置について述べたが、nが3以上でも
同様である。例えば、n=2の時には1つのアドレスを
読み出すのに、同時に2本のワード線を活性化すること
で行ったが、n=3の時には1つのアドレスを読み出す
のに、同時に4本のワード線を活性化を行う。
専用半導体記憶装置について述べたが、nが3以上でも
同様である。例えば、n=2の時には1つのアドレスを
読み出すのに、同時に2本のワード線を活性化すること
で行ったが、n=3の時には1つのアドレスを読み出す
のに、同時に4本のワード線を活性化を行う。
【0034】
【発明の効果】以上のように、本発明に係る半導体装置
は、1つのメモリセルをn(n≧2)個のアドレスで共
有できる構成であるため、1つのメモリセルにn(n≧
2)ビットの情報を記憶させることができる。このた
め、より高い集積度を持つ読み出し専用半導体記憶装置
を提供することができる。
は、1つのメモリセルをn(n≧2)個のアドレスで共
有できる構成であるため、1つのメモリセルにn(n≧
2)ビットの情報を記憶させることができる。このた
め、より高い集積度を持つ読み出し専用半導体記憶装置
を提供することができる。
【図1】本発明に係るn=2の場合の実施の形態に示す
半導体装置の単位セルの構成を示す図である。
半導体装置の単位セルの構成を示す図である。
【図2】本発明に係る記憶したデータに対応する半導体
装置の単位セルの構成を示す図である。
装置の単位セルの構成を示す図である。
【図3】本発明に係る半導体装置のレイアウトを示す図
である。
である。
【図4】従来の読み出し専用半導体記憶装置の単位セル
の構成を示す図である。
の構成を示す図である。
1 メモリセルトランジスタ 2 ビット線 3 ゲート電極 4、5、6 ワード線 7、8、9、10 ノード 11 ドレイン領域 12 ソース領域 13 接地線 14、15、16、17b、17c コンタクト 17a 配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/8246 H01L 27/112
Claims (1)
- 【請求項1】 メモリセルの単位セルに対応させて、2
n−1(n≧2)本を1組としたワード線と、 該ワード線の2n−1(n≧2)本のうち1本と接続、
あるいはいずれとも接続しないように設けられた前記メ
モリセルの単位セルのトランジスタのゲート電極と、 前記ワード線と前記ゲート電極とが接続していた場合に
は、前記単位セルのトランジスタのドレイン端子と接続
したビット線を備え、前記ワード線と前記ゲート電極と
が非接続の場合には、前記単位セルのトランジスタのド
レインと非接続のビット線を備え、 前記ワード線を活性化するのに対応したアドレスと前記
ビット線の信号変化とに基づいて、前記単位セルからn
ビットの情報を読み出すことを特徴とする読み出し専用
半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03977696A JP3321516B2 (ja) | 1996-02-27 | 1996-02-27 | 読み出し専用半導体記憶装置 |
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