JP3317295B2 - 容量素子の製造方法 - Google Patents
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Description
方法に関し、特に、ペロブスカイト(perovski
te)構造の誘電体を用いた容量素子の製造方法に関す
る。
ndom access memory)のセルキャパ
シタに用いられる誘電膜として、例えば、ペロブスカイ
ト構造の強誘電体膜が知られている。
リウム(Ba)及びストロンチウム(Sr)を組み合わ
せたチタン酸バリウムストロンチウム((Ba,Sr)
TiO3 :BST)や、BSTの内で、Baが含まれず
Srのみのチタン酸ストロンチウム(SrTiO3 )が
ある。
として用いたキャパシタの製造方法を説明する。先ず、
ルテニウム(Ru)を用いて下部電極を形成する。次
に、この下部電極の上に、熱CVD(chemical
vapor deposition)により成膜温度
400℃でBSTを成膜し、その後、BST膜の結晶化
のために650℃,10分間の熱処理を行い、このBS
T成膜と成膜後の熱処理を複数回(例えば4回)繰り返
す。次に、Ruを用いてキャパシタ上部電極を形成す
る。
た製造方法により得られたキャパシタにおいては、十分
低いリーク特性が得られなかった。リーク特性の劣化は
DRAMの保持特性を低下させてしまう。リーク特性及
び誘電率が劣化するのは、300〜400℃の低温で特
異的に離脱する不純物(炭素や水素等)が多く含まれて
いるためと考えられる。このため、不純物の離脱に対応
した低温による熱処理が必要であると思われる。
熱処理については、例えば、M.Kiyotoshi
et al.1999 Symposium on V
LSI Technology Digest of
Technical Papers.pp.101〜1
02に開示されているが、低温による熱処理については
何も述べられていない。
は、リーク特性を改善することを目的とした半導体装置
及びその製造方法が開示されているが、この半導体装置
及びその製造方法においては、高温度の熱処理によりB
ST膜を2段階で成膜しており、低温による熱処理につ
いては述べられていない。
た低温による熱処理を行って、リーク特性及び誘電率の
劣化を防ぐことができる容量素子の製造方法を提供する
ことである。
め、この発明に係る容量素子の製造方法は、誘電体膜を
上部電極及び下部電極で挟み込んだ容量素子の製造方法
において、ABO3 複合酸化物からなる高誘電体膜の成
膜後、前記高誘電体膜を高温熱処理する高温熱処理工程
と、前記高温熱処理の処理温度より低い温度で低温熱処
理する低温熱処理工程とを有し、前記高誘電体膜の成膜
と前記高温熱処理、或いは前記高誘電体膜の成膜と前記
高温熱処理と前記低温熱処理は、それぞれ組み合わされ
て複数回繰り返されることを特徴としている。
合酸化物からなる高誘電体膜の成膜後、前記高誘電体膜
を高温熱処理する高温熱処理工程と、前記高温熱処理の
処理温度より低い温度で低温熱処理する低温熱処理工程
とを経て、誘電体膜を上部電極及び下部電極で挟み込ん
だ容量素子が製造される。この際、前記高誘電体膜の成
膜と前記高温熱処理、或いは前記高誘電体膜の成膜と前
記高温熱処理と前記低温熱処理は、それぞれ組み合わさ
れて複数回繰り返される。これにより、不純物の離脱に
対応した低温による熱処理を行って、リーク特性及び誘
電率の劣化を防ぐことができる。
いて図面を参照して説明する。
電率薄膜キャパシタを有する半導体装置の断面図であ
る。図1に示すように、高誘電率の薄膜キャパシタ(容
量素子)10は、MOSFET(metal oxid
e semiconductor field eff
ect transistor)11と共に、半導体装
置であるDRAMのメモリセル12を形成している。
3の素子分離絶縁膜14により分離された領域上に、ゲ
ート酸化膜15を介して形成されたゲート電極16を有
している。ゲート電極16両側のp型シリコン基板13
には、ソース側及びドレイン側のn型拡散層17が設け
られている。このMOSFET11の上には、ポリシリ
コンプラグ18を有する層間絶縁膜19を介して、薄膜
キャパシタ10が形成されている。
に層状に形成されたシリコンコンタクト層20及び耐シ
リコン拡散導電層21を介して、記載順に積み重ねられ
たキャパシタ下部電極22、キャパシタ絶縁膜23及び
キャパシタ上部電極24を有している。キャパシタ下部
電極22は、耐シリコン拡散導電層21上に、キャパシ
タ絶縁膜23は、シリコンコンタクト層20、耐シリコ
ン拡散導電層21及びキャパシタ下部電極22を覆うよ
うに、キャパシタ上部電極24は、キャパシタ絶縁膜2
3上に、それぞれ積み重ねられて層構造を有している。
カイト構造の強誘電体膜が用いられている。ペロブスカ
イト構造を有するものには、バリウム(Ba)及びスト
ロンチウム(Sr)を組み合わせたチタン酸バリウムス
トロンチウム((Ba,Sr)TiO3 、以下BSTと
略称する)や、BSTの内でBaが含まれずSrのみの
チタン酸ストロンチウム(SrTiO3 、以下STOと
略称する)がある。
りDRAMのキャパシタの材料として有望である。この
ような高誘電率のBSTを容量絶縁膜として金属製の両
電極22,24で挟んだ薄膜キャパシタ10を有する半
導体装置の製造方法を、以下に説明する。
ャパシタを有する半導体装置の製造工程を示す断面図で
ある。図2(a)〜図5(h)に示すように、先ず、既
知の方法に従って、p型シリコン基板13上の素子分離
絶縁膜14で分離された領域に、ゲート酸化膜15、ゲ
ート電極16、及びゲート電極16の両側下方に位置さ
せたn型拡散層17等を作り込み、MOSFET11を
形成する(図2(a)参照)。
からなる膜厚300nmの層間絶縁膜19をCVD法等
により成膜し、その後、層間絶縁膜19を表面から基板
13側に向けて貫通する接続孔25を開口する(図2
(b)参照)。
りリンドープアモルファスシリコンを堆積させてリンド
ープアモルファスシリコン層26を形成し、その後、リ
ンドープアモルファスシリコン層26を700〜850
℃で熱処理する(図3(c)参照)。この熱処理の結
果、リンドープアモルファスシリコン層26は結晶化し
てリンドープポリシリコン層となる。
して層間絶縁膜19を露出させ、接続孔25内にポリシ
リコンプラグ18を形成する(図3(d)参照)。
プラグ18を含む層間絶縁膜19上に、膜厚30nmの
Ti層及び膜厚50nmのTiN層からなる耐シリコン
拡散導電層21を形成し、その後、窒素(N2 )雰囲気
中でのRTA(rapidthermal annea
ling)処理を行う。このN2 −RTA処理により、
耐シリコン拡散導電層21を形成するTi層は、TiS
i2 層からなるシリコンコンタクト層20に変化する
(図4(e)参照)。
t)スパッタ法等により、例えば、Ruからなる膜厚1
00nmのキャパシタ下部電極層22を耐シリコン拡散
導電層21上に成膜する(図4(f)参照)。キャパシ
タ下部電極層22は、Ruの他、プラチナ(Pt)、ペ
ロブスカイト構造の導電性材料であるルテニウム酸スト
ロンチウム(SrRuO3 )等がある。
ラズマエッチング法により、キャパシタ下部電極層2
2、耐シリコン拡散導電層21及びシリコンコンタクト
層20を所望の形状に加工する(図5(g)参照)。
(Ba(DPM)2 )、ビス−ジピバロイルメタンスト
ロンチウム(Sr(DPM)2 )、ビス−ジピバロイル
メタンチタンイソプロポキシド(Ti(i−OC
3 H7 )2 (DPM)2 )及び酸素ガスを原料とした熱
CVD法により、キャパシタ下部電極層22上に、40
0〜480℃で膜厚20nmのBST薄膜をキャパシタ
絶縁膜23として成膜する(図5(h)参照)。DPM
とは、bis−dipivaloylmethanat
eの略である。
(DPM)2 、Sr(DPM)2 を単独で或いは組み合
わせて、Ti(i−OC3 H7 )2 (DPM)2 、Ti
O(DPM)2 、Ti(i−OC3 H7 )2 (DPM)
2 を単独で或いは組み合わせて、これらに酸素ガスを加
えたものでもよい。これらの原料により、ペロブスカイ
ト構造の強誘電体膜を形成し、キャパシタ絶縁膜23と
する。
後、結晶化を目的として酸素を0〜5%含む不活性ガス
雰囲気下において、結晶化開始温度である650〜90
0℃の高温で熱処理を行う。この熱処理として、例え
ば、400℃で1時間の窒素処理を行った後に750℃
で30sec(秒)のN2 −RTA処理を行った。
アニール(RTA)による場合、600〜900℃、好
ましくは650〜800℃で、1〜240sec、好ま
しくは1〜60secとする。炉による場合は、520
〜800℃、好ましくは550〜650℃で、1〜48
0min(分)、好ましくは10〜120minとす
る。
り、BST膜上に、Ru等からなる膜厚50nmのキャ
パシタ上部電極層24(図1参照)を成膜し、その後、
酸素を0〜5%含む不活性ガス雰囲気下において、25
0〜500℃の低温で熱処理を行う。この低温熱処理と
して、例えば、300℃で30分の窒素処理を行った。
膜として用いた薄膜キャパシタ10を有する半導体装置
を製造することができる(図1参照)。
製造した薄膜キャパシタを有する半導体装置の効果を説
明する図である。図6には、印加電圧(applied
voltage:V)に対するリーク電流密度(le
akage currentdensity:A/cm
2 )が、従来の結晶化熱処理のみを行った場合(○印参
照)と、この発明に係る結晶化熱処理に加えて低温熱処
理を行った場合(●印参照)とについてグラフ表示され
ている。
法である結晶化熱処理に加えて低温熱処理を行った場合
(●印参照)、従来の結晶化熱処理のみを行った場合
(○印参照)に比べ、印加電圧の全範囲(−3〜3V)
においてリーク電流密度が低下しているのが分かり、印
加電圧が−2〜2Vの範囲では、約1×10-8レベルと
なっている。この結果、SiO2 に換算した際の膜厚が
非常に小さく、且つ、リーク特性に優れた高誘電率薄膜
キャパシタを提供することができる。
520〜900℃の高温熱処理の後に、250〜500
℃の低温熱処理を行うことにより、高誘電率のBSTを
容量絶縁膜として用いた薄膜キャパシタ10のリーク電
流を低減することができる。これは、熱CVDにより成
膜したBST膜に多く含まれていると推定されるカーボ
ン(C)や水素(H)等の脱離に、250〜500℃の
低温アニールが効果的に作用するものと思われる。
ャパシタ10を有する半導体装置の製造方法において
は、熱CVDで成膜されたBST膜を、不活性ガス雰囲
気のもと温度250〜500℃の範囲でBSTを結晶化
させることなく熱処理する低温熱処理工程と、同様の不
活性ガス雰囲気のもと温度520〜900℃の範囲でB
STを結晶化させるために熱処理する高温熱処理工程と
を有している。
の容量絶縁膜の誘電率εが50を超えるような状態にす
るのに必要な熱処理であり、低温熱処理は、高温熱処理
の温度から少なくとも20℃以上低い温度、或いは容量
絶縁膜の結晶化温度より150℃低い温度から結晶化温
度より400℃低い温度までの範囲の熱処理である。
00℃)と高温熱処理(温度範囲520〜900℃)の
2つの熱処理は、BST成膜後に行われれば良く、例え
ば、低温熱処理を、高温熱処理の前或いは後に行う、キ
ャパシタ上部電極形成の前或いは後に行う等、製造工程
において少なくとも1回は高温熱処理と低温熱処理が含
まれていれば良く、熱処理を行う時点及び回数は任意で
ある。
高温熱処理→上部電極層形成→低温熱処理の順番の他、
例えば、BST成膜後、低温熱処理→高温熱処理→上部
電極層形成、高温熱処理→低温熱処理→上部電極層形
成、上部電極層形成→高温熱処理→低温熱処理等、の各
順番でも良い。
2つを組み合わせて複数回繰り返し、その後に低温熱処
理を行っても良く、更に、BST成膜と成膜後の高温熱
処理及び低温熱処理の3つを一つにまとめて複数回繰り
返しても良い。
酸素含有率0〜5%の不活性ガス雰囲気で行うことによ
り、酸素濃度が高い場合にRu等からなるキャパシタ上
部電極層24が酸化してしまうのを防止することができ
る。
られる半導体製造装置の概略構成図である。図7に示す
ように、半導体製造装置27は、枚葉式の製造装置であ
り、装置中心部に設置された搬送系28、及び搬送系2
8の周囲に配置された複数のチャンバを有している。
9、高温熱処理用チャンバ30、低温熱処理用チャンバ
31、上部電極成膜用チャンバ32、及びロードロック
チャンバ33からなり、ロードロックチャンバ33には
制御部34が設置されている。
対象のウェハは、ロードロックチャンバ33を介して各
チャンバ29〜32に搬入され、各チャンバ29〜32
毎の処理を経た後、ロードロックチャンバ33を介して
装置外に搬出される。BST成膜チャンバ29は、BS
T成膜を行い、高温熱処理用チャンバ30は、BSTを
結晶化させるための高温熱処理を行う。低温熱処理用チ
ャンバ31は、BSTをその処理単独では結晶化しない
条件で低温熱処理を行い、上部電極成膜用チャンバ32
は、キャパシタ上部電極層24の成膜を行う。制御部3
4は、各チャンバ29〜32毎の処理を含む装置全体の
動作制御を行う。
〜33毎の処理は、これら各チャンバ29〜33の間を
移動することにより行われるが、この際、大気に晒され
ずに移動及び処理が行われる。
流れの例を説明する。半導体製造装置27内に搬入され
た処理対象のウェハは、始めにロードロックチャンバ3
3に入った後、BST成膜チャンバ29→高温熱処理用
チャンバ30→低温熱処理用チャンバ31→上部電極成
膜用チャンバ32へと順次移動し、BST成膜後の高温
熱処理及び低温熱処理を経て、再びロードロックチャン
バ33へ戻る。その後、キャパシタ上部電極24の加工
が行われる。
ャンバ29→低温熱処理用チャンバ31→高温熱処理用
チャンバ30→上部電極成膜用チャンバ32へと順次移
動させ、或いは、BST成膜チャンバ29→高温熱処理
用チャンバ30→上部電極成膜用チャンバ32→低温熱
処理用チャンバ31へと順次移動させて、BST成膜後
の高温熱処理及び低温熱処理を行ってもよい。
電極24の加工後に行った方がより効果的であることか
ら、例えば、キャパシタ上部電極24をウェハ全面に成
膜してエッチングする前に、結晶化させるための高温熱
処理、及びその処理単独では結晶化しない条件での低温
熱処理を連続して行うというプロセスが望ましい。
ッタだけでなくエッチングも含まれるので、キャパシタ
上部電極24の形成後に熱処理を行う場合は、高温熱処
理と低温熱処理を別々の工程で行う必要がある。この場
合、キャパシタ上部電極24の形成を、例えば、キャパ
シタ上部電極24の成膜工程と加工工程とに分けるなら
ば、低温熱処理後にキャパシタ上部電極24の加工を行
うことも可能であり、結晶化させるために行う熱処理
と、その処理単独では結晶化しない条件で行う熱処理と
を組み合わせればよい。
膜の後、不活性ガス雰囲気のもとで、BSTを結晶化さ
せるための高温熱処理及びBSTをその処理単独では結
晶化しない条件で低温熱処理を行う。この低温熱処理を
加えることで、従来に比べリーク特性及び誘電率の劣化
を防ぐことができ、リーク電流を減らしてDRAMの保
持特性の向上を図ることができる。
パシタ10の強誘電体膜(容量膜)には、ペロブスカイ
ト構造の材料としてBST系の材料が用いられている
が、これに限らず、Pb系のABO3 型の材料を用いて
も良く、更に、ペロブスカイト構造を含むABO3 複合
酸化物であればよい。
ば、ABO3 複合酸化物からなる高誘電体膜の成膜後、
前記高誘電体膜を高温熱処理する高温熱処理工程と、前
記高温熱処理の処理温度より低い温度で低温熱処理する
低温熱処理工程とを経て、誘電体膜を上部電極及び下部
電極で挟み込んだ容量素子が製造され、この際、前記高
誘電体膜の成膜と前記高温熱処理、或いは前記高誘電体
膜の成膜と前記高温熱処理と前記低温熱処理は、それぞ
れ組み合わされて複数回繰り返されるので、不純物の離
脱に対応した低温による熱処理を行って、リーク特性及
び誘電率の劣化を防ぐことができる。
パシタを有する半導体装置の断面図である。
造工程を示す断面図(その1)である。
造工程を示す断面図(その2)である。
造工程を示す断面図(その3)である。
造工程を示す断面図(その4)である。
キャパシタを有する半導体装置の効果を説明する図であ
る。
製造装置の概略構成図である。
Claims (8)
- 【請求項1】誘電体膜を上部電極及び下部電極で挟み込
んだ容量素子の製造方法において、 ABO3 複合酸化物からなる高誘電体膜の成膜後、前記
高誘電体膜を高温熱処理する高温熱処理工程と、前記高
温熱処理の処理温度より低い温度で低温熱処理する低温
熱処理工程とを有し、 前記高誘電体膜の成膜と前記高温熱処理、或いは前記高
誘電体膜の成膜と前記高温熱処理と前記低温熱処理は、
それぞれ組み合わされて複数回繰り返され ることを特徴
とする容量素子の製造方法。 - 【請求項2】前記高温熱処理は、前記高誘電体膜を結晶
化する温度で行われ、前記低温熱処理は、その処理単独
では結晶化しない温度で行われることを特徴とする請求
項1に記載の容量素子の製造方法。 - 【請求項3】前記高温熱処理或いは前記低温熱処理が行
われた後に、前記上部電極が形成されることを特徴とす
る請求項1または2に記載の容量素子の製造方法。 - 【請求項4】前記上部電極が形成された後に、前記低温
熱処理が行われることを特徴とする請求項1または2に
記載の容量素子の製造方法。 - 【請求項5】前記低温熱処理を、酸素含有率0〜5%の
不活性ガス雰囲気で行うことを特徴とする請求項1から
4のいずれかに記載の容量素子の製造方法。 - 【請求項6】前記高温熱処理は、520〜900℃の温
度範囲で行われ、前記低温熱処理は、250〜500℃
の温度範囲で行われることを特徴とする請求項1から5
のいずれかに記載の容量素子の製造方法。 - 【請求項7】前記ABO3 複合酸化物は、ペロブスカイ
ト構造を有することを特徴とする請求項1から6のいず
れかに記載の容量素子の製造方法。 - 【請求項8】前記ペロブスカイト構造を有する前記AB
O3 複合酸化物は、チタン酸バリウムストロンチウム
((Ba,Sr)TiO3 )であることを特徴とする請
求項7に記載の容量素子の製造方法。
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