JP3279243B2 - Digital comparator - Google Patents
Digital comparatorInfo
- Publication number
- JP3279243B2 JP3279243B2 JP00043098A JP43098A JP3279243B2 JP 3279243 B2 JP3279243 B2 JP 3279243B2 JP 00043098 A JP00043098 A JP 00043098A JP 43098 A JP43098 A JP 43098A JP 3279243 B2 JP3279243 B2 JP 3279243B2
- Authority
- JP
- Japan
- Prior art keywords
- input data
- signal
- output
- digital
- bit value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Description
【0001】[0001]
【発明の属する技術分野】本発明はディジタルコンパレ
ータに関し、特にビットシリアル入力する2つのディジ
タル入力データの大小を比較するディジタルコンパレー
タに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital comparator, and more particularly, to a digital comparator for comparing the magnitude of two digital input data input by bit serial.
【0002】[0002]
【従来の技術】従来のディジタルコンパレータは、2つ
のディジタルデータを比較する場合、ビットパラレル
(並列)に比較する方式と、ビットシリアル(直列)に比較
する方式とがある。パラレルに比較するディジタルコン
パレータの例として、たとえば、「1997年11月、電子科
学シリーズ2、やさしい電子計算機 117〜120頁」に
は、2つの4ビットのデータを一度にパラレルに比較で
きるディジタルコンパレータの回路が記載されている。
また、シリアルに比較するディジタルコンパレータの例
として、たとえば、特開昭59−178368号公報には、シリ
アル入力される任意のビット数の2つのデータを逐次比
較するコンパレータの回路が記載されている。2. Description of the Related Art A conventional digital comparator compares two digital data with a bit parallel signal.
There are a method of comparing with (parallel) and a method of comparing with bit serial (serial). As an example of a digital comparator for comparing in parallel, for example, “November 1997, Electronic Science Series 2, Easy Computers, pp. 117-120”, a digital comparator capable of comparing two 4-bit data in parallel at once is described. The circuit is described.
As an example of a digital comparator for serial comparison, Japanese Patent Laid-Open Publication No. Sho 59-178368 describes a circuit of a comparator for sequentially comparing two data of an arbitrary number of bits input serially.
【0003】[0003]
【発明が解決しようとする課題】上述した従来のディジ
タルコンパレータは、2つのディジタル入力データをパ
ラレルに比較する場合、ディジタルコンパレータの入力
ビット数によって比較可能なビット長が制限されてしま
うという問題点がある。また、コンパレータの入力ビッ
ト長以上のビット長のデータを比較する場合には、複数
のコンパレータを用いる必要があるうえ、それらを接続
する周辺回路が必要となり、回路規模が大きくなり、結
果の出力遅延が生ずるという問題点もある。The conventional digital comparator described above has a problem that when two digital input data are compared in parallel, the bit length that can be compared is limited by the number of input bits of the digital comparator. is there. In addition, when comparing data having a bit length longer than the input bit length of the comparator, it is necessary to use a plurality of comparators, and a peripheral circuit for connecting them is required. There is also a problem that a problem occurs.
【0004】また、2つのディジタル入力データをシリ
アルに比較するディジタルコンパレータでは、パラレル
に比較するディジタルコンパレータよりは回路規模が小
さいものの、SMOOTH回路を必要とするなど、依然とし
て、ゲート数が多いという問題点がある。A digital comparator that compares two digital input data serially has a smaller circuit size than a digital comparator that compares two digital input data in parallel, but still requires a large number of gates, such as requiring a SMOOTH circuit. There is.
【0005】本発明の目的は、簡単な回路構成で、か
つ、回路規模の小さく、大小の判定結果が得られる前か
ら大きい方、あるいは小さい方のデータを出力でき、出
力遅延が小さいシリアル入力のディジタルコンパレータ
を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a circuit having a simple circuit configuration, a small circuit scale, and the ability to output larger or smaller data before a large / small judgment result is obtained and a serial input with a small output delay. It is to provide a digital comparator.
【0006】[0006]
【課題を解決するための手段】本発明のディジタルコン
パレータは、2つのディジタル入力データを比較し、前
記2つのディジタル入力データの大小の判定結果を出力
するディジタルコンパレータにおいて、最上位ビットか
らシリアル入力される自然2進表現された前記2つのデ
ィジタル入力データの対応するビットを順次比較しビッ
ト値の不一致が起こったことを検出し記憶する不一致記
憶手段と、前記不一致記憶手段がビット値の不一致を検
出すると前記2つのディジタル入力データの一方のデー
タのビット値を記憶するビット値記憶手段と、前記不一
致記憶手段が保持するビット不一致検出結果と前記ビッ
ト値記憶手段が記憶するビット値とから前記2つのディ
ジタル入力データの大小を判定する大小判定手段とを有
する構成である。A digital comparator according to the present invention compares two digital input data and outputs a result of judging the magnitude of the two digital input data. Mismatching storage means for sequentially comparing corresponding bits of the two digital input data expressed in natural binary, and detecting and storing occurrence of bit value mismatch, and wherein the mismatch storage means detects bit value mismatch. Then, the bit value storage means for storing the bit value of one of the two digital input data, the bit mismatch detection result held by the mismatch storage means and the bit value stored by the bit value storage means A size determining means for determining the size of the digital input data.
【0007】本発明のディジタルコンパレータは、最上
位ビットからシリアル入力される2の補数表現された2
つのディジタル入力データの最上位ビットのみをそれぞ
れビット反転する2つのビット反転手段を備え、前記2
つのビット反転手段の出力を不一致記憶手段の2つのデ
ィジタル入力データとしてもよい。The digital comparator according to the present invention has a two's complement representation of two's complement serially input from the most significant bit.
Two bit inversion means for inverting only the most significant bit of each of the two digital input data.
The outputs of the two bit inversion means may be used as two digital input data of the mismatch storage means.
【0008】本発明のディジタルコンパレータは、2つ
のディジタル入力データを入力信号として受信し、ビッ
ト値記憶手段が記憶するビット値を選択信号として受信
し、前記2つのディジタル入力データの内の大なるディ
ジタル入力データを選択し出力する選択器と、前記選択
器の出力を受信し別途受信するクロック信号に同期して
出力する出力手段とを備えてもよい。A digital comparator according to the present invention receives two digital input data as an input signal, receives a bit value stored in a bit value storage means as a selection signal, and outputs a large digital signal of the two digital input data. A selector for selecting and outputting input data, and an output unit for receiving an output of the selector and outputting the received data in synchronization with a separately received clock signal may be provided.
【0009】本発明のディジタルコンパレータは、2つ
のディジタル入力データを入力信号として受信し、ビッ
ト値記憶手段が記憶するビット値を選択信号として受信
し、前記2つのディジタル入力データの内の小なるディ
ジタル入力データを選択し出力する選択器と、前記選択
器の出力を受信し別途受信するクロック信号に同期して
出力する出力手段とを備えてもよい。A digital comparator according to the present invention receives two digital input data as an input signal, receives a bit value stored in a bit value storage means as a selection signal, and receives a small digital signal of the two digital input data. A selector for selecting and outputting input data, and an output unit for receiving an output of the selector and outputting the received data in synchronization with a separately received clock signal may be provided.
【0010】本発明のディジタルコンパレータは、ビッ
ト値記憶手段が記憶するビット値を受信し信号反転して
選択信号として出力するインバータと、前記インバータ
の出力する選択信号を受信すると共に2つのディジタル
入力データを入力信号として受信し、前記2つのディジ
タル入力データの内の小なるディジタル入力データを選
択し出力する選択器と、前記選択器の出力を受信し別途
受信するクロック信号に同期して出力する出力手段とを
備えてもよい。A digital comparator according to the present invention receives a bit value stored in a bit value storage means, inverts the signal and outputs the inverted signal as a selection signal, and receives a selection signal output from the inverter and generates two digital input data. As an input signal, and a selector for selecting and outputting a small digital input data of the two digital input data, and an output for receiving an output of the selector and outputting it in synchronization with a clock signal separately received. Means may be provided.
【0011】本発明のディジタルコンパレータは、ビッ
ト値記憶手段が記憶するビット値と外部からの機能選択
信号とを受信し排他的論理和を演算し選択信号として出
力する排他的論理和手段と、前記排他的論理和手段の出
力する選択信号を受信すると共に2つのディジタル入力
データを入力信号として受信し、前記選択信号の指定に
従って前記2つのディジタル入力データの内の大なるデ
ィジタル入力データおよび小なるディジタル入力データ
のいずれか一方を選択し出力する選択器と、前記選択器
の出力を受信し別途受信するクロック信号に同期して出
力する出力手段とを備えてもよい。The digital comparator according to the present invention comprises: an exclusive OR means for receiving a bit value stored in the bit value storage means and an external function selection signal, calculating an exclusive OR, and outputting the result as a selection signal; A selection signal output from the exclusive OR means is received, two digital input data are received as input signals, and a large digital input data and a small digital input data of the two digital input data are specified according to the designation of the selection signal. The apparatus may further include a selector for selecting and outputting one of the input data, and an output unit for receiving an output of the selector and outputting the signal in synchronization with a clock signal separately received.
【0012】[作用]本発明では、信号の最上位ビット
(Most Significant Bitのことで以下MSB信号と記
す)側からシリアルに入力される2つのディジタル入力
データ(以下入力データと記す)の同じ重みを持つビッ
トを記憶する。そして、最初にビット値が異なったとき
の、ビット値が1である入力データが他方より大きいと
判定する。また、すべてのビットが一致したときは、両
方の入力データは等しいと判定できる。[Operation] In the present invention, the same weight is applied to two digital input data (hereinafter referred to as input data) serially input from the most significant bit (Most Significant Bit) of the signal. The bit with is stored. Then, it is determined that the input data whose bit value is 1 when the bit value is different first is larger than the other. When all bits match, it can be determined that both input data are equal.
【0013】[0013]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。Next, embodiments of the present invention will be described with reference to the drawings.
【0014】図1は本発明の第1の実施の形態を示すブ
ロック図である。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【0015】基本ディジタルコンパレータ1は、クロッ
ク信号CLKが入力されるクロック入力端子2と、入力
データAが、クロック信号CLKに同期し、MSB信号
側からビットシリアルに入力される第1のデータ入力端
子3と、入力データAと同様に、入力データBが、クロ
ック信号CLKに同期し、MSB信号側からビットシリ
アルに入力される第2のデータ入力端子4と、第1と第
2のディジタルデータのMSB信号が入力されているこ
とを示すMSB信号入力端子5を有している。ここで、
入力データAおよびBのビット長は同一であるとする。
ExOR10は、入力データAおよびBの対応するビッ
トの値が不一致であることを検出する手段で、ビットの
不一致、すなわち、0と1の組み合わせが入力されたと
き1を出力し、2つの入力ともに0または1のとき0を
出力する。クロック信号CLKに同期して動作し、MS
B信号をリセット入力とし、ORゲート12の出力信号
を入力とするD−FF11と、ExOR10とD−FF
11の出力信号を入力とするORゲート12は、2つの
データのビットの不一致が起こったことを記憶する不一
致記憶手段で、ディジタルデータのMSB信号が入力さ
れるタイミングで0にリセットされ、ビットの不一致が
起こると1となるデータ不一致信号(以下NE信号と記
す)を出力する。D−FF11の出力信号が0のときは
入力データAを、D−FF11の出力信号が1のときは
D−FF14の出力信号を選択して出力する選択器13
と、クロック信号CLKに同期して動作し、選択器13
の出力を記憶するD−FF14は、入力データAおよび
Bのビット値が最初に不一致となったときの入力データ
Aのビット値を記憶するビット値記憶手段で、選択器1
3の出力信号(以下GE信号と記す)は、入力データA
が入力データBと等しいか大きいときは1に、入力デー
タBが入力データAと等しいか大きいときは0になる。
インバータ15,19とD−FF16,18,21とA
NDゲート17,20とは、入力データAおよびBの大
小を判定する大小判定手段である。NE信号は、インバ
ータ15でビット反転され、MSB信号に同期して動作
するD−FF16に記憶されて出力される。D−FF1
6の出力信号は、入力データAと入力データBが等しい
(A=B)のとき、1となる。NE信号とGE信号は、
ANDゲート17を通り、MSB信号に同期して動作す
るD−FF18に記憶されて出力される。D−FF18
の出力信号は、入力データAが入力データBより大きい
(A≧B)のとき、1となる。GE信号は、インバータ
19でビット反転されてから、NE信号とともにAND
ゲート20を通り、MSB信号に同期して動作するD−
FF21に記憶されて出力される。D−FF21の出力
信号は、入力データAが入力データBより小さい(A≦
B)とき、1となる。大小の判定結果は、現在の入力デ
ータの入力が終わった後のMSB信号が入力されるタイ
ミングで出力され、その次のMSB信号が入力されるま
で保持される。The basic digital comparator 1 has a clock input terminal 2 to which a clock signal CLK is input, and a first data input terminal to which input data A is synchronized with the clock signal CLK and is input bit-serial from the MSB signal side. 3, the input data B, like the input data A, the second data input terminal 4 which is synchronized with the clock signal CLK and is bit serially input from the MSB signal side, and the first and second digital data It has an MSB signal input terminal 5 that indicates that an MSB signal is being input. here,
It is assumed that the bit lengths of the input data A and B are the same.
ExOR 10 is means for detecting that the values of the corresponding bits of the input data A and B do not match, and outputs 1 when the bits do not match, that is, when a combination of 0 and 1 is input, and both inputs are output. When it is 0 or 1, it outputs 0. Operate in synchronization with clock signal CLK,
A D-FF 11 having a B signal as a reset input and an output signal of the OR gate 12 as input, an ExOR 10 and a D-FF
An OR gate 12 having the output signal of 11 as an input is a mismatch storage means for storing that a mismatch between two data bits has occurred. The OR gate 12 is reset to 0 at the timing when the MSB signal of digital data is input, and When a mismatch occurs, a data mismatch signal (hereinafter referred to as NE signal) which becomes 1 is output. A selector 13 for selecting and outputting the input data A when the output signal of the D-FF 11 is 0 and selecting the output signal of the D-FF 14 when the output signal of the D-FF 11 is 1.
Operates in synchronization with the clock signal CLK, and the selector 13
D-FF 14 is a bit value storage means for storing the bit value of the input data A when the bit values of the input data A and B first mismatch.
3 (hereinafter referred to as GE signal) is input data A
Is 1 when the input data B is equal to or larger than the input data B, and becomes 0 when the input data B is equal to or larger than the input data A.
Inverters 15, 19 and D-FFs 16, 18, 21 and A
The ND gates 17 and 20 are magnitude determining means for determining the magnitude of the input data A and B. The NE signal is bit-inverted by the inverter 15, stored in the D-FF 16 operating in synchronization with the MSB signal, and output. D-FF1
The output signal of 6 becomes 1 when the input data A and the input data B are equal (A = B). The NE and GE signals are
The signal passes through an AND gate 17 and is stored and output by a D-FF 18 operating in synchronization with the MSB signal. D-FF18
Is 1 when the input data A is larger than the input data B (A ≧ B). The GE signal is bit-inverted by the inverter 19 and then ANDed together with the NE signal.
D- passes through the gate 20 and operates in synchronization with the MSB signal.
It is stored in the FF 21 and output. The output signal of the D-FF 21 is such that the input data A is smaller than the input data B (A ≦
B) Then, it becomes 1. The magnitude determination result is output at the timing of inputting the MSB signal after the input of the current input data is completed, and is held until the next MSB signal is input.
【0016】次に第1の実施の形態の動作について説明
する。Next, the operation of the first embodiment will be described.
【0017】図2は第1の実施の形態の動作を説明する
ためのタイムチャートである。FIG. 2 is a time chart for explaining the operation of the first embodiment.
【0018】自然2進数で表現された2つの数値データ
の大小を比較する場合、最上位ビット(MSB)から最
下位ビット(LSB : Least Significant Bit)に向か
って2つのデータの対応するビット値を順次比較し、最
初にビット値の不一致があったときのビット値が1であ
るデータの方が大きいと判定できる。また、すべてのビ
ット値が一致した場合は、2つのデータは等しいと判定
できる。When comparing the magnitudes of two numerical data represented by natural binary numbers, the corresponding bit values of the two data are calculated from the most significant bit (MSB) to the least significant bit (LSB: Least Significant Bit). By sequentially comparing, it can be determined that the data whose bit value is 1 when the bit value does not match first is larger. If all the bit values match, it can be determined that the two data are equal.
【0019】例えば、入力データAおよびBの値が、そ
れぞれ、45と25である場合、これらを8ビットの自
然2進数で表すと、それぞれ、00101101と00011001とな
る。この場合、MSB信号側から3つ目のビットで不一
致があり、データAのビット値が1なので、データAの
方が大きいと判定できる。For example, when the values of the input data A and B are 45 and 25, respectively, when these are represented by an 8-bit natural binary number, they become 00101101 and 00011001, respectively. In this case, since there is a mismatch at the third bit from the MSB signal side and the bit value of data A is 1, it can be determined that data A is larger.
【0020】基本ディジタルコンパレータ1の入力信号
は、それぞれクロック信号CLK、入力データAおよび
BのMSBビットが入力されるタイミングであることを
示すMSB信号、入力データA、入力データBである。
MSB信号と入力データAおよびBとは、クロック信号
CLKに同期して入力される。図2のタイムチャートで
は、入力データAおよびBは、それぞれ、2進数で0010
1101と00011001の場合を表し、MSB信号側のビットか
らビットシリアルに入力される。The input signals of the basic digital comparator 1 are a clock signal CLK, an MSB signal indicating the timing at which the MSB bits of the input data A and B are input, input data A and input data B, respectively.
The MSB signal and the input data A and B are input in synchronization with the clock signal CLK. In the time chart of FIG. 2, input data A and B are each 0010 in binary.
The case of 1101 and 00011001 is indicated, and the bit is serially input from the bit on the MSB signal side.
【0021】時刻T0で、MSB信号は1なので、D−
FF11はリセットされ、出力信号(以下SELと記
す)は0となる。時刻T2で、入力データAおよびBの
ビット値は不一致となるので、NE信号は0から1に変
化し、入力データAおよびBは異なる値のデータである
ことを示す。NE信号は、D−FF11に記憶され、次
にMSB信号が1となる時刻T8まで出力は1に保持さ
れる。選択器13は、SEL信号が0のときは入力デー
タAを、1のときはD−FF14の出力信号を選択す
る。D−FF14は選択器13の出力信号を記憶する。
時刻T0からT2では、SEL=0なので、選択器13
のGE信号は入力データAと同じである。時刻T3でS
EL=1となるので、選択器13はD−FF14の出力
信号を選択し、以後、SEL信号が0となるまで、SE
L信号が1となる前の時刻T2の入力データAのビット
値がGE信号となる。At time T0, since the MSB signal is 1, D-
The FF 11 is reset, and the output signal (hereinafter referred to as SEL) becomes 0. At time T2, the bit values of input data A and B do not match, so the NE signal changes from 0 to 1, indicating that input data A and B have different values. The NE signal is stored in the D-FF 11, and the output is held at 1 until time T8 when the MSB signal becomes 1. The selector 13 selects the input data A when the SEL signal is 0, and selects the output signal of the D-FF 14 when the SEL signal is 1. The D-FF 14 stores the output signal of the selector 13.
From time T0 to T2, since SEL = 0, the selector 13
Are the same as the input data A. S at time T3
Since EL = 1, the selector 13 selects the output signal of the D-FF 14, and thereafter, the selector 13 selects the output signal until the SEL signal becomes 0.
The bit value of the input data A at the time T2 before the L signal becomes 1 becomes the GE signal.
【0022】入力データは8ビットなので、時刻T7ま
でに、入力データAおよびBの大小が判定できる。時刻
T7で、NE信号が1の場合、入力データAおよびBは
異なる値のデータであることを示し、NE信号が0の場
合、入力データAおよびBは等しいことを示す。NE信
号が1で、かつ、GE信号が1の場合、入力データAが
Bより大きいことを示し、NE信号が1で、かつ、GE
信号が0の場合、入力データAがBより小さいことを示
す。この判定結果を示すために、ゲート回路を組み合わ
せ、A=BのときA=B端子の出力が1となるように、
A>BのときA>B端子の出力が1となるように、A<
BのときA<B端子の出力が1となるようにする。D−
FF16,18,21は、MSB信号に同期して変化
し、時刻T8のタイミングで判定結果を保持し出力する
ようにしている。Since the input data is 8 bits, the size of the input data A and B can be determined by time T7. At time T7, when the NE signal is 1, it indicates that the input data A and B have different values, and when the NE signal is 0, it indicates that the input data A and B are equal. When the NE signal is 1 and the GE signal is 1, it indicates that the input data A is larger than B, the NE signal is 1 and the GE
When the signal is 0, it indicates that the input data A is smaller than B. In order to show this determination result, a gate circuit is combined so that the output of the A = B terminal becomes 1 when A = B,
When A> B, A <B so that the output of the A> B terminal becomes 1.
In the case of B, the output of the terminal A <B is set to 1. D-
The FFs 16, 18, and 21 change in synchronization with the MSB signal, and hold and output the determination result at the timing of time T8.
【0023】次に、本発明の第2の実施の形態について
図面を参照して説明する。Next, a second embodiment of the present invention will be described with reference to the drawings.
【0024】図3は第2の実施の形態のディジタルコン
パレータのブロック図である。なお、図1と同一のもの
には同一符号を付与している。FIG. 3 is a block diagram of a digital comparator according to the second embodiment. The same components as those in FIG. 1 are denoted by the same reference numerals.
【0025】第2の実施の形態のディジタルコンパレー
タであるMSB反転型ディジタルコンパレータ101
は、第1の実施の形態のディジタルコンパレータである
基本ディジタルコンパレータ1に、2つのExOR10
6,107を付加し、2の補数表現のデータを入力でき
るようにしたものである。An MSB inversion type digital comparator 101 which is a digital comparator according to the second embodiment.
The two ExORs 10 are added to the basic digital comparator 1 which is the digital comparator of the first embodiment.
6, 107 is added so that data in 2's complement representation can be input.
【0026】2つのExOR106,107は、それぞ
れ2つの入力端子と1つの出力端子とを持ち、一方の入
力としては共にMSB信号を入力し、他方の入力として
はそれぞれデータ入力端子103,104から比較対象
の入力データA,Bを入力する。またExOR106,
107の出力は、それぞれ基本ディジタルコンパレータ
1の入力データとする。Each of the two ExORs 106 and 107 has two input terminals and one output terminal. The two ExORs 106 and 107 each receive an MSB signal as one input and the data input terminals 103 and 104 as the other inputs. The target input data A and B are input. ExOR106,
The outputs of 107 are input data of the basic digital comparator 1 respectively.
【0027】2の補数表現の入力データAおよびBは、
それぞれ、データ入力端子103,104に、MSB信
号側からシリアルに入力する。MSB信号および入力デ
ータAは、ExOR106に入力し、最上位ビットのみ
ビット反転し、基本ディジタルコンパレータ1の入力端
子3に入力する。同様に、MSB信号および入力データ
Bは、ExOR107に入力し、最上位ビットのみビッ
ト反転し、基本ディジタルコンパレータ1の入力端子4
に入力する。大小の判定結果は、第1の実施の形態と同
様に、出力端子22,23,24から出力する。The input data A and B in two's complement representation are
The data is input serially to the data input terminals 103 and 104 from the MSB signal side. The MSB signal and the input data A are input to the ExOR 106, only the most significant bit is inverted, and input to the input terminal 3 of the basic digital comparator 1. Similarly, the MSB signal and the input data B are input to the ExOR 107, and only the most significant bit is bit-inverted.
To enter. The magnitude determination result is output from the output terminals 22, 23, and 24, as in the first embodiment.
【0028】この回路は、ディジタル信号処理で使用す
るディジタルフィルタ回路等に適用し、2の補数表現の
データの最上位ビットをビット反転することにより、2
の補数表現のデータに最上位ビットの持つ重みを加算し
て自然2進数表現へ変換する機能を簡単に実現できる効
果がある。This circuit is applied to a digital filter circuit or the like used in digital signal processing, and by inverting the most significant bit of 2's complement representation data, the 2
Has the effect of easily realizing the function of adding the weight of the most significant bit to the data of the complement representation of the data and converting the data to the natural binary representation.
【0029】例えば、71は、8ビットの2の補数表現
では10111001と表現され、MSB信号を反転すると0011
1001と表示され、57という値を表す。このようにし
て、2の補数表現の入力データが自然2進数に変換され
て基本ディジタルコンパレータ1に入力されるので、2
の補数表現のデータの大小を判定できる。For example, 71 is expressed as 10111001 in an 8-bit two's complement expression, and 0011 is obtained by inverting the MSB signal.
It is displayed as 1001 and represents a value of 57. In this way, the input data in the 2's complement representation is converted into a natural binary number and input to the basic digital comparator 1, so that 2
The magnitude of the data in the complement expression of can be determined.
【0030】次に、本発明の第3の実施の形態について
図面を参照して説明する。Next, a third embodiment of the present invention will be described with reference to the drawings.
【0031】図4は第3の実施の形態のディジタルコン
パレータのブロック図である。なお、図1と同一のもの
には同一符号を付与している。FIG. 4 is a block diagram of a digital comparator according to the third embodiment. The same components as those in FIG. 1 are denoted by the same reference numerals.
【0032】第3の実施の形態のディジタルコンパレー
タ201は、第1の実施の形態のディジタルコンパレー
タである基本ディジタルコンパレータ1に、2つのディ
ジタル入力データの内の1つを選択し出力する選択器2
30と、選択器230の出力をクロック信号CLKに同
期して出力するD−FF231とを付加し、自然2進数
表現の2つの入力データの大きい方のデータを選択して
出力するようにしたものである。The digital comparator 201 according to the third embodiment includes a selector 2 for selecting and outputting one of two digital input data to the basic digital comparator 1 which is the digital comparator according to the first embodiment.
30 and a D-FF 231 for outputting the output of the selector 230 in synchronization with the clock signal CLK, and selecting and outputting the larger of the two input data in natural binary notation. It is.
【0033】入力データAおよびBは、それぞれ、選択
器230のデータ入力端I1,I0に接続し、基本ディ
ジタルコンパレータ1のGE信号は選択信号入力端Sに
接続する。The input data A and B are respectively connected to the data input terminals I1 and I0 of the selector 230, and the GE signal of the basic digital comparator 1 is connected to the selection signal input terminal S.
【0034】GE信号が0のときは、A≦Bであること
を示し、1のときはA≧Bであることを示している。選
択器230は、GE信号が1のときはデータ入力端I1
の信号、すなわち、入力データAを選択し、GE信号が
0のときはデータ入力端I0の信号、すなわち、入力デ
ータBを選択する。選択器230の出力は、入力データ
AおよびBとのいずれか大きい方のデータで、クロック
CLKに同期して動作するD−FF231を経て出力端
子232に信号Yとして出力される。図2の信号Yは、
入力データAが選択されて出力される様子を示してい
る。When the GE signal is 0, it indicates that A ≦ B, and when it is 1, it indicates that A ≧ B. When the GE signal is 1, the selector 230 outputs the data input terminal I1.
, Ie, the input data A, and when the GE signal is 0, the signal at the data input terminal I0, ie, the input data B, is selected. The output of the selector 230 is the larger of the input data A and B and is output as a signal Y to the output terminal 232 via the D-FF 231 operating in synchronization with the clock CLK. The signal Y in FIG.
This shows how input data A is selected and output.
【0035】図5は第4の実施の形態のディジタルコン
パレータのブロック図である。なお、図1および図4と
同一のものには同一符号を付与している。FIG. 5 is a block diagram of a digital comparator according to the fourth embodiment. 1 and 4 are given the same reference numerals.
【0036】第4の実施の形態のディジタルコンパレー
タ202は、第1の実施の形態のディジタルコンパレー
タである基本ディジタルコンパレータ1に、2つのディ
ジタル入力データの内の1つを選択し出力する選択器2
30と、選択器230の出力をクロック信号CLKに同
期して出力するD−FF231とを付加し、自然2進数
表現の2つの入力データの小さい方のデータを選択して
出力するようにしたものである。The digital comparator 202 according to the fourth embodiment includes a selector 2 for selecting and outputting one of two digital input data to the basic digital comparator 1 which is the digital comparator according to the first embodiment.
30 and a D-FF 231 for outputting the output of the selector 230 in synchronization with the clock signal CLK, and selecting and outputting the smaller of the two input data in natural binary notation. It is.
【0037】入力データAおよびBは、それぞれ、選択
器230のデータ入力端I0,I1に接続(この接続
は、第3の実施の形態の接続とは逆にしたもの)し、基
本ディジタルコンパレータ1のGE信号は選択信号入力
端Sに接続する。The input data A and B are respectively connected to the data input terminals I0 and I1 of the selector 230 (this connection is the reverse of the connection of the third embodiment), and the basic digital comparator 1 Are connected to the selection signal input terminal S.
【0038】GE信号が0のときは、A≦Bであること
を示し、1のときはA≧Bであることを示している。選
択器230は、GE信号が1のときはデータ入力端I1
の信号、すなわち、入力データBを選択し、GE信号が
0のときはデータ入力端I0の信号、すなわち、入力デ
ータAを選択する。選択器230の出力は、入力データ
AおよびBとのいずれか小さい方のデータで、クロック
CLKに同期して動作するD−FF231を経て出力端
子232に信号Yとして出力される。When the GE signal is 0, it indicates that A ≦ B, and when it is 1, it indicates that A ≧ B. When the GE signal is 1, the selector 230 outputs the data input terminal I1.
, Ie, the input data B, and when the GE signal is 0, the signal at the data input terminal I0, ie, the input data A is selected. The output of the selector 230 is the smaller of the input data A and B, and is output as a signal Y to the output terminal 232 via the D-FF 231 operating in synchronization with the clock CLK.
【0039】図6は第5の実施の形態のディジタルコン
パレータのブロック図である。なお、図1および図4と
同一のものには同一符号を付与している。FIG. 6 is a block diagram of a digital comparator according to the fifth embodiment. 1 and 4 are given the same reference numerals.
【0040】第5の実施の形態のディジタルコンパレー
タ203は、第1の実施の形態のディジタルコンパレー
タである基本ディジタルコンパレータ1に、2つのディ
ジタル入力データの内の1つを選択し出力する選択器2
30と、選択器230の出力をクロック信号CLKに同
期して出力するD−FF231と、信号を反転するイン
バータ233とを付加し、自然2進数表現の2つの入力
データAおよびBのいずれか小さい方のデータを選択し
て出力するようにしたものである。The digital comparator 203 according to the fifth embodiment includes a selector 2 for selecting and outputting one of two digital input data to the basic digital comparator 1 which is the digital comparator according to the first embodiment.
30, a D-FF 231 that outputs the output of the selector 230 in synchronization with the clock signal CLK, and an inverter 233 that inverts the signal, and whichever of the two input data A and B in the natural binary representation is smaller. And outputs the selected data.
【0041】入力データAおよびBは、それぞれ、選択
器230のデータ入力端I1,I0に接続し、基本ディ
ジタルコンパレータ1のGE信号はインバータ233で
信号反転してから選択器230の選択信号入力端Sに接
続する。The input data A and B are respectively connected to the data input terminals I1 and I0 of the selector 230, and the GE signal of the basic digital comparator 1 is inverted by the inverter 233 and then the selection signal input terminal of the selector 230. Connect to S.
【0042】GE信号が0のときは、A≦Bであること
を示し、1のときはA≧Bであることを示している。選
択器230は、GE信号が1のときはデータ入力端I0
の信号、すなわち、入力データBを選択し、GE信号が
0のときはデータ入力端I1の信号、すなわち、入力デ
ータAを選択する。選択器230の出力は、入力データ
AとBとのいずれか小さい方のデータで、クロックCL
Kに同期して動作するD−FF231を経て出力端子2
32に信号Yとして出力される。When the GE signal is 0, it indicates that A ≦ B, and when it is 1, it indicates that A ≧ B. When the GE signal is 1, the selector 230 outputs the data input terminal I0.
, Ie, the input data B, and when the GE signal is 0, the signal at the data input terminal I1, ie, the input data A, is selected. The output of the selector 230 is the smaller of the input data A and B, and
Output terminal 2 via D-FF 231 operating in synchronization with K
32 is output as a signal Y.
【0043】図7は第6の実施の形態のディジタルコン
パレータのブロック図である。なお、図1および図4と
同一のものには同一符号を付与している。FIG. 7 is a block diagram of a digital comparator according to the sixth embodiment. 1 and 4 are given the same reference numerals.
【0044】第6の実施の形態のディジタルコンパレー
タ204は、第1の実施の形態のディジタルコンパレー
タである基本ディジタルコンパレータ1に、2つのディ
ジタル入力データの内の1つを選択し出力する選択器2
30と、選択器230の出力をクロック信号CLKに同
期して出力するD−FF231と、ExOR234と、
機能選択(以下FUNCと記す)信号入力端子235か
ら入力するFUNC信号を入力信号とするD−FF23
6とを付加し、自然2進数表現の2つの入力データAお
よびBの内で大きい方、あるいは小さい方の入力データ
を選択して出力するようにしたものである。The digital comparator 204 according to the sixth embodiment includes a selector 2 for selecting and outputting one of two digital input data to the basic digital comparator 1 which is the digital comparator according to the first embodiment.
30, an D-FF 231 that outputs the output of the selector 230 in synchronization with the clock signal CLK, an ExOR 234,
D-FF 23 which uses a FUNC signal input from a function selection (hereinafter referred to as FUNC) signal input terminal 235 as an input signal
6 is added, and the larger or smaller of the two input data A and B in the natural binary number is selected and output.
【0045】入力データAおよびBは、それぞれ、選択
器230のデータ入力端I1,I0に接続し、D−FF
236がクロック信号CLKに同期して出力するFUN
C信号と基本ディジタルコンパレータ1のGE信号とを
入力するExOR234の出力は、選択器230の選択
信号入力端Sに接続する。The input data A and B are connected to the data input terminals I1 and I0 of the selector 230, respectively, and the D-FF
236 output in synchronization with the clock signal CLK
The output of the ExOR 234, which inputs the C signal and the GE signal of the basic digital comparator 1, is connected to the selection signal input terminal S of the selector 230.
【0046】FUNC信号は、2つの入力データの大き
い方を出力する場合は0に、入力データの小さい方を出
力する場合は1にする。FUNC信号は、MSB信号と
同じタイミングで変化し、D−FF236に記憶させ
る。D−FF236の出力信号と基本ディジタルコンパ
レータ1のGE信号とをExOR234に入力し、出力
は選択器230の選択信号入力端Sに接続する。選択器
230の出力は、入力データAとBとのいずれか小さい
方のデータで、クロック信号CLKに同期して動作する
D−FF231を経て出力端子232に信号Yとして出
力する。The FUNC signal is set to 0 when the larger of the two input data is output, and set to 1 when the smaller of the input data is output. The FUNC signal changes at the same timing as the MSB signal, and is stored in the D-FF 236. The output signal of the D-FF 236 and the GE signal of the basic digital comparator 1 are input to the ExOR 234, and the output is connected to the selection signal input terminal S of the selector 230. The output of the selector 230 is the smaller of the input data A and B and is output as a signal Y to the output terminal 232 via the D-FF 231 operating in synchronization with the clock signal CLK.
【0047】図8は第7の実施の形態のディジタルコン
パレータのブロック図である。なお、図2および図7と
同一のものには同一符号を付与している。FIG. 8 is a block diagram of a digital comparator according to the seventh embodiment. The same components as those in FIGS. 2 and 7 are denoted by the same reference numerals.
【0048】第7の実施の形態のディジタルコンパレー
タ205は、第6の実施の形態のディジタルコンパレー
タ204に使用している基本ディジタルコンパレータ1
を、第2の実施の形態のディジタルコンパレータである
MSB反転型ディジタルコンパレータ101に置換した
ものである。このような構成を取ることで、2の補数表
現の入力データの大小を比較して大きい方、あるいは小
さい方のデータを任意に切り替えて出力するディジタル
コンパレータを構成できる。The digital comparator 205 according to the seventh embodiment is the same as the basic digital comparator 1 used in the digital comparator 204 according to the sixth embodiment.
Is replaced by an MSB inversion type digital comparator 101 which is a digital comparator according to the second embodiment. By adopting such a configuration, it is possible to configure a digital comparator that compares the magnitude of the input data in the two's complement representation and arbitrarily switches and outputs the larger or smaller data.
【0049】基本ディジタルコンパレータ1を、MSB
反転型ディジタルコンパレータ101に置換すること
は、本発明の第3の実施の形態、第4の実施の形態、第
5の実施の形態についても第6の実施の形態と同様に可
能である。The basic digital comparator 1 is connected to the MSB
The third, fourth, and fifth embodiments of the present invention can be replaced with an inverting digital comparator 101 in the same manner as in the sixth embodiment.
【0050】[0050]
【発明の効果】以上説明したように、本発明は、最上位
ビットからシリアル入力される自然2進表現された2つ
のディジタル入力データの対応するビットを順次比較
し、ビット値の不一致が起こったことを検出し記憶する
不一致記憶手段と、不一致記憶手段がビット値の不一致
を検出すると2つのディジタル入力データの一方のデー
タのビット値を記憶するビット値記憶手段と、不一致記
憶手段が保持するビット不一致検出結果とビット値記憶
手段が記憶するビット値とから2つのディジタル入力デ
ータの大小を判定する大小判定手段とを有することによ
り、簡単な回路構成で、かつ、回路規模の小さい、シリ
アル入力のディジタルコンパレータを提供することが可
能となるという効果が有る。また、本発明は、選択器を
設けて、入力データを選択できる構成をとれば、大小の
判定結果が得られる前から大きい方、あるいは小さい方
のデータを出力でき、出力遅延は、たかだか、1クロッ
ク分なので、直ちに結果が得られ非常に使い勝手の良い
ディジタルコンパレータを提供することが可能となると
いう効果も有る。As described above, according to the present invention, corresponding bits of two digital input data which are serially input from the most significant bit and which are expressed in natural binary are sequentially compared, and a bit value mismatch occurs. A non-coincidence storage means for detecting and storing the data, a bit value storage means for storing the bit value of one of the two digital input data when the non-coincidence storage means detects a bit value mismatch, and a bit held by the non-coincidence storage means. By providing a magnitude judgment means for judging the magnitude of two digital input data from a mismatch detection result and a bit value stored in the bit value storage means, a serial input of a simple circuit configuration and a small circuit scale can be achieved. There is an effect that a digital comparator can be provided. Further, according to the present invention, if a configuration is provided in which a selector is provided and input data can be selected, larger or smaller data can be output before a large / small judgment result is obtained, and the output delay is at most 1 Since the number of clocks is equal to the number of clocks, there is also an effect that a result can be obtained immediately and a very convenient digital comparator can be provided.
【図1】本発明の第1の実施の形態を示すブロック図で
ある。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図2】第1の実施の形態の動作を説明するためのタイ
ムチャートである。FIG. 2 is a time chart for explaining the operation of the first embodiment.
【図3】第2の実施の形態のディジタルコンパレータの
ブロック図である。FIG. 3 is a block diagram of a digital comparator according to a second embodiment.
【図4】第3の実施の形態のディジタルコンパレータの
ブロック図である。FIG. 4 is a block diagram of a digital comparator according to a third embodiment.
【図5】第4の実施の形態のディジタルコンパレータの
ブロック図である。FIG. 5 is a block diagram of a digital comparator according to a fourth embodiment.
【図6】第5の実施の形態のディジタルコンパレータの
ブロック図である。FIG. 6 is a block diagram of a digital comparator according to a fifth embodiment.
【図7】第6の実施の形態のディジタルコンパレータの
ブロック図である。FIG. 7 is a block diagram of a digital comparator according to a sixth embodiment.
【図8】第7の実施の形態のディジタルコンパレータの
ブロック図である。FIG. 8 is a block diagram of a digital comparator according to a seventh embodiment.
1 基本ディジタルコンパレータ 2 クロック入力端子 3,4,103,104 データ入力端子 5 MSB信号入力端子 10,106,107,234 排他的論理和ゲート
(ExOR) 11,14,16,18,21,231,236 D
型フリップフロップ(D−FF) 12 ORゲート 13,230 選択器 15,19,233 インバータ 17,20 ANDゲート 22,23,24,232 出力端子 101 MSB反転型ディジタルコンパレータ 201 第3の実施の形態のディジタルコンパレータ 202 第4の実施の形態のディジタルコンパレータ 203 第5の実施の形態のディジタルコンパレータ 204 第6の実施の形態のディジタルコンパレータ 205 第7の実施の形態のディジタルコンパレータ 235 機能選択(FUNC)信号入力端子1 Basic digital comparator 2 Clock input terminal 3, 4, 103, 104 Data input terminal 5 MSB signal input terminal 10, 106, 107, 234 Exclusive OR gate (ExOR) 11, 14, 16, 18, 21, 231, 236 D
Type flip-flop (D-FF) 12 OR gate 13, 230 Selector 15, 19, 233 Inverter 17, 20 AND gate 22, 23, 24, 232 Output terminal 101 MSB inversion type digital comparator 201 In the third embodiment Digital Comparator 202 Digital Comparator of Fourth Embodiment 203 Digital Comparator of Fifth Embodiment 204 Digital Comparator of Sixth Embodiment 205 Digital Comparator of Seventh Embodiment 235 Function Selection (FUNC) Signal Input Terminal
Claims (6)
記2つのディジタル入力データの大小の判定結果を出力
するディジタルコンパレータにおいて、最上位ビットか
らシリアル入力される自然2進表現された前記2つのデ
ィジタル入力データの対応するビットを順次比較しビッ
ト値の不一致が起こったことを検出し記憶する不一致記
憶手段と、前記不一致記憶手段がビット値の不一致を検
出すると前記2つのディジタル入力データの一方のデー
タのビット値を記憶するビット値記憶手段と、前記不一
致記憶手段が保持するビット不一致検出結果と前記ビッ
ト値記憶手段が記憶するビット値とから前記2つのディ
ジタル入力データの大小を判定する大小判定手段とを有
することを特徴とするディジタルコンパレータ。1. A digital comparator which compares two digital input data and outputs a result of judging the magnitude of the two digital input data, wherein the two digital data serially input from the most significant bit are represented by a natural binary number. A mismatch storage means for sequentially comparing corresponding bits of input data to detect and store occurrence of a bit value mismatch, and one of the two digital input data when the mismatch storage means detects a bit value mismatch. Bit value storage means for storing the bit value of the digital input data, and magnitude determination means for determining the magnitude of the two digital input data from a bit mismatch detection result held by the mismatch storage means and a bit value stored by the bit value storage means. And a digital comparator comprising:
の補数表現された2つのディジタル入力データの最上位
ビットのみをそれぞれビット反転する2つのビット反転
手段を備え、前記2つのビット反転手段の出力を不一致
記憶手段の2つのディジタル入力データとすることを特
徴とする請求項1記載のディジタルコンパレータ。2. Serially input 2 from the most significant bit
And two bit inverting means for respectively inverting only the most significant bit of the two digital input data represented by the complements of the two bits. The output of the two bit inverting means is used as the two digital input data of the mismatch storage means. 2. The digital comparator according to claim 1, wherein:
として受信し、ビット値記憶手段が記憶するビット値を
選択信号として受信し、前記2つのディジタル入力デー
タの内の大なるディジタル入力データを選択し出力する
選択器と、前記選択器の出力を受信し別途受信するクロ
ック信号に同期して出力する出力手段とを備えることを
特徴とする請求項1または2記載のディジタルコンパレ
ータ。3. Receiving two digital input data as an input signal, receiving a bit value stored by a bit value storage means as a selection signal, and selecting a large digital input data from the two digital input data. 3. The digital comparator according to claim 1, further comprising a selector for outputting, and output means for receiving an output of the selector and outputting the output in synchronization with a clock signal separately received.
として受信し、ビット値記憶手段が記憶するビット値を
選択信号として受信し、前記2つのディジタル入力デー
タの内の小なるディジタル入力データを選択し出力する
選択器と、前記選択器の出力を受信し別途受信するクロ
ック信号に同期して出力する出力手段とを備えることを
特徴とする請求項1または2記載のディジタルコンパレ
ータ。4. Receiving two digital input data as an input signal, receiving a bit value stored by a bit value storage means as a selection signal, and selecting a smaller digital input data from the two digital input data. 3. The digital comparator according to claim 1, further comprising a selector for outputting, and output means for receiving an output of the selector and outputting the output in synchronization with a clock signal separately received.
受信し信号反転して選択信号として出力するインバータ
と、前記インバータの出力する選択信号を受信すると共
に2つのディジタル入力データを入力信号として受信
し、前記2つのディジタル入力データの内の小なるディ
ジタル入力データを選択し出力する選択器と、前記選択
器の出力を受信し別途受信するクロック信号に同期して
出力する出力手段とを備えることを特徴とする請求項1
または2記載のディジタルコンパレータ。5. An inverter for receiving a bit value stored in a bit value storage means, inverting the signal and outputting the inverted signal as a selection signal, receiving a selection signal output from the inverter and receiving two digital input data as an input signal. A selector for selecting and outputting a small digital input data of the two digital input data; and an output means for receiving an output of the selector and outputting it in synchronization with a clock signal separately received. Claim 1 characterized by the following:
Or the digital comparator according to 2.
外部からの機能選択信号とを受信し排他的論理和を演算
し選択信号として出力する排他的論理和手段と、前記排
他的論理和手段の出力する選択信号を受信すると共に2
つのディジタル入力データを入力信号として受信し、前
記選択信号の指定に従って前記2つのディジタル入力デ
ータの内の大なるディジタル入力データおよび小なるデ
ィジタル入力データのいずれか一方を選択し出力する選
択器と、前記選択器の出力を受信し別途受信するクロッ
ク信号に同期して出力する出力手段とを備えることを特
徴とする請求項1または2記載のディジタルコンパレー
タ。6. Exclusive OR means for receiving a bit value stored in a bit value storage means and an external function selection signal, calculating an exclusive OR, and outputting the result as a selection signal, and said exclusive OR means Receiving the selection signal output by
A selector for receiving one digital input data as an input signal, and selecting and outputting one of a larger digital input data and a smaller digital input data among the two digital input data in accordance with the designation of the selection signal; 3. The digital comparator according to claim 1, further comprising an output unit that receives an output of the selector and outputs the output in synchronization with a clock signal that is separately received.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00043098A JP3279243B2 (en) | 1998-01-05 | 1998-01-05 | Digital comparator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00043098A JP3279243B2 (en) | 1998-01-05 | 1998-01-05 | Digital comparator |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11194925A JPH11194925A (en) | 1999-07-21 |
JP3279243B2 true JP3279243B2 (en) | 2002-04-30 |
Family
ID=11473609
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00043098A Expired - Fee Related JP3279243B2 (en) | 1998-01-05 | 1998-01-05 | Digital comparator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3279243B2 (en) |
-
1998
- 1998-01-05 JP JP00043098A patent/JP3279243B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH11194925A (en) | 1999-07-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3285354B2 (en) | Maximum value search circuit | |
JP4317336B2 (en) | Data restoration device and restoration circuit, data restoration method, and program storage device for realizing the method | |
JPH07177039A (en) | Huffman encoder/decoder | |
EP0416869A2 (en) | Digital adder/accumulator | |
JP3003467B2 (en) | Arithmetic unit | |
JP3279243B2 (en) | Digital comparator | |
US5974436A (en) | Execution processor for carrying out power calculation | |
US5548270A (en) | Bit sequential type parallel comparator | |
US20120150932A1 (en) | Divider circuit and division method | |
JP2766133B2 (en) | Parallel-serial data conversion circuit | |
JPH05344113A (en) | Frame synchronizing circuit | |
JP2003333110A (en) | Serial data receiving circuit | |
JP3521558B2 (en) | Transmission equipment | |
JP2003037504A (en) | Device for generating gray code | |
JP3219571B2 (en) | Image coding apparatus and method | |
JP3447339B2 (en) | Circuit for determining the number of allowable errors | |
KR100248976B1 (en) | A circuit for 2'complement operation | |
JP3288273B2 (en) | Divider circuit and partial divider used therefor | |
JP2591164B2 (en) | Parity operation circuit | |
JPH05334178A (en) | Loop-like data generating circuit | |
US20040167949A1 (en) | Data saturation manager and corresponding method | |
KR0143245B1 (en) | 2's complement type serial data operating device using latch | |
JPH11284504A (en) | Parallel data counter circuit | |
JPH07120964B2 (en) | Extension circuit | |
JPH11154924A (en) | Phase correction circuit and phase inverting correction circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020122 |
|
LAPS | Cancellation because of no payment of annual fees |