JP3274533B2 - 半導体素子 - Google Patents
半導体素子Info
- Publication number
- JP3274533B2 JP3274533B2 JP11033793A JP11033793A JP3274533B2 JP 3274533 B2 JP3274533 B2 JP 3274533B2 JP 11033793 A JP11033793 A JP 11033793A JP 11033793 A JP11033793 A JP 11033793A JP 3274533 B2 JP3274533 B2 JP 3274533B2
- Authority
- JP
- Japan
- Prior art keywords
- metal
- semiconductor chip
- bonding
- bonding pad
- passivation film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05551—Shape comprising apertures or cavities
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05563—Only on parts of the surface of the internal layer
- H01L2224/05564—Only on the bonding interface of the bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、液晶ドライバーＩＣ等
の半導体チップ素子における金属バンプの接着強度の向
上を図った半導体素子に関するものである。
の半導体チップ素子における金属バンプの接着強度の向
上を図った半導体素子に関するものである。
【０００２】
【従来の技術】例えば液晶ドライバーＩＣの実装は、半
導体チップをポリマーテープ上の配線金属にインナーリ
ードボンディングで接続し、次にアウターリードボンデ
ィングで基板に装着する、いわゆるＴＡＢ（Tape Autom
ated Bonding）構造や、半導体チップを回路ボードまた
は基板に直接、接合する、いわゆるＣＯＢ（Chip on bo
ard）構造を有するものが大半を占めているが、このよ
うなＴＡＢやＣＯＢ構造を採用する場合、金属バンプを
設けることが必要になる。
導体チップをポリマーテープ上の配線金属にインナーリ
ードボンディングで接続し、次にアウターリードボンデ
ィングで基板に装着する、いわゆるＴＡＢ（Tape Autom
ated Bonding）構造や、半導体チップを回路ボードまた
は基板に直接、接合する、いわゆるＣＯＢ（Chip on bo
ard）構造を有するものが大半を占めているが、このよ
うなＴＡＢやＣＯＢ構造を採用する場合、金属バンプを
設けることが必要になる。
【０００３】従来、上記のような金属バンプが設けられ
た半導体素子では、例えば図６に示すように、半導体チ
ップ１の表面所定領域に、アルミニウム(Al)や金(Au)等
からなるボンディングパッド２を必要数、形成するとと
もに、前記半導体チップ表面の特性安定化を図るため
に、シリコン酸化膜や窒化シリコン膜等からなるパッシ
ベーション膜３で半導体チップ表面のほぼ全面を覆った
後、パッシベーション膜３に開口部１９を形成してボン
ディングパッド２の表面を露出させ、さらにボンディン
グパッド２上にAu等からなる金属バンプ４を形成してい
た。
た半導体素子では、例えば図６に示すように、半導体チ
ップ１の表面所定領域に、アルミニウム(Al)や金(Au)等
からなるボンディングパッド２を必要数、形成するとと
もに、前記半導体チップ表面の特性安定化を図るため
に、シリコン酸化膜や窒化シリコン膜等からなるパッシ
ベーション膜３で半導体チップ表面のほぼ全面を覆った
後、パッシベーション膜３に開口部１９を形成してボン
ディングパッド２の表面を露出させ、さらにボンディン
グパッド２上にAu等からなる金属バンプ４を形成してい
た。
【０００４】なお、ボンディングパッド２及び金属バン
プ４を構成する金属材料の組み合わせによっては、金属
バンプ４をボンディングパッド２に直接接合すると、ボ
ンディングパッド２と金属バンプ４間に相互拡散が発生
する場合がある。このような場合、両者３、４間の相互
拡散を阻止するために、例えば図７に示すように、ボン
ディングパッド２上にバリアメタル５を形成し、該バリ
アメタル５を介して金属バンプ４を形成している。
プ４を構成する金属材料の組み合わせによっては、金属
バンプ４をボンディングパッド２に直接接合すると、ボ
ンディングパッド２と金属バンプ４間に相互拡散が発生
する場合がある。このような場合、両者３、４間の相互
拡散を阻止するために、例えば図７に示すように、ボン
ディングパッド２上にバリアメタル５を形成し、該バリ
アメタル５を介して金属バンプ４を形成している。
【０００５】従来より、金属バンプ４は接着強度に優れ
たメッキ法を用いて形成されているが、メッキによる金
属バンプ４の形成処理は多大な時間と手間を要すること
が最大の問題となっている。そこで、本発明者はバンプ
形成工程の効率化を図るために、金属バンプ４の形成材
料として厚膜ペーストを用い、これをボンディングパッ
ド２上にスクリーン印刷法を用いて形成することを試み
た。
たメッキ法を用いて形成されているが、メッキによる金
属バンプ４の形成処理は多大な時間と手間を要すること
が最大の問題となっている。そこで、本発明者はバンプ
形成工程の効率化を図るために、金属バンプ４の形成材
料として厚膜ペーストを用い、これをボンディングパッ
ド２上にスクリーン印刷法を用いて形成することを試み
た。
【０００６】
【発明が解決しようとする課題】ところで、ボンディン
グパッド２及びバリアメタル５はいずれも金属からなる
ものであるため、ボンディングパッド２又はバリアメタ
ル５上に厚膜ペーストによる金属バンプ４を形成した場
合、金属と厚膜ペーストどうしを接着した状態となる。
しかしながら、金属と厚膜ペーストとでは接着強度が非
常に弱く、到底実用化を果たすことは不可能なことが判
明した。
グパッド２及びバリアメタル５はいずれも金属からなる
ものであるため、ボンディングパッド２又はバリアメタ
ル５上に厚膜ペーストによる金属バンプ４を形成した場
合、金属と厚膜ペーストどうしを接着した状態となる。
しかしながら、金属と厚膜ペーストとでは接着強度が非
常に弱く、到底実用化を果たすことは不可能なことが判
明した。
【０００７】本発明は、このような従来構成における製
造面、強度面の問題点を解決するためになされたもの
で、金属バンプを厚膜ペーストにより構成することによ
り製造効率に優れたスクリーン印刷法を採用し得るよう
にし、しかも金属バンプとボンディングパッド間の電気
的接続を確保しつつ、必要にして十分な機械的接合強度
が得られ、実用化が容易な半導体素子を提供することを
目的とするものである。
造面、強度面の問題点を解決するためになされたもの
で、金属バンプを厚膜ペーストにより構成することによ
り製造効率に優れたスクリーン印刷法を採用し得るよう
にし、しかも金属バンプとボンディングパッド間の電気
的接続を確保しつつ、必要にして十分な機械的接合強度
が得られ、実用化が容易な半導体素子を提供することを
目的とするものである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に請求項１の発明に係る半導体素子では、半導体チップ
と、この半導体チップの表面に形成されたボンディング
パッドと、前記半導体チップ表面のほぼ全面を覆い、前
記ボンディングパッド表面を露出させるための開口部
と、この開口部内に形成されたパターン部とを有するパ
ッシベーション膜と、前記ボンディングパッド上に厚膜
ペーストにより形成された金属バンプとを備えたことを
特徴とする。
に請求項１の発明に係る半導体素子では、半導体チップ
と、この半導体チップの表面に形成されたボンディング
パッドと、前記半導体チップ表面のほぼ全面を覆い、前
記ボンディングパッド表面を露出させるための開口部
と、この開口部内に形成されたパターン部とを有するパ
ッシベーション膜と、前記ボンディングパッド上に厚膜
ペーストにより形成された金属バンプとを備えたことを
特徴とする。
【０００９】また請求項２の発明に係る半導体素子で
は、半導体チップと、この半導体チップの表面に形成さ
れたボンディングパッドと、このボンディングパッド上
に形成されたバリアメタルと、前記半導体チップ表面の
ほぼ全面を覆い、前記バリアメタル表面を露出させるた
めの開口部と、この開口部内に形成されたパターン部と
を有するパッシベーション膜と、前記バリアメタル上に
厚膜ペーストにより形成された金属バンプとを備えたこ
とを特徴とする。
は、半導体チップと、この半導体チップの表面に形成さ
れたボンディングパッドと、このボンディングパッド上
に形成されたバリアメタルと、前記半導体チップ表面の
ほぼ全面を覆い、前記バリアメタル表面を露出させるた
めの開口部と、この開口部内に形成されたパターン部と
を有するパッシベーション膜と、前記バリアメタル上に
厚膜ペーストにより形成された金属バンプとを備えたこ
とを特徴とする。
【００１０】ここで平面視において前記パターン部は格
子状または島状であるのが好ましい。
子状または島状であるのが好ましい。
【００１１】
【作用】上記構成によると、ボンディングパッド又はバ
リアメタル上にはパッシベーション膜のパターン部が形
成されているため、スクリーン印刷法によってボンディ
ングパッド又はバリアメタル上に厚膜ペーストをパター
ン印刷して金属バンプを形成するとき、金属バンプはボ
ンディングパッド又はバリアメタルの表面と、ボンディ
ングパッド又はバリアメタル上に形成されたパッシベー
ション膜のパターン部とに接着する。
リアメタル上にはパッシベーション膜のパターン部が形
成されているため、スクリーン印刷法によってボンディ
ングパッド又はバリアメタル上に厚膜ペーストをパター
ン印刷して金属バンプを形成するとき、金属バンプはボ
ンディングパッド又はバリアメタルの表面と、ボンディ
ングパッド又はバリアメタル上に形成されたパッシベー
ション膜のパターン部とに接着する。
【００１２】この厚膜ペーストからなる金属バンプとパ
ッシベーション膜のパターン部との接着により、金属バ
ンプとボンディングパッド又はバリアメタルとに必要に
して十分な機械的接着強度が得られ、且つ、金属バンプ
とボンディングパッド又はバリアメタルの表面との接着
により必要な電気的導通状態が得られる。
ッシベーション膜のパターン部との接着により、金属バ
ンプとボンディングパッド又はバリアメタルとに必要に
して十分な機械的接着強度が得られ、且つ、金属バンプ
とボンディングパッド又はバリアメタルの表面との接着
により必要な電気的導通状態が得られる。
【００１３】
【実施例】以下、本発明に係る半導体素子の実施例を図
面を参照しながら説明する。図１は本発明の一実施例に
おける電極構造を示している。この図に示された半導体
素子は、半導体チップ１１の表面外周に必要数のボンデ
ィングパッド１２を所定間隔毎に形成し、各ボンディン
グパッド１２の表面にAuペースト等の厚膜ペーストをス
クリーン印刷してなる金属バンプ１４を形成したもの
で、例えば回路基板上の配線に直接、金属バンプ１４を
面接続して使用されるものである。
面を参照しながら説明する。図１は本発明の一実施例に
おける電極構造を示している。この図に示された半導体
素子は、半導体チップ１１の表面外周に必要数のボンデ
ィングパッド１２を所定間隔毎に形成し、各ボンディン
グパッド１２の表面にAuペースト等の厚膜ペーストをス
クリーン印刷してなる金属バンプ１４を形成したもの
で、例えば回路基板上の配線に直接、金属バンプ１４を
面接続して使用されるものである。
【００１４】前記半導体チップ１１の表面には、該表面
の特性安定化を図るためにシリコン酸化膜や窒化シリコ
ン膜等のパッシベーション膜１３が形成されている。こ
のパッシベーション膜１３は半導体チップ表面のほぼ全
面を覆い、パッシベーション膜１３の各ボンディングパ
ッド１２上の部分には開口部１９が形成されてボンディ
ングパッド１２が表面に露出し、さらに開口部１９内に
はパターン部１６が形成されている。
の特性安定化を図るためにシリコン酸化膜や窒化シリコ
ン膜等のパッシベーション膜１３が形成されている。こ
のパッシベーション膜１３は半導体チップ表面のほぼ全
面を覆い、パッシベーション膜１３の各ボンディングパ
ッド１２上の部分には開口部１９が形成されてボンディ
ングパッド１２が表面に露出し、さらに開口部１９内に
はパターン部１６が形成されている。
【００１５】金属バンプ１４はボンディングパッド１２
の表面に全面的に重なる状態で形成されている。従っ
て、金属バンプ１４はボンディングパッド１２上におい
て、ボ ンディングパッド１２の露出面１８と、ボンディ
ングパッド１２上に重合して形成されたパッシベーショ
ン膜１３のパターン部１６とに接合することになる。こ
れにより、金属バンプ１４はパッシベーション膜１３と
の間で必要にして十分な機械的接着強度でもって接着さ
れるとともに、パッシベーション膜１３の開口部１９内
に露出しているボンディングパッド１２の露出面１８と
接合することによってボンディングパッド１２と電気的
に導通した状態となる。
の表面に全面的に重なる状態で形成されている。従っ
て、金属バンプ１４はボンディングパッド１２上におい
て、ボ ンディングパッド１２の露出面１８と、ボンディ
ングパッド１２上に重合して形成されたパッシベーショ
ン膜１３のパターン部１６とに接合することになる。こ
れにより、金属バンプ１４はパッシベーション膜１３と
の間で必要にして十分な機械的接着強度でもって接着さ
れるとともに、パッシベーション膜１３の開口部１９内
に露出しているボンディングパッド１２の露出面１８と
接合することによってボンディングパッド１２と電気的
に導通した状態となる。
【００１６】上記構成を備えた半導体素子においては、
スクリーン印刷法を用いて金属バンプ１４を形成してい
る。即ち、半導体チップ１１の母材であるウェハ（図示
せず）の表面にAu等からなるボンディングパッド１２が
形成された後、該ウェハ表面のほぼ全面に亙ってパッシ
ベーション膜１３が形成される。
スクリーン印刷法を用いて金属バンプ１４を形成してい
る。即ち、半導体チップ１１の母材であるウェハ（図示
せず）の表面にAu等からなるボンディングパッド１２が
形成された後、該ウェハ表面のほぼ全面に亙ってパッシ
ベーション膜１３が形成される。
【００１７】次いで、所定のパターン形状を有するパッ
シベーション膜窓あけ用マスク（図示せず）を用いて、
パッシベーション膜１３のボンディングパッド１２上の
部分をエッチング等の手法により部分的に除去し、開口
部１９及びパターン部１６を形成する。
シベーション膜窓あけ用マスク（図示せず）を用いて、
パッシベーション膜１３のボンディングパッド１２上の
部分をエッチング等の手法により部分的に除去し、開口
部１９及びパターン部１６を形成する。
【００１８】このパッシベーション膜１３としては、半
導体チップ表面の特性安定化に優れ、しかも金属バンプ
１４を構成する金属との接着性に優れた材料が選ばれ
る。このような材料としては、例えばシリコン酸化膜や
窒化シリコン等が好適である。また本実施例では、パッ
シベーション膜１３の開口部１９に形成するパターン部
１６は、その他の半導体チップ表面に重なる部分１７と
連続する格子状乃至田の字状パターンに形成している。
導体チップ表面の特性安定化に優れ、しかも金属バンプ
１４を構成する金属との接着性に優れた材料が選ばれ
る。このような材料としては、例えばシリコン酸化膜や
窒化シリコン等が好適である。また本実施例では、パッ
シベーション膜１３の開口部１９に形成するパターン部
１６は、その他の半導体チップ表面に重なる部分１７と
連続する格子状乃至田の字状パターンに形成している。
【００１９】このようにして半導体チップ１１の表面に
パッシベーション膜１３が形成された後、ボンディング
パッド１２に重なる部分にバンプパターンが形成された
スクリーン（図示せず）をウェハ表面に重ね、周知の要
領で厚膜ペーストを該スクリーンを通してスキージによ
り印刷することにより、各ボンディングパッド１２上に
それぞれ金属バンプ１４が形成される。なお、本実施例
の半導体素子は上記のようにしてボンディングパッド１
２、パッシベーション膜１３及び金属バンプ１４が形成
されたウェハを切断することにより作製される。
パッシベーション膜１３が形成された後、ボンディング
パッド１２に重なる部分にバンプパターンが形成された
スクリーン（図示せず）をウェハ表面に重ね、周知の要
領で厚膜ペーストを該スクリーンを通してスキージによ
り印刷することにより、各ボンディングパッド１２上に
それぞれ金属バンプ１４が形成される。なお、本実施例
の半導体素子は上記のようにしてボンディングパッド１
２、パッシベーション膜１３及び金属バンプ１４が形成
されたウェハを切断することにより作製される。
【００２０】図２及び図３は、本発明の他の実施例を示
している。これらの図に示すものでは、ボンディングパ
ッド１２と金属バンプ１４を構成する金属材料間に発生
する相互拡散を阻止するために、ボンディングパッド１
２上にバリアメタル１５を形成し、該バリアメタル１５
を介して金属バンプ１４を形成している。
している。これらの図に示すものでは、ボンディングパ
ッド１２と金属バンプ１４を構成する金属材料間に発生
する相互拡散を阻止するために、ボンディングパッド１
２上にバリアメタル１５を形成し、該バリアメタル１５
を介して金属バンプ１４を形成している。
【００２１】即ち本実施例では、半導体チップ１１の表
面にボンディングパッド１２が形成されるとともに、該
ボンディングパッド１２の周縁部と接合する状態で半導
体チップ１１の表面に第１パッシベーション膜１３Ａが
形成される。次いで、ボンディングパッド１２上にバリ
アメタル１５が形成される。これにより第１パッシベー
ション膜１３Ａのボンディングパッド周縁部との接合部
分は該ボンディングパッド１２とバリアメタル１５間に
挟まれた状態となる。
面にボンディングパッド１２が形成されるとともに、該
ボンディングパッド１２の周縁部と接合する状態で半導
体チップ１１の表面に第１パッシベーション膜１３Ａが
形成される。次いで、ボンディングパッド１２上にバリ
アメタル１５が形成される。これにより第１パッシベー
ション膜１３Ａのボンディングパッド周縁部との接合部
分は該ボンディングパッド１２とバリアメタル１５間に
挟まれた状態となる。
【００２２】この後、第１パッシベーション膜１３Ａ上
には、第２パッシベーション膜１３Ｂが形成される。こ
の第２パッシベーション膜１３Ｂは、前記実施例のパッ
シベーション膜１３と同様に、半導体チップ表面のほぼ
全面を覆い、パッシベーション膜１３の各ボンディング
パッド１２上の部分には開口部１９が形成され、開口部
１９内には図３に示すような格子状のパターン部１６が
形成されている。
には、第２パッシベーション膜１３Ｂが形成される。こ
の第２パッシベーション膜１３Ｂは、前記実施例のパッ
シベーション膜１３と同様に、半導体チップ表面のほぼ
全面を覆い、パッシベーション膜１３の各ボンディング
パッド１２上の部分には開口部１９が形成され、開口部
１９内には図３に示すような格子状のパターン部１６が
形成されている。
【００２３】第２パッシベーション膜１３Ｂが形成され
たバリアメタル１５の表面には、前述のスクリーン印刷
法を用いて厚膜ペーストからなる金属バンプ１４が形成
される。従って、第２パッシベーション膜１３Ｂの開口
部１９に露出しているバリアメタル１５の露出面１８に
金属バンプ１４が接合することにより、該金属バンプ１
４とボンディングパッド１２との電気的導通状態が得ら
れる。また、第２パッシベーション膜１３Ｂのパターン
部１６に金属バンプ１４が接合することにより、パター
ン部１６との間で必要にして十分な機械的接着強度でも
って接着される。
たバリアメタル１５の表面には、前述のスクリーン印刷
法を用いて厚膜ペーストからなる金属バンプ１４が形成
される。従って、第２パッシベーション膜１３Ｂの開口
部１９に露出しているバリアメタル１５の露出面１８に
金属バンプ１４が接合することにより、該金属バンプ１
４とボンディングパッド１２との電気的導通状態が得ら
れる。また、第２パッシベーション膜１３Ｂのパターン
部１６に金属バンプ１４が接合することにより、パター
ン部１６との間で必要にして十分な機械的接着強度でも
って接着される。
【００２４】図４及び図５はそれぞれ前記実施例におけ
るパッシベーション膜１３または前記他の実施例におけ
る第２パッシベーション膜１３Ｂのボンディングパッド
１２の開口部１９に形成されるパターン部１６の異なる
態様を例示している。なお、本発明ではこれらの図に示
すパターン形状に限られることなく、その他諸種の態様
のパターンを適用できることは言うまでもない。
るパッシベーション膜１３または前記他の実施例におけ
る第２パッシベーション膜１３Ｂのボンディングパッド
１２の開口部１９に形成されるパターン部１６の異なる
態様を例示している。なお、本発明ではこれらの図に示
すパターン形状に限られることなく、その他諸種の態様
のパターンを適用できることは言うまでもない。
【００２５】即ち、図４に示すパターン部１６は、ボン
ディングパッド１２よりも小さい、パッシベーション膜
１３の開口部１９の中央領域に島状の円形パターン１６
ａを設けている。これによって金属バンプ１４は、ボン
ディングパッド１２の周縁上に存在するパッシベーショ
ン膜１３および円形パターン１６ａと接着し、開口部１
９に露出するボンディングパッド１２またはバリアメタ
ル１５の露出面１８と接合して電気的導通が得られる。
ディングパッド１２よりも小さい、パッシベーション膜
１３の開口部１９の中央領域に島状の円形パターン１６
ａを設けている。これによって金属バンプ１４は、ボン
ディングパッド１２の周縁上に存在するパッシベーショ
ン膜１３および円形パターン１６ａと接着し、開口部１
９に露出するボンディングパッド１２またはバリアメタ
ル１５の露出面１８と接合して電気的導通が得られる。
【００２６】図５に示す、パッシベーション膜の開口部
１９に形成されたパターン部１６は、図４のものと同様
にボンディングパッド１２よりも小さい、パッシベーシ
ョン膜１３の開口部１９の中央領域に島状のパターン部
を形成したものであり、このパターン部を図４に示す円
形パターンに代えてクロス状パターン１６ｂとしてい
る。
１９に形成されたパターン部１６は、図４のものと同様
にボンディングパッド１２よりも小さい、パッシベーシ
ョン膜１３の開口部１９の中央領域に島状のパターン部
を形成したものであり、このパターン部を図４に示す円
形パターンに代えてクロス状パターン１６ｂとしてい
る。
【００２７】
【発明の効果】以上説明したように、本発明の半導体素
子では、半導体チップの表面に形成するパッシベーショ
ン膜にボンディングパッド又はバリアメタル表面を露出
させるための開口部を設け、この開口部内にパターン部
を形成し、そしてボンディングパッド又はバリアメタル
上に厚膜ペーストからなる金属バンプを形成するので、
ボンディングパッド又はバリアメタルに金属バンプを優
れた接着強度でもって確実に接着することができ、しか
も導電性に優れた金属バンプとボンディングパッド又は
バリアメタルとの接合部分で電気的導通を確保できる。
子では、半導体チップの表面に形成するパッシベーショ
ン膜にボンディングパッド又はバリアメタル表面を露出
させるための開口部を設け、この開口部内にパターン部
を形成し、そしてボンディングパッド又はバリアメタル
上に厚膜ペーストからなる金属バンプを形成するので、
ボンディングパッド又はバリアメタルに金属バンプを優
れた接着強度でもって確実に接着することができ、しか
も導電性に優れた金属バンプとボンディングパッド又は
バリアメタルとの接合部分で電気的導通を確保できる。
【００２８】従って、製造効率に優れたスクリーン印刷
法を用いて金属バンプを形成できるものでありながら、
該金属バンプとボンディングパッド間の電気的接続を確
保しつつ、必要にして十分な機械的接合強度が得られ、
実現可能性の大きい半導体素子を提供できるという従来
に見られない優れた効果を発揮する。
法を用いて金属バンプを形成できるものでありながら、
該金属バンプとボンディングパッド間の電気的接続を確
保しつつ、必要にして十分な機械的接合強度が得られ、
実現可能性の大きい半導体素子を提供できるという従来
に見られない優れた効果を発揮する。
【００２９】また、ボンディングパッドとしてAuを使用
する場合等のように、バリアメタルを必要としない場合
には、半導体素子の製造工程において、パッシベーショ
ン窓あけ用のマスク１枚を付加するだけで、本発明の半
導体素子の作製が可能になるものであり、また、製造プ
ロセス、製造フローを変更する必要もないので、従来の
製造ラインを即座に適用できる利点がある。
する場合等のように、バリアメタルを必要としない場合
には、半導体素子の製造工程において、パッシベーショ
ン窓あけ用のマスク１枚を付加するだけで、本発明の半
導体素子の作製が可能になるものであり、また、製造プ
ロセス、製造フローを変更する必要もないので、従来の
製造ラインを即座に適用できる利点がある。
【図１】 本発明の実施例における要部を示す一部破断
斜視図。
斜視図。
【図２】 本発明の他の実施例における要部断面図。
【図３】 そのパッシベーション膜のパターンを示す要
部平面図。
部平面図。
【図４】 パッシベーション膜のパターンの一例を示す
要部平面図。
要部平面図。
【図５】 パッシベーション膜のパターンのさらに他の
例を示す要部平面図。
例を示す要部平面図。
【図６】 従来例を示す要部断面図。
【図７】 他の従来例を示す要部断面図。
１１ 半導体チップ １２ ボンディングパッド １３ パッシベーション膜 １３Ｂ 第２パッシベーション膜 １４ 金属バンプ １５ バリアメタル １６ パターン部１８ 露出面 １９ 開口部
Claims (3)
- 【請求項１】 半導体チップと、 この半導体チップの表面に形成されたボンディングパッ
ドと、 前記半導体チップ表面のほぼ全面を覆い、前記ボンディ
ングパッド表面を露出させるための開口部と、この開口
部内に形成されたパターン部とを有するパッシベーショ
ン膜と、 前記ボンディングパッド上に厚膜ペーストにより形成さ
れた金属バンプとを備えた ことを特徴とする半導体素
子。 - 【請求項２】 半導体チップと、 この半導体チップの表面に形成されたボンディングパッ
ドと、 このボンディングパッド上に形成されたバリアメタル
と、 前記半導体チップ表面のほぼ全面を覆い、前記バリアメ
タル表面を露出させるための開口部と、この開口部内に
形成されたパターン部とを有するパッシベーション膜
と、 前記バリアメタル上に厚膜ペーストにより形成された金
属バンプとを備えたことを特徴とする半導体素子。 - 【請求項３】 平面視において前記パターン部が格子状
または島状である請求項１又は２記載の半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11033793A JP3274533B2 (ja) | 1993-05-12 | 1993-05-12 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11033793A JP3274533B2 (ja) | 1993-05-12 | 1993-05-12 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06326107A JPH06326107A (ja) | 1994-11-25 |
| JP3274533B2 true JP3274533B2 (ja) | 2002-04-15 |
Family
ID=14533202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11033793A Expired - Fee Related JP3274533B2 (ja) | 1993-05-12 | 1993-05-12 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3274533B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096231A (ja) * | 2005-09-30 | 2007-04-12 | Denso Corp | 電極構造体の製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007019473A (ja) * | 2005-06-10 | 2007-01-25 | Nec Electronics Corp | 半導体装置 |
| JP2020031081A (ja) * | 2018-08-20 | 2020-02-27 | 新日本無線株式会社 | 半導体装置 |
-
1993
- 1993-05-12 JP JP11033793A patent/JP3274533B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096231A (ja) * | 2005-09-30 | 2007-04-12 | Denso Corp | 電極構造体の製造方法 |
| JP4556828B2 (ja) * | 2005-09-30 | 2010-10-06 | 株式会社デンソー | 電極構造体の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06326107A (ja) | 1994-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6097098A (en) | Die interconnections using intermediate connection elements secured to the die face | |
| JP2002110898A (ja) | 半導体装置 | |
| US6791199B2 (en) | Heat radiating semiconductor device | |
| KR19990083550A (ko) | 수지밀봉형반도체장치및그제조방법,리드프레임 | |
| US5403729A (en) | Fabricating a semiconductor with an insulative coating | |
| JP3839178B2 (ja) | 半導体装置 | |
| US5521420A (en) | Fabricating a semiconductor with an insulative coating | |
| WO2007023747A1 (ja) | 半導体チップおよびその製造方法ならびに半導体装置 | |
| US6339247B1 (en) | Structure for mounting a semiconductor device on a liquid crystal display, and semiconductor device | |
| JP3274533B2 (ja) | 半導体素子 | |
| US6424049B1 (en) | Semiconductor device having chip-on-chip structure and semiconductor chip used therefor | |
| JP2797598B2 (ja) | 混成集積回路基板 | |
| JP3743811B2 (ja) | 半導体装置の製造方法 | |
| JP2539763B2 (ja) | 半導体装置の実装方法 | |
| JP2885786B1 (ja) | 半導体装置の製法および半導体装置 | |
| JP3855478B2 (ja) | 半導体装置 | |
| JPH03257854A (ja) | 半導体装置 | |
| JP3362007B2 (ja) | 半導体装置、その製造方法及びテープキャリア | |
| JP2001313365A (ja) | 半導体装置 | |
| US6744140B1 (en) | Semiconductor chip and method of producing the same | |
| KR100296962B1 (ko) | 칩 사이즈 패키지 제조방법 | |
| JP2505359Y2 (ja) | 半導体搭載用基板 | |
| KR100608331B1 (ko) | 멀티 칩 패키지 | |
| JPH10214934A (ja) | 半導体装置及びその製造方法 | |
| KR100379086B1 (ko) | 반도체패키지제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110201 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120201 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |