JP3244065B2 - 半導体静電保護素子及びその製造方法 - Google Patents
半導体静電保護素子及びその製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体静電保護素
子及びその製造方法に関し、特に、ＭＯＳＬＳＩを静電
破壊から保護する半導体静電保護素子及びその製造方法
に関する。
子及びその製造方法に関し、特に、ＭＯＳＬＳＩを静電
破壊から保護する半導体静電保護素子及びその製造方法
に関する。
【０００２】
【従来の技術】ＭＯＳＬＳＩの集積化及び素子の微細化
が進むと、拡散層間の素子分離特性が悪化するため、拡
散層を分離する構造として、図１５（ａ）に示すような
通常の素子分離絶縁体５０に代わって、図１５（ｂ）に
示すように、半導体基板５２の表面に溝を形成しこの溝
を絶縁体で埋め込むことにより素子分離絶縁体５１を形
成し、これを素子分離とするシャロートレンチ分離(sha
llow trench isolation:STI）構造が使用されるように
なった。
が進むと、拡散層間の素子分離特性が悪化するため、拡
散層を分離する構造として、図１５（ａ）に示すような
通常の素子分離絶縁体５０に代わって、図１５（ｂ）に
示すように、半導体基板５２の表面に溝を形成しこの溝
を絶縁体で埋め込むことにより素子分離絶縁体５１を形
成し、これを素子分離とするシャロートレンチ分離(sha
llow trench isolation:STI）構造が使用されるように
なった。
【０００３】この際、ＭＯＳＬＳＩの静電保護素子とし
て従来多用されていた横形バイポーラＮＰＮトランジス
タは、素子分離にＳＴＩ構造を使用することで、その動
作が著しく阻害されるという問題点が生じた。
て従来多用されていた横形バイポーラＮＰＮトランジス
タは、素子分離にＳＴＩ構造を使用することで、その動
作が著しく阻害されるという問題点が生じた。
【０００４】図１５（ｂ）に示すように、基板５２の表
面に深い絶縁体であるＳＴＩ構造の素子分離体５１が形
成されていると、基板５２がベースとなる横形ＮＰＮバ
イポーラトランジスタの実効的なベース幅を増加させる
ため、バイポーラトランジスタのクランプ電圧が上昇
し、過電圧が印加された場合の保護素子としての効果が
低下する。
面に深い絶縁体であるＳＴＩ構造の素子分離体５１が形
成されていると、基板５２がベースとなる横形ＮＰＮバ
イポーラトランジスタの実効的なベース幅を増加させる
ため、バイポーラトランジスタのクランプ電圧が上昇
し、過電圧が印加された場合の保護素子としての効果が
低下する。
【０００５】この問題点を解消するために、従来、例え
ば文献(Proc. EOS/ESD Symp. 1992pp.277-288)に開示さ
れたような縦型ダイオードからなる静電保護構造が提案
されている。図１６は上記文献に開示されたＳＴＩ構造
の素子分離体を使用した場合のＭＯＳＬＳＩの静電保護
素子の構造を示す断面図であり、図１７はその等価回路
図である。
ば文献(Proc. EOS/ESD Symp. 1992pp.277-288)に開示さ
れたような縦型ダイオードからなる静電保護構造が提案
されている。図１６は上記文献に開示されたＳＴＩ構造
の素子分離体を使用した場合のＭＯＳＬＳＩの静電保護
素子の構造を示す断面図であり、図１７はその等価回路
図である。
【０００６】等価回路においては、内部回路への入出力
端子６０と接地との間にダイオード６２が接続されてお
り、端子６０と電源線との間にダイオード６１が接続さ
れている。端子６０に過電圧が印加された場合、ダイオ
ード６１、６２経由で放電し、内部回路は保護される。
端子６０と接地との間にダイオード６２が接続されてお
り、端子６０と電源線との間にダイオード６１が接続さ
れている。端子６０に過電圧が印加された場合、ダイオ
ード６１、６２経由で放電し、内部回路は保護される。
【０００７】図１６において、Ｐ型半導体基板７０の表
面がシャロートレンチ素子分離体７３により素子分離さ
れており、更に、基板表面にＮウエル７１及びＮウエル
７２が形成されている。そして、Ｎウエル７１の表面に
は１個のＮ型拡散層７４が形成されており、Ｎウエル７
１とＮウエル７２との間にはＰ型拡散層７５が形成され
ており、Ｎウエル７２にはシャロートレンチ素子分離体
７３により素子分離された２個のＮ型拡散層７４と１個
のＰ型拡散層７５とが形成されている。
面がシャロートレンチ素子分離体７３により素子分離さ
れており、更に、基板表面にＮウエル７１及びＮウエル
７２が形成されている。そして、Ｎウエル７１の表面に
は１個のＮ型拡散層７４が形成されており、Ｎウエル７
１とＮウエル７２との間にはＰ型拡散層７５が形成され
ており、Ｎウエル７２にはシャロートレンチ素子分離体
７３により素子分離された２個のＮ型拡散層７４と１個
のＰ型拡散層７５とが形成されている。
【０００８】このように構成された半導体静電保護素子
においては、ダイオード６２はＮウエル７１と半導体基
板７０とにより形成された縦型ダイオードであり、ダイ
オード６１はＮウエル７２とＰ型拡散層７５とにより形
成された縦型ダイオードである。
においては、ダイオード６２はＮウエル７１と半導体基
板７０とにより形成された縦型ダイオードであり、ダイ
オード６１はＮウエル７２とＰ型拡散層７５とにより形
成された縦型ダイオードである。
【０００９】
【発明が解決しようとする課題】しかしながら、上述の
従来の静電保護素子は、保護デバイスのクランプ電圧が
高いため、内部回路を構成する素子の微細化及び薄膜化
が進んだ場合、静電破壊耐圧が低下するという問題があ
る。図１８は、図１６に示した構造の縦形ダイオードの
電流−電圧特性である。端子にダイオードの降伏電圧Ｖ
１を超える正の過電圧が加わった場合、電流を流して内
部回路を保護するのであるが、このとき内部回路に掛か
る電圧は、電流−電圧特性と放電電流値Ｉdから決まる
Ｖ２となる。このＶ２は降伏電圧Ｖ１よりも低くなるこ
とはない。降伏電圧Ｖ１は、例えば、０．５μｍ設計ル
ールのＭＯＳＬＳＩでは、８Ｖから１０Ｖ程度であり、
内部回路で使用しているＭＯＳトランジスタのゲート薄
膜の耐圧と同じ程度である。従って、端子に正の過電圧
が加わった場合、保護素子が正常に動作しても、内部回
路には、ゲート薄膜の耐圧以上の電圧が加わる可能性が
ある。このため、従来の静電保護素子では、所望の静電
破壊耐圧が得られないという問題点がある。
従来の静電保護素子は、保護デバイスのクランプ電圧が
高いため、内部回路を構成する素子の微細化及び薄膜化
が進んだ場合、静電破壊耐圧が低下するという問題があ
る。図１８は、図１６に示した構造の縦形ダイオードの
電流−電圧特性である。端子にダイオードの降伏電圧Ｖ
１を超える正の過電圧が加わった場合、電流を流して内
部回路を保護するのであるが、このとき内部回路に掛か
る電圧は、電流−電圧特性と放電電流値Ｉdから決まる
Ｖ２となる。このＶ２は降伏電圧Ｖ１よりも低くなるこ
とはない。降伏電圧Ｖ１は、例えば、０．５μｍ設計ル
ールのＭＯＳＬＳＩでは、８Ｖから１０Ｖ程度であり、
内部回路で使用しているＭＯＳトランジスタのゲート薄
膜の耐圧と同じ程度である。従って、端子に正の過電圧
が加わった場合、保護素子が正常に動作しても、内部回
路には、ゲート薄膜の耐圧以上の電圧が加わる可能性が
ある。このため、従来の静電保護素子では、所望の静電
破壊耐圧が得られないという問題点がある。
【００１０】本発明はかかる問題点に鑑みてなされたも
のであって、ＭＯＳＬＳＩ等の設計ルール0.5μｍ以下
の微細化製造プロセスで製造される半導体素子の静電破
壊を確実に防止することができる高耐圧の半導体静電保
護素子及びその製造方法を提供することを目的とする。
のであって、ＭＯＳＬＳＩ等の設計ルール0.5μｍ以下
の微細化製造プロセスで製造される半導体素子の静電破
壊を確実に防止することができる高耐圧の半導体静電保
護素子及びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明に係る半導体静電
保護素子は、第１導電型半導体基板と、トレンチ素子分
離体と、このトレンチ素子分離体よりも深い位置に形成
され第２電位に接続された第２導電型の埋め込み拡散層
と、前記半導体基板の表面に形成され内部回路に接続さ
れたＭＯＳトランジスタと、このＭＯＳトランジスタの
一方の拡散層に接続された入力又は出力端子とを有し、
前記端子に過電圧が加わった際に、前記拡散層をコレク
タ、前記半導体基板をベース、前記埋め込み拡散層をエ
ミッタとするバイポーラトランジスタとして動作し内部
回路を保護するすることを特徴とする。
保護素子は、第１導電型半導体基板と、トレンチ素子分
離体と、このトレンチ素子分離体よりも深い位置に形成
され第２電位に接続された第２導電型の埋め込み拡散層
と、前記半導体基板の表面に形成され内部回路に接続さ
れたＭＯＳトランジスタと、このＭＯＳトランジスタの
一方の拡散層に接続された入力又は出力端子とを有し、
前記端子に過電圧が加わった際に、前記拡散層をコレク
タ、前記半導体基板をベース、前記埋め込み拡散層をエ
ミッタとするバイポーラトランジスタとして動作し内部
回路を保護するすることを特徴とする。
【００１２】本発明に係る他の半導体静電保護素子は、
第１導電型半導体基板と、この半導体基板の表面に形成
された第２導電型の第１拡散層と、この第１拡散層を介
して内部回路に接続された入力又は出力端子と、深さが
前記第１拡散層よりも深い素子分離絶縁体と、前記半導
体基板の少なくとも一部の領域に前記第１拡散層から離
れて存在する第２導電型の埋め込み拡散層とを有し、前
記端子に過電圧が加わった際に、前記第１拡散層をコレ
クタ、前記半導体基板をベース、前記埋め込み拡散層を
エミッタとするバイポーラトランジスタとして動作し内
部回路を保護することを特徴とする。
第１導電型半導体基板と、この半導体基板の表面に形成
された第２導電型の第１拡散層と、この第１拡散層を介
して内部回路に接続された入力又は出力端子と、深さが
前記第１拡散層よりも深い素子分離絶縁体と、前記半導
体基板の少なくとも一部の領域に前記第１拡散層から離
れて存在する第２導電型の埋め込み拡散層とを有し、前
記端子に過電圧が加わった際に、前記第１拡散層をコレ
クタ、前記半導体基板をベース、前記埋め込み拡散層を
エミッタとするバイポーラトランジスタとして動作し内
部回路を保護することを特徴とする。
【００１３】前記第１拡散層は、前記半導体基板の表面
に形成された内部回路素子のＭＯＳトランジスタのドレ
イン拡散層を兼ねることができる。
に形成された内部回路素子のＭＯＳトランジスタのドレ
イン拡散層を兼ねることができる。
【００１４】また、本発明に係る半導体静電保護素子の
製造方法は、第１導電型半導体基板に第２導電型不純物
をイオン注入法によって導入し、半導体基板表面から所
定の深さまでを第２導電型とする工程と、前記第２導電
型領域の少なくとも一部の表面からイオン注入法によっ
て第１導電型不純物を、その不純物濃度のピークが前記
第２導電型領域の深さよりも浅い位置にくるように導入
し、半導体表面から前記第２導電型領域の所定の深さま
での導電型を反転させることによって第１導電型のウエ
ルを形成するとともに前記第２導電型領域を埋め込み拡
散層とする工程と、前記ウエル表面の少なくとも一部に
ウエル深さよりも浅い溝を形成する工程と、この溝を絶
縁体で埋め込み、素子分離絶縁体を形成する工程と、前
記素子分離絶縁体をマスクとして、自己整合的に第２導
電型不純物をイオン注入法によって導入し、前記素子分
離絶縁体よりも浅い第２導電型の第１拡散層を形成する
工程を有し、前記第１拡散層をコレクタ、前記埋め込み
拡散層をエミッタ、前記ウエルをベースとするバイポー
ラトランジスタを構成することを特徴とする。
製造方法は、第１導電型半導体基板に第２導電型不純物
をイオン注入法によって導入し、半導体基板表面から所
定の深さまでを第２導電型とする工程と、前記第２導電
型領域の少なくとも一部の表面からイオン注入法によっ
て第１導電型不純物を、その不純物濃度のピークが前記
第２導電型領域の深さよりも浅い位置にくるように導入
し、半導体表面から前記第２導電型領域の所定の深さま
での導電型を反転させることによって第１導電型のウエ
ルを形成するとともに前記第２導電型領域を埋め込み拡
散層とする工程と、前記ウエル表面の少なくとも一部に
ウエル深さよりも浅い溝を形成する工程と、この溝を絶
縁体で埋め込み、素子分離絶縁体を形成する工程と、前
記素子分離絶縁体をマスクとして、自己整合的に第２導
電型不純物をイオン注入法によって導入し、前記素子分
離絶縁体よりも浅い第２導電型の第１拡散層を形成する
工程を有し、前記第１拡散層をコレクタ、前記埋め込み
拡散層をエミッタ、前記ウエルをベースとするバイポー
ラトランジスタを構成することを特徴とする。
【００１５】本発明に係る更に他の半導体静電保護素子
は、第１導電型半導体基板と、この半導体基板の表面に
形成された第２導電型の第１拡散層と、この第１拡散層
を介して内部回路に接続された入力又は出力端子と、深
さが前記第１拡散層よりも深い素子分離絶縁体と、前記
第１拡散層に対向するように設けられ、その深さが前記
第１拡散層よりも深く、接地線又は共通配線に接続され
た第２導電型の第２拡散層を有し、前記端子に過電圧が
加わった際、第１拡散層をコレクタ、半導体基板をベー
ス、第２拡散層をエミッタとするバイポーラトランジス
タとして動作し内部回路を保護することを特徴とする。
は、第１導電型半導体基板と、この半導体基板の表面に
形成された第２導電型の第１拡散層と、この第１拡散層
を介して内部回路に接続された入力又は出力端子と、深
さが前記第１拡散層よりも深い素子分離絶縁体と、前記
第１拡散層に対向するように設けられ、その深さが前記
第１拡散層よりも深く、接地線又は共通配線に接続され
た第２導電型の第２拡散層を有し、前記端子に過電圧が
加わった際、第１拡散層をコレクタ、半導体基板をベー
ス、第２拡散層をエミッタとするバイポーラトランジス
タとして動作し内部回路を保護することを特徴とする。
【００１６】この半導体静電保護素子において、前記第
１拡散層は、前記半導体基板の表面に形成された内部回
路素子のＭＯＳトランジスタのドレイン拡散層を兼用す
ることができる。また、前記第１拡散層と、前記第２拡
散層は、その深さが第１拡散層の深さよりも深く、第２
拡散層よりも浅い素子分離絶縁体によって隔てられてい
るように構成することができる。
１拡散層は、前記半導体基板の表面に形成された内部回
路素子のＭＯＳトランジスタのドレイン拡散層を兼用す
ることができる。また、前記第１拡散層と、前記第２拡
散層は、その深さが第１拡散層の深さよりも深く、第２
拡散層よりも浅い素子分離絶縁体によって隔てられてい
るように構成することができる。
【００１７】本発明に係る他の半導体静電保護素子の製
造方法は、第１導電型半導体基板に幅が１μｍ以下の素
子分離絶縁体を形成する工程と、前記絶縁体をマスクと
して、自己整合的に第２導電型不純物をイオン注入法に
よって導入し、前記絶縁体によって隔てられた第２導電
型の第１及び第２の拡散層を形成する工程と、前記第２
拡散層の少なくとも一部の領域表面から第２導電型不純
物をその不純物濃度のピークが前記第２拡散層よりも深
い位置にくるようにイオン注入法によって導入し、前記
第２拡散層の少なくとも一部を前記絶縁体よりも深くす
る工程を有し、前記第１拡散層をコレクタ、前記第２拡
散層をエミッタ、前記半導体基板をベースとするバイポ
ーラトランジスタを構成することを特徴とする。
造方法は、第１導電型半導体基板に幅が１μｍ以下の素
子分離絶縁体を形成する工程と、前記絶縁体をマスクと
して、自己整合的に第２導電型不純物をイオン注入法に
よって導入し、前記絶縁体によって隔てられた第２導電
型の第１及び第２の拡散層を形成する工程と、前記第２
拡散層の少なくとも一部の領域表面から第２導電型不純
物をその不純物濃度のピークが前記第２拡散層よりも深
い位置にくるようにイオン注入法によって導入し、前記
第２拡散層の少なくとも一部を前記絶縁体よりも深くす
る工程を有し、前記第１拡散層をコレクタ、前記第２拡
散層をエミッタ、前記半導体基板をベースとするバイポ
ーラトランジスタを構成することを特徴とする。
【００１８】本発明に係る更に他の半導体静電保護素子
は、第１導電型半導体基板と、この半導体基板の表面に
形成された第２導電型の第１拡散層と、この第１拡散層
を介して内部回路に接続された入力又は出力端子と、深
さが前記第１拡散層よりも深い素子分離絶縁体と、前記
第１拡散層と１μｍ以下の距離で対向するように設けら
れ、少なくともその一部の深さが前記第１拡散層よりも
深い第２導電型の第２拡散層と、前記第２拡散層の底面
と接し、前記第１拡散層下方の前記半導体基板領域の少
なくとも一部に存在する第２導電型の埋め込み拡散層と
を有し、前記端子に過電圧が加わった際、第１拡散層を
コレクタ、半導体基板をベース、第２拡散層をエミッタ
とするバイポーラトランジスタとして動作し内部回路を
保護することを特徴とする。
は、第１導電型半導体基板と、この半導体基板の表面に
形成された第２導電型の第１拡散層と、この第１拡散層
を介して内部回路に接続された入力又は出力端子と、深
さが前記第１拡散層よりも深い素子分離絶縁体と、前記
第１拡散層と１μｍ以下の距離で対向するように設けら
れ、少なくともその一部の深さが前記第１拡散層よりも
深い第２導電型の第２拡散層と、前記第２拡散層の底面
と接し、前記第１拡散層下方の前記半導体基板領域の少
なくとも一部に存在する第２導電型の埋め込み拡散層と
を有し、前記端子に過電圧が加わった際、第１拡散層を
コレクタ、半導体基板をベース、第２拡散層をエミッタ
とするバイポーラトランジスタとして動作し内部回路を
保護することを特徴とする。
【００１９】この半導体静電保護素子において、前記第
１拡散層は、ＭＯＳトランジスタのドレインを兼用する
ことができ、前記第１拡散層と、前記第２拡散層は、そ
の深さが第１拡散層の深さよりも深く、第２拡散層より
も浅い素子分離絶縁体によって隔てられているように構
成することができる。
１拡散層は、ＭＯＳトランジスタのドレインを兼用する
ことができ、前記第１拡散層と、前記第２拡散層は、そ
の深さが第１拡散層の深さよりも深く、第２拡散層より
も浅い素子分離絶縁体によって隔てられているように構
成することができる。
【００２０】本発明に係る更に他の半導体静電保護素子
の製造方法は、第１導電型半導体基板に第２導電型不純
物をイオン注入法によって導入し、半導体基板表面から
所定の深さまでを第２導電型とする工程と、前記第２導
電型領域の少なくとも一部の表面からイオン注入法によ
って第１導電型不純物を、その不純物濃度のピークが前
記第２導電型領域の深さよりも浅い位置にくるように導
入し、半導体表面から前記第２導電型領域の所定の深さ
までの導電型を反転させることによって第１導電型のウ
エルを形成すると共に前記第２導電型領域を埋め込み拡
散層とする工程と、前記ウエル表面に幅が１μｍ以下の
素子分離絶縁体を形成する工程と、前記絶縁体をマスク
として、自己整合的に第２導電型不純物をイオン注入法
によって導入し、前記絶縁体によって隔てられた第２導
電型の第１及び第２の拡散層を形成する工程と、前記第
２拡散層の少なくとも一部の領域表面から第２導電型不
純物をその不純物濃度のピークが前記第２拡散層よりも
深い位置にくるようにイオン注入法によって導入し、前
記第２拡散層の少なくとも一部を前記第１拡散層よりも
深くし、その底部を前記埋め込み拡散層の上面と接続す
る工程を有し、前記第１拡散層をコレクタ、前記第２拡
散層をエミッタ、前記ウエルをベースとするバイポーラ
トランジスタを構成することを特徴とする。
の製造方法は、第１導電型半導体基板に第２導電型不純
物をイオン注入法によって導入し、半導体基板表面から
所定の深さまでを第２導電型とする工程と、前記第２導
電型領域の少なくとも一部の表面からイオン注入法によ
って第１導電型不純物を、その不純物濃度のピークが前
記第２導電型領域の深さよりも浅い位置にくるように導
入し、半導体表面から前記第２導電型領域の所定の深さ
までの導電型を反転させることによって第１導電型のウ
エルを形成すると共に前記第２導電型領域を埋め込み拡
散層とする工程と、前記ウエル表面に幅が１μｍ以下の
素子分離絶縁体を形成する工程と、前記絶縁体をマスク
として、自己整合的に第２導電型不純物をイオン注入法
によって導入し、前記絶縁体によって隔てられた第２導
電型の第１及び第２の拡散層を形成する工程と、前記第
２拡散層の少なくとも一部の領域表面から第２導電型不
純物をその不純物濃度のピークが前記第２拡散層よりも
深い位置にくるようにイオン注入法によって導入し、前
記第２拡散層の少なくとも一部を前記第１拡散層よりも
深くし、その底部を前記埋め込み拡散層の上面と接続す
る工程を有し、前記第１拡散層をコレクタ、前記第２拡
散層をエミッタ、前記ウエルをベースとするバイポーラ
トランジスタを構成することを特徴とする。
【００２１】
【発明の実施の形態】次に、本発明の好適実施例につい
て、添付の図面を参照して具体的に説明する。図１は本
発明の第１実施例に係る半導体静電保護素子を示す断面
図であり、図２はその等価回路図である。図２に示すよ
うに、出力端子１と接地との間に、保護ＮＰＮバイポー
ラトランジスタ２と、出力ＮＭＯＳトランジスタ３とが
並列に接続されている。ＮＭＯＳトランジスタ３のゲー
トは、内部回路に接続されている。
て、添付の図面を参照して具体的に説明する。図１は本
発明の第１実施例に係る半導体静電保護素子を示す断面
図であり、図２はその等価回路図である。図２に示すよ
うに、出力端子１と接地との間に、保護ＮＰＮバイポー
ラトランジスタ２と、出力ＮＭＯＳトランジスタ３とが
並列に接続されている。ＮＭＯＳトランジスタ３のゲー
トは、内部回路に接続されている。
【００２２】図１はこのゲート電極が内部回路に接続さ
れたＮＭＯＳトランジスタ３と、保護バイポーラ素子２
との構造を示す。Ｐ型半導体基板１０には深いＮウエル
１１が埋め込まれており、このＮウエル１１の上にＰウ
エル１２が形成されている。そして、Ｐウエル１２の表
面がシャロートレンチ素子分離体１３，１６により素子
分離されている。この素子分離体１３，１６の間にＮ+
拡散層１７ａ、１７ｂと、Ｎ-拡散層１８ａ、１８ｂと
が形成されており、Ｎ-拡散層１８ａ、１８ｂ間のチャ
ネル領域の上に、ゲート絶縁膜１９と、ゲート電極２１
が形成され、Ｎ-拡散層１８の上のゲート電極２１の側
面に側壁絶縁膜２０が形成されている。Ｎ -拡散層１８
ａ、１８ｂはゲート電極２１をマスクとし、Ｎ+拡散層
１７ａ、１７ｂは側壁絶縁膜２０をマスクとして自己整
合的に形成されている。
れたＮＭＯＳトランジスタ３と、保護バイポーラ素子２
との構造を示す。Ｐ型半導体基板１０には深いＮウエル
１１が埋め込まれており、このＮウエル１１の上にＰウ
エル１２が形成されている。そして、Ｐウエル１２の表
面がシャロートレンチ素子分離体１３，１６により素子
分離されている。この素子分離体１３，１６の間にＮ+
拡散層１７ａ、１７ｂと、Ｎ-拡散層１８ａ、１８ｂと
が形成されており、Ｎ-拡散層１８ａ、１８ｂ間のチャ
ネル領域の上に、ゲート絶縁膜１９と、ゲート電極２１
が形成され、Ｎ-拡散層１８の上のゲート電極２１の側
面に側壁絶縁膜２０が形成されている。Ｎ -拡散層１８
ａ、１８ｂはゲート電極２１をマスクとし、Ｎ+拡散層
１７ａ、１７ｂは側壁絶縁膜２０をマスクとして自己整
合的に形成されている。
【００２３】また、シャロートレンチ素子分離体１６と
Ｐ型半導体基板１０との間には、深いＮウエル１１の上
に、Ｎウエル１４とＮ+拡散層１５とが形成されてい
る。
Ｐ型半導体基板１０との間には、深いＮウエル１１の上
に、Ｎウエル１４とＮ+拡散層１５とが形成されてい
る。
【００２４】このＮ+拡散層１５は接地されており、ゲ
ート電極２１と素子分離体１６との間のＮ+拡散層１７
は出力端子１に接続され、他方のＮ+拡散層１７は接地
されている。
ート電極２１と素子分離体１６との間のＮ+拡散層１７
は出力端子１に接続され、他方のＮ+拡散層１７は接地
されている。
【００２５】この出力端子１に接続されたＮ+拡散層１
７ａが、出力ＭＯＳトランジスタ３のドレイン拡散層
と、保護ＮＰＮバイポーラトランジスタ２のコレクタ拡
散層を兼用している。また、Ｎ+拡散層１７ｂは出力Ｍ
ＯＳトランジスタ３のソース拡散層である。そして、出
力端子１に接続されたＮ+拡散層１７ａは、シャロート
レンチ分離体１６で絶縁分離されたエミッタ拡散層（Ｎ
+拡散層１５）と対向し、このエミッタ拡散層１５の底
部に接するように、Ｎウエル１４が形成されている。更
に、Ｎウエル１４の底部に接するように、深いＮウエル
１１が形成されている。これらのＮ＋拡散層１５、Ｎウ
エル１４及び深いＮウエル１１がバイポーラトランジス
タのエミッタを構成し、Ｐウエル１２がベースを構成す
る。
７ａが、出力ＭＯＳトランジスタ３のドレイン拡散層
と、保護ＮＰＮバイポーラトランジスタ２のコレクタ拡
散層を兼用している。また、Ｎ+拡散層１７ｂは出力Ｍ
ＯＳトランジスタ３のソース拡散層である。そして、出
力端子１に接続されたＮ+拡散層１７ａは、シャロート
レンチ分離体１６で絶縁分離されたエミッタ拡散層（Ｎ
+拡散層１５）と対向し、このエミッタ拡散層１５の底
部に接するように、Ｎウエル１４が形成されている。更
に、Ｎウエル１４の底部に接するように、深いＮウエル
１１が形成されている。これらのＮ＋拡散層１５、Ｎウ
エル１４及び深いＮウエル１１がバイポーラトランジス
タのエミッタを構成し、Ｐウエル１２がベースを構成す
る。
【００２６】次に、上述の如く構成された半導体静電保
護素子の動作について説明する。出力端子１に過電圧が
印加されると、コレクタＮ+拡散層１７ａ、Ｐウエル１
２、深いＮウエル１１から構成されるＮＰＮバイポーラ
トランジスタが動作して、この部分が低抵抗となり、Ｎ
ウエル１４及びＮ+拡散層１５を介して接地に大電流が
流れる。これにより、出力ＮＭＯＳトランジスタに流れ
る放電電流を分流し、出力ＮＭＯＳトランジスタが破壊
されることが防止される。
護素子の動作について説明する。出力端子１に過電圧が
印加されると、コレクタＮ+拡散層１７ａ、Ｐウエル１
２、深いＮウエル１１から構成されるＮＰＮバイポーラ
トランジスタが動作して、この部分が低抵抗となり、Ｎ
ウエル１４及びＮ+拡散層１５を介して接地に大電流が
流れる。これにより、出力ＮＭＯＳトランジスタに流れ
る放電電流を分流し、出力ＮＭＯＳトランジスタが破壊
されることが防止される。
【００２７】図１１はこの図１に示す実施例において、
出力端子１に印加された過電圧による電流がＮ+拡散層
１７ａからＰウエル１２を介して深いＮウエル１４に入
り、更にＮ+拡散層１５を介して接地に流れる。これに
より、出力ＮＭＯＳトランジスタに流れる放電電流がＮ
+拡散層１５に分流され、出力ＮＭＯＳトランジスタの
破壊が防止される。Ｎ+拡散層１７ａから他方のＮ+拡散
層１７ｂに流れる電流は極めて少ない。
出力端子１に印加された過電圧による電流がＮ+拡散層
１７ａからＰウエル１２を介して深いＮウエル１４に入
り、更にＮ+拡散層１５を介して接地に流れる。これに
より、出力ＮＭＯＳトランジスタに流れる放電電流がＮ
+拡散層１５に分流され、出力ＮＭＯＳトランジスタの
破壊が防止される。Ｎ+拡散層１７ａから他方のＮ+拡散
層１７ｂに流れる電流は極めて少ない。
【００２８】これに対し、図１２に示すように、Ｎ+拡
散層１５及び深いＮウエル１４が存在しないと、出力端
子１に印加された過電圧による電流は、シャロートレン
チ素子分離体１６により阻止されてＮ+拡散層１５を介
して接地に流れにくく、出力ＮＭＯＳトランジスタのチ
ャネル領域（Ｐウエル１２）を介して他方のＮ+拡散層
１７ｂに大量に流れる。このため、この出力ＮＭＯＳト
ランジスタが破壊されやすい。
散層１５及び深いＮウエル１４が存在しないと、出力端
子１に印加された過電圧による電流は、シャロートレン
チ素子分離体１６により阻止されてＮ+拡散層１５を介
して接地に流れにくく、出力ＮＭＯＳトランジスタのチ
ャネル領域（Ｐウエル１２）を介して他方のＮ+拡散層
１７ｂに大量に流れる。このため、この出力ＮＭＯＳト
ランジスタが破壊されやすい。
【００２９】図３はこの様子をデバイスシミュレータに
よって解析した結果である。端子に2000V の人体モデル
の静電パルスを印加し、その際、放電電流が最大となる
時間の電流密度分布をベクトル（矢印）で表示してい
る。図３から、ＮＰＮバイポーラトランジスタが動作
し、出力ＮＭＯＳトランジスタと同程度の電流を流して
いることがわかる。
よって解析した結果である。端子に2000V の人体モデル
の静電パルスを印加し、その際、放電電流が最大となる
時間の電流密度分布をベクトル（矢印）で表示してい
る。図３から、ＮＰＮバイポーラトランジスタが動作
し、出力ＮＭＯＳトランジスタと同程度の電流を流して
いることがわかる。
【００３０】比較のため、図１の構造からエミッタ側の
Ｎウエル１４と、深いＮウエル１１を省いて、従来の横
形ＮＰＮバイポーラトランジスタ構造で同様のシミュレ
ーションを行った結果を図４に示す。図４から分かるよ
うに、シャロートレンチ分離体のため、ＮＰＮバイポー
ラトランジスタ動作が起こりにくく、エミッタ電流がほ
とんど流れず、出力ＮＭＯＳトランジスタのみに放電電
流が流れている。従って、本発明の場合よりも低い電圧
の静電パルスで出力トランジスタが破壊を起こす。
Ｎウエル１４と、深いＮウエル１１を省いて、従来の横
形ＮＰＮバイポーラトランジスタ構造で同様のシミュレ
ーションを行った結果を図４に示す。図４から分かるよ
うに、シャロートレンチ分離体のため、ＮＰＮバイポー
ラトランジスタ動作が起こりにくく、エミッタ電流がほ
とんど流れず、出力ＮＭＯＳトランジスタのみに放電電
流が流れている。従って、本発明の場合よりも低い電圧
の静電パルスで出力トランジスタが破壊を起こす。
【００３１】図５は、本発明の第２の実施例に係る半導
体静電保護素子を示す。Ｐ型半導体基板２０の表面がシ
ャロントレンチ素子分離体２１により素子分離されてお
り、この素子領域の基板２０内に深いＮウエル２２が形
成されており、素子領域の表面に、Ｎ+拡散層２４ａ、
２４ｂとその内側にＮ-拡散層２５ａ、２５ｂが形成さ
れている、深いＮウエル２２の上には基板と同一導電型
のＰウエル２９が位置する。そして、一方のＮ+拡散層
２４ｂは接地されており、このＮ+拡散層２４ｂと深い
Ｎウエル２２との間には、Ｎウエル２３が形成されてい
る。そして、Ｎ-拡散層２５ａ、２５ｂの間のチャネル
領域の上にゲート絶縁膜２８を介してゲート電極２６が
形成されており、このゲート電極２６の両側面に側壁絶
縁膜２７が形成されていて、Ｎ+拡散層２４ａ、２４ｂ
はこの側壁絶縁膜２７をマスクとして自己整合的に形成
されている。Ｎ+拡散層２４ａは出力端子１に接続さ
れ、ゲート電極２６は内部回路に接続されている。
体静電保護素子を示す。Ｐ型半導体基板２０の表面がシ
ャロントレンチ素子分離体２１により素子分離されてお
り、この素子領域の基板２０内に深いＮウエル２２が形
成されており、素子領域の表面に、Ｎ+拡散層２４ａ、
２４ｂとその内側にＮ-拡散層２５ａ、２５ｂが形成さ
れている、深いＮウエル２２の上には基板と同一導電型
のＰウエル２９が位置する。そして、一方のＮ+拡散層
２４ｂは接地されており、このＮ+拡散層２４ｂと深い
Ｎウエル２２との間には、Ｎウエル２３が形成されてい
る。そして、Ｎ-拡散層２５ａ、２５ｂの間のチャネル
領域の上にゲート絶縁膜２８を介してゲート電極２６が
形成されており、このゲート電極２６の両側面に側壁絶
縁膜２７が形成されていて、Ｎ+拡散層２４ａ、２４ｂ
はこの側壁絶縁膜２７をマスクとして自己整合的に形成
されている。Ｎ+拡散層２４ａは出力端子１に接続さ
れ、ゲート電極２６は内部回路に接続されている。
【００３２】本実施例においては、拡散層２４ａが出力
ＮＭＯＳトランジスタのドレイン、拡散層２４ｂがソー
スとして機能する。そして、この出力トランジスタのソ
ース拡散層２４ｂが縦形ＮＰＮバイポーラトランジスタ
のエミッタ拡散層としても機能し、この拡散層２４ｂ
と、Ｎウエル２３と深いＮウエル２２とからエミッタが
構成され、拡散層２４ａからなるコレクタと、Ｐウエル
２９からなるベースとを有する縦型ＮＰＮバイポーラト
ランジスタが構成されている。従って、本実施例におい
ては、ＮＰＮバイポーラ素子のエミッタ拡散層が出力ト
ランジスタのソース拡散層と兼用されているので、素子
形成領域の面積の縮小化を図ることができる。
ＮＭＯＳトランジスタのドレイン、拡散層２４ｂがソー
スとして機能する。そして、この出力トランジスタのソ
ース拡散層２４ｂが縦形ＮＰＮバイポーラトランジスタ
のエミッタ拡散層としても機能し、この拡散層２４ｂ
と、Ｎウエル２３と深いＮウエル２２とからエミッタが
構成され、拡散層２４ａからなるコレクタと、Ｐウエル
２９からなるベースとを有する縦型ＮＰＮバイポーラト
ランジスタが構成されている。従って、本実施例におい
ては、ＮＰＮバイポーラ素子のエミッタ拡散層が出力ト
ランジスタのソース拡散層と兼用されているので、素子
形成領域の面積の縮小化を図ることができる。
【００３３】図６は、本発明の第３実施例に係る半導体
静電保護素子を示す。この静電保護素子は、図１に示す
第１実施例の静電保護素子から深いＮウエル１１を省略
したものであり、その他の構成物は図１と同一であるの
で、同一構成物には同一符号を付してその詳細な説明を
省略する。本実施例においては、Ｎ+拡散層１７ａがコ
レクタ、Ｎ+拡散層１５及びＮウエル１４がエミッタ、
Ｐ型半導体基板１０がベースとなるＮＰＮバイポーラト
ランジスタが構成される。
静電保護素子を示す。この静電保護素子は、図１に示す
第１実施例の静電保護素子から深いＮウエル１１を省略
したものであり、その他の構成物は図１と同一であるの
で、同一構成物には同一符号を付してその詳細な説明を
省略する。本実施例においては、Ｎ+拡散層１７ａがコ
レクタ、Ｎ+拡散層１５及びＮウエル１４がエミッタ、
Ｐ型半導体基板１０がベースとなるＮＰＮバイポーラト
ランジスタが構成される。
【００３４】上述の如く構成された半導体保護素子にお
いては、深いＮウエル１１がないため、ＮＰＮトランジ
スタとしての効果は少し低下するが、深いＮウエル１１
を形成する工程を削減することができる。
いては、深いＮウエル１１がないため、ＮＰＮトランジ
スタとしての効果は少し低下するが、深いＮウエル１１
を形成する工程を削減することができる。
【００３５】図７は、本発明の第４実施例に係る半導体
静電保護素子を示す。この静電保護素子は、図５に示す
第２実施例の静電保護素子から深いＮウエル２２を省略
したものであり、その他の構成物は図５と同一であるの
で、同一構成物には同一符号を付してその詳細な説明を
省略する。本実施例においては、Ｎ+拡散層２４ａがコ
レクタ、Ｎウエル２３とＮ＋拡散層２４ｂがエミッタ、
Ｐ型半導体基板２０がベースとなるＮＰＮバイポーラト
ランジスタが構成される。
静電保護素子を示す。この静電保護素子は、図５に示す
第２実施例の静電保護素子から深いＮウエル２２を省略
したものであり、その他の構成物は図５と同一であるの
で、同一構成物には同一符号を付してその詳細な説明を
省略する。本実施例においては、Ｎ+拡散層２４ａがコ
レクタ、Ｎウエル２３とＮ＋拡散層２４ｂがエミッタ、
Ｐ型半導体基板２０がベースとなるＮＰＮバイポーラト
ランジスタが構成される。
【００３６】上述の如く構成された半導体保護素子にお
いては、図５に示す第２実施例の素子に比して、深いＮ
ウエル２２がないため、ＮＰＮトランジスタとしての効
果は少し低下するが、深いＮウエル２２を形成する工程
を削減することができる。また、本実施例は、図６に示
す第３実施例に比して、バイポーラトランジスタのエミ
ッタ拡散層を出力トランジスタのソース拡散層２４ｂと
兼用させているため、素子領域の面積を縮小化すること
ができる。
いては、図５に示す第２実施例の素子に比して、深いＮ
ウエル２２がないため、ＮＰＮトランジスタとしての効
果は少し低下するが、深いＮウエル２２を形成する工程
を削減することができる。また、本実施例は、図６に示
す第３実施例に比して、バイポーラトランジスタのエミ
ッタ拡散層を出力トランジスタのソース拡散層２４ｂと
兼用させているため、素子領域の面積を縮小化すること
ができる。
【００３７】図８は、本発明の第５の実施例に係る半導
体静電保護素子を示す。本実施例は、図５に示す第２実
施例の半導体静電保護素子のＮウエル２３を省略し、深
いＮウエル２２を接地に引き出したものである。従っ
て、図８において、図５と同一構成物には同一符号を付
してその詳細な説明は省略する。本実施例においては、
Ｎ+拡散層２４ａがコレクタ、Ｐウエル２９がベース、
深いＮウエル２２がエミッタとなるＮＰＮバイポーラト
ランジスタが構成される。
体静電保護素子を示す。本実施例は、図５に示す第２実
施例の半導体静電保護素子のＮウエル２３を省略し、深
いＮウエル２２を接地に引き出したものである。従っ
て、図８において、図５と同一構成物には同一符号を付
してその詳細な説明は省略する。本実施例においては、
Ｎ+拡散層２４ａがコレクタ、Ｐウエル２９がベース、
深いＮウエル２２がエミッタとなるＮＰＮバイポーラト
ランジスタが構成される。
【００３８】本実施例においては、エミッタ拡散層のＮ
ウエル２３を省略したものである。このため、深いＮウ
エル２２の抵抗が放電経路に付加されるので、保護効率
は低下するが、Ｎウエル２３の形成工程を省略すること
ができるという利点がある。
ウエル２３を省略したものである。このため、深いＮウ
エル２２の抵抗が放電経路に付加されるので、保護効率
は低下するが、Ｎウエル２３の形成工程を省略すること
ができるという利点がある。
【００３９】図９は本発明の第６実施例に係る半導体静
電保護素子の等価回路図である。入出力端子３１と接地
との間に、保護ＮＰＮバイポーラトランジスタ３２と、
出力ＮＭＯＳトランジスタ３３とが並列に接続されてい
る。また、入出力端子３１は入力インバータ３４を介し
て内部回路に接続されており、更に内部回路の出力端は
出力ＮＭＯＳトランジスタ３３のゲートに接続されてい
る。この図９に示すように、図２に示す出力専用端子だ
けでなく、本願発明の保護素子を入出力端子として使用
することができる。この図９は出力トランジスタとして
ＮＭＯＳのオープンドレイン方式を使用したものであ
る。
電保護素子の等価回路図である。入出力端子３１と接地
との間に、保護ＮＰＮバイポーラトランジスタ３２と、
出力ＮＭＯＳトランジスタ３３とが並列に接続されてい
る。また、入出力端子３１は入力インバータ３４を介し
て内部回路に接続されており、更に内部回路の出力端は
出力ＮＭＯＳトランジスタ３３のゲートに接続されてい
る。この図９に示すように、図２に示す出力専用端子だ
けでなく、本願発明の保護素子を入出力端子として使用
することができる。この図９は出力トランジスタとして
ＮＭＯＳのオープンドレイン方式を使用したものであ
る。
【００４０】一方、図１０は同じく保護バイポーラトラ
ンジスタ３２を入出力端子３１に接続したものである
が、入出力端子３１と接地との間に出力ＮＭＯＳトラン
ジスタ３５を接続し、入出力端子３１と電源線との間に
出力ＰＭＯＳトランジスタ３６を接続してある。このよ
うに、この図１０に示す回路においては、出力トランジ
スタとしてＰＭＯＳトランジスタと、ＮＭＯＳトランジ
スタのプッシュプル方式を使用したものである。
ンジスタ３２を入出力端子３１に接続したものである
が、入出力端子３１と接地との間に出力ＮＭＯＳトラン
ジスタ３５を接続し、入出力端子３１と電源線との間に
出力ＰＭＯＳトランジスタ３６を接続してある。このよ
うに、この図１０に示す回路においては、出力トランジ
スタとしてＰＭＯＳトランジスタと、ＮＭＯＳトランジ
スタのプッシュプル方式を使用したものである。
【００４１】次に、本発明の実施例に係る半導体静電保
護素子の製造方法について説明する。図１３（ａ）乃至
（ｄ）及び図１４（ａ）及び（ｂ）は図１に示す半導体
静電保護素子をＣＭＯＳプロセスで製造する方法を工程
順に示す断面図である。図１３（ａ）に示すように、例
えばボロン濃度が１×１０15／ｃｍ3のＰ型基板１０に
リン（Ｐ+）イオンを注入し、その後、熱処理すること
により、例えば、１×１０16／ｃｍ3の濃度を有する約
２μｍの深さのＮ型拡散層１１を形成する。
護素子の製造方法について説明する。図１３（ａ）乃至
（ｄ）及び図１４（ａ）及び（ｂ）は図１に示す半導体
静電保護素子をＣＭＯＳプロセスで製造する方法を工程
順に示す断面図である。図１３（ａ）に示すように、例
えばボロン濃度が１×１０15／ｃｍ3のＰ型基板１０に
リン（Ｐ+）イオンを注入し、その後、熱処理すること
により、例えば、１×１０16／ｃｍ3の濃度を有する約
２μｍの深さのＮ型拡散層１１を形成する。
【００４２】次に、図１３（ｂ）に示すように、ボロン
イオンを注入し、表面から約１μｍの深さまでを打ち返
して、１×１０17／ｃｍ3程度のＰウエル１２を形成す
る。
イオンを注入し、表面から約１μｍの深さまでを打ち返
して、１×１０17／ｃｍ3程度のＰウエル１２を形成す
る。
【００４３】その後、図１３（ｃ）に示すように、半導
体基板表面から約０．４μｍの深さに溝を形成し、その
溝を酸化シリコン膜で埋め込み、シャロートレンチアイ
ソレーション（ＳＴＩ）による素子分離体１６を形成す
る。
体基板表面から約０．４μｍの深さに溝を形成し、その
溝を酸化シリコン膜で埋め込み、シャロートレンチアイ
ソレーション（ＳＴＩ）による素子分離体１６を形成す
る。
【００４４】次いで、図１３（ｄ）に示すように、Ｎチ
ャネルＭＯＳとなる領域をマスク材４０で被覆し、Ｐウ
エル１２にリン（Ｐ+）イオンを注入して深さが約１μ
ｍで濃度が２×１０27／ｃｍ3程度のＮウエル１４を形
成する。これはＰチャネルＭＯＳのＮウエルと同じ工程
で形成する。
ャネルＭＯＳとなる領域をマスク材４０で被覆し、Ｐウ
エル１２にリン（Ｐ+）イオンを注入して深さが約１μ
ｍで濃度が２×１０27／ｃｍ3程度のＮウエル１４を形
成する。これはＰチャネルＭＯＳのＮウエルと同じ工程
で形成する。
【００４５】その後、図１４（ａ）に示すように、多結
晶シリコンからなるゲート電極を形成し、Ｎチャネル側
にＬＤＤ構造のトランジスタのＮ-拡散層１８ａ，１８
ｂ（深さ０．１μｍ、濃度約２×１０18／ｃｍ3）を形
成するためのリン（Ｐ+）イオンを注入する。
晶シリコンからなるゲート電極を形成し、Ｎチャネル側
にＬＤＤ構造のトランジスタのＮ-拡散層１８ａ，１８
ｂ（深さ０．１μｍ、濃度約２×１０18／ｃｍ3）を形
成するためのリン（Ｐ+）イオンを注入する。
【００４６】次に、図１４（ｂ）に示すように、ゲート
電極８に側壁絶縁膜を形成し、Ｎチャネル側にはＮ+ソ
ースドレイン拡散層１７ａ，１７ｂ（深さ０．２μｍ、
濃度１×１０20／ｃｍ3）を形成するためのヒ素（Ａ
ｓ+）イオンを注入し、Ｐチャネル側には、ＢＦ2+イオ
ンを注入してソースドレイン拡散層４１ａ，４１ｂを形
成する。これによって、本願発明の構造をＣＭＯＳプロ
セスで余分な追加工程を設けることなく、作成すること
ができる。
電極８に側壁絶縁膜を形成し、Ｎチャネル側にはＮ+ソ
ースドレイン拡散層１７ａ，１７ｂ（深さ０．２μｍ、
濃度１×１０20／ｃｍ3）を形成するためのヒ素（Ａ
ｓ+）イオンを注入し、Ｐチャネル側には、ＢＦ2+イオ
ンを注入してソースドレイン拡散層４１ａ，４１ｂを形
成する。これによって、本願発明の構造をＣＭＯＳプロ
セスで余分な追加工程を設けることなく、作成すること
ができる。
【００４７】
【発明の効果】以上説明したように、本発明の静電保護
素子を用いれば、設計ルール0.5μｍ以下の微細化製造
プロセスを用いて製造された集積回路、特にＭＯＳＬＳ
Ｉの静電破壊耐量を実用上十分な値に確保することがで
きる。
素子を用いれば、設計ルール0.5μｍ以下の微細化製造
プロセスを用いて製造された集積回路、特にＭＯＳＬＳ
Ｉの静電破壊耐量を実用上十分な値に確保することがで
きる。
【図１】本発明の第１実施例に係る半導体静電保護素子
を示す断面図である。
を示す断面図である。
【図２】同じくその等価回路図である。
【図３】本発明の静電保護素子に対して静電パルス印加
シミュレーションを行った結果を示す図である。
シミュレーションを行った結果を示す図である。
【図４】従来の構造の静電保護素子に対して静電パルス
印加シミュレーションを行った結果を示す図である。
印加シミュレーションを行った結果を示す図である。
【図５】本発明の第２の実施例に係る半導体静電保護素
子を示す断面図である。
子を示す断面図である。
【図６】本発明の第３の実施例に係る半導体静電保護素
子を示す断面図である。
子を示す断面図である。
【図７】本発明の第４の実施例に係る半導体静電保護素
子を示す断面図である。
子を示す断面図である。
【図８】本発明の第５の実施例に係る半導体静電保護素
子を示す断面図である。
子を示す断面図である。
【図９】本発明の第６実施例に係る半導体静電保護素子
の等価回路図である。
の等価回路図である。
【図１０】本発明の第７実施例に係る半導体静電保護素
子の等価回路図である。
子の等価回路図である。
【図１１】図１に示す実施例の素子の動作を示す断面図
である。
である。
【図１２】従来の素子の動作を示す断面図である。
【図１３】（ａ）乃至（ｄ）は本発明の実施例に係る半
導体静電保護素子の製造方法を工程順に示す断面図であ
る。
導体静電保護素子の製造方法を工程順に示す断面図であ
る。
【図１４】（a）及び（ｂ）は同じくその次の工程を示
す断面図である。
す断面図である。
【図１５】（ａ）は従来の通常素子分離で形成された横
形ＮＰＮバイポーラ素子を示す図、（ｂ）は従来のシャ
ロートレンチ分離で形成された横形ＮＰＮバイポーラ素
子を示す図である。
形ＮＰＮバイポーラ素子を示す図、（ｂ）は従来のシャ
ロートレンチ分離で形成された横形ＮＰＮバイポーラ素
子を示す図である。
【図１６】従来の縦型バイポーラトランジスタからなる
保護素子を示す断面図である。
保護素子を示す断面図である。
【図１７】同じくその等価回路図である。
【図１８】従来のダイオードのＩ−Ｖ特性を示す図であ
る。
る。
１；出力端子 ２；保護ＮＰＮバイポーラトランジスタ ３；出力ＮＭＯＳトランジスタ ８、２６；ゲート電極 ９、２７；側壁絶縁膜 １０；Ｐ型半導体基板 １１、２２；深いＮウエル １２；Ｐウエル １３、１６、２１；シャロートレンチ素子分離体 １４、２３；Ｎウエル １５、１７ａ、１７ｂ、２４ａ、２４ｂ；Ｎ+拡散層 １８ａ、１８ｂ、２５ａ、２５ｂ；Ｎ-拡散層 １９、２８；ゲート酸化膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/822 H01L 21/8234 H01L 27/04 H01L 27/088
Claims (12)
- 【請求項１】 第１導電型半導体基板と、トレンチ素子
分離体と、このトレンチ素子分離体よりも深い位置に形
成され第２電位に接続された第２導電型の埋め込み拡散
層と、前記半導体基板の表面に形成され内部回路に接続
されたＭＯＳトランジスタと、このＭＯＳトランジスタ
の一方の拡散層に接続された入力又は出力端子とを有
し、前記端子に過電圧が加わった際に、前記拡散層をコ
レクタ、前記半導体基板をベース、前記埋め込み拡散層
をエミッタとするバイポーラトランジスタとして動作し
内部回路を保護するすることを特徴とする半導体静電保
護素子。 - 【請求項２】 第１導電型半導体基板と、この半導体基
板の表面に形成された第２導電型の第１拡散層と、この
第１拡散層を介して内部回路に接続された入力又は出力
端子と、深さが前記第１拡散層よりも深い素子分離絶縁
体と、前記半導体基板の少なくとも一部の領域に前記第
１拡散層から離れて存在する第２導電型の埋め込み拡散
層とを有し、前記端子に過電圧が加わった際に、前記第
１拡散層をコレクタ、前記半導体基板をベース、前記埋
め込み拡散層をエミッタとするバイポーラトランジスタ
として動作し内部回路を保護することを特徴とする半導
体静電保護素子。 - 【請求項３】 前記第１拡散層は、前記半導体基板の表
面に形成された内部回路素子のＭＯＳトランジスタのド
レイン拡散層を兼ねていることを特徴とする請求項２に
記載の半導体静電保護素子。 - 【請求項４】 第１導電型半導体基板に第２導電型不純
物をイオン注入法によって導入し、半導体基板表面から
所定の深さまでを第２導電型とする工程と、前記第２導
電型領域の少なくとも一部の表面からイオン注入法によ
って第１導電型不純物を、その不純物濃度のピークが前
記第２導電型領域の深さよりも浅い位置にくるように導
入し、半導体表面から前記第２導電型領域の所定の深さ
までの導電型を反転させることによって第１導電型のウ
エルを形成するとともに前記第２導電型領域を埋め込み
拡散層とする工程と、前記ウエル表面の少なくとも一部
にウエル深さよりも浅い溝を形成する工程と、この溝を
絶縁体で埋め込み、素子分離絶縁体を形成する工程と、
前記素子分離絶縁体をマスクとして、自己整合的に第２
導電型不純物をイオン注入法によって導入し、前記素子
分離絶縁体よりも浅い第２導電型の第１拡散層を形成す
る工程を有し、前記第１拡散層をコレクタ、前記埋め込
み拡散層をエミッタ、前記ウエルをベースとするバイポ
ーラトランジスタを構成することを特徴とする半導体静
電保護素子の製造方法。 - 【請求項５】 第１導電型半導体基板と、この半導体基
板の表面に形成された第２導電型の第１拡散層と、この
第１拡散層を介して内部回路に接続された入力又は出力
端子と、深さが前記第１拡散層よりも深い素子分離絶縁
体と、前記第１拡散層に対向するように設けられ、その
深さが前記第１拡散層よりも深く、接地線又は共通配線
に接続された第２導電型の第２拡散層を有し、前記端子
に過電圧が加わった際、第１拡散層をコレクタ、半導体
基板をベース、第２拡散層をエミッタとするバイポーラ
トランジスタとして動作し内部回路を保護することを特
徴とする半導体静電保護素子。 - 【請求項６】 前記第１拡散層は、前記半導体基板の表
面に形成された内部回路素子のＭＯＳトランジスタのド
レイン拡散層を兼用していることを特徴とする請求項５
に記載の半導体静電保護素子。 - 【請求項７】 前記第１拡散層と、前記第２拡散層は、
その深さが第１拡散層の深さよりも深く、第２拡散層よ
りも浅い素子分離絶縁体によって隔てられていることを
特徴とする請求項５に記載の半導体静電保護素子。 - 【請求項８】 第１導電型半導体基板に幅が１μｍ以下
の素子分離絶縁体を形成する工程と、前記絶縁体をマス
クとして、自己整合的に第２導電型不純物をイオン注入
法によって導入し、前記絶縁体によって隔てられた第２
導電型の第１及び第２の拡散層を形成する工程と、前記
第２拡散層の少なくとも一部の領域表面から第２導電型
不純物をその不純物濃度のピークが前記第２拡散層より
も深い位置にくるようにイオン注入法によって導入し、
前記第２拡散層の少なくとも一部を前記絶縁体よりも深
くする工程を有し、前記第１拡散層をコレクタ、前記第
２拡散層をエミッタ、前記半導体基板をベースとするバ
イポーラトランジスタを構成することを特徴とする半導
体静電保護素子の製造方法。 - 【請求項９】 第１導電型半導体基板と、この半導体基
板の表面に形成された第２導電型の第１拡散層と、この
第１拡散層を介して内部回路に接続された入力又は出力
端子と、深さが前記第１拡散層よりも深い素子分離絶縁
体と、前記第１拡散層と１μｍ以下の距離で対向するよ
うに設けられ、少なくともその一部の深さが前記第１拡
散層よりも深い第２導電型の第２拡散層と、前記第２拡
散層の底面と接し、前記第１拡散層下方の前記半導体基
板領域の少なくとも一部に存在する第２導電型の埋め込
み拡散層とを有し、前記端子に過電圧が加わった際、第
１拡散層をコレクタ、半導体基板をベース、第２拡散層
をエミッタとするバイポーラトランジスタとして動作し
内部回路を保護することを特徴とする半導体静電保護素
子。 - 【請求項１０】 前記第１拡散層は、ＭＯＳトランジス
タのドレインを兼用していることを特徴とする請求項９
に記載の半導体静電保護素子。 - 【請求項１１】 前記第１拡散層と、前記第２拡散層
は、その深さが第１拡散層の深さよりも深く、第２拡散
層よりも浅い素子分離絶縁体によって隔てられているこ
とを特徴とする請求項９に記載の半導体静電保護素子。 - 【請求項１２】 第１導電型半導体基板に第２導電型不
純物をイオン注入法によって導入し、半導体基板表面か
ら所定の深さまでを第２導電型とする工程と、前記第２
導電型領域の少なくとも一部の表面からイオン注入法に
よって第１導電型不純物を、その不純物濃度のピークが
前記第２導電型領域の深さよりも浅い位置にくるように
導入し、半導体表面から前記第２導電型領域の所定の深
さまでの導電型を反転させることによって第１導電型の
ウエルを形成すると共に前記第２導電型領域を埋め込み
拡散層とする工程と、前記ウエル表面に幅が１μｍ以下
の素子分離絶縁体を形成する工程と、前記絶縁体をマス
クとして、自己整合的に第２導電型不純物をイオン注入
法によって導入し、前記絶縁体によって隔てられた第２
導電型の第１及び第２の拡散層を形成する工程と、前記
第２拡散層の少なくとも一部の領域表面から第２導電型
不純物をその不純物濃度のピークが前記第２拡散層より
も深い位置にくるようにイオン注入法によって導入し、
前記第２拡散層の少なくとも一部を前記第１拡散層より
も深くし、その底部を前記埋め込み拡散層の上面と接続
する工程を有し、前記第１拡散層をコレクタ、前記第２
拡散層をエミッタ、前記ウエルをベースとするバイポー
ラトランジスタを構成することを特徴とする半導体静電
保護素子の製造方法。
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| JP30289398A JP3244065B2 (ja) | 1998-10-23 | 1998-10-23 | 半導体静電保護素子及びその製造方法 |
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