JP3244065B2 - 半導体静電保護素子及びその製造方法 - Google Patents
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Description
子及びその製造方法に関し、特に、MOSLSIを静電
破壊から保護する半導体静電保護素子及びその製造方法
に関する。
が進むと、拡散層間の素子分離特性が悪化するため、拡
散層を分離する構造として、図15(a)に示すような
通常の素子分離絶縁体50に代わって、図15(b)に
示すように、半導体基板52の表面に溝を形成しこの溝
を絶縁体で埋め込むことにより素子分離絶縁体51を形
成し、これを素子分離とするシャロートレンチ分離(sha
llow trench isolation:STI)構造が使用されるように
なった。
て従来多用されていた横形バイポーラNPNトランジス
タは、素子分離にSTI構造を使用することで、その動
作が著しく阻害されるという問題点が生じた。
面に深い絶縁体であるSTI構造の素子分離体51が形
成されていると、基板52がベースとなる横形NPNバ
イポーラトランジスタの実効的なベース幅を増加させる
ため、バイポーラトランジスタのクランプ電圧が上昇
し、過電圧が印加された場合の保護素子としての効果が
低下する。
ば文献(Proc. EOS/ESD Symp. 1992pp.277-288)に開示さ
れたような縦型ダイオードからなる静電保護構造が提案
されている。図16は上記文献に開示されたSTI構造
の素子分離体を使用した場合のMOSLSIの静電保護
素子の構造を示す断面図であり、図17はその等価回路
図である。
端子60と接地との間にダイオード62が接続されてお
り、端子60と電源線との間にダイオード61が接続さ
れている。端子60に過電圧が印加された場合、ダイオ
ード61、62経由で放電し、内部回路は保護される。
面がシャロートレンチ素子分離体73により素子分離さ
れており、更に、基板表面にNウエル71及びNウエル
72が形成されている。そして、Nウエル71の表面に
は1個のN型拡散層74が形成されており、Nウエル7
1とNウエル72との間にはP型拡散層75が形成され
ており、Nウエル72にはシャロートレンチ素子分離体
73により素子分離された2個のN型拡散層74と1個
のP型拡散層75とが形成されている。
においては、ダイオード62はNウエル71と半導体基
板70とにより形成された縦型ダイオードであり、ダイ
オード61はNウエル72とP型拡散層75とにより形
成された縦型ダイオードである。
従来の静電保護素子は、保護デバイスのクランプ電圧が
高いため、内部回路を構成する素子の微細化及び薄膜化
が進んだ場合、静電破壊耐圧が低下するという問題があ
る。図18は、図16に示した構造の縦形ダイオードの
電流−電圧特性である。端子にダイオードの降伏電圧V
1を超える正の過電圧が加わった場合、電流を流して内
部回路を保護するのであるが、このとき内部回路に掛か
る電圧は、電流−電圧特性と放電電流値Idから決まる
V2となる。このV2は降伏電圧V1よりも低くなるこ
とはない。降伏電圧V1は、例えば、0.5μm設計ル
ールのMOSLSIでは、8Vから10V程度であり、
内部回路で使用しているMOSトランジスタのゲート薄
膜の耐圧と同じ程度である。従って、端子に正の過電圧
が加わった場合、保護素子が正常に動作しても、内部回
路には、ゲート薄膜の耐圧以上の電圧が加わる可能性が
ある。このため、従来の静電保護素子では、所望の静電
破壊耐圧が得られないという問題点がある。
のであって、MOSLSI等の設計ルール0.5μm以下
の微細化製造プロセスで製造される半導体素子の静電破
壊を確実に防止することができる高耐圧の半導体静電保
護素子及びその製造方法を提供することを目的とする。
保護素子は、第1導電型半導体基板と、トレンチ素子分
離体と、このトレンチ素子分離体よりも深い位置に形成
され第2電位に接続された第2導電型の埋め込み拡散層
と、前記半導体基板の表面に形成され内部回路に接続さ
れたMOSトランジスタと、このMOSトランジスタの
一方の拡散層に接続された入力又は出力端子とを有し、
前記端子に過電圧が加わった際に、前記拡散層をコレク
タ、前記半導体基板をベース、前記埋め込み拡散層をエ
ミッタとするバイポーラトランジスタとして動作し内部
回路を保護するすることを特徴とする。
第1導電型半導体基板と、この半導体基板の表面に形成
された第2導電型の第1拡散層と、この第1拡散層を介
して内部回路に接続された入力又は出力端子と、深さが
前記第1拡散層よりも深い素子分離絶縁体と、前記半導
体基板の少なくとも一部の領域に前記第1拡散層から離
れて存在する第2導電型の埋め込み拡散層とを有し、前
記端子に過電圧が加わった際に、前記第1拡散層をコレ
クタ、前記半導体基板をベース、前記埋め込み拡散層を
エミッタとするバイポーラトランジスタとして動作し内
部回路を保護することを特徴とする。
に形成された内部回路素子のMOSトランジスタのドレ
イン拡散層を兼ねることができる。
製造方法は、第1導電型半導体基板に第2導電型不純物
をイオン注入法によって導入し、半導体基板表面から所
定の深さまでを第2導電型とする工程と、前記第2導電
型領域の少なくとも一部の表面からイオン注入法によっ
て第1導電型不純物を、その不純物濃度のピークが前記
第2導電型領域の深さよりも浅い位置にくるように導入
し、半導体表面から前記第2導電型領域の所定の深さま
での導電型を反転させることによって第1導電型のウエ
ルを形成するとともに前記第2導電型領域を埋め込み拡
散層とする工程と、前記ウエル表面の少なくとも一部に
ウエル深さよりも浅い溝を形成する工程と、この溝を絶
縁体で埋め込み、素子分離絶縁体を形成する工程と、前
記素子分離絶縁体をマスクとして、自己整合的に第2導
電型不純物をイオン注入法によって導入し、前記素子分
離絶縁体よりも浅い第2導電型の第1拡散層を形成する
工程を有し、前記第1拡散層をコレクタ、前記埋め込み
拡散層をエミッタ、前記ウエルをベースとするバイポー
ラトランジスタを構成することを特徴とする。
は、第1導電型半導体基板と、この半導体基板の表面に
形成された第2導電型の第1拡散層と、この第1拡散層
を介して内部回路に接続された入力又は出力端子と、深
さが前記第1拡散層よりも深い素子分離絶縁体と、前記
第1拡散層に対向するように設けられ、その深さが前記
第1拡散層よりも深く、接地線又は共通配線に接続され
た第2導電型の第2拡散層を有し、前記端子に過電圧が
加わった際、第1拡散層をコレクタ、半導体基板をベー
ス、第2拡散層をエミッタとするバイポーラトランジス
タとして動作し内部回路を保護することを特徴とする。
1拡散層は、前記半導体基板の表面に形成された内部回
路素子のMOSトランジスタのドレイン拡散層を兼用す
ることができる。また、前記第1拡散層と、前記第2拡
散層は、その深さが第1拡散層の深さよりも深く、第2
拡散層よりも浅い素子分離絶縁体によって隔てられてい
るように構成することができる。
造方法は、第1導電型半導体基板に幅が1μm以下の素
子分離絶縁体を形成する工程と、前記絶縁体をマスクと
して、自己整合的に第2導電型不純物をイオン注入法に
よって導入し、前記絶縁体によって隔てられた第2導電
型の第1及び第2の拡散層を形成する工程と、前記第2
拡散層の少なくとも一部の領域表面から第2導電型不純
物をその不純物濃度のピークが前記第2拡散層よりも深
い位置にくるようにイオン注入法によって導入し、前記
第2拡散層の少なくとも一部を前記絶縁体よりも深くす
る工程を有し、前記第1拡散層をコレクタ、前記第2拡
散層をエミッタ、前記半導体基板をベースとするバイポ
ーラトランジスタを構成することを特徴とする。
は、第1導電型半導体基板と、この半導体基板の表面に
形成された第2導電型の第1拡散層と、この第1拡散層
を介して内部回路に接続された入力又は出力端子と、深
さが前記第1拡散層よりも深い素子分離絶縁体と、前記
第1拡散層と1μm以下の距離で対向するように設けら
れ、少なくともその一部の深さが前記第1拡散層よりも
深い第2導電型の第2拡散層と、前記第2拡散層の底面
と接し、前記第1拡散層下方の前記半導体基板領域の少
なくとも一部に存在する第2導電型の埋め込み拡散層と
を有し、前記端子に過電圧が加わった際、第1拡散層を
コレクタ、半導体基板をベース、第2拡散層をエミッタ
とするバイポーラトランジスタとして動作し内部回路を
保護することを特徴とする。
1拡散層は、MOSトランジスタのドレインを兼用する
ことができ、前記第1拡散層と、前記第2拡散層は、そ
の深さが第1拡散層の深さよりも深く、第2拡散層より
も浅い素子分離絶縁体によって隔てられているように構
成することができる。
の製造方法は、第1導電型半導体基板に第2導電型不純
物をイオン注入法によって導入し、半導体基板表面から
所定の深さまでを第2導電型とする工程と、前記第2導
電型領域の少なくとも一部の表面からイオン注入法によ
って第1導電型不純物を、その不純物濃度のピークが前
記第2導電型領域の深さよりも浅い位置にくるように導
入し、半導体表面から前記第2導電型領域の所定の深さ
までの導電型を反転させることによって第1導電型のウ
エルを形成すると共に前記第2導電型領域を埋め込み拡
散層とする工程と、前記ウエル表面に幅が1μm以下の
素子分離絶縁体を形成する工程と、前記絶縁体をマスク
として、自己整合的に第2導電型不純物をイオン注入法
によって導入し、前記絶縁体によって隔てられた第2導
電型の第1及び第2の拡散層を形成する工程と、前記第
2拡散層の少なくとも一部の領域表面から第2導電型不
純物をその不純物濃度のピークが前記第2拡散層よりも
深い位置にくるようにイオン注入法によって導入し、前
記第2拡散層の少なくとも一部を前記第1拡散層よりも
深くし、その底部を前記埋め込み拡散層の上面と接続す
る工程を有し、前記第1拡散層をコレクタ、前記第2拡
散層をエミッタ、前記ウエルをベースとするバイポーラ
トランジスタを構成することを特徴とする。
て、添付の図面を参照して具体的に説明する。図1は本
発明の第1実施例に係る半導体静電保護素子を示す断面
図であり、図2はその等価回路図である。図2に示すよ
うに、出力端子1と接地との間に、保護NPNバイポー
ラトランジスタ2と、出力NMOSトランジスタ3とが
並列に接続されている。NMOSトランジスタ3のゲー
トは、内部回路に接続されている。
れたNMOSトランジスタ3と、保護バイポーラ素子2
との構造を示す。P型半導体基板10には深いNウエル
11が埋め込まれており、このNウエル11の上にPウ
エル12が形成されている。そして、Pウエル12の表
面がシャロートレンチ素子分離体13,16により素子
分離されている。この素子分離体13,16の間にN+
拡散層17a、17bと、N-拡散層18a、18bと
が形成されており、N-拡散層18a、18b間のチャ
ネル領域の上に、ゲート絶縁膜19と、ゲート電極21
が形成され、N-拡散層18の上のゲート電極21の側
面に側壁絶縁膜20が形成されている。N -拡散層18
a、18bはゲート電極21をマスクとし、N+拡散層
17a、17bは側壁絶縁膜20をマスクとして自己整
合的に形成されている。
P型半導体基板10との間には、深いNウエル11の上
に、Nウエル14とN+拡散層15とが形成されてい
る。
ート電極21と素子分離体16との間のN+拡散層17
は出力端子1に接続され、他方のN+拡散層17は接地
されている。
7aが、出力MOSトランジスタ3のドレイン拡散層
と、保護NPNバイポーラトランジスタ2のコレクタ拡
散層を兼用している。また、N+拡散層17bは出力M
OSトランジスタ3のソース拡散層である。そして、出
力端子1に接続されたN+拡散層17aは、シャロート
レンチ分離体16で絶縁分離されたエミッタ拡散層(N
+拡散層15)と対向し、このエミッタ拡散層15の底
部に接するように、Nウエル14が形成されている。更
に、Nウエル14の底部に接するように、深いNウエル
11が形成されている。これらのN+拡散層15、Nウ
エル14及び深いNウエル11がバイポーラトランジス
タのエミッタを構成し、Pウエル12がベースを構成す
る。
護素子の動作について説明する。出力端子1に過電圧が
印加されると、コレクタN+拡散層17a、Pウエル1
2、深いNウエル11から構成されるNPNバイポーラ
トランジスタが動作して、この部分が低抵抗となり、N
ウエル14及びN+拡散層15を介して接地に大電流が
流れる。これにより、出力NMOSトランジスタに流れ
る放電電流を分流し、出力NMOSトランジスタが破壊
されることが防止される。
出力端子1に印加された過電圧による電流がN+拡散層
17aからPウエル12を介して深いNウエル14に入
り、更にN+拡散層15を介して接地に流れる。これに
より、出力NMOSトランジスタに流れる放電電流がN
+拡散層15に分流され、出力NMOSトランジスタの
破壊が防止される。N+拡散層17aから他方のN+拡散
層17bに流れる電流は極めて少ない。
散層15及び深いNウエル14が存在しないと、出力端
子1に印加された過電圧による電流は、シャロートレン
チ素子分離体16により阻止されてN+拡散層15を介
して接地に流れにくく、出力NMOSトランジスタのチ
ャネル領域(Pウエル12)を介して他方のN+拡散層
17bに大量に流れる。このため、この出力NMOSト
ランジスタが破壊されやすい。
よって解析した結果である。端子に2000V の人体モデル
の静電パルスを印加し、その際、放電電流が最大となる
時間の電流密度分布をベクトル(矢印)で表示してい
る。図3から、NPNバイポーラトランジスタが動作
し、出力NMOSトランジスタと同程度の電流を流して
いることがわかる。
Nウエル14と、深いNウエル11を省いて、従来の横
形NPNバイポーラトランジスタ構造で同様のシミュレ
ーションを行った結果を図4に示す。図4から分かるよ
うに、シャロートレンチ分離体のため、NPNバイポー
ラトランジスタ動作が起こりにくく、エミッタ電流がほ
とんど流れず、出力NMOSトランジスタのみに放電電
流が流れている。従って、本発明の場合よりも低い電圧
の静電パルスで出力トランジスタが破壊を起こす。
体静電保護素子を示す。P型半導体基板20の表面がシ
ャロントレンチ素子分離体21により素子分離されてお
り、この素子領域の基板20内に深いNウエル22が形
成されており、素子領域の表面に、N+拡散層24a、
24bとその内側にN-拡散層25a、25bが形成さ
れている、深いNウエル22の上には基板と同一導電型
のPウエル29が位置する。そして、一方のN+拡散層
24bは接地されており、このN+拡散層24bと深い
Nウエル22との間には、Nウエル23が形成されてい
る。そして、N-拡散層25a、25bの間のチャネル
領域の上にゲート絶縁膜28を介してゲート電極26が
形成されており、このゲート電極26の両側面に側壁絶
縁膜27が形成されていて、N+拡散層24a、24b
はこの側壁絶縁膜27をマスクとして自己整合的に形成
されている。N+拡散層24aは出力端子1に接続さ
れ、ゲート電極26は内部回路に接続されている。
NMOSトランジスタのドレイン、拡散層24bがソー
スとして機能する。そして、この出力トランジスタのソ
ース拡散層24bが縦形NPNバイポーラトランジスタ
のエミッタ拡散層としても機能し、この拡散層24b
と、Nウエル23と深いNウエル22とからエミッタが
構成され、拡散層24aからなるコレクタと、Pウエル
29からなるベースとを有する縦型NPNバイポーラト
ランジスタが構成されている。従って、本実施例におい
ては、NPNバイポーラ素子のエミッタ拡散層が出力ト
ランジスタのソース拡散層と兼用されているので、素子
形成領域の面積の縮小化を図ることができる。
静電保護素子を示す。この静電保護素子は、図1に示す
第1実施例の静電保護素子から深いNウエル11を省略
したものであり、その他の構成物は図1と同一であるの
で、同一構成物には同一符号を付してその詳細な説明を
省略する。本実施例においては、N+拡散層17aがコ
レクタ、N+拡散層15及びNウエル14がエミッタ、
P型半導体基板10がベースとなるNPNバイポーラト
ランジスタが構成される。
いては、深いNウエル11がないため、NPNトランジ
スタとしての効果は少し低下するが、深いNウエル11
を形成する工程を削減することができる。
静電保護素子を示す。この静電保護素子は、図5に示す
第2実施例の静電保護素子から深いNウエル22を省略
したものであり、その他の構成物は図5と同一であるの
で、同一構成物には同一符号を付してその詳細な説明を
省略する。本実施例においては、N+拡散層24aがコ
レクタ、Nウエル23とN+拡散層24bがエミッタ、
P型半導体基板20がベースとなるNPNバイポーラト
ランジスタが構成される。
いては、図5に示す第2実施例の素子に比して、深いN
ウエル22がないため、NPNトランジスタとしての効
果は少し低下するが、深いNウエル22を形成する工程
を削減することができる。また、本実施例は、図6に示
す第3実施例に比して、バイポーラトランジスタのエミ
ッタ拡散層を出力トランジスタのソース拡散層24bと
兼用させているため、素子領域の面積を縮小化すること
ができる。
体静電保護素子を示す。本実施例は、図5に示す第2実
施例の半導体静電保護素子のNウエル23を省略し、深
いNウエル22を接地に引き出したものである。従っ
て、図8において、図5と同一構成物には同一符号を付
してその詳細な説明は省略する。本実施例においては、
N+拡散層24aがコレクタ、Pウエル29がベース、
深いNウエル22がエミッタとなるNPNバイポーラト
ランジスタが構成される。
ウエル23を省略したものである。このため、深いNウ
エル22の抵抗が放電経路に付加されるので、保護効率
は低下するが、Nウエル23の形成工程を省略すること
ができるという利点がある。
電保護素子の等価回路図である。入出力端子31と接地
との間に、保護NPNバイポーラトランジスタ32と、
出力NMOSトランジスタ33とが並列に接続されてい
る。また、入出力端子31は入力インバータ34を介し
て内部回路に接続されており、更に内部回路の出力端は
出力NMOSトランジスタ33のゲートに接続されてい
る。この図9に示すように、図2に示す出力専用端子だ
けでなく、本願発明の保護素子を入出力端子として使用
することができる。この図9は出力トランジスタとして
NMOSのオープンドレイン方式を使用したものであ
る。
ンジスタ32を入出力端子31に接続したものである
が、入出力端子31と接地との間に出力NMOSトラン
ジスタ35を接続し、入出力端子31と電源線との間に
出力PMOSトランジスタ36を接続してある。このよ
うに、この図10に示す回路においては、出力トランジ
スタとしてPMOSトランジスタと、NMOSトランジ
スタのプッシュプル方式を使用したものである。
護素子の製造方法について説明する。図13(a)乃至
(d)及び図14(a)及び(b)は図1に示す半導体
静電保護素子をCMOSプロセスで製造する方法を工程
順に示す断面図である。図13(a)に示すように、例
えばボロン濃度が1×1015/cm3のP型基板10に
リン(P+)イオンを注入し、その後、熱処理すること
により、例えば、1×1016/cm3の濃度を有する約
2μmの深さのN型拡散層11を形成する。
イオンを注入し、表面から約1μmの深さまでを打ち返
して、1×1017/cm3程度のPウエル12を形成す
る。
体基板表面から約0.4μmの深さに溝を形成し、その
溝を酸化シリコン膜で埋め込み、シャロートレンチアイ
ソレーション(STI)による素子分離体16を形成す
る。
ャネルMOSとなる領域をマスク材40で被覆し、Pウ
エル12にリン(P+)イオンを注入して深さが約1μ
mで濃度が2×1027/cm3程度のNウエル14を形
成する。これはPチャネルMOSのNウエルと同じ工程
で形成する。
晶シリコンからなるゲート電極を形成し、Nチャネル側
にLDD構造のトランジスタのN-拡散層18a,18
b(深さ0.1μm、濃度約2×1018/cm3)を形
成するためのリン(P+)イオンを注入する。
電極8に側壁絶縁膜を形成し、Nチャネル側にはN+ソ
ースドレイン拡散層17a,17b(深さ0.2μm、
濃度1×1020/cm3)を形成するためのヒ素(A
s+)イオンを注入し、Pチャネル側には、BF2+イオ
ンを注入してソースドレイン拡散層41a,41bを形
成する。これによって、本願発明の構造をCMOSプロ
セスで余分な追加工程を設けることなく、作成すること
ができる。
素子を用いれば、設計ルール0.5μm以下の微細化製造
プロセスを用いて製造された集積回路、特にMOSLS
Iの静電破壊耐量を実用上十分な値に確保することがで
きる。
を示す断面図である。
シミュレーションを行った結果を示す図である。
印加シミュレーションを行った結果を示す図である。
子を示す断面図である。
子を示す断面図である。
子を示す断面図である。
子を示す断面図である。
の等価回路図である。
子の等価回路図である。
である。
導体静電保護素子の製造方法を工程順に示す断面図であ
る。
す断面図である。
形NPNバイポーラ素子を示す図、(b)は従来のシャ
ロートレンチ分離で形成された横形NPNバイポーラ素
子を示す図である。
保護素子を示す断面図である。
る。
Claims (12)
- 【請求項1】 第1導電型半導体基板と、トレンチ素子
分離体と、このトレンチ素子分離体よりも深い位置に形
成され第2電位に接続された第2導電型の埋め込み拡散
層と、前記半導体基板の表面に形成され内部回路に接続
されたMOSトランジスタと、このMOSトランジスタ
の一方の拡散層に接続された入力又は出力端子とを有
し、前記端子に過電圧が加わった際に、前記拡散層をコ
レクタ、前記半導体基板をベース、前記埋め込み拡散層
をエミッタとするバイポーラトランジスタとして動作し
内部回路を保護するすることを特徴とする半導体静電保
護素子。 - 【請求項2】 第1導電型半導体基板と、この半導体基
板の表面に形成された第2導電型の第1拡散層と、この
第1拡散層を介して内部回路に接続された入力又は出力
端子と、深さが前記第1拡散層よりも深い素子分離絶縁
体と、前記半導体基板の少なくとも一部の領域に前記第
1拡散層から離れて存在する第2導電型の埋め込み拡散
層とを有し、前記端子に過電圧が加わった際に、前記第
1拡散層をコレクタ、前記半導体基板をベース、前記埋
め込み拡散層をエミッタとするバイポーラトランジスタ
として動作し内部回路を保護することを特徴とする半導
体静電保護素子。 - 【請求項3】 前記第1拡散層は、前記半導体基板の表
面に形成された内部回路素子のMOSトランジスタのド
レイン拡散層を兼ねていることを特徴とする請求項2に
記載の半導体静電保護素子。 - 【請求項4】 第1導電型半導体基板に第2導電型不純
物をイオン注入法によって導入し、半導体基板表面から
所定の深さまでを第2導電型とする工程と、前記第2導
電型領域の少なくとも一部の表面からイオン注入法によ
って第1導電型不純物を、その不純物濃度のピークが前
記第2導電型領域の深さよりも浅い位置にくるように導
入し、半導体表面から前記第2導電型領域の所定の深さ
までの導電型を反転させることによって第1導電型のウ
エルを形成するとともに前記第2導電型領域を埋め込み
拡散層とする工程と、前記ウエル表面の少なくとも一部
にウエル深さよりも浅い溝を形成する工程と、この溝を
絶縁体で埋め込み、素子分離絶縁体を形成する工程と、
前記素子分離絶縁体をマスクとして、自己整合的に第2
導電型不純物をイオン注入法によって導入し、前記素子
分離絶縁体よりも浅い第2導電型の第1拡散層を形成す
る工程を有し、前記第1拡散層をコレクタ、前記埋め込
み拡散層をエミッタ、前記ウエルをベースとするバイポ
ーラトランジスタを構成することを特徴とする半導体静
電保護素子の製造方法。 - 【請求項5】 第1導電型半導体基板と、この半導体基
板の表面に形成された第2導電型の第1拡散層と、この
第1拡散層を介して内部回路に接続された入力又は出力
端子と、深さが前記第1拡散層よりも深い素子分離絶縁
体と、前記第1拡散層に対向するように設けられ、その
深さが前記第1拡散層よりも深く、接地線又は共通配線
に接続された第2導電型の第2拡散層を有し、前記端子
に過電圧が加わった際、第1拡散層をコレクタ、半導体
基板をベース、第2拡散層をエミッタとするバイポーラ
トランジスタとして動作し内部回路を保護することを特
徴とする半導体静電保護素子。 - 【請求項6】 前記第1拡散層は、前記半導体基板の表
面に形成された内部回路素子のMOSトランジスタのド
レイン拡散層を兼用していることを特徴とする請求項5
に記載の半導体静電保護素子。 - 【請求項7】 前記第1拡散層と、前記第2拡散層は、
その深さが第1拡散層の深さよりも深く、第2拡散層よ
りも浅い素子分離絶縁体によって隔てられていることを
特徴とする請求項5に記載の半導体静電保護素子。 - 【請求項8】 第1導電型半導体基板に幅が1μm以下
の素子分離絶縁体を形成する工程と、前記絶縁体をマス
クとして、自己整合的に第2導電型不純物をイオン注入
法によって導入し、前記絶縁体によって隔てられた第2
導電型の第1及び第2の拡散層を形成する工程と、前記
第2拡散層の少なくとも一部の領域表面から第2導電型
不純物をその不純物濃度のピークが前記第2拡散層より
も深い位置にくるようにイオン注入法によって導入し、
前記第2拡散層の少なくとも一部を前記絶縁体よりも深
くする工程を有し、前記第1拡散層をコレクタ、前記第
2拡散層をエミッタ、前記半導体基板をベースとするバ
イポーラトランジスタを構成することを特徴とする半導
体静電保護素子の製造方法。 - 【請求項9】 第1導電型半導体基板と、この半導体基
板の表面に形成された第2導電型の第1拡散層と、この
第1拡散層を介して内部回路に接続された入力又は出力
端子と、深さが前記第1拡散層よりも深い素子分離絶縁
体と、前記第1拡散層と1μm以下の距離で対向するよ
うに設けられ、少なくともその一部の深さが前記第1拡
散層よりも深い第2導電型の第2拡散層と、前記第2拡
散層の底面と接し、前記第1拡散層下方の前記半導体基
板領域の少なくとも一部に存在する第2導電型の埋め込
み拡散層とを有し、前記端子に過電圧が加わった際、第
1拡散層をコレクタ、半導体基板をベース、第2拡散層
をエミッタとするバイポーラトランジスタとして動作し
内部回路を保護することを特徴とする半導体静電保護素
子。 - 【請求項10】 前記第1拡散層は、MOSトランジス
タのドレインを兼用していることを特徴とする請求項9
に記載の半導体静電保護素子。 - 【請求項11】 前記第1拡散層と、前記第2拡散層
は、その深さが第1拡散層の深さよりも深く、第2拡散
層よりも浅い素子分離絶縁体によって隔てられているこ
とを特徴とする請求項9に記載の半導体静電保護素子。 - 【請求項12】 第1導電型半導体基板に第2導電型不
純物をイオン注入法によって導入し、半導体基板表面か
ら所定の深さまでを第2導電型とする工程と、前記第2
導電型領域の少なくとも一部の表面からイオン注入法に
よって第1導電型不純物を、その不純物濃度のピークが
前記第2導電型領域の深さよりも浅い位置にくるように
導入し、半導体表面から前記第2導電型領域の所定の深
さまでの導電型を反転させることによって第1導電型の
ウエルを形成すると共に前記第2導電型領域を埋め込み
拡散層とする工程と、前記ウエル表面に幅が1μm以下
の素子分離絶縁体を形成する工程と、前記絶縁体をマス
クとして、自己整合的に第2導電型不純物をイオン注入
法によって導入し、前記絶縁体によって隔てられた第2
導電型の第1及び第2の拡散層を形成する工程と、前記
第2拡散層の少なくとも一部の領域表面から第2導電型
不純物をその不純物濃度のピークが前記第2拡散層より
も深い位置にくるようにイオン注入法によって導入し、
前記第2拡散層の少なくとも一部を前記第1拡散層より
も深くし、その底部を前記埋め込み拡散層の上面と接続
する工程を有し、前記第1拡散層をコレクタ、前記第2
拡散層をエミッタ、前記ウエルをベースとするバイポー
ラトランジスタを構成することを特徴とする半導体静電
保護素子の製造方法。
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US5717241A (en) * | 1993-12-09 | 1998-02-10 | Northern Telecom Limited | Gate controlled lateral bipolar junction transistor |
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US6355508B1 (en) * | 1998-09-02 | 2002-03-12 | Micron Technology, Inc. | Method for forming electrostatic discharge protection device having a graded junction |
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