JP3138060B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3138060B2 JP3138060B2 JP04144619A JP14461992A JP3138060B2 JP 3138060 B2 JP3138060 B2 JP 3138060B2 JP 04144619 A JP04144619 A JP 04144619A JP 14461992 A JP14461992 A JP 14461992A JP 3138060 B2 JP3138060 B2 JP 3138060B2
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- JP
- Japan
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- collector
- emitter
- power supply
- npn
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Description
【0001】
【産業上の利用分野】この発明はスイッチングレギュレ
ータ等に使用するスイッチングトランジスタの駆動回路
に関するものである。
ータ等に使用するスイッチングトランジスタの駆動回路
に関するものである。
【0002】近年、急速に普及している携帯用電子機器
では電源として使用されるバッテリー電圧からスイッチ
ングレギュレータにより種々の電圧が生成されている。
このような携帯用電子機器では小型化及び軽量化の要請
に基づいてバッテリーの本数削減が重要な課題となって
いるため、スイッチングレギュレータに使用するスイッ
チングトランジスタの駆動回路において低電圧で高効率
な動作を可能とすることが要請されている。
では電源として使用されるバッテリー電圧からスイッチ
ングレギュレータにより種々の電圧が生成されている。
このような携帯用電子機器では小型化及び軽量化の要請
に基づいてバッテリーの本数削減が重要な課題となって
いるため、スイッチングレギュレータに使用するスイッ
チングトランジスタの駆動回路において低電圧で高効率
な動作を可能とすることが要請されている。
【0003】
【従来の技術】従来のスイッチングトランジスタ駆動回
路を図2に従って説明すると、駆動回路1は入力信号V
inがNPNトランジスタTr1,Tr2のベースに入力さ
れ、両トランジスタTr1,Tr2のコレクタはPNPトラ
ンジスタTr9とともにカレントミラー回路を構成するP
NPトランジスタTr10 ,Tr11 のコレクタにそれぞれ
接続され、エミッタはグランドGNDに接続されてい
る。
路を図2に従って説明すると、駆動回路1は入力信号V
inがNPNトランジスタTr1,Tr2のベースに入力さ
れ、両トランジスタTr1,Tr2のコレクタはPNPトラ
ンジスタTr9とともにカレントミラー回路を構成するP
NPトランジスタTr10 ,Tr11 のコレクタにそれぞれ
接続され、エミッタはグランドGNDに接続されてい
る。
【0004】トランジスタTr1のコレクタはトランジス
タTr3のベースに接続され、そのトランジスタTr3のコ
レクタは抵抗R1を介して電源Vccに接続され、エミッ
タはグランドGNDに接続されている。
タTr3のベースに接続され、そのトランジスタTr3のコ
レクタは抵抗R1を介して電源Vccに接続され、エミッ
タはグランドGNDに接続されている。
【0005】トランジスタTr2のコレクタはトランジス
タTr4のベースに接続され、同トランジスタTr4のエミ
ッタはトランジスタTr5のベースに接続され、両トラン
ジスタTr4,Tr5のコレクタは互いに接続されて出力端
子t1に接続されて両トランジスタTr4,Tr5はダーリ
ントン構成となっている。
タTr4のベースに接続され、同トランジスタTr4のエミ
ッタはトランジスタTr5のベースに接続され、両トラン
ジスタTr4,Tr5のコレクタは互いに接続されて出力端
子t1に接続されて両トランジスタTr4,Tr5はダーリ
ントン構成となっている。
【0006】トランジスタTr5のエミッタは外部素子を
接続するための端子t2に接続され、同端子t2とグラ
ンドGNDとの間には外部素子として抵抗RE が接続さ
れている。
接続するための端子t2に接続され、同端子t2とグラ
ンドGNDとの間には外部素子として抵抗RE が接続さ
れている。
【0007】前記トランジスタTr4のベースはダイオー
ドD1を介してPNPトランジスタTr6のエミッタに接
続され、同トランジスタTr6のベースには基準電圧VR
が入力され、コレクタはグランドGNDに接続されてい
る。従って、前記トランジスタTr2がオフされるとトラ
ンジスタTr4のベース電位は基準電圧VR よりダイオー
ド2段分のしきい値分高い電位となり、端子t2の電位
VE はほぼ基準電圧VR となる。
ドD1を介してPNPトランジスタTr6のエミッタに接
続され、同トランジスタTr6のベースには基準電圧VR
が入力され、コレクタはグランドGNDに接続されてい
る。従って、前記トランジスタTr2がオフされるとトラ
ンジスタTr4のベース電位は基準電圧VR よりダイオー
ド2段分のしきい値分高い電位となり、端子t2の電位
VE はほぼ基準電圧VR となる。
【0008】前記トランジスタTr3のコレクタには抵抗
R2を介してトランジスタTr7のエミッタに接続される
とともに同抵抗R2及びダイオードD2を介して同トラ
ンジスタTr7のベースに接続され、同トランジスタTr7
のコレクタは電源Vccに接続されている。また、トラン
ジスタTr7のエミッタは前記トランジスタTr4,Tr5の
コレクタ及び出力端子t1に接続されている。
R2を介してトランジスタTr7のエミッタに接続される
とともに同抵抗R2及びダイオードD2を介して同トラ
ンジスタTr7のベースに接続され、同トランジスタTr7
のコレクタは電源Vccに接続されている。また、トラン
ジスタTr7のエミッタは前記トランジスタTr4,Tr5の
コレクタ及び出力端子t1に接続されている。
【0009】前記出力端子t1には外部素子であるPN
P型スイッチングトランジスタTr8のベースが接続さ
れ、同スイッチングトランジスタTr8のエミッタは電源
Vccに接続され、コレクタから出力電流Iout が出力さ
れる。
P型スイッチングトランジスタTr8のベースが接続さ
れ、同スイッチングトランジスタTr8のエミッタは電源
Vccに接続され、コレクタから出力電流Iout が出力さ
れる。
【0010】前記トランジスタTr3のコレクタには端子
t3が接続され、前記トランジスタTr7のベースには端
子t4が接続されている。そして、端子t3,t4間に
は外部素子としてブートストラップコンデンサCBSが接
続されている。
t3が接続され、前記トランジスタTr7のベースには端
子t4が接続されている。そして、端子t3,t4間に
は外部素子としてブートストラップコンデンサCBSが接
続されている。
【0011】このように構成された駆動回路1では、入
力信号VinがLレベルからHレベルに立ち上がるとトラ
ンジスタTr1,Tr2がオンされ、これにともなってトラ
ンジスタTr3,Tr4,Tr5,Tr6がオフされ、スイッチ
ングトランジスタTr8のベース電流IB が遮断されて同
スイッチングトランジスタTr8もオフされる。
力信号VinがLレベルからHレベルに立ち上がるとトラ
ンジスタTr1,Tr2がオンされ、これにともなってトラ
ンジスタTr3,Tr4,Tr5,Tr6がオフされ、スイッチ
ングトランジスタTr8のベース電流IB が遮断されて同
スイッチングトランジスタTr8もオフされる。
【0012】このとき、それまでオン状態にあったトラ
ンジスタTr3がオフされると、端子t3の電位が電源V
ccレベルまで瞬間的に上昇し、ブートストラップコンデ
ンサCBSの充電電荷に基づいてトランジスタTr7のベー
ス電位が電源Vccより高いレベルまで瞬間的に上昇する
ことにより、同トランジスタTr7が瞬間的にオンされて
出力端子t1の電位が電源Vccのレベル近傍まで急激に
引き上げられる。
ンジスタTr3がオフされると、端子t3の電位が電源V
ccレベルまで瞬間的に上昇し、ブートストラップコンデ
ンサCBSの充電電荷に基づいてトランジスタTr7のベー
ス電位が電源Vccより高いレベルまで瞬間的に上昇する
ことにより、同トランジスタTr7が瞬間的にオンされて
出力端子t1の電位が電源Vccのレベル近傍まで急激に
引き上げられる。
【0013】従って、スイッチングトランジスタTr8が
速やかにオフされてターンオフ損失が低減されている。
一方、入力信号VinがHレベルからLレベルに立ち下が
るとトランジスタTr1,Tr2がオフされ、これにともな
ってトランジスタトランジスタTr3,Tr4,Tr5,Tr6
がオンされ、スイッチングトランジスタTr8にベース電
流IB が流れて同スイッチングトランジスタTr8がオン
され、出力電流Iout が出力される。
速やかにオフされてターンオフ損失が低減されている。
一方、入力信号VinがHレベルからLレベルに立ち下が
るとトランジスタTr1,Tr2がオフされ、これにともな
ってトランジスタトランジスタTr3,Tr4,Tr5,Tr6
がオンされ、スイッチングトランジスタTr8にベース電
流IB が流れて同スイッチングトランジスタTr8がオン
され、出力電流Iout が出力される。
【0014】そして、スイッチングトランジスタTr8が
オンされた後は抵抗RE で設定される一定のベース電流
IB でスイッチングトランジスタTr8が飽和状態で駆動
され、電源Vccに依存しない一定の駆動状態が得られ
る。
オンされた後は抵抗RE で設定される一定のベース電流
IB でスイッチングトランジスタTr8が飽和状態で駆動
され、電源Vccに依存しない一定の駆動状態が得られ
る。
【0015】
【発明が解決しようとする課題】上記のような駆動回路
ではスイッチングトランジスタTr8のオン動作時におい
て同トランジスタTr8を確実にオンさせるためには、ト
ランジスタTr6のベース・エミッタ間電圧をVBE1 、ダ
イオードD1の順方向電圧降下をVBE2 、トランジスタ
Tr11 のコレクタ・エミッタ間電圧をVCE1 とした時、
電源Vccの電圧レベルを、
ではスイッチングトランジスタTr8のオン動作時におい
て同トランジスタTr8を確実にオンさせるためには、ト
ランジスタTr6のベース・エミッタ間電圧をVBE1 、ダ
イオードD1の順方向電圧降下をVBE2 、トランジスタ
Tr11 のコレクタ・エミッタ間電圧をVCE1 とした時、
電源Vccの電圧レベルを、
【0016】
【数1】Vcc>VR +VBE1 +VBE2 +VCE1 とする必要がある。
【0017】すなわち、VR +VBE1 +VBE2 +VCE1
は約2.4Vとなるため、電源Vccは少なくとも2.4
V以上の電圧が必要となる。一方、前記スイッチングト
ランジスタTr8を速やかにオフ動作させるためには、同
トランジスタTr8のオン動作時に前記ブートストラップ
コンデンサCBSに充分な電荷を充電する必要がある。こ
のため、トランジスタTr8のベース・エミッタ間電圧を
VBE3 、トランジスタTr7のベース・エミッタ間電圧を
VBE4 、ブートストラップコンデンサCBSの充電電圧を
VC 、トランジスタTr3のコレクタ・エミッタ間電圧を
VCE2 とした時、電源Vccの電圧レベルを、
は約2.4Vとなるため、電源Vccは少なくとも2.4
V以上の電圧が必要となる。一方、前記スイッチングト
ランジスタTr8を速やかにオフ動作させるためには、同
トランジスタTr8のオン動作時に前記ブートストラップ
コンデンサCBSに充分な電荷を充電する必要がある。こ
のため、トランジスタTr8のベース・エミッタ間電圧を
VBE3 、トランジスタTr7のベース・エミッタ間電圧を
VBE4 、ブートストラップコンデンサCBSの充電電圧を
VC 、トランジスタTr3のコレクタ・エミッタ間電圧を
VCE2 とした時、電源Vccの電圧レベルを、
【0018】
【数2】Vcc>VBE3 +VBE4 +VC +VCE2 とする必要がある。
【0019】すなわち、VBE3 +VBE4 +VC +VCE2
は約2.4Vとなるため、電源Vccは少なくとも2.4
V以上の電圧が必要となる。ところが、通常電源バッテ
リーとして使用されるNi −Cd 電池は一本当たりの出
力電圧は1.2Vであるため、このようなNi −Cd 電
池を電源として使用すると、前記駆動回路を長時間安定
して動作させるためには少なくとも3本の電池が必要と
なる。
は約2.4Vとなるため、電源Vccは少なくとも2.4
V以上の電圧が必要となる。ところが、通常電源バッテ
リーとして使用されるNi −Cd 電池は一本当たりの出
力電圧は1.2Vであるため、このようなNi −Cd 電
池を電源として使用すると、前記駆動回路を長時間安定
して動作させるためには少なくとも3本の電池が必要と
なる。
【0020】従って、上記駆動回路では電源Vccとして
必要な電圧が高くなって必要となるバッテリーの本数が
多くなるため、機器の小型化及び軽量化を図る上での障
害となっている。
必要な電圧が高くなって必要となるバッテリーの本数が
多くなるため、機器の小型化及び軽量化を図る上での障
害となっている。
【0021】この発明の目的は、高効率化を図りながら
電源電圧を低電圧化してシステムの小型化を図り得る半
導体集積回路を提供することにある。
電源電圧を低電圧化してシステムの小型化を図り得る半
導体集積回路を提供することにある。
【0022】
【課題を解決するための手段】図1に示すように、定電
流を出力するカレントミラー回路と、前記カレントミラ
ー回路の出力電流がコレクタに供給され、2値入力信号
Vinの入力に基づいてオンオフ動作して、オン動作時に
は前記カレントミラー回路の出力電流をコレクタ電流と
して吸収する第一のNPNトランジスタTr12とを備え
た入力回路と、前記入力回路の出力信号に基づいて外部
素子として接続されるPNPスイッチングトランジスタ
Tr8をスイッチング動作させる制御部と、前記PNPス
イッチングトランジスタTr8のターンオフ損失を低減す
るために、前記制御部に対し外部素子として接続される
ブートストラップコンデンサCBSと、前記PNPスイッ
チングトランジスタTr8のオン動作時の出力電流を定電
流化するために、前記制御部に対し外部素子として接続
される出力電流設定用抵抗REとを備える。前記制御部
は、前記第一のNPNトランジスタTr12のコレクタに
ベースが接続されて、該第一のNPNトランジスタTr1
2のオン動作時にオフ動作となるとともに、オフ動作時
にオン動作となる第二及び第三のNPNトランジスタT
r14,Tr15と、前記第二のNPNトランジスタTr14の
エミッタにベースが接続され、エミッタが低電位側電源
GNDに接続されて、前記第二のNPNトランジスタT
r14のオン動作時にオン動作となる第四のNPNトラン
ジスタTr17と、前記第二のNPNトランジスタTr14の
コレクタにベースが接続され、コレクタが高電位側電源
Vccに接続され、エミッタが第一の抵抗R5を介して前
記第四のNPNトランジスタTr17のコレクタに接続さ
れるとともに、前記ブートストラップコンデンサCBSの
一方の端子に接続される第五のNPNトランジスタTr1
6と、前記第二のNPNトランジスタTr14のコレクタに
第二及び第三の抵抗R3,R6を介してベースが接続さ
れ、コレクタが高電位側電源Vccに接続され、エミッタ
が前記PNPスイッチングトランジスタTr8のベースに
接続されるとともに、前記第三のNPNトランジスタT
r15のコレクタに接続される第六のNPNトランジスタ
Tr18と、アノードが高電位側電源Vccに接続されると
ともに、カソードが前記第二及び第三の抵抗R3,R6
間及び前記ブートストラップコンデンサCBSの他端に接
続されるダイオードD3と、前記第六のNPNトランジ
スタTr18のコレ クタ・エミッタ間に並列に接続される
第四の抵抗R7とから構成し、前記PNPスイッチング
トランジスタTr8のエミッタを高電位側電源Vccに接続
し、前記出力電流設定用抵抗REは、前記第三のNPN
トランジスタTr15のエミッタと、低電位側電源GND
との間に接続した。
流を出力するカレントミラー回路と、前記カレントミラ
ー回路の出力電流がコレクタに供給され、2値入力信号
Vinの入力に基づいてオンオフ動作して、オン動作時に
は前記カレントミラー回路の出力電流をコレクタ電流と
して吸収する第一のNPNトランジスタTr12とを備え
た入力回路と、前記入力回路の出力信号に基づいて外部
素子として接続されるPNPスイッチングトランジスタ
Tr8をスイッチング動作させる制御部と、前記PNPス
イッチングトランジスタTr8のターンオフ損失を低減す
るために、前記制御部に対し外部素子として接続される
ブートストラップコンデンサCBSと、前記PNPスイッ
チングトランジスタTr8のオン動作時の出力電流を定電
流化するために、前記制御部に対し外部素子として接続
される出力電流設定用抵抗REとを備える。前記制御部
は、前記第一のNPNトランジスタTr12のコレクタに
ベースが接続されて、該第一のNPNトランジスタTr1
2のオン動作時にオフ動作となるとともに、オフ動作時
にオン動作となる第二及び第三のNPNトランジスタT
r14,Tr15と、前記第二のNPNトランジスタTr14の
エミッタにベースが接続され、エミッタが低電位側電源
GNDに接続されて、前記第二のNPNトランジスタT
r14のオン動作時にオン動作となる第四のNPNトラン
ジスタTr17と、前記第二のNPNトランジスタTr14の
コレクタにベースが接続され、コレクタが高電位側電源
Vccに接続され、エミッタが第一の抵抗R5を介して前
記第四のNPNトランジスタTr17のコレクタに接続さ
れるとともに、前記ブートストラップコンデンサCBSの
一方の端子に接続される第五のNPNトランジスタTr1
6と、前記第二のNPNトランジスタTr14のコレクタに
第二及び第三の抵抗R3,R6を介してベースが接続さ
れ、コレクタが高電位側電源Vccに接続され、エミッタ
が前記PNPスイッチングトランジスタTr8のベースに
接続されるとともに、前記第三のNPNトランジスタT
r15のコレクタに接続される第六のNPNトランジスタ
Tr18と、アノードが高電位側電源Vccに接続されると
ともに、カソードが前記第二及び第三の抵抗R3,R6
間及び前記ブートストラップコンデンサCBSの他端に接
続されるダイオードD3と、前記第六のNPNトランジ
スタTr18のコレ クタ・エミッタ間に並列に接続される
第四の抵抗R7とから構成し、前記PNPスイッチング
トランジスタTr8のエミッタを高電位側電源Vccに接続
し、前記出力電流設定用抵抗REは、前記第三のNPN
トランジスタTr15のエミッタと、低電位側電源GND
との間に接続した。
【0023】
【作用】PNPトランジスタTr8をオンさせるために
は、NPNトランジスタTr15 のベース電位はグランド
GNDよりNPNトランジスタTr15 ,Tr17 のベース
・エミッタ間電圧だけ高い電位であればよく、ブートス
トラップコンデンサCBSの動作によりPNPトランジス
タTr8を速やかにオフさせるためには、電源Vccはダイ
オードD3の順方向電圧降下とブートストラップコンデ
ンサCBSの充電電圧と、NPNトランジスタTr17 のコ
レクタ・エミッタ間電圧との和より高い電圧であればよ
い。
は、NPNトランジスタTr15 のベース電位はグランド
GNDよりNPNトランジスタTr15 ,Tr17 のベース
・エミッタ間電圧だけ高い電位であればよく、ブートス
トラップコンデンサCBSの動作によりPNPトランジス
タTr8を速やかにオフさせるためには、電源Vccはダイ
オードD3の順方向電圧降下とブートストラップコンデ
ンサCBSの充電電圧と、NPNトランジスタTr17 のコ
レクタ・エミッタ間電圧との和より高い電圧であればよ
い。
【0024】
【実施例】以下、この発明を具体化した一実施例を図1
に従って説明する。なお、前記従来例と同一構成部分は
同一符号を付して説明する。
に従って説明する。なお、前記従来例と同一構成部分は
同一符号を付して説明する。
【0025】入力信号Vinは駆動回路2のNPNトラン
ジスタTr12 のベースに入力され、そのトランジスタT
r12 のコレクタは電流源としてのカレントミラー回路を
構成するPNPトランジスタTr13 のコレクタに接続さ
れ、エミッタはグランドGNDに接続されている。
ジスタTr12 のベースに入力され、そのトランジスタT
r12 のコレクタは電流源としてのカレントミラー回路を
構成するPNPトランジスタTr13 のコレクタに接続さ
れ、エミッタはグランドGNDに接続されている。
【0026】前記トランジスタTr12 のコレクタはNP
NトランジスタTr14 ,Tr15 のベースに接続されてい
る。前記トランジスタTr14 のコレクタには電源Vccが
ダイオードD3及び抵抗RR3を介して供給され、同コ
レクタはNPNトランジスタTr16 のベースに接続され
ている。
NトランジスタTr14 ,Tr15 のベースに接続されてい
る。前記トランジスタTr14 のコレクタには電源Vccが
ダイオードD3及び抵抗RR3を介して供給され、同コ
レクタはNPNトランジスタTr16 のベースに接続され
ている。
【0027】前記トランジスタTr14 のエミッタは抵抗
R4を介してグランドGNDに接続されるとともに、N
PNトランジスタTr17 のベースに接続されている。前
記トランジスタTr16 のコレクタには電源Vccが供給さ
れ、同トランジスタTr16 のエミッタは抵抗R5を介し
て前記トランジスタTr17 のコレクタに接続されてい
る。また、前記トランジスタTr17 のコレクタには端子
t4が接続されている。
R4を介してグランドGNDに接続されるとともに、N
PNトランジスタTr17 のベースに接続されている。前
記トランジスタTr16 のコレクタには電源Vccが供給さ
れ、同トランジスタTr16 のエミッタは抵抗R5を介し
て前記トランジスタTr17 のコレクタに接続されてい
る。また、前記トランジスタTr17 のコレクタには端子
t4が接続されている。
【0028】前記ダイオードD3のカソードには端子t
3が接続されるとともに、抵抗R6を介してNPNトラ
ンジスタTr18 のベースに接続されている。そして、端
子t3,t4間には外部素子であるブートストラップコ
ンデンサCBSが接続されている。
3が接続されるとともに、抵抗R6を介してNPNトラ
ンジスタTr18 のベースに接続されている。そして、端
子t3,t4間には外部素子であるブートストラップコ
ンデンサCBSが接続されている。
【0029】前記トランジスタTr18 のコレクタには電
源Vccが供給され、エミッタは出力端子t1及び前記ト
ランジスタTr15 のコレクタに接続されている。また、
前記トランジスタTr18 のコレクタ・エミッタ間には抵
抗R7が接続されている。
源Vccが供給され、エミッタは出力端子t1及び前記ト
ランジスタTr15 のコレクタに接続されている。また、
前記トランジスタTr18 のコレクタ・エミッタ間には抵
抗R7が接続されている。
【0030】前記出力端子t1は外部素子である出力ト
ランジスタTr8のベースに接続され、同トランジスタT
r8のエミッタには電源Vccが供給され、コレクタから出
力電流Iout が出力される。
ランジスタTr8のベースに接続され、同トランジスタT
r8のエミッタには電源Vccが供給され、コレクタから出
力電流Iout が出力される。
【0031】前記端子t2とグランドGNDとの間には
外部素子である抵抗RE が接続されている。さて、上記
のように構成された駆動回路2では入力信号VinがHレ
ベルとなると、トランジスタTr12 がオンされ、これに
ともなってトランジスタTr14 ,Tr15 ,Tr17 がオフ
される。
外部素子である抵抗RE が接続されている。さて、上記
のように構成された駆動回路2では入力信号VinがHレ
ベルとなると、トランジスタTr12 がオンされ、これに
ともなってトランジスタTr14 ,Tr15 ,Tr17 がオフ
される。
【0032】すると、電源VccからダイオードD3及び
抵抗R3を介してトランジスタTr16 にベース電流が供
給されて同トランジスタTr16 がオンされ、電源Vccか
らダイオードD3及び抵抗R6を介してトランジスタT
r18 にベース電流が供給されて同トランジスタTr18 が
オンされる。
抵抗R3を介してトランジスタTr16 にベース電流が供
給されて同トランジスタTr16 がオンされ、電源Vccか
らダイオードD3及び抵抗R6を介してトランジスタT
r18 にベース電流が供給されて同トランジスタTr18 が
オンされる。
【0033】この結果、出力端子t1はほぼ電源Vccの
レベルまで上昇してトランジスタTr8はオフされる。こ
のとき、それまで端子t3側が高電位となるように充電
されていたブートストラップコンデンサCBSにより、ト
ランジスタTr16 がオンされると端子t3の電位が急激
に引き上げられ、同ブートストラップコンデンサCBSか
らトランジスタTr18 に充分なベース電流が供給されて
トランジスタTr18 が速やかにオンされる。
レベルまで上昇してトランジスタTr8はオフされる。こ
のとき、それまで端子t3側が高電位となるように充電
されていたブートストラップコンデンサCBSにより、ト
ランジスタTr16 がオンされると端子t3の電位が急激
に引き上げられ、同ブートストラップコンデンサCBSか
らトランジスタTr18 に充分なベース電流が供給されて
トランジスタTr18 が速やかにオンされる。
【0034】従って、トランジスタTr8は速やかにオフ
されてターンオフ損失が低減される。一方、入力信号V
inがLレベルとなると、トランジスタTr12 がオフさ
れ、これにともなってトランジスタTr14 ,Tr15 ,T
r17 がオンされる。
されてターンオフ損失が低減される。一方、入力信号V
inがLレベルとなると、トランジスタTr12 がオフさ
れ、これにともなってトランジスタTr14 ,Tr15 ,T
r17 がオンされる。
【0035】すると、トランジスタTr16 ,Tr18 のベ
ース電流がトランジスタTr14 に吸収されて同トランジ
スタTr16 ,Tr18 がオフされる。この結果、抵抗R7
と抵抗RE との分圧に基づいて出力端子t1の電位が低
下して、トランジスタTr8がオンされる。そして、端子
t2の電位VE は前記トランジスタTr17 のベース電位
とほぼ等しくなるため、その電位VE と抵抗RE により
設定される定電流に基づいてトランジスタTr8が駆動さ
れる。
ース電流がトランジスタTr14 に吸収されて同トランジ
スタTr16 ,Tr18 がオフされる。この結果、抵抗R7
と抵抗RE との分圧に基づいて出力端子t1の電位が低
下して、トランジスタTr8がオンされる。そして、端子
t2の電位VE は前記トランジスタTr17 のベース電位
とほぼ等しくなるため、その電位VE と抵抗RE により
設定される定電流に基づいてトランジスタTr8が駆動さ
れる。
【0036】このとき、端子t4の電位はほぼグランド
GNDのレベルまで低下するので、ブートストラップコ
ンデンサCBSはその両端子の電位差がほぼ電源Vccとグ
ランドGNDの電位差となるまで充電される。
GNDのレベルまで低下するので、ブートストラップコ
ンデンサCBSはその両端子の電位差がほぼ電源Vccとグ
ランドGNDの電位差となるまで充電される。
【0037】上記のような駆動回路2ではトランジスタ
Tr8をオン動作時において同トランジスタTr8を確実に
オンさせるためには、トランジスタTr17 のベース・エ
ミッタ間電圧をVBE5 、トランジスタTr14 のベース・
エミッタ間電圧をVBE6 、トランジスタTr13 のコレク
タ・エミッタ間電圧をVCE3 とした時、電源Vccの電圧
レベルを、
Tr8をオン動作時において同トランジスタTr8を確実に
オンさせるためには、トランジスタTr17 のベース・エ
ミッタ間電圧をVBE5 、トランジスタTr14 のベース・
エミッタ間電圧をVBE6 、トランジスタTr13 のコレク
タ・エミッタ間電圧をVCE3 とした時、電源Vccの電圧
レベルを、
【0038】
【数3】Vcc>VBE5 +VBE6 +VCE3 とする必要がある。
【0039】すなわち、VBE5 +VBE6 +VCE3 は約
1.7Vとなるため、電源Vccは1.7V以上であれば
よい。一方、前記スイッチングトランジスタTr8を速や
かにオフ動作させるためには、同トランジスタTr8のオ
ン動作時に前記ブートストラップコンデンサCBSに充分
な電荷を充電する必要がある。このため、ダイオードD
3の順方向電圧降下をVBE7 、ブートストラップコンデ
ンサCBSの充電電圧をVC 、トランジスタTr17 のコレ
クタ・エミッタ間電圧をVCE4 とした時、電源Vccの電
圧レベルを、
1.7Vとなるため、電源Vccは1.7V以上であれば
よい。一方、前記スイッチングトランジスタTr8を速や
かにオフ動作させるためには、同トランジスタTr8のオ
ン動作時に前記ブートストラップコンデンサCBSに充分
な電荷を充電する必要がある。このため、ダイオードD
3の順方向電圧降下をVBE7 、ブートストラップコンデ
ンサCBSの充電電圧をVC 、トランジスタTr17 のコレ
クタ・エミッタ間電圧をVCE4 とした時、電源Vccの電
圧レベルを、
【0040】
【数4】Vcc>VBE7 +VC +VCE4 とする必要がある。
【0041】すなわち、VBE7 +VC +VCE4 は約1.
7Vとなるため、電源Vccは少なくとも1.7V以上で
あればよい。従って、この駆動回路2では電源Vccを低
電圧化することができるので、バッテリーの本数を削減
することができ、動作効率を低下させることはない。
7Vとなるため、電源Vccは少なくとも1.7V以上で
あればよい。従って、この駆動回路2では電源Vccを低
電圧化することができるので、バッテリーの本数を削減
することができ、動作効率を低下させることはない。
【0042】
【発明の効果】以上詳述したように、この発明は高効率
化を図りながら電源電圧を低電圧化してシステムの小型
化を図り得る半導体集積回路を提供することができる優
れた効果を発揮する。
化を図りながら電源電圧を低電圧化してシステムの小型
化を図り得る半導体集積回路を提供することができる優
れた効果を発揮する。
【図1】本発明の一実施例を示す回路図である。
【図2】従来例を示す回路図である。
Vin 2値入力信号 CBS ブートストラップコンデンサ RE 抵抗 Tr8 PNPトランジスタ Tr15 NPNトランジスタ Tr17 NPNトランジスタ VBE5 ベース・エミッタ間電圧 Vcc 電源 D3 ダイオード
フロントページの続き (72)発明者 清水 勝哉 愛知県春日井市高蔵寺町2丁目1844番2 富士通ヴィエルエスアイ株式会社内 (56)参考文献 特開 平2−280662(JP,A) 特開 平5−153768(JP,A) 特開 平5−235721(JP,A) (58)調査した分野(Int.Cl.7,DB名) H02M 3/155 H03K 17/66
Claims (1)
- 【請求項1】 定電流を出力するカレントミラー回路
と、前記カレントミラー回路の出力電流がコレクタに供
給され、2値入力信号(Vin)の入力に基づいてオンオ
フ動作して、オン動作時には前記カレントミラー回路の
出力電流をコレクタ電流として吸収する第一のNPNト
ランジスタ(Tr12)とを備えた入力回路と、 前記入力回路の出力信号に基づいて外部素子として接続
されるPNPスイッチングトランジスタ(Tr8)をスイ
ッチング動作させる制御部と、 前記PNPスイッチングトランジスタ(Tr8)のターン
オフ損失を低減するために、前記制御部に対し外部素子
として接続されるブートストラップコンデンサ(CBS)
と、 前記PNPスイッチングトランジスタ(Tr8)のオン動
作時の出力電流を定電流化するために、前記制御部に対
し外部素子として接続される出力電流設定用抵抗(R
E)とを備えた半導体集積回路であって、 前記制御部は、 前記第一のNPNトランジスタ(Tr12)のコレクタに
ベースが接続されて、該第一のNPNトランジスタ(T
r12)のオン動作時にオフ動作となるとともに、オフ動
作時にオン動作となる第二及び第三のNPNトランジス
タ(Tr14,Tr15)と、 前記第二のNPNトランジスタ(Tr14)のエミッタに
ベースが接続され、エミッタが低電位側電源(GND)
に接続されて、前記第二のNPNトランジスタ(Tr1
4)のオン動作時にオン動作となる第四のNPNトラン
ジスタ(Tr17)と、 前記第二のNPNトランジスタ(Tr14)のコレクタに
ベースが接続され、コレクタが高電位側電源(Vcc)に
接続され、エミッタが第一の抵抗(R5)を介して前記
第四のNPNトランジスタ(Tr17)のコレクタに接続
されるとともに、前記ブートストラップコンデンサ(C
BS)の一方の端子に接続される第五のNPNトランジス
タ(Tr16)と、 前記第二のNPNトランジスタ(Tr14)のコレクタに
第二及び第三の抵抗(R3,R6)を介してベースが接
続され、コレクタが高電位側電源(Vcc)に接続され、
エミッタが前記PNPスイッチングトランジスタ(Tr
8)のベースに接続されるとともに、前記第三のNPN
トランジスタ(Tr15)のコレクタに接続される第六の
NPNトランジスタ(Tr18)と、 アノードが高電位側電源(Vcc)に接続されるととも
に、カソードが前記第二及び第三の抵抗(R3,R6)
間及び前記ブートストラップコンデンサ(CBS)の他端
に接続されるダイオード(D3)と、 前記第六のNPNトランジスタ(Tr18)のコレクタ・
エミッタ間に並列に接続される第四の抵抗(R7)とか
ら構成し、 前記PNPスイッチングトランジスタ(Tr8)のエミッ
タを高電位側電源(Vcc)に接続し、前記出力電流設定
用抵抗(RE)は、前記第三のNPNトランジスタ(Tr
15)のエミッタと、低電位側電源(GND)との間に接
続した ことを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04144619A JP3138060B2 (ja) | 1992-06-04 | 1992-06-04 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04144619A JP3138060B2 (ja) | 1992-06-04 | 1992-06-04 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05344711A JPH05344711A (ja) | 1993-12-24 |
JP3138060B2 true JP3138060B2 (ja) | 2001-02-26 |
Family
ID=15366253
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04144619A Expired - Fee Related JP3138060B2 (ja) | 1992-06-04 | 1992-06-04 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3138060B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6210542B1 (en) | 1995-07-20 | 2001-04-03 | Olympus Optical Co., Ltd. | Process for producing thin film, thin film and optical instrument including the same |
-
1992
- 1992-06-04 JP JP04144619A patent/JP3138060B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6210542B1 (en) | 1995-07-20 | 2001-04-03 | Olympus Optical Co., Ltd. | Process for producing thin film, thin film and optical instrument including the same |
Also Published As
Publication number | Publication date |
---|---|
JPH05344711A (ja) | 1993-12-24 |
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Legal Events
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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