JP3108391B2 - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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Description
【0001】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ装置に関するもので、特に書き換え可能回数が増加
可能であるとともに、保持時間が長くなってもセル電流
の低下が少ない不揮発性半導体メモリ装置に関する。
モリ装置に関するもので、特に書き換え可能回数が増加
可能であるとともに、保持時間が長くなってもセル電流
の低下が少ない不揮発性半導体メモリ装置に関する。
【0002】
【従来の技術】近年、FRAM(Ferro-electric Rando
m Access Memory )、EPROM(Erasable and Progr
ammable Read Only Memory)、EEPROM(Electric
al Erasable and Programmable Read Only Memory)な
どの不揮発性半導体メモリが注目されている。EPRO
MやEEPROMでは、浮遊ゲートに電荷を蓄積し、電
荷の有無による閾値電圧の変化を制御ゲートによって検
出することで、データの記憶を行わせるようになってい
る。また、EEPROMには、メモリチップ全体でデー
タの消去を行うか、あるいは、メモリセルアレイを任意
のブロックに分けてその各ブロック単位でデータの消去
を行うフラッシュEEPROMがある。
m Access Memory )、EPROM(Erasable and Progr
ammable Read Only Memory)、EEPROM(Electric
al Erasable and Programmable Read Only Memory)な
どの不揮発性半導体メモリが注目されている。EPRO
MやEEPROMでは、浮遊ゲートに電荷を蓄積し、電
荷の有無による閾値電圧の変化を制御ゲートによって検
出することで、データの記憶を行わせるようになってい
る。また、EEPROMには、メモリチップ全体でデー
タの消去を行うか、あるいは、メモリセルアレイを任意
のブロックに分けてその各ブロック単位でデータの消去
を行うフラッシュEEPROMがある。
【0003】フラッシュEEPROMを構成するメモリ
セルは、スプリットゲート型とスタックトゲート型に大
きく分類される。スプリットゲート型のフラッシュEE
PROMは、WO92/18980(G11C 13/00)に開
示されている。図3に、同公報(WO92/1898
0)に記載されているスプリットゲート型メモリセル1
01の断面構造を示す。
セルは、スプリットゲート型とスタックトゲート型に大
きく分類される。スプリットゲート型のフラッシュEE
PROMは、WO92/18980(G11C 13/00)に開
示されている。図3に、同公報(WO92/1898
0)に記載されているスプリットゲート型メモリセル1
01の断面構造を示す。
【0004】P型単結晶シリコン基板102上にN型の
ソースSおよびドレインDが形成されている。ソースS
とドレインDに挟まれたチャネルCH上に、第1の絶縁
膜103を介して浮遊ゲートFGが形成されている。浮
遊ゲートFG上に第2の絶縁膜104を介して制御ゲー
トCGが形成されている。制御ゲートCGの一部は、第
1の絶縁膜103を介してチャネルCH上に配置され、
選択ゲート105を構成している。第2の絶縁膜104
に囲まれた浮遊ゲートFGに電子を蓄えることでデータ
の記憶を行う。
ソースSおよびドレインDが形成されている。ソースS
とドレインDに挟まれたチャネルCH上に、第1の絶縁
膜103を介して浮遊ゲートFGが形成されている。浮
遊ゲートFG上に第2の絶縁膜104を介して制御ゲー
トCGが形成されている。制御ゲートCGの一部は、第
1の絶縁膜103を介してチャネルCH上に配置され、
選択ゲート105を構成している。第2の絶縁膜104
に囲まれた浮遊ゲートFGに電子を蓄えることでデータ
の記憶を行う。
【0005】
【発明が解決しようとする課題】ところで、浮遊ゲート
FGに電子を蓄えるものでは書き換え回数が多くなると
メモリセルに流れるセル電流が減少し、データの安定な
書き込み及び読み出しが出来なくなるという問題があ
る。これは、書き換え回数が多くなると第2の絶縁膜1
04の劣化が生じ、浮遊ゲートFGから電子が抜けにく
くなるとともに、一旦抜けた電子が第2の絶縁膜104
にトラップされてから再び浮遊ゲートFGに戻るように
なり、浮遊ゲートFGの電位が低下して、浮遊ゲートF
G下にチャネルが形成されずらくなることが原因と思わ
れる。
FGに電子を蓄えるものでは書き換え回数が多くなると
メモリセルに流れるセル電流が減少し、データの安定な
書き込み及び読み出しが出来なくなるという問題があ
る。これは、書き換え回数が多くなると第2の絶縁膜1
04の劣化が生じ、浮遊ゲートFGから電子が抜けにく
くなるとともに、一旦抜けた電子が第2の絶縁膜104
にトラップされてから再び浮遊ゲートFGに戻るように
なり、浮遊ゲートFGの電位が低下して、浮遊ゲートF
G下にチャネルが形成されずらくなることが原因と思わ
れる。
【0006】又、記憶されたデータの保持期間にも限度
があり、ある期間を過ぎるとデータが変化してしまい信
頼性が失われる欠点がある。これは、消去状態にあるF
Gに電子がリークして入り込み結果的に電子の注入状態
に変化してしまうためである。
があり、ある期間を過ぎるとデータが変化してしまい信
頼性が失われる欠点がある。これは、消去状態にあるF
Gに電子がリークして入り込み結果的に電子の注入状態
に変化してしまうためである。
【0007】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、複数のメモリセクタ中
の特定のメモリセクタを高信頼性領域として設定し、該
領域においては書き込みを行う際に2個以上のメモリセ
ルに対して同時に書き込みを行うとともに読み出しの際
には同時に書き込みされた前記メモリセルを同時に読み
出すようにする不揮発性半導体メモリ装置であって、外
部からのコマンドに応じた前記特定のメモリセクタの選
択データを保持する不揮発性トランジスタを備えたSS
E回路と、該SSE回路の出力信号に応じて前記特定の
メモリセクタに加わるアドレスデータの信号を変化させ
る選択手段とを含み前記コマンドにより高信頼性領域の
メモリセクタの大きさを調整できるようにしたことを特
徴とする。
解決するために成されたもので、複数のメモリセクタ中
の特定のメモリセクタを高信頼性領域として設定し、該
領域においては書き込みを行う際に2個以上のメモリセ
ルに対して同時に書き込みを行うとともに読み出しの際
には同時に書き込みされた前記メモリセルを同時に読み
出すようにする不揮発性半導体メモリ装置であって、外
部からのコマンドに応じた前記特定のメモリセクタの選
択データを保持する不揮発性トランジスタを備えたSS
E回路と、該SSE回路の出力信号に応じて前記特定の
メモリセクタに加わるアドレスデータの信号を変化させ
る選択手段とを含み前記コマンドにより高信頼性領域の
メモリセクタの大きさを調整できるようにしたことを特
徴とする。
【0008】
【発明の実施の形態】本発明の不揮発性半導体メモリ装
置を説明する。本発明の不揮発性半導体メモリ装置では
不揮発性半導体メモリの一部のセクタをスペシャルセク
タ(高信頼性領域)として設定し、該セクタにおいては
書き込みを行う際に2個以上のメモリセルに対して同時
に書き込みを行うとともに読み出しの際には同時に書き
込みされた前記メモリセルを同時に読み出すようにして
いる。これにより、読みだし時のセル電流が通常の2倍
流れることとなり、書き換え可能回数と保持時間を長く
できる。
置を説明する。本発明の不揮発性半導体メモリ装置では
不揮発性半導体メモリの一部のセクタをスペシャルセク
タ(高信頼性領域)として設定し、該セクタにおいては
書き込みを行う際に2個以上のメモリセルに対して同時
に書き込みを行うとともに読み出しの際には同時に書き
込みされた前記メモリセルを同時に読み出すようにして
いる。これにより、読みだし時のセル電流が通常の2倍
流れることとなり、書き換え可能回数と保持時間を長く
できる。
【0009】図6は、本発明の不揮発性半導体メモリを
セクタ単位で分割した図である。図6ではスペシャルセ
クタとするセクタの数を増減できる。例えば、第1セク
タのみをスペシャルセクタとし、他は通常の使用とす
る。又、第1及び第2セクタをスペシャルセクタとし、
他は通常の使用としてもよい。今までのメモリでは全て
のセクタのアドレスデコーダにA0乃至A3及びその反転信
号*A0乃至A3(但し、*は反転を示す)が共通に印加さ
れるのであるが、本発明ではアドレス信号A0及びその反
転信号*A0が各々独立し、且つ独立して制御可能なよう
に印加され、その他のセクタにはA0及びその反転信号*
A0が共通に印加される構成とする。
セクタ単位で分割した図である。図6ではスペシャルセ
クタとするセクタの数を増減できる。例えば、第1セク
タのみをスペシャルセクタとし、他は通常の使用とす
る。又、第1及び第2セクタをスペシャルセクタとし、
他は通常の使用としてもよい。今までのメモリでは全て
のセクタのアドレスデコーダにA0乃至A3及びその反転信
号*A0乃至A3(但し、*は反転を示す)が共通に印加さ
れるのであるが、本発明ではアドレス信号A0及びその反
転信号*A0が各々独立し、且つ独立して制御可能なよう
に印加され、その他のセクタにはA0及びその反転信号*
A0が共通に印加される構成とする。
【0010】従って、各セクタ毎にA0及びその反転信号
*A0が同じ値、例えば「H」となるようにすることで、
スペシャルセクタの設定が選択される。図4は、各セク
タのアドレスデコーダの例を示す。図4のA0,A1,A2,A3
の4ビットには、アドレスデータが各々印加される。こ
のアドレスデータを16個のアンドゲート400乃至4
15でデコードする。一般的なデコーダであれば、1つ
のアドレスに対して1つのアンドゲートが「H」とな
る。
*A0が同じ値、例えば「H」となるようにすることで、
スペシャルセクタの設定が選択される。図4は、各セク
タのアドレスデコーダの例を示す。図4のA0,A1,A2,A3
の4ビットには、アドレスデータが各々印加される。こ
のアドレスデータを16個のアンドゲート400乃至4
15でデコードする。一般的なデコーダであれば、1つ
のアドレスに対して1つのアンドゲートが「H」とな
る。
【0011】しかしながら、図4では1つのアドレスに
対して2つのアンドゲートが「H」となるようにするた
め、A0及び*A0をつねに「H」とする。これにより、例
えば、アンドゲート400、401は同時に「H」とな
り、ワード線を2本同時選択できる。今、図6におい
て、第1セクタ用のA0のビットを無視するとする。即
ち、第1セクタ用のA0及び*A0を入力アドレスに拘わら
ず常に「H」とする。そして、第2乃至第4セクタ用の
A0及び*A0に通常の入力アドレス信号を加える。する
と、第1セクタのみがスペシャルセクタとなる。
対して2つのアンドゲートが「H」となるようにするた
め、A0及び*A0をつねに「H」とする。これにより、例
えば、アンドゲート400、401は同時に「H」とな
り、ワード線を2本同時選択できる。今、図6におい
て、第1セクタ用のA0のビットを無視するとする。即
ち、第1セクタ用のA0及び*A0を入力アドレスに拘わら
ず常に「H」とする。そして、第2乃至第4セクタ用の
A0及び*A0に通常の入力アドレス信号を加える。する
と、第1セクタのみがスペシャルセクタとなる。
【0012】次に、第2セクタ用のA0及び*A0のビット
のみを同様に無視するとする。すると、第2セクタがス
ペシャルセクタとなる。このように、各セクタ用のA0及
び*A0のビットを無視すれば、それに対応するセクタが
スペシャルセクタとなる。従って、高信頼性領域のメモ
リセクタの大きさ(量)を外部から調整することができ
る。
のみを同様に無視するとする。すると、第2セクタがス
ペシャルセクタとなる。このように、各セクタ用のA0及
び*A0のビットを無視すれば、それに対応するセクタが
スペシャルセクタとなる。従って、高信頼性領域のメモ
リセクタの大きさ(量)を外部から調整することができ
る。
【0013】図7に、スプリットゲート型メモリセル1
01を用いたフラッシュEEPROM121の全体構成
を示す。メモリセルアレイ122は、複数のメモリセル
101がマトリックス状に配置されて構成されている。
行(ロウ)方向に配列された各メモリセル101の制御
ゲートCGは、共通のワード線WLa〜WLzに接続さ
れている。列(カラム)方向に配列された各メモリセル
101のドレインDは、共通のビット線BLa〜BLz
に接続されている。全てのメモリセル101のソースS
は共通ソース線SLに接続されている。
01を用いたフラッシュEEPROM121の全体構成
を示す。メモリセルアレイ122は、複数のメモリセル
101がマトリックス状に配置されて構成されている。
行(ロウ)方向に配列された各メモリセル101の制御
ゲートCGは、共通のワード線WLa〜WLzに接続さ
れている。列(カラム)方向に配列された各メモリセル
101のドレインDは、共通のビット線BLa〜BLz
に接続されている。全てのメモリセル101のソースS
は共通ソース線SLに接続されている。
【0014】各ワード線WLa〜WLzはロウデコーダ
123に接続され、各ビット線BLa〜BLzはカラム
デコーダ124に接続されている。外部から印加された
ロウアドレスおよびカラムアドレスは、アドレスピン1
25に入力される。そのロウアドレスおよびカラムアド
レスは、アドレスピン125からアドレスバッファ12
6を介してアドレスラッチ127へ転送される。アドレ
スラッチ127でラッチされた各アドレスのうち、ロウ
アドレスはロウデコーダ123へ転送され、カラムアド
レスはカラムデコーダ124へ転送される。
123に接続され、各ビット線BLa〜BLzはカラム
デコーダ124に接続されている。外部から印加された
ロウアドレスおよびカラムアドレスは、アドレスピン1
25に入力される。そのロウアドレスおよびカラムアド
レスは、アドレスピン125からアドレスバッファ12
6を介してアドレスラッチ127へ転送される。アドレ
スラッチ127でラッチされた各アドレスのうち、ロウ
アドレスはロウデコーダ123へ転送され、カラムアド
レスはカラムデコーダ124へ転送される。
【0015】メモリセルアレイ122は、スペシャルセ
クタアレイ(例えば、ワード線WLa〜WLn)と通常
のセクタアレイ(例えば、ワード線WLy〜WLz)と
に分かれており、スペシャルセクタを指定するアドレス
が到来すると、ロウデコーダ123は、アドレスラッチ
127でラッチされたロウアドレスに対応した2本のワ
ード線WLa〜WLn(例えば、WLmとWLn)を選
択し、その選択したワード線WLm及びWLnとゲート
電圧制御回路134とを接続する。
クタアレイ(例えば、ワード線WLa〜WLn)と通常
のセクタアレイ(例えば、ワード線WLy〜WLz)と
に分かれており、スペシャルセクタを指定するアドレス
が到来すると、ロウデコーダ123は、アドレスラッチ
127でラッチされたロウアドレスに対応した2本のワ
ード線WLa〜WLn(例えば、WLmとWLn)を選
択し、その選択したワード線WLm及びWLnとゲート
電圧制御回路134とを接続する。
【0016】カラムデコーダ124は、アドレスラッチ
127でラッチされたカラムアドレスに対応したビット
線BLa〜BLz(例えば、BLm)を選択し、その選
択したビット線BLmとドレイン電圧制御回路133と
を接続する。ゲート電圧制御回路134は、ロウデコー
ダ123を介して接続されたワード線WLm及びWLn
の電位を、図2に示す各動作モードに対応して制御す
る。ドレイン電圧制御回路133は、カラムデコーダ1
24を介して接続されたビット線BLmの電位を、図2
に示す各動作モードに対応して制御する。
127でラッチされたカラムアドレスに対応したビット
線BLa〜BLz(例えば、BLm)を選択し、その選
択したビット線BLmとドレイン電圧制御回路133と
を接続する。ゲート電圧制御回路134は、ロウデコー
ダ123を介して接続されたワード線WLm及びWLn
の電位を、図2に示す各動作モードに対応して制御す
る。ドレイン電圧制御回路133は、カラムデコーダ1
24を介して接続されたビット線BLmの電位を、図2
に示す各動作モードに対応して制御する。
【0017】共通ソース線SLはソース電圧制御回路1
32に接続されている。ソース電圧制御回路132は、
共通ソース線SLの電位を、図2に示す各動作モードに
対応して制御する。外部から指定されたデータは、デー
タピン128に入力される。そのデータは、データピン
128から入力バッファ129を介してカラムデコーダ
124へ転送される。カラムデコーダ124は、前記の
ように選択したビット線BLa〜BLzの電位を、その
データに対応して後記するように制御する。
32に接続されている。ソース電圧制御回路132は、
共通ソース線SLの電位を、図2に示す各動作モードに
対応して制御する。外部から指定されたデータは、デー
タピン128に入力される。そのデータは、データピン
128から入力バッファ129を介してカラムデコーダ
124へ転送される。カラムデコーダ124は、前記の
ように選択したビット線BLa〜BLzの電位を、その
データに対応して後記するように制御する。
【0018】任意のメモリセル101から読み出された
データは、ビット線BLa〜BLzからカラムデコーダ
124を介してセンスアンプ群130へ転送される。セ
ンスアンプ群130は、数個のセンスアンプ(図示略)
から構成されている。カラムデコーダ124は、選択し
たビット線BLmと各センスアンプとを接続する。後記
するように、センスアンプ群130で判別されたデータ
は、出力バッファ131からデータピン128を介して
外部へ出力される。
データは、ビット線BLa〜BLzからカラムデコーダ
124を介してセンスアンプ群130へ転送される。セ
ンスアンプ群130は、数個のセンスアンプ(図示略)
から構成されている。カラムデコーダ124は、選択し
たビット線BLmと各センスアンプとを接続する。後記
するように、センスアンプ群130で判別されたデータ
は、出力バッファ131からデータピン128を介して
外部へ出力される。
【0019】尚、上記した各回路(123〜134)の
動作は制御コア回路140によって制御される。本発明
ではワード線WLa〜WLzの中からソースが共通に接
続されているメモリセルに対応した2つのワード線(例
えば、WLmとWLn)を同時選択する。これにより同
じデータが2つのメモリセルに書き込まれることとな
る。そこで、この2つのメモリセルを同時に読み出せば
読み出しセル電流は2倍となる。
動作は制御コア回路140によって制御される。本発明
ではワード線WLa〜WLzの中からソースが共通に接
続されているメモリセルに対応した2つのワード線(例
えば、WLmとWLn)を同時選択する。これにより同
じデータが2つのメモリセルに書き込まれることとな
る。そこで、この2つのメモリセルを同時に読み出せば
読み出しセル電流は2倍となる。
【0020】同じデータが書き込まれるスペシャルセク
タ用メモリセルとして今、メモリセル300及びメモリ
セル301を選択するとする。メモリセル300及びメ
モリセル301は、共通のソース及びビット線を有する
ページ(セクター)単位の関係となっている。メモリセ
ル300及びメモリセル301のワード線WLm及びW
Lnを同時に選択する方法は、前述の図6に従う。
タ用メモリセルとして今、メモリセル300及びメモリ
セル301を選択するとする。メモリセル300及びメ
モリセル301は、共通のソース及びビット線を有する
ページ(セクター)単位の関係となっている。メモリセ
ル300及びメモリセル301のワード線WLm及びW
Lnを同時に選択する方法は、前述の図6に従う。
【0021】図9は、図7のアドレスバッファ126、
アドレスラッチ127、ロウデコーダ123の具体例を
示す。図9ではA0のビットを無視し、A0によって指定さ
れる2本のワード線を同時選択する構成である。入力ア
ドレス中のA0のビット信号はアドレスピン301に印加
される。前記入力アドレス中のA1,A2のビット信号はア
ドレスピン302、303に印加される。
アドレスラッチ127、ロウデコーダ123の具体例を
示す。図9ではA0のビットを無視し、A0によって指定さ
れる2本のワード線を同時選択する構成である。入力ア
ドレス中のA0のビット信号はアドレスピン301に印加
される。前記入力アドレス中のA1,A2のビット信号はア
ドレスピン302、303に印加される。
【0022】A0のビット信号は、アドレスバッファとし
て機能を有するチップイネーブル用のノアゲート304
を介してアドレスラッチとしてのラッチ回路305(フ
リップフロップで構成)でラッチされる。端子306に
はチップイネーブル信号が、端子307にはクロック信
号が印加される。ラッチ回路305からは、反転信号*
A0と非反転信号A0が発生し、第1乃至第4選択回路30
8乃至311に印加されると共にスペシャルセクタとし
て選択可能でないセクタのアドレスデコーダには共通に
反転信号*A0と非反転信号A0が印加される。
て機能を有するチップイネーブル用のノアゲート304
を介してアドレスラッチとしてのラッチ回路305(フ
リップフロップで構成)でラッチされる。端子306に
はチップイネーブル信号が、端子307にはクロック信
号が印加される。ラッチ回路305からは、反転信号*
A0と非反転信号A0が発生し、第1乃至第4選択回路30
8乃至311に印加されると共にスペシャルセクタとし
て選択可能でないセクタのアドレスデコーダには共通に
反転信号*A0と非反転信号A0が印加される。
【0023】第1乃至第4選択回路308乃至311
は、SSE(スペシャルセクタイネーブル)回路312
からの制御信号に応じて反転信号*A0と非反転信号A0を
そのまま通過させるか、2つの信号を強制的に「H」レ
ベルとするかを選択する。例えば、SSE回路312か
ら「L、H、H、H」の制御信号が第1乃至第4選択回
路308乃至311に印加されたとすると、第1選択回
路308は、「H、H」を発生し、第2乃至第4選択回
路309乃至311は、入力された反転信号*A0と非反
転信号A0をそのまま通過させる。このようにして、第1
セクタ313のデコーダには「H」の反転信号*A0と非
反転信号A0が、又第2セクタ乃至第4セクタ314乃至
316には第2乃至第4選択回路309乃至311から
A0と*A0の信号が印加される。 又、この時、アドレス
ピン302からA1ビットの信号がノアゲート317及び
ラッチ回路318を介して第1乃至第4セクタ313乃
至316及び全てのセクタのデコーダに印加される。ア
ドレスピン303からのA2ビットの信号も同様である。
は、SSE(スペシャルセクタイネーブル)回路312
からの制御信号に応じて反転信号*A0と非反転信号A0を
そのまま通過させるか、2つの信号を強制的に「H」レ
ベルとするかを選択する。例えば、SSE回路312か
ら「L、H、H、H」の制御信号が第1乃至第4選択回
路308乃至311に印加されたとすると、第1選択回
路308は、「H、H」を発生し、第2乃至第4選択回
路309乃至311は、入力された反転信号*A0と非反
転信号A0をそのまま通過させる。このようにして、第1
セクタ313のデコーダには「H」の反転信号*A0と非
反転信号A0が、又第2セクタ乃至第4セクタ314乃至
316には第2乃至第4選択回路309乃至311から
A0と*A0の信号が印加される。 又、この時、アドレス
ピン302からA1ビットの信号がノアゲート317及び
ラッチ回路318を介して第1乃至第4セクタ313乃
至316及び全てのセクタのデコーダに印加される。ア
ドレスピン303からのA2ビットの信号も同様である。
【0024】その結果、第1セクタ313のみにA0ビッ
トが無視された信号が印加され、第1セクタ313では
2本のワード線を同時選択する。スペシャルセクタの領
域を増やすには、例えば、第1セクタ313に加えて第
2セクタ314にもA0ビットが無視された信号を加えれ
ばよい。即ち、SSE回路312から「L、L、H、
H」の制御信号を第1乃至第4選択回路308乃至31
1に印加する。
トが無視された信号が印加され、第1セクタ313では
2本のワード線を同時選択する。スペシャルセクタの領
域を増やすには、例えば、第1セクタ313に加えて第
2セクタ314にもA0ビットが無視された信号を加えれ
ばよい。即ち、SSE回路312から「L、L、H、
H」の制御信号を第1乃至第4選択回路308乃至31
1に印加する。
【0025】このように図9のブロックを使用すれば、
メモリの外部からユーザーがSSE回路312の制御信
号を切り換えることにより、スペシャルセクタの選択使
用ができる。尚、図9の不揮発性メモリにおいて、スペ
シャルセクタとして選択されたセクタを選択する場合に
はアドレス入力A0が無視されるため外部からのアドレス
データはA1〜Anに印加し、通常のセクタをアクセスする
場合にはA0〜Anに印加する。
メモリの外部からユーザーがSSE回路312の制御信
号を切り換えることにより、スペシャルセクタの選択使
用ができる。尚、図9の不揮発性メモリにおいて、スペ
シャルセクタとして選択されたセクタを選択する場合に
はアドレス入力A0が無視されるため外部からのアドレス
データはA1〜Anに印加し、通常のセクタをアクセスする
場合にはA0〜Anに印加する。
【0026】図8は、第1乃至第4選択回路308乃至
311の具体回路例を示す。端子319、320には反
転信号*A0と非反転信号A0がラッチ回路305から印加
される。端子321にはSSE回路312から制御信号
が印加される。端子321に「L」を印加すると、ナン
ドゲート322、323の出力端子324、325は強
制的に「H」となる。端子321に「H」を印加する
と、出力端子324、325には反転信号*A0と非反転
信号A0がそのまま現れる。
311の具体回路例を示す。端子319、320には反
転信号*A0と非反転信号A0がラッチ回路305から印加
される。端子321にはSSE回路312から制御信号
が印加される。端子321に「L」を印加すると、ナン
ドゲート322、323の出力端子324、325は強
制的に「H」となる。端子321に「H」を印加する
と、出力端子324、325には反転信号*A0と非反転
信号A0がそのまま現れる。
【0027】図1は、所望のスペシャルセクタを本発明
の不揮発性半導体メモリ装置の外部からユーザーがプロ
グラムにより設定し、一旦設定した後にはメモリ装置に
電源を挿入するだけでただちにスペシャルセクタの指定
ができるようにする場合のブロック図を示す。スペシャ
ルセクタの指定は外部から不揮発性半導体メモリ装置の
I/O端子に印加するコマンド(データ)により行う。該
コマンドにより書き込み制御回路501が動作してSS
E信号発生回路502にコマンドに基づきスペシャルセ
クタとするか否かのデータを保持させる。すると、SS
E信号発生回路502から「L」レベルのSSE信号が
発生する。
の不揮発性半導体メモリ装置の外部からユーザーがプロ
グラムにより設定し、一旦設定した後にはメモリ装置に
電源を挿入するだけでただちにスペシャルセクタの指定
ができるようにする場合のブロック図を示す。スペシャ
ルセクタの指定は外部から不揮発性半導体メモリ装置の
I/O端子に印加するコマンド(データ)により行う。該
コマンドにより書き込み制御回路501が動作してSS
E信号発生回路502にコマンドに基づきスペシャルセ
クタとするか否かのデータを保持させる。すると、SS
E信号発生回路502から「L」レベルのSSE信号が
発生する。
【0028】又、SSE信号発生回路502は、一旦コ
マンドを保持すると、それ以後はメモリ装置に電源を投
入するだけで直ちにSSE信号を発生する。このSSE
信号は、メモリセルが動作する前に発生し、メモリセル
のスペシャルセクタ指定ができる。図1のコマンドレジ
スタ503にはスペシャルセクタの指定を行うコマンド
が蓄えられる。図10にその様子を示す。コマンドレジ
スタ503に加わる*CE(チップイネーブル)信号と
*WE(ライトイネーブル)信号とがともに「L」にな
ると、I/O端子からのコマンド(データ)がコマンドレ
ジスタ503に蓄えられる。
マンドを保持すると、それ以後はメモリ装置に電源を投
入するだけで直ちにSSE信号を発生する。このSSE
信号は、メモリセルが動作する前に発生し、メモリセル
のスペシャルセクタ指定ができる。図1のコマンドレジ
スタ503にはスペシャルセクタの指定を行うコマンド
が蓄えられる。図10にその様子を示す。コマンドレジ
スタ503に加わる*CE(チップイネーブル)信号と
*WE(ライトイネーブル)信号とがともに「L」にな
ると、I/O端子からのコマンド(データ)がコマンドレ
ジスタ503に蓄えられる。
【0029】最初のコマンドであるSSEPM(スペシ
ャルセクタイネーブルプログラムモード)はセットアッ
プコマンドであり、スペシャルセクタの指定を行うモー
ドになることを示す。次のコマンドであるSSEP(ス
ペシャルセクタイネーブルプログラム)は、どのセクタ
をスペシャルセクタとするのかの情報を有する。
ャルセクタイネーブルプログラムモード)はセットアッ
プコマンドであり、スペシャルセクタの指定を行うモー
ドになることを示す。次のコマンドであるSSEP(ス
ペシャルセクタイネーブルプログラム)は、どのセクタ
をスペシャルセクタとするのかの情報を有する。
【0030】このSSEPMに応じて書き込み制御回路
501及び昇圧電源504は回路動作を開始する。次に
SSEPが書き込み制御回路501に印加されると、書
き込み制御回路501は指定されたSSE信号発生回路
に対してプログラム動作を行う。SSE信号発生回路は
スペシャルセクタとして指定されるセクタの数だけ存在
する。図1のSSE信号発生回路502は、その複数の
SSE信号発生回路の中の1つを示す。SSE信号発生
回路502に内蔵されている不揮発性メモリトランジス
タをプログラムする場合には書き込み制御回路501か
らワード線、ビット線及びソース線の電圧を発生させ
る。
501及び昇圧電源504は回路動作を開始する。次に
SSEPが書き込み制御回路501に印加されると、書
き込み制御回路501は指定されたSSE信号発生回路
に対してプログラム動作を行う。SSE信号発生回路は
スペシャルセクタとして指定されるセクタの数だけ存在
する。図1のSSE信号発生回路502は、その複数の
SSE信号発生回路の中の1つを示す。SSE信号発生
回路502に内蔵されている不揮発性メモリトランジス
タをプログラムする場合には書き込み制御回路501か
らワード線、ビット線及びソース線の電圧を発生させ
る。
【0031】今、SSE信号発生回路502にスペシャ
ルセクタ指定のコマンドを記憶させるとする。まず、書
き込み制御回路501は、SSE信号発生回路502の
不揮発性メモリトランジスタ505、506を消去状態
にする。これは後述するように図2の電圧設定で行う。
不揮発性メモリトランジスタ507は、ソース線とFG
(フローテイングゲート)が各々共通接続されており、
同様に消去される。不揮発性メモリトランジスタ508
と不揮発性メモリトランジスタ506も同様の関係であ
る。
ルセクタ指定のコマンドを記憶させるとする。まず、書
き込み制御回路501は、SSE信号発生回路502の
不揮発性メモリトランジスタ505、506を消去状態
にする。これは後述するように図2の電圧設定で行う。
不揮発性メモリトランジスタ507は、ソース線とFG
(フローテイングゲート)が各々共通接続されており、
同様に消去される。不揮発性メモリトランジスタ508
と不揮発性メモリトランジスタ506も同様の関係であ
る。
【0032】このため、不揮発性メモリトランジスタ5
07、508も同時に消去される。この状態から今、図
2の電圧設定に従い不揮発性メモリトランジスタ506
をプログラム(FGに電子を注入)し、不揮発性メモリ
トランジスタ505を非プログラムとすると、不揮発性
メモリトランジスタ508はオフし不揮発性メモリトラ
ンジスタ507はオンする。このオンの情報がラッチ回
路509に記憶され、*SSE信号として導出される。
07、508も同時に消去される。この状態から今、図
2の電圧設定に従い不揮発性メモリトランジスタ506
をプログラム(FGに電子を注入)し、不揮発性メモリ
トランジスタ505を非プログラムとすると、不揮発性
メモリトランジスタ508はオフし不揮発性メモリトラ
ンジスタ507はオンする。このオンの情報がラッチ回
路509に記憶され、*SSE信号として導出される。
【0033】このラッチ回路509への記憶タイミング
について図11を参照して説明する。コマンドにより、
SSEPMが図11(c)のように立ち上がり、続いて
SSEPが立ち上ったとする。すると、ラッチ回路50
9の電源端子510には図11(e)に示す電源電圧L
が加わる。電源電圧Lは、電源の立ち上がりに応じて立
ち上がり、SSEPMの立ち下がりに応じてたち下が
る。すると、ラッチ回路509は一旦、不動作状態とな
る。
について図11を参照して説明する。コマンドにより、
SSEPMが図11(c)のように立ち上がり、続いて
SSEPが立ち上ったとする。すると、ラッチ回路50
9の電源端子510には図11(e)に示す電源電圧L
が加わる。電源電圧Lは、電源の立ち上がりに応じて立
ち上がり、SSEPMの立ち下がりに応じてたち下が
る。すると、ラッチ回路509は一旦、不動作状態とな
る。
【0034】一方、トランスミッション用のトランジス
タ515、516のベースには図11(f)の信号が印
加されオンする。図11(f)は、図11(c)に応じ
て発生する。このため、ラッチ回路509には信号が加
えられてから電源が投入される。図11(e)が時刻t
0に立ち上がると、不揮発性メモリトランジスタ507
のオンに応じて、ラッチ回路509、トランジスタ51
6、不揮発性メモリトランジスタ507に電流が流れ
る。すると、ラッチ回路509の出力端子517は
「L」状態となる。即ち、*SSEとしてワード線を2
本選択する制御信号が得られる。この時、図示されない
他の複数のSSE信号発生回路は、ラッチ回路が反転し
ており、*SSEとして「H」の信号が発生する。
タ515、516のベースには図11(f)の信号が印
加されオンする。図11(f)は、図11(c)に応じ
て発生する。このため、ラッチ回路509には信号が加
えられてから電源が投入される。図11(e)が時刻t
0に立ち上がると、不揮発性メモリトランジスタ507
のオンに応じて、ラッチ回路509、トランジスタ51
6、不揮発性メモリトランジスタ507に電流が流れ
る。すると、ラッチ回路509の出力端子517は
「L」状態となる。即ち、*SSEとしてワード線を2
本選択する制御信号が得られる。この時、図示されない
他の複数のSSE信号発生回路は、ラッチ回路が反転し
ており、*SSEとして「H」の信号が発生する。
【0035】次に、スペシャルセクタの範囲が定まり、
SSE信号発生回路を一旦プログラムした後にフラッシ
ュEEPROMbの電源を落とし、再度使用する場合に
ついて説明する。電源が図11(a)のように立ち上が
ると、それに応じてパワーアップが図11(b)のよう
に立ち上がる。すると、揮発性メモリトランジスタ50
7、508はFGのデータが残っており、バイアスが加
われば不揮発性メモリトランジスタ507は直ちにオン
し、不揮発性メモリトランジスタ508は直ちにオフす
る。このため、電源の立ち上がりに応じてデータがラッ
チ回路509に保持される。この動作は読み出し動作が
必要なメモリセルに比べて十分早く行われるので、スペ
シャルセクタにおける読み出し書き込みが支障なく可能
である。
SSE信号発生回路を一旦プログラムした後にフラッシ
ュEEPROMbの電源を落とし、再度使用する場合に
ついて説明する。電源が図11(a)のように立ち上が
ると、それに応じてパワーアップが図11(b)のよう
に立ち上がる。すると、揮発性メモリトランジスタ50
7、508はFGのデータが残っており、バイアスが加
われば不揮発性メモリトランジスタ507は直ちにオン
し、不揮発性メモリトランジスタ508は直ちにオフす
る。このため、電源の立ち上がりに応じてデータがラッ
チ回路509に保持される。この動作は読み出し動作が
必要なメモリセルに比べて十分早く行われるので、スペ
シャルセクタにおける読み出し書き込みが支障なく可能
である。
【0036】次に、フラッシュEEPROM121の各
動作モード(消去モード、書き込みモード、読み出しモ
ード)について、図2及び図7を参照して説明する。 (a)消去モード 消去モードにおいて、共通ソース線SLおよび全てのビ
ット線BLa〜BLzの電位はグランドレベル(=0
V)に保持される。選択されたワード線WLmには14
〜15Vが供給され、それ以外のワード線(非選択のワ
ード線)WLa〜WLl,WLn〜WLzの電位はグラ
ンドレベルにされる。そのため、選択されたワード線W
Lmに接続されている各メモリセル101の制御ゲート
CGは14〜15Vに持ち上げられる。
動作モード(消去モード、書き込みモード、読み出しモ
ード)について、図2及び図7を参照して説明する。 (a)消去モード 消去モードにおいて、共通ソース線SLおよび全てのビ
ット線BLa〜BLzの電位はグランドレベル(=0
V)に保持される。選択されたワード線WLmには14
〜15Vが供給され、それ以外のワード線(非選択のワ
ード線)WLa〜WLl,WLn〜WLzの電位はグラ
ンドレベルにされる。そのため、選択されたワード線W
Lmに接続されている各メモリセル101の制御ゲート
CGは14〜15Vに持ち上げられる。
【0037】ところで、ソースSおよび基板102と浮
遊ゲートFGとの間の静電容量と、制御ゲートCGと浮
遊ゲートFGの間の静電容量とを比べると、前者の方が
圧倒的に大きい。そのため、制御ゲートCGが14〜1
5V、ソースが0Vの場合、制御ゲートCGと浮遊ゲー
トFGの間には高電界が生じる。その結果、ファウラー
ノルドハイム・トンネル電流(Fowler-Nordheim Tunnel
Current、以下、FNトンネル電流という)が流れ、浮
遊ゲートFG中の電子が制御ゲートCG側へ引き抜かれ
て、メモリセル101に記憶されたデータの消去が行わ
れる。
遊ゲートFGとの間の静電容量と、制御ゲートCGと浮
遊ゲートFGの間の静電容量とを比べると、前者の方が
圧倒的に大きい。そのため、制御ゲートCGが14〜1
5V、ソースが0Vの場合、制御ゲートCGと浮遊ゲー
トFGの間には高電界が生じる。その結果、ファウラー
ノルドハイム・トンネル電流(Fowler-Nordheim Tunnel
Current、以下、FNトンネル電流という)が流れ、浮
遊ゲートFG中の電子が制御ゲートCG側へ引き抜かれ
て、メモリセル101に記憶されたデータの消去が行わ
れる。
【0038】この消去動作は、選択されたワード線WL
mに接続されている全てのメモリセル101に対して行
われる。尚、複数のワード線WLa〜WLzを同時に選
択することにより、その各ワード線に接続されている全
てのメモリセル101に対して消去動作を行うこともで
きる。このように、メモリセルアレイ122を複数組の
ワード線WLa〜WLz毎の任意のブロックに分けてそ
の各ブロック単位でデータの消去を行う消去動作は、ブ
ロック消去と呼ばれる。
mに接続されている全てのメモリセル101に対して行
われる。尚、複数のワード線WLa〜WLzを同時に選
択することにより、その各ワード線に接続されている全
てのメモリセル101に対して消去動作を行うこともで
きる。このように、メモリセルアレイ122を複数組の
ワード線WLa〜WLz毎の任意のブロックに分けてそ
の各ブロック単位でデータの消去を行う消去動作は、ブ
ロック消去と呼ばれる。
【0039】(b)書き込みモード 書き込みモードにおいて、ビット線BLa〜BLzの電
位はプログラム(浮遊ゲートFGに電子を注入)を行う
セルに対してはグランドとし、それ以外のセルに対して
は高電位にする。ここで、本発明では書き換え回数が増
加しても安定に保持したい1つのデータをメモリセル3
00及びメモリセル301に同時に記憶させる。
位はプログラム(浮遊ゲートFGに電子を注入)を行う
セルに対してはグランドとし、それ以外のセルに対して
は高電位にする。ここで、本発明では書き換え回数が増
加しても安定に保持したい1つのデータをメモリセル3
00及びメモリセル301に同時に記憶させる。
【0040】この場合にはワード線WLm及びWLnに
は2Vが供給され、それ以外のワード線(非選択のワー
ド線)WLa〜WLl,WLo〜WLzの電位はグラン
ドレベルにされる。共通ソース線SLには12Vが供給
される。すると、メモリセル300及びメモリセル30
1に対して書き込みが同時に行われる。
は2Vが供給され、それ以外のワード線(非選択のワー
ド線)WLa〜WLl,WLo〜WLzの電位はグラン
ドレベルにされる。共通ソース線SLには12Vが供給
される。すると、メモリセル300及びメモリセル30
1に対して書き込みが同時に行われる。
【0041】ところで、メモリセル101において、制
御ゲートCGとソースSおよびドレインDによって構成
されるトランジスタの閾値電圧Vthは0.5Vであ
る。従って、選択されたメモリセル101では、ドレイ
ンD中の電子は反転状態のチャネルCH中へ移動する。
そのため、ソースSからドレインDへ電流(セル電流)
が流れる。一方、ソースSに12Vが印加されるため、
ソースSと浮遊ゲートFGとの間の容量を介したカップ
リングにより、浮遊ゲートFGの電位が持ち上げられ
る。そのため、制御ゲートCGと浮遊ゲートFGの間に
は高電界が生じる。従って、チャネルCH中の電子は加
速されてホットエレクトロンとなり、図3の矢印Aに示
すように、そのホットエレクトロンは浮遊ゲートFGへ
注入される。その結果、選択されたメモリセル101の
浮遊ゲートFGには電荷が蓄積され、1ビットのデータ
が書き込まれて記憶される。
御ゲートCGとソースSおよびドレインDによって構成
されるトランジスタの閾値電圧Vthは0.5Vであ
る。従って、選択されたメモリセル101では、ドレイ
ンD中の電子は反転状態のチャネルCH中へ移動する。
そのため、ソースSからドレインDへ電流(セル電流)
が流れる。一方、ソースSに12Vが印加されるため、
ソースSと浮遊ゲートFGとの間の容量を介したカップ
リングにより、浮遊ゲートFGの電位が持ち上げられ
る。そのため、制御ゲートCGと浮遊ゲートFGの間に
は高電界が生じる。従って、チャネルCH中の電子は加
速されてホットエレクトロンとなり、図3の矢印Aに示
すように、そのホットエレクトロンは浮遊ゲートFGへ
注入される。その結果、選択されたメモリセル101の
浮遊ゲートFGには電荷が蓄積され、1ビットのデータ
が書き込まれて記憶される。
【0042】(c)読み出しモード 読み出しモードにおいて、選択されたメモリセル101
の制御ゲートCGに接続されているワード線WLmとワ
ード線WLnには4Vが供給され、それ以外のワード線
(非選択のワード線)WLa〜WLl,WLo〜WLz
の電位はグランドレベルにされる。選択されたメモリセ
ル300、301のドレインDに接続されているビット
線BLmには2Vが供給され、それ以外のビット線(非
選択のビット線)BLa〜BLl,BLn〜BLzの電
位はグランドレベルにされる。
の制御ゲートCGに接続されているワード線WLmとワ
ード線WLnには4Vが供給され、それ以外のワード線
(非選択のワード線)WLa〜WLl,WLo〜WLz
の電位はグランドレベルにされる。選択されたメモリセ
ル300、301のドレインDに接続されているビット
線BLmには2Vが供給され、それ以外のビット線(非
選択のビット線)BLa〜BLl,BLn〜BLzの電
位はグランドレベルにされる。
【0043】前記したように、消去状態にあるメモリセ
ル101の浮遊ゲートFG中からは電子が引き抜かれて
いるため、浮遊ゲートFGはプラスに帯電している。ま
た、書き込み状態にあるメモリセル101の浮遊ゲート
FG中には電子が注入されているため、浮遊ゲートFG
はマイナスに帯電している。従って、消去状態にあるメ
モリセル101の浮遊ゲートFG直下のチャネルCHは
オンしており、書き込み状態にあるメモリセル101の
浮遊ゲートFG直下のチャネルCHはオフしている。そ
のため、制御ゲートCGに4Vが印加されたとき、ドレ
インDからソースSへ流れる電流(セル電流)は、消去
状態のメモリセル101の方が書き込み状態のメモリセ
ル101よりも大きくなる。
ル101の浮遊ゲートFG中からは電子が引き抜かれて
いるため、浮遊ゲートFGはプラスに帯電している。ま
た、書き込み状態にあるメモリセル101の浮遊ゲート
FG中には電子が注入されているため、浮遊ゲートFG
はマイナスに帯電している。従って、消去状態にあるメ
モリセル101の浮遊ゲートFG直下のチャネルCHは
オンしており、書き込み状態にあるメモリセル101の
浮遊ゲートFG直下のチャネルCHはオフしている。そ
のため、制御ゲートCGに4Vが印加されたとき、ドレ
インDからソースSへ流れる電流(セル電流)は、消去
状態のメモリセル101の方が書き込み状態のメモリセ
ル101よりも大きくなる。
【0044】即ち、メモリセル300、301には微少
なセル電流しか流れない。逆に、メモリセル300、3
01に対してプログラムが行われず(消去状態)、メモ
リセル300、301の浮遊ゲートFGがプラスに帯電
しているとすると通常セル電流の2倍の電流が流れる。
この各メモリセル101間のセル電流値Idの大小をセ
ンスアンプ群130内の各センスアンプで判別すること
により、メモリセル101に記憶されたデータの値を読
み出すことができる。例えば、消去状態のメモリセル1
01のデータの値を「1」、書き込み状態のメモリセル
101のデータの値を「0」として読み出しを行う。つ
まり、各メモリセル101に、消去状態のデータ値
「1」と、書き込み状態のデータ値「0」の2値を記憶
させることができる。
なセル電流しか流れない。逆に、メモリセル300、3
01に対してプログラムが行われず(消去状態)、メモ
リセル300、301の浮遊ゲートFGがプラスに帯電
しているとすると通常セル電流の2倍の電流が流れる。
この各メモリセル101間のセル電流値Idの大小をセ
ンスアンプ群130内の各センスアンプで判別すること
により、メモリセル101に記憶されたデータの値を読
み出すことができる。例えば、消去状態のメモリセル1
01のデータの値を「1」、書き込み状態のメモリセル
101のデータの値を「0」として読み出しを行う。つ
まり、各メモリセル101に、消去状態のデータ値
「1」と、書き込み状態のデータ値「0」の2値を記憶
させることができる。
【0045】書き換え回数とセル電流の関係を図5に示
す。書き換え回数は対数表示しており、セル電流Aは通
常行われる1つのメモリセル読み出す場合を示し、セル
電流Bは本発明の2つのメモリセルに同時に読み出した
場合を示している。0と1の判別基準電流をIrefとす
ると、書き換え回数が10倍に増加していることが解
る。書き換え回数が大幅に増加していることが明らかで
ある。
す。書き換え回数は対数表示しており、セル電流Aは通
常行われる1つのメモリセル読み出す場合を示し、セル
電流Bは本発明の2つのメモリセルに同時に読み出した
場合を示している。0と1の判別基準電流をIrefとす
ると、書き換え回数が10倍に増加していることが解
る。書き換え回数が大幅に増加していることが明らかで
ある。
【0046】尚、本発明によれば、メモリセルのフロー
テイングゲートに電子を保持させられるデータ保持時間
も同様に改良される。例えば、メモリセルが消去状態に
ある場合、メモリセルのフローテイングゲートは電子が
抜き取られ高いプラス状態にある。フローテイングゲー
トが高いプラス状態にあると、フローテイングゲートは
周囲から電子を多く取り込むため、その電位が徐徐に低
下する。すると、フローテイングゲート下にチャンネル
が形成しずらくなり、セル電流値が低下する。しかしな
がら、本発明によればその低下が半分となるので寿命が
長くなる。
テイングゲートに電子を保持させられるデータ保持時間
も同様に改良される。例えば、メモリセルが消去状態に
ある場合、メモリセルのフローテイングゲートは電子が
抜き取られ高いプラス状態にある。フローテイングゲー
トが高いプラス状態にあると、フローテイングゲートは
周囲から電子を多く取り込むため、その電位が徐徐に低
下する。すると、フローテイングゲート下にチャンネル
が形成しずらくなり、セル電流値が低下する。しかしな
がら、本発明によればその低下が半分となるので寿命が
長くなる。
【0047】
【発明の効果】本発明によれば、書き換え回数が増えて
もセル電流の低下が少ない不揮発性半導体メモリ装置が
得られる。本発明によれば、2つ以上のメモリセルに対
して同じデータを同時に書き込み及び読み出すしている
ので重要なデータを長期間保持できるとともに書き換え
可能回数を増加できる。更に、本発明によれば、高信頼
性領域のメモリセクタの大きさ(量)を外部からコマン
ドにより調整できるので、ユーザーはプログラムソフト
を変更するだけで選択が可能となる。
もセル電流の低下が少ない不揮発性半導体メモリ装置が
得られる。本発明によれば、2つ以上のメモリセルに対
して同じデータを同時に書き込み及び読み出すしている
ので重要なデータを長期間保持できるとともに書き換え
可能回数を増加できる。更に、本発明によれば、高信頼
性領域のメモリセクタの大きさ(量)を外部からコマン
ドにより調整できるので、ユーザーはプログラムソフト
を変更するだけで選択が可能となる。
【図1】本発明の不揮発性半導体メモリ装置を示すブロ
ック図である。
ック図である。
【図2】本発明の不揮発性半導体メモリ装置のメモリセ
ルに加わる動作モードを示す図である。
ルに加わる動作モードを示す図である。
【図3】本発明の不揮発性半導体メモリ装置のメモリセ
ルの断面図である。
ルの断面図である。
【図4】本発明の不揮発性半導体メモリ装置のロウデコ
ーダ123の具体回路例である。
ーダ123の具体回路例である。
【図5】不揮発性半導体メモリ装置の書き換え回数とセ
ル電流の関係を示す図である。
ル電流の関係を示す図である。
【図6】スペシャルセクタを有するメモリのセクタを示
す図である。
す図である。
【図7】本発明の不揮発性半導体メモリ装置の全体を示
すブロック図である。
すブロック図である。
【図8】第1乃至第4選択回路の具体回路例を示す回路
図である。
図である。
【図9】本発明の不揮発性半導体メモリ装置を外部から
プログラムする場合のブロック図である。
プログラムする場合のブロック図である。
【図10】図9の説明に供するための波形図である。
【図11】図9の説明に供するための波形図である。
101 メモリセル 122 メモリセルアレイ WLA〜WLZ ワード線 BLA〜BLZ ビット線 SL 共通ソース線 308〜311 第1乃至第4選択回路 313〜316 第1乃至第4セクタ
Claims (2)
- 【請求項1】 複数のメモリセクタ中の特定のメモリセ
クタを高信頼性領域として設定し、該領域においては書
き込みを行う際に2個以上のメモリセルに対して同時に
書き込みを行うとともに読み出しの際には同時に書き込
みされた前記メモリセルを同時に読み出すようにする不
揮発性半導体メモリ装置であって、 外部からのコマンドに応じた前記特定のメモリセクタの
選択データを保持する不揮発性トランジスタを備えたS
SE回路と、 該SSE回路の出力信号に応じて前記特定のメモリセク
タに加わるアドレスデータの信号を変化させる選択手段
とを含み前記コマンドにより高信頼性領域のメモリセク
タの大きさを調整できるようにしたことを特徴とする不
揮発性半導体メモリ装置。 - 【請求項2】 複数のメモリセクタ中の特定のメモリセ
クタを高信頼性領域として設定し、該領域においては書
き込みを行う際に2個以上のメモリセルに対して同時に
書き込みを行うとともに読み出しの際には同時に書き込
みされた前記メモリセルを同時に読み出すようにする不
揮発性半導体メモリ装置であって、 外部からのコマンドに応じた前記特定のメモリセクタの
選択データを保持する第1不揮発性トランジスタと、該
第1不揮発性トランジスタとワード線及びソース線が共
通に接続された第2不揮発性トランジスタと、該第2不
揮発性トランジスタに接続されたラッチ回路とを含むS
SE回路と、 該SSE回路の出力信号に応じて前記特定のメモリセク
タに加わるアドレスデータの信号を変化させる選択手段
とを含み前記コマンドにより高信頼性領域のメモリセク
タの大きさを調整できるようにしたことを特徴とする不
揮発性半導体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26714397A JP3108391B2 (ja) | 1997-09-30 | 1997-09-30 | 不揮発性半導体メモリ装置 |
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