JP3048153B2 - Memory circuit and method of storing data stream - Google Patents
Memory circuit and method of storing data streamInfo
- Publication number
- JP3048153B2 JP3048153B2 JP63324738A JP32473888A JP3048153B2 JP 3048153 B2 JP3048153 B2 JP 3048153B2 JP 63324738 A JP63324738 A JP 63324738A JP 32473888 A JP32473888 A JP 32473888A JP 3048153 B2 JP3048153 B2 JP 3048153B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- array
- signal
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
- Dram (AREA)
- Image Input (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 この発明は全般的にディジタル・メモリ回路に関す
る。特定して云えば、この発明はビデオ用に使う時に特
に有利なディジタル・メモリ回路に関する。Description: FIELD OF THE INVENTION The invention relates generally to digital memory circuits. In particular, the present invention relates to digital memory circuits that are particularly advantageous when used for video.
従来の技術及び問題点 ディジタルTV,VCR及び関連したビデオ用途には、それ
らを合せたものがビデオ・フレ−ム全体を表わす様な画
素を記憶するフレ−ム・メモリ又はフィ−ルド・メモリ
を利用する場合が多い。このフレ−ム・メモリは、フレ
−ムの固定、ズ−ム、パン、分割スクリ−ン・モニタ動
作等の様な種々の特殊効果を発生する時に使われる。フ
レ−ム・メモリは普通の個別の集積回路を使って構成す
ることができるが、こう云うフレ−ム・メモリは比較的
高価で、望ましくない程大量の電力を消費し、望ましく
ない程大きな場所を占める。この様なフレ−ム・メモリ
の目的が商品に使うことである場合、これが大きな問題
になる。従って、単独であっても、或いはできるだけ少
ない数の他の集積回路と組合せる1個の集積回路があれ
ば、普通の個別の集積回路を用いて構成されたフレ−ム
・メモリに比べて改良になる。BACKGROUND OF THE INVENTION For digital TV, VCR and related video applications, a combined frame or field memory for storing pixels such that the entirety represents the entire video frame. Often used. The frame memory is used to generate various special effects such as frame fixation, zoom, pan, split screen monitor operation, and the like. While frame memories can be constructed using ordinary discrete integrated circuits, such frame memories are relatively expensive, consume undesirably large amounts of power, and undesirably large locations. Occupy. This is a major problem when the purpose of such a frame memory is to use it in a product. Thus, a single integrated circuit, alone or in combination with as few other integrated circuits as possible, would be an improvement over a frame memory constructed using ordinary discrete integrated circuits. become.
従来の集積回路装置はこのフレ−ム・メモリの問題を
取上げようとした。然し、こう云う装置は、ビデオ用の
要求に適切に応える様なア−キテクチュアを作ることが
できなかった。例えば、広い範囲に及ぶ種々の特殊効果
をつくる際、典型的に必要とされる少数個のフレ−ム・
メモリ機能だけを含む装置を使うことができる。然し、
それを大量の従来の個別の集積回路と組合せなければな
らないので、従来の個別の集積回路だけで構成されたフ
レ−ム・メモリに比べて殆ど改良されなくなる。他方、
従来のフレ−ム・メモリ集積回路は、完全なオンチップ
のアドレス計算を有するランダムアクセス・メモリを含
むことができる。この様なフレ−ム・メモリを利用する
ビデオの用途では、フレ−ム・メモリ全体を直列にアク
セスする。こうして、フレ−ム固定及び分割スクリ−ン
・モニタ動作の特殊効果が支援される。然し、ズ−ム及
びパン機能は、この様な装置を用いて不可能であるか或
いは実用的でない。Conventional integrated circuit devices have sought to address this frame memory problem. However, these devices have not been able to create an architecture that adequately meets the needs for video. For example, when creating a wide variety of special effects, a small number of frames typically required
Devices containing only memory functions can be used. But
Since it has to be combined with a large number of conventional individual integrated circuits, there is little improvement over frame memories consisting solely of conventional individual integrated circuits. On the other hand,
Conventional frame memory integrated circuits can include random access memory with complete on-chip address calculations. In video applications utilizing such a frame memory, the entire frame memory is accessed serially. In this way, the special effects of frame fixed and split screen monitor operations are supported. However, zoom and pan functions are not possible or practical with such devices.
従って、業界には大量の周囲の集積回路を必要とせず
に、広い範囲の種々の特殊効果を出せる様に回路のア−
キテクチュアを最適にするフレ−ム・メモリ集積回路に
対する要望がある。Accordingly, the industry does not require a large amount of peripheral integrated circuits, and the circuitry of the circuit to provide a wide range of various special effects.
There is a need for a frame memory integrated circuit that optimizes the architecture.
問題点を解決する為の手段及び作用 従って、この発明の利点は、限られたランダムアクセ
スができる様にしたフレ−ム・メモリ回路を提供したこ
とである。この為、この発明に従って構成された装置
は、広い範囲の種々の特殊効果のビデオ用途に効率良く
使うことができる。SUMMARY OF THE INVENTION Accordingly, an advantage of the present invention is to provide a frame memory circuit that allows limited random access. Thus, a device constructed in accordance with the present invention can be efficiently used for a wide variety of special effects video applications.
この発明の別の利点は、種々のアドレス計算モ−ドを
含むメモリ回路を提供したことである。即ち、或る特殊
効果の機能に対する一部分のアドレス計算をメモリ回路
に移すことができ、このメモリ回路を利用するビデオの
用途では、計算に処理能力を割当てる必要がない。Another advantage of the present invention is that it provides a memory circuit that includes various address calculation modes. That is, a portion of the address calculation for a particular effect function can be transferred to a memory circuit, and in video applications utilizing this memory circuit, there is no need to allocate processing power to the calculation.
上に述べたこの発明の利点が、一形式では、デ−タ・
ストリ−ムを記憶して供給するメモリ回路によって実行
される。このメモリ回路が直列アクセス及びランダムア
クセスの両方ができる様にしている。ランダムアクセス
・メモリ・アレイのデ−タ入力がデ−タ・バッファに結
合され、このデ−タ・バッファがメモリ・アレイの動作
をデ−タ・ストリ−ムと同期させることができるように
する。ランダムアクセス・メモリ・アレイのアドレス入
力がアドレス・シ−ケンサに結合され、このシ−ケンサ
が、メモリ・アレイに相次いで印加される一続きのメモ
リ・アドレスを発生する。アドレス・バッファ・レジス
タがアドレス・シ−ケンサにやはり結合されている。ア
ドレス・バッファ・レジスタがアドレス・シ−ケンサに
ランダムアクセス・アドレスを供給して、アドレス・シ
−ケンサから供給される一続きのメモリ・アドレスを初
期設定する。The advantages of the invention described above are, in one form, for data
It is performed by a memory circuit that stores and supplies the stream. This memory circuit enables both serial access and random access. The data input of the random access memory array is coupled to a data buffer, which allows the operation of the memory array to be synchronized with the data stream. . The address input of the random access memory array is coupled to an address sequencer, which generates a series of memory addresses that are successively applied to the memory array. An address buffer register is also coupled to the address sequencer. An address buffer register provides a random access address to the address sequencer and initializes a series of memory addresses provided by the address sequencer.
この発明は、以下図面について詳しく説明するところ
から更によく理解されよう。図面全体に亘り、同様な部
分には同じ参照数字を用いている。The invention will be better understood from the following detailed description of the drawings. Throughout the drawings, the same reference numerals are used for similar parts.
実施例 第1図は受像管又はその他のビデオ表示端末装置に現
われる様なビデオ・フレ−ム10を示す。フレ−ム10が聴
視者には連続的なビデオ映像として見えるが、フレ−ム
10は多数のディジタル化画素12として電気的に表わすこ
とができる。各々の画素12が、フレ−ム10の映像内の多
数の極く小さい区域のうちの1つに対する色及び相対強
度の様なパラメ−タを定める。従って、フレ−ム10は比
較的多数の画素12を含むことがある。例えば、画素12の
488列及び画素12の488行を持つフレ−ムは、1フレ−ム
当り、合計238,144個の画素を持っている。FIG. 1 shows a video frame 10 as it appears on a picture tube or other video display terminal. Although the frame 10 appears to the viewer as a continuous video image, the frame 10
10 can be represented electrically as a number of digitized pixels 12. Each pixel 12 defines parameters such as color and relative intensity for one of a number of very small areas in the image of frame 10. Accordingly, frame 10 may include a relatively large number of pixels 12. For example, pixel 12
A frame with 488 columns and 488 rows of pixels 12 has a total of 238,144 pixels per frame.
典型的には画素12は、画素12の間の空間関係を保つ為
に、予定の順序で伝送され又はその他の形で処理され
る。例えば普通のラスタ走査の用途では、画素12は、フ
レ−ム10の第1行の第1列にある画素12を表わす画素12
aから始まって、順々にメモリ装置又はビデオ表示装置
に順順に伝送することができ、これがフレ−ム10の第1
行の最後の列にある画素12を表わす画素12bまで、順番
に続けられる。画素12b及び同期情報(図面に示してい
ない)を伝送した直後、第2行の第1列にある画素12を
表わす画素12cを伝送し、それに続いて、フレ−ム10の
第2行にある残りの画素12を順番に伝送することができ
る。フレ−ム10の最後の行の最後の列にある画素12を表
わす画素12dが伝送されるまで、この様に画素12の伝送
が続けられる。従って、画素12と初めの画素12aの間の
タイミング関係が分っている任意の処理装置は、フレ−
ム10内の画素12の空間的な位置を知っているか、或いは
それを容易に計算することができる。Typically, the pixels 12 are transmitted or otherwise processed in a predetermined order to preserve the spatial relationship between the pixels 12. For example, in a typical raster scanning application, pixel 12 is a pixel 12 representing pixel 12 in the first row and first column of frame 10.
Starting at a, the data can be transmitted to the memory device or the video display device in sequence, which is the first of the frames 10.
It continues in order up to pixel 12b representing pixel 12 in the last column of the row. Immediately after transmitting the pixel 12b and synchronization information (not shown), the pixel 12c representing the pixel 12 in the first column of the second row is transmitted, followed by the second row of the frame 10. The remaining pixels 12 can be transmitted in order. The transmission of pixels 12 continues in this manner until a pixel 12d representing pixel 12 in the last column of the last row of frame 10 has been transmitted. Therefore, any processing device that knows the timing relationship between pixel 12 and the first pixel 12a will be
You know the spatial position of the pixels 12 in the system 10, or you can easily calculate it.
ディジタルTV,VCR等は、フレ−ム10内の全部の画素12
を記憶することができる大きなフレ−ム・メモリ又はフ
ィ−ルド・メモリを持つことがある。画素12を併せたも
のが、フレ−ム・メモリに対する直列デ−タ・ストリ−
ムとなる。特殊効果を別とすると、この直列デ−タ・ス
トリ−ム内の画素12の相対的な順序は、画素12の空間関
係を保つ為に、フレ−ム・メモリから読取る時に一般的
に守らなければならない。然し、種種の特殊効果はこの
様に守られる順序を必要とせず、フレ−ム・メモリから
画素12が読取られる時、画素12の順序を正しく守ること
によって、貴重な計算時間が浪費されることがある。Digital TV, VCR, etc.
May have a large frame memory or a field memory capable of storing data. The combination of the pixels 12 is a serial data stream for the frame memory.
It becomes. Apart from special effects, the relative order of the pixels 12 in this serial data stream must generally be preserved when reading from frame memory to preserve the spatial relationship of the pixels 12. Must. However, various special effects do not require an order to be preserved in this way, and when pixels 12 are read from frame memory, preserving the order of pixels 12 wastes valuable computing time. There is.
この様な1つの特殊効果が、フレ−ムの小さな一部分
をビデオ表示全体を埋める様に拡大するズ−ム効果であ
る。例えば、第1図のフレ−ム10がビデオ表示全体を表
わすとすると、フレ−ム10のうち、行i及びjと列m及
びnによって区切られた区域をズ−ム特殊効果で拡大し
て、フレ−ム10全体を埋めことができる。この為、ズ−
ム特殊効果では、フレ−ム10の中にあって、行i及びj
及び列m及びnによって区切られた区域の外側にある全
ての画素12は、作用せず、捨てることができる。云い換
えれば、この様に作用しない画素12はフレ−ム・メモリ
に記憶したり或いはそれから読取る必要がない。従っ
て、列m及び行iにある画素12が、ズ−ム特殊効果の最
初の画素12aとして利用される。有効な画素12を重複し
てフレ−ム10の1行全体を完成することができ、行を重
複して、ズ−ム効果の垂直成分を完成することができ
る。One such special effect is a zoom effect that enlarges a small portion of the frame to fill the entire video display. For example, if the frame 10 of FIG. 1 represents the entire video display, the area of the frame 10 delimited by rows i and j and columns m and n is enlarged by the zoom special effect. , The entire frame 10 can be filled. For this reason,
In the special effect, lines i and j in frame 10
And all pixels 12 outside the area delimited by columns m and n have no effect and can be discarded. In other words, pixels 12 that do not work in this manner need not be stored in or read from frame memory. Therefore, the pixel 12 at column m and row i is used as the first pixel 12a of the zoom special effect. Valid pixels 12 can be overlapped to complete an entire row of frame 10, and rows can be overlapped to complete the vertical component of the zoom effect.
分割スクリ−ン特殊効果では、フレ−ム10全体を、フ
レ−ム10の行j及び最後の行と、フレ−ム10の列n及び
最後の列とによって区切られた様なスクリ−ンの小さい
区域に縮小することができる。この特殊効果を達成する
には、画素12のフレ−ム10全体の内の予定数の画素12毎
に、1つの画素12だけを利用し、中間の作用しない画素
12を無視する(即ち、画素を飛越す)。第1図に示す例
では、フレ−ム10の3つの列毎に1つ、そして3つの行
毎に1つからの画素12だけを使って、縮小フレ−ムが形
成されている。In the split screen special effect, the entire frame 10 is defined by a screen such as that delimited by row j and the last row of the frame 10 and column n and the last column of the frame 10. Can be reduced to a small area. To achieve this special effect, only one pixel 12 is used for every predetermined number of pixels 12 in the entire frame 10 of pixels 12, and the intermediate inactive pixels are used.
Ignore 12 (ie skip pixels). In the example shown in FIG. 1, a reduced frame is formed using only pixels 12 from one for every three columns of frame 10 and one for every three rows.
この発明は、フレ−ム・メモリとして作用すると共
に、上記の並びにその他の特殊効果を効率良く実施する
ことができる様なメモリ回路を提供する。第2図はこの
発明に従って構成されたメモリ回路14のブロック図であ
る。一般的に、好ましい実施例のメモリ回路14は、262,
144個の4ビット幅のワ−ドとして構成された220、即
ち、1,048,576ビットの記憶内容を持つシングル・チッ
プ集積回路を表わす。従って、画素12の488×488フレ−
ム(第1図参照)全体のバッファ動作又は記憶に十分な
量のワ−ドが供給される。各々の画素を正確に記述する
のに4ビットより多くの精度が要求される場合、追加の
メモリ回路14を使って、この様な余分なビットを記憶す
ることができる。The present invention provides a memory circuit which functions as a frame memory and can efficiently implement the above-mentioned and other special effects. FIG. 2 is a block diagram of the memory circuit 14 constructed according to the present invention. Generally, the memory circuit 14 of the preferred embodiment comprises 262,
Represents a single-chip integrated circuit having a storage content of 2 20 , or 1,048,576 bits, organized as 144 4-bit wide words. Therefore, the 488 × 488 frame of pixel 12
A sufficient amount of word is provided to buffer or store the entire system (see FIG. 1). If more than four bits of precision are required to accurately describe each pixel, additional memory circuitry 14 can be used to store such extra bits.
メモリ回路14は一般的に直列アクセス・モ−ドで動作
するが、限られた規模で、メモリ回路14のランダムアク
セスができる様にする特別の特徴を持っている。当業者
であれば、直列アクセスとは、デ−タをメモリに記憶し
たのと同じ順序で、デ−タをメモリから読出さなければ
ならない様なデ−タの記憶及び読取モ−ドを指すことが
理解されよう。更に、ランダムアクセスとは、そのメモ
リ位置に対応する一意的なアドレスを供給することによ
り、メモリ・アレイ内の任意の位置に書込み、読取り又
はの他の形でアクセスすることができることを云う。Memory circuit 14 generally operates in a serial access mode, but has a special feature that allows random access of memory circuit 14 on a limited scale. One skilled in the art will understand that serial access refers to a data storage and read mode in which data must be read from memory in the same order as the data was stored in memory. It will be understood. Further, random access refers to the ability to write, read, or otherwise access any location in the memory array by providing a unique address corresponding to that memory location.
具体的に云うと、メモリ回路14が直列画素デ−タ入力
16aを持ち、好ましい実施例では、これが4ビットのデ
−タを供給する。直列画素デ−タ入力16aが書込み直列
ラッチ18aの入力ポ−トに結合され、書込み直列ラッチ8
aの出力ポ−トが書込みレジスタ20aの入力ポ−トに結合
される。書込みレジスタ20aの出力ポ−トがメモリ・ア
レイ24のデ−タ入力ポ−ト22aに結合される。好ましい
実施例では、メモリ・アレイ24は、218、即ち、262,144
個の4ビット・メモリ位置を持つダイナミック・ランダ
ム・アクセス・メモリ(DRAM)アレイである。メモリ・
アレイ24のデ−タ出力ポ−ト22bが読取レジスタ20bのデ
−タ入力ポ−トに結合され、読取レジスタ20bのデ−タ
出力ポ−トが読取直列ラッチ18bのデ−タ入力ポ−トに
結合される。読取直列ラッチ18bのデ−タ出力ポ−トが
直列画素デ−タ出力16bに結合され、好ましい実施例で
は、これが4ビットのデ−タを供給する。More specifically, the memory circuit 14 has a serial pixel data input.
16a, which in the preferred embodiment provides 4 bits of data. Serial pixel data input 16a is coupled to the input port of write serial latch 18a, and write serial latch 8a.
The output port of a is coupled to the input port of write register 20a. The output port of write register 20a is coupled to data input port 22a of memory array 24. In the preferred embodiment, memory array 24 has 2 18 , or 262,144.
A dynamic random access memory (DRAM) array with four 4-bit memory locations. memory·
The data output port 22b of array 24 is coupled to the data input port of read register 20b, and the data output port of read register 20b is connected to the data input port of read serial latch 18b. To be joined. The data output port of the read serial latch 18b is coupled to the serial pixel data output 16b, which, in the preferred embodiment, provides four bits of data.
直列書込みクロック端子26aが書込みアドレス発生器2
8a、調停及び制御回路30、及び書込み直列ラッチ18aの
クロック入力に結合される。同様に、直列読取クロック
端子26bが読取アドレス発生器28b、調停及び制御回路3
0、及び読取直列ラッチ18bのクロック入力に結合され
る。リフレッシュ・アドレス及びタイミング回路32の出
力が調停及び制御回路30の入力に結合され、調停及び制
御回路30の出力が、書込みレジスタ20aのクロック入
力、読取レジスタ20bのクロック入力、メモリ・アレイ2
4の制御入力及びメモリ・アレイ24のアドレス入力に結
合される。The serial write clock terminal 26a is the write address generator 2
8a, coupled to the clock input of the arbitration and control circuit 30, and the write serial latch 18a. Similarly, the serial read clock terminal 26b is connected to the read address generator 28b, the arbitration and control circuit 3
0, and is coupled to the clock input of the read serial latch 18b. The output of the refresh address and timing circuit 32 is coupled to the input of the arbitration and control circuit 30, and the output of the arbitration and control circuit 30 is the clock input of the write register 20a, the clock input of the read register 20b, the memory array 2
4 and is coupled to the address input of the memory array 24.
第2図に示す様に、アドレス発生器28a及び28bは、好
ましい実施例では、構造的に互に同様である。即ち、書
込み制御デ−タ端子34aが書込みアドレス発生器28a内の
アドレス・バッファ・レジスタ36aの直列デ−タ入力に
結合される。読取制御デ−タ端子34bが読取アドレス発
生器28b内のアドレス・バッファ・レジスタ36bの直列デ
−タ入力に結合される。同様に、書込み制御ストロ−ブ
端子38aがアドレス・バッファ・レジスタ36aのクロック
入力に結合され、読取制御ストロ−ブ端子38bがアドレ
ス・バッファ・レジスタ36bのクロック入力に結合され
る。アドレス・バッファ・レジスタ36aのデ−タ出力が
アドレス・シ−ケンサ40aのデ−タ入力に結合され、ア
ドレス・バッファ・レジスタ36bのデ−タ出力がアドレ
ス・シ−ケンサ40bのデ−タ入力に結合される。書込み
リセット端子42aがアドレス・シ−ケンサ40aのクリア入
力に結合され、書込み転送端子44aがアドレス・シ−ケ
ンサ40aのプリセット入力に結合される。読取リセット
端子42bがアドレス・シ−ケンサ40bのクリア入力に結合
され、読取転送端子44bがアドレス・シ−ケンサ40bのプ
リセット入力に結合される。端子26aがアドレス発生器2
8a内のアドレス・シ−ケンサ40aのクロック入力に結合
され、端子26bがアドレス発生器28b内のアドレス・シ−
ケンサ40bのクロック入力に結合される。アドレス・シ
−ケンサ40aの出力(46a)がアドレス発生器28aからの
出力信号を出し、調停及び制御回路30の入力に結合され
る。同様に、アドレス・シ−ケンサ40bの出力(46b)が
アドレス発生器20bからの出力信号を出し、調停及び制
御回路30に結合される。メモリ回路14は20ピン集積回路
パッケ−ジ内に設けることができる。As shown in FIG. 2, address generators 28a and 28b are structurally similar to one another in a preferred embodiment. That is, the write control data terminal 34a is coupled to the serial data input of the address buffer register 36a in the write address generator 28a. Read control data terminal 34b is coupled to the serial data input of address buffer register 36b in read address generator 28b. Similarly, write control strobe terminal 38a is coupled to the clock input of address buffer register 36a, and read control strobe terminal 38b is coupled to the clock input of address buffer register 36b. The data output of address buffer register 36a is coupled to the data input of address sequencer 40a, and the data output of address buffer register 36b is the data input of address sequencer 40b. Is combined with Write reset terminal 42a is coupled to the clear input of address sequencer 40a, and write transfer terminal 44a is coupled to the preset input of address sequencer 40a. Read reset terminal 42b is coupled to the clear input of address sequencer 40b, and read transfer terminal 44b is coupled to the preset input of address sequencer 40b. Terminal 26a is address generator 2
8a is coupled to the clock input of the address sequencer 40a and the terminal 26b is connected to the address sequencer in the address generator 28b.
Coupled to the clock input of the gen 40b. The output (46a) of address sequencer 40a provides an output signal from address generator 28a and is coupled to the input of arbitration and control circuit 30. Similarly, the output (46b) of address sequencer 40b provides an output signal from address generator 20b and is coupled to arbitration and control circuit 30. The memory circuit 14 can be provided in a 20-pin integrated circuit package.
前に述べた様に、メモリ回路14は直列アクセス・モ−
ド又は限られたランダムアクセス・モ−ドの何れかで動
作させることができる。更に、メモリ回路14に対するデ
−タの記憶又は書込みは、メモリ回路14からのデ−タの
読取又は供給と非同期的に行なうことができる。端子42
aの書込みリセット信号を作動して、アドレス・シ−ケ
ンサ40aをクリアすることにより、メモリ回路14に直列
に書込みをすることができる。その後、端子26aに直列
書込みクロック信号を出しながら、デ−タ入力16aに4
ビットのデ−タ・ニブルを印加することにより、4ビッ
ト幅の直列デ−タ・ストリ−ムをメモリ回路14に記憶す
ることができる。直列書込みクロック信号が1回出され
ると、書込み直列ラッチ18aが1つの4ビット・デ−タ
・ニブルを一時的に記憶し又はバッファ作用をする。書
込み直列ラッチ18aが4ビット幅のシフトレジスタとし
て作用する。従って、デ−タ入力16aに印加された直列
画素デ−タ・ストリ−ムの後続の4ビット・ニブルが、
この後で直列書込みクロック信号が出る時に、直列ラッ
チ18aシフトして入る。As mentioned earlier, the memory circuit 14 has a serial access mode.
Mode or limited random access mode. Further, data can be stored or written to the memory circuit 14 asynchronously with reading or supplying data from the memory circuit 14. Terminal 42
By activating the write reset signal of a to clear the address sequencer 40a, the memory circuit 14 can be written in series. Thereafter, while a serial write clock signal is output to the terminal 26a, four bits are input to the data input 16a.
By applying a bit data nibble, a 4-bit wide serial data stream can be stored in the memory circuit 14. Once the serial write clock signal is issued, the write serial latch 18a temporarily stores or buffers one 4-bit data nibble. Write serial latch 18a acts as a 4-bit wide shift register. Therefore, the subsequent 4-bit nibble of the serial pixel data stream applied to data input 16a is:
Thereafter, when the serial write clock signal is output, the serial latch 18a shifts in.
更に、直列書込みクロック信号が出る度に、書込アド
レス発生器28aのアドレス・シ−ケンサ40aが、新しいラ
ンダムアクセス・アドレスを調停及び制御回路30に供給
する。云え換えれば、アドレス・シ−ケンサ40aは、書
込み直列ラッチ18aに記憶されているデ−タ・ストリ−
ムに対応する様なアドレスのストリ−ムを調停及び制御
回路30に供給する。Further, each time a serial write clock signal is issued, the address sequencer 40a of the write address generator 28a supplies a new random access address to the arbitration and control circuit 30. In other words, the address sequencer 40a stores the data stream stored in the write serial latch 18a.
A stream of an address corresponding to the system is supplied to the arbitration and control circuit 30.
調停及び制御回路30がアドレス発生器28a〜28bとリフ
レッシュ・アドレス及びタイミング回路32から、アドレ
スを受取る。回路30がこれらの入力及び種々のタイミン
グ信号を監視して、これらの入力に供給されたどのアド
レスをメモリ・アレイ24に転送すきであるかを決定す
る。調停及び制御回路30が、メモリ・アレイ24を構成す
るダイナミック・メモリのタイミング動作を制御する普
通の論理回路を含んでいる。即ち、調停及び制御回路30
がアドレス発生器28aによって発生されたアドレスをメ
モリ・アレイ24に送り、メモリ・アレイ24にデ−タを書
込むことができる様にするが、メモリ・アレイ24のリフ
レッシュ動作又は読取アクセスの為に、遅延が起ること
がある。従って、調停及び制御回路30は更に記憶装置を
持っていて、メモリ・アレイ24に直ちにアクセスするこ
とが阻止された時、アドレス発生器28a〜28bによって発
生されたアドレスが失われない様にする。調停及び制御
回路30が、直列画素デ−タをメモリ・アレイ24に書込む
ことができる時を確認した時、このデ−タが書込み直列
ラッチ18aから書込みレジスタ20aに転送され、その後メ
モリ・アレイ24に書込まれる。従って、書込み直列ラッ
チ18a及び書込みレジスタ20aを併せたものが二重バッフ
ァ方式となり、メモリ回路14に対する直列画素デ−タの
記憶に対してメモリ・アレイ24の非同期的な動作ができ
る様にする。Arbitration and control circuit 30 receives addresses from address generators 28a-28b and refresh address and timing circuit 32. Circuit 30 monitors these inputs and various timing signals to determine which addresses provided to these inputs are to be transferred to memory array 24. Arbitration and control circuit 30 includes the usual logic circuitry that controls the timing operation of the dynamic memories that make up memory array 24. That is, the arbitration and control circuit 30
Sends the address generated by the address generator 28a to the memory array 24 so that data can be written to the memory array 24, but for refresh operations or read access of the memory array 24. , A delay may occur. Thus, the arbitration and control circuit 30 also has storage to prevent the addresses generated by the address generators 28a-28b from being lost when immediate access to the memory array 24 is prevented. When the arbitration and control circuit 30 determines when serial pixel data can be written to the memory array 24, the data is transferred from the write serial latch 18a to the write register 20a, and then the memory array. Written on 24. Therefore, the combination of the write serial latch 18a and the write register 20a is of a double buffer type, so that the memory array 24 can operate asynchronously with respect to storage of serial pixel data in the memory circuit 14.
メモリ・アレイ24からのデ−タの読取は、メモリ・ア
レイ24へのデ−タの記憶について上に述べたのと同様に
行なわれる。即ち、アドレス発生器28bによって発生さ
れたアドレスが、適当な時刻に調停及び制御回路30を介
して転送され、メモリ・アレイ24からのデ−タを読取レ
ジスタ20bに読込む、その後、このデ−タが読取直列ラ
ッチ18bに転送され、このデ−タを、端子26bに直列読取
クロック信号を印加することによって、デ−タ出力端子
16bに発生することができる様にする。直列デ−タ出力
(16b)に発生されるのは、メモリ・アレイ24の動作に
対して非同期的であると共に、直列画素デ−タをメモリ
回路14に端子16aから記憶するのに対しても非同期的で
ある。Reading data from memory array 24 is performed in a manner similar to that described above for storing data in memory array 24. That is, the address generated by the address generator 28b is transferred through the arbitration and control circuit 30 at an appropriate time, and the data from the memory array 24 is read into the read register 20b. The data is transferred to the read serial latch 18b, and the data is transferred to a data output terminal by applying a serial read clock signal to a terminal 26b.
16b so that it can occur. The generation of the serial data output (16b) is asynchronous with respect to the operation of the memory array 24 and also for storing serial pixel data in the memory circuit 14 from the terminal 16a. It is asynchronous.
メモリ回路14の限られたランダムアクセスの特徴が、
アドレス発生器28a〜28bによって得られる。第2図に示
す実施例のメモリ回路14では、書込みアドレス発生器28
a及び読取アドレス発生器28bは、書込みアドレス発生器
28aが書込みアドレスを発生するのに対して、読取アド
レス発生器28bが読取アドレスを発生することを別とす
れば、構造も動作も同一である。従って、両方のアドレ
ス発生器28a〜28bの説明として、書込みアドレス発生器
28aだけを説明する。当業者であれば、好ましい実施例
は読取アドレス発生器28bが同じ様に動作することが理
解されよう。The limited random access feature of the memory circuit 14
Obtained by address generators 28a-28b. In the memory circuit 14 of the embodiment shown in FIG.
a and read address generator 28b are write address generators.
The structure and operation are the same, except that the read address generator 28b generates a read address while the read address generator 28b generates a write address. Therefore, as an explanation of both address generators 28a-28b, the write address generator
Only 28a will be explained. Those skilled in the art will appreciate that the preferred embodiment operates the read address generator 28b in a similar manner.
ランダムアクセス・アドレスは、このアドレスを制御
デ−タ端子34aに逐次的に印加し、端子34aに有効デ−タ
を現れる時に、端子38aに印加される制御ストロ−ブ信
号を作動することにより、アドレス・バッファ・レジス
タ36aに直列にロ−ドすることができる。この為、第2
図に示す実施例では、アドレス・バッファ・レジスタ36
aが直列シフトレジスタを表わす。直列シフトレジスタ
を使うと、並列ロ−ド形レジスタに比べて、集積回路で
メモリ回路14を構成するのに必要な外部の数が節約され
る。ランダムアクセス・アドレスがアドレス・バッファ
・レジスタ36aに入力された後、端子44aに書込み転送信
号を印加することにより、それをデ−タ・シ−ケンサ40
aに転送することができる。この発明の好ましい実施例
では、アドレス・シ−ケンサ40aはプリセット可能な2
進カウンタ又はその他のプリッセト可能なシ−ケンサ回
路を表わすものであって良い。即ち、転送されたアドレ
スが、アドレス発生器28aによってこの後で発生される
一続きのアドレスを開始する。アドレス・シ−ケンサ40
aが2進カウンタである場合、後続のアドレスが、この
プリセットされた値から開始して、インクリメント又は
デクレメントする。The random access address is obtained by sequentially applying this address to the control data terminal 34a and activating a control strobe signal applied to terminal 38a when valid data appears at terminal 34a. It can be loaded serially into the address buffer register 36a. For this reason, the second
In the illustrated embodiment, the address buffer register 36
a represents a serial shift register. The use of a serial shift register saves the number of external components required to construct the memory circuit 14 on an integrated circuit, as compared to a parallel load register. After the random access address is input to the address buffer register 36a, a write transfer signal is applied to the terminal 44a, thereby making it available to the data sequencer 40.
can be forwarded to a. In the preferred embodiment of the present invention, the address sequencer 40a has a presettable 2
It may represent a binary counter or other pre-settable sequencer circuit. That is, the transferred address begins a series of addresses subsequently generated by the address generator 28a. Address sequencer 40
If a is a binary counter, subsequent addresses increment or decrement, starting from this preset value.
メモリ・アレイ24が218個の4ビット・ワ−ドを記憶
している場合、アドレス・バッファ・レジスタ36aが18
ビット・レジスタであるのが有利であり、アドレス・シ
−ケンサ40aは18ビット・カウンタ又はその他のシ−ケ
ンサ回路であって良い。他方、アドレス・バッファ・レ
ジスタ36a及びアドレス・シ−ケンサ40aは、例えば9ビ
ットと云う様に、これより少ないビット数を持っていて
良い。9ビットの場合、アドレス・バッファ・レジスタ
36aから供給されるランダムアクセス・アドレスが、各
々のペ−ジ又は行が29、即ち512ワ−ドを記憶している
場合、メモリ・ペ−ジ又は行を初めをアクセスすること
ができる。If the memory array 24 stores 218 4-bit words, the address buffer register 36a stores 18 bits.
Advantageously, it is a bit register, and the address sequencer 40a may be an 18-bit counter or other sequencer circuit. On the other hand, the address buffer register 36a and the address sequencer 40a may have a smaller number of bits, for example, 9 bits. Address buffer register for 9 bits
Random access address supplied from 36a are each Bae - di- or line 2 9, namely 512 word - If storing the de memory Paix - can access the first di or row.
アドレス・バッファ・レジスタ36aを含めて、限られ
たランダムアクセスの特徴を持たせたことにより、ズ−
ム特殊効果でメモリ回路14を効率良く利用することがで
きる。例えば、直列アクセス・モ−ドを使ってメモリ・
フレ−ム全体をメモリ・アレイ24に書込むことにより、
ズ−ム効果を達成することができる。第1図の行i列m
にある画素アドレスの様な開始の画素アドレスを読取ア
ドレス・バッファ・レジスタ36bにロ−ドし、アドレス
・シ−ケンサ40bに転送することができる。フレ−ム10
の内、フレ−ム全体に拡大しようとする部分の最初の
行、例えば行iを、例えば行i、列nに対応する画素が
出力端子16bに現われるまで、直列モ−ド又は逐次モ−
ドでメモリ・アレイ24から読取ることができる。アドレ
ス・バッファ・レジスタ36bからのランダムアクセス・
アドレスをアドレス・シ−ケンサ40bに転送することに
より、垂直ズ−ム作用を行なうのに必要な回数だけ何回
でもある行を繰返すことができる。その後、行(i+
1)及び列mにある画素に対応するアドレスをアドレス
・バッファ・レジスタ36bにロ−ドし、アドレス・シ−
ケンサ40bに転送することができる。拡大しようとする
フレ−ムの最後の画素がメモリ・アレイ24から出力され
るまで、この過程を続ける。この特徴により、ビデオ装
置は、画素12a(第1図に示す)の様な最初のアドレス
から、メモリ回路14のアクセスを開始して、メモリ・ア
レイ24内に記憶されている使わない画素をアクセスする
必要がない。この結果、動作が早くなる。By providing limited random access features, including the address buffer register 36a,
The memory circuit 14 can be efficiently used by the special effect. For example, using serial access mode,
By writing the entire frame to the memory array 24,
A zoom effect can be achieved. Row i column m in FIG.
The starting pixel address, such as the pixel address at, can be loaded into the read address buffer register 36b and transferred to the address sequencer 40b. Frame 10
Of the portion to be expanded to the entire frame, for example, row i, for example, until the pixel corresponding to row i, column n appears at the output terminal 16b, the serial mode or the sequential mode.
Read from memory array 24 with Random access from address buffer register 36b
By transferring the address to the address sequencer 40b, a certain number of rows can be repeated as many times as necessary to perform the vertical zoom operation. Then, the line (i +
1) The address corresponding to the pixel in column m is loaded into the address buffer register 36b, and the address
It can be transferred to the kensa 40b. This process is continued until the last pixel of the frame to be enlarged is output from the memory array 24. This feature allows the video device to begin accessing memory circuit 14 from the first address, such as pixel 12a (shown in FIG. 1), to access unused pixels stored in memory array 24. No need to do. As a result, the operation becomes faster.
この発明では、別の実施例のアドレス発生器28a〜28b
も考えられる。第1の別の実施例はアドレス発生器28a
〜28bが第3図に示されている。第3図は1つのアドレ
ス発生器28だけを示している。第3図に示すアドレス発
生器28は書込みアドレス発生器28a又は読取発生器28b
(第2図参照)の何れとしても作用し得る。In the present invention, another embodiment of the address generators 28a to 28b
Is also conceivable. A first alternative is address generator 28a.
28b are shown in FIG. FIG. 3 shows only one address generator 28. The address generator 28 shown in FIG. 3 is a write address generator 28a or a read generator 28b.
(See FIG. 2).
第1の別の実施例のアドレス発生器28では、アドレス
・バッファ・レジスタ36が直列でも並列でもロ−ドする
ことができる。即ち、前に第2図について説明した様な
書込み制御デ−タ端子34a又は読取制御デ−タ端子34bの
何れを表わすものであってもよいが、制御デ−タ端子34
が、アドレス・バッファ・レジスタ36の直列デ−タ入力
に結合される。制御ストロ−ブ端子38がアドレス・バッ
ファ・レジスタ36の直列クロック入力及びアドレス・オ
フセット・レジスタ48の直列クロック入力に結合され
る。アドレス・バッファ・レジスタ36の並列デ−タ出力
が加算器50の第1の入力及びアドレス・シ−ケンサ40の
デ−タ入力に結合される。アドレス・オフセット・レジ
スタ48の並列デ−タ出力が加算器50の第2の入力に結合
される。加算器50の出力がアドレス・バッファ・レジス
タ36の並列デ−タ入力に結合され、転送端子44がアドレ
ス・バッファ36の並列クロック入力とアドレス・シ−ケ
ンサ40のプリセット入力とに結合される。アドレス・バ
ッファ・レジスタ36の並列デ−タ出力又は直列出力ビッ
トの内の最上位ビットがアドレス・オフセット・レジス
タ48の直列デ−タ入力に結合される。直列クロック端子
26がアドレス・シ−ケンサ40のクロック入力に結合さ
れ、リセット端子42がアドレス・シ−ケンサ40のクリア
入力に結合される。アドレス・シ−ケンサ40のデ−タ出
力がアドレス発生器の出力(46)に結合される。In the address generator 28 of the first alternative embodiment, the address buffer registers 36 can be loaded either serially or in parallel. That is, it may represent either the write control data terminal 34a or the read control data terminal 34b as described above with reference to FIG.
Is coupled to the serial data input of the address buffer register 36. A control strobe terminal 38 is coupled to the serial clock input of the address buffer register 36 and the serial clock input of the address offset register 48. The parallel data output of address buffer register 36 is coupled to a first input of adder 50 and to a data input of address sequencer 40. The parallel data output of address offset register 48 is coupled to a second input of adder 50. The output of adder 50 is coupled to the parallel data input of address buffer register 36, and transfer terminal 44 is coupled to the parallel clock input of address buffer 36 and the preset input of address sequencer 40. The most significant bit of the parallel data output or serial output bit of address buffer register 36 is coupled to the serial data input of address offset register 48. Series clock terminal
26 is coupled to the clock input of the address sequencer 40, and the reset terminal 42 is coupled to the clear input of the address sequencer 40. The data output of address sequencer 40 is coupled to the output (46) of the address generator.
この別の第1の実施例では、アドレス・バッファ・レ
ジスタ36及びアドレス・シ−ケンサ40は、第2図のアド
レス発生器28a〜28bについて上に述べた動作と同様に動
作する。然し、この第1の別の実施例では、端子34に供
給された制御デ−タを使って、アドレス・バッファ・レ
ジスタ36及びアドレス・オフセット・レジスタ48の両方
にロ−ドする。従って、制御デ−タの余分なビットが、
余分の集積回路のピンを必要とせずにメモリ回路14にロ
−ドされる。更に、アドレス・オフ・レジスタ48からの
最上位ビット又は直列出力ビット51を、読取及び書込み
アドレス発生器28a及び28b(第1図参照)の内の他方に
対する制御デ−タ入力に送ることができるのが有利であ
る。更に、端子38に印加された制御ストロ−ブ信号を第
2図の制御ストロ−ブ端子38a及び38bの内の他方に送る
ことができる。アドレス発生器28a及び28bの間のこの2
つの接続により、第2図に示した構造から2つの集積回
路ピンが除かれる。In this alternative first embodiment, the address buffer register 36 and the address sequencer 40 operate in a manner similar to that described above for the address generators 28a-28b of FIG. However, in this first alternative embodiment, the control data supplied to terminal 34 is used to load both address buffer register 36 and address offset register 48. Therefore, the extra bits of the control data
It is loaded into memory circuit 14 without the need for extra integrated circuit pins. In addition, the most significant bit or serial output bit 51 from the address off register 48 can be sent to the control data input for the other of the read and write address generators 28a and 28b (see FIG. 1). Is advantageous. Further, the control strobe signal applied to terminal 38 can be sent to the other of the control strobe terminals 38a and 38b of FIG. This 2 between address generators 28a and 28b
One connection removes two integrated circuit pins from the structure shown in FIG.
この発明の今述べた第1の別の実施例では、アドレス
・オフセット・レジスタ48に入っている制御デ−タが、
アドレス・バッファ・レジスタ36に入っている現在の初
期アドレスの値に加算され、新しい初期設定用のランダ
ムアクセス・アドレスの値となる。この新しい初期設定
用の値が、アドレス・シ−ケンサ40に現在のアドレスの
値が転送された時に、アドレス・バッファ・レジスタ36
にロ−ドされる。In the first alternative embodiment just described of the present invention, the control data contained in the address offset register 48 is:
The value is added to the value of the current initial address stored in the address buffer register 36, and becomes the value of the new random access address for initialization. This new initial value is stored in the address buffer register 36 when the value of the current address is transferred to the address sequencer 40.
Is loaded.
更に第1図について説明すると、この発明のこの第1
の別の実施例は、例えばズ−ム特殊効果を実施する時に
有利であることがある。即ち、アドレス・オフセット・
レジスタ48にロ−ドされたアドレス・オフセット値は、
1つの行の列nと次の行の列mの間に発生する使わない
画素の分量を表わすものであってよい。フレ−ムの各行
の終りに、端子44に転送信号を出し、次の行の列nに対
応する、次に使う画素のランダムアクセス・アドレスが
自動的に計算され、アドレス・バッファ・レジスタ36に
記憶されて、メモリ回路14の別の一続きの逐次的なアク
セスを開始する。メモリ回路14を用いるビデオ装置は、
メモリ回路14の外部の部品がこのアドレスを計算する必
要がないので、それ程複雑でなくなる。Still referring to FIG. 1, this first embodiment of the present invention will be described.
Other embodiments of the present invention may be advantageous, for example, when implementing zoom special effects. That is, address offset
The address offset value loaded into register 48 is
It may represent the amount of unused pixels that occur between column n of one row and column m of the next row. At the end of each row of the frame, a transfer signal is issued to terminal 44, and the random access address of the next pixel to be used, corresponding to column n of the next row, is automatically calculated and stored in address buffer register 36. Once stored, another series of sequential accesses of the memory circuit 14 is initiated. A video device using the memory circuit 14,
There is no need for components external to the memory circuit 14 to calculate this address, so it is less complicated.
第2図に示したアドレス発生器28a〜28bの別の第2の
実施例が第4図に示されている。第4図の実施例は、ラ
ンダムアクセス・アドレスを並列の形でアドレス・バッ
ファ・レジスタ36にロ−ドすることができることを示し
ており、これは普通のマイクロプロセッサ集積回路との
両立性が一層良いことがある。然し、この実施例を構成
するのに必要な集積回路ピンの数が、第2図及び第3図
について説明した実施例よりも増加する。更に、第4図
は、アドレス・バッファ・レジスタ36の他に、交代的な
アドレス・バッファ・レジスタ52を含むことを示してい
る。具体的に云うと、制御デ−タ端子34は8ビットのマ
イクロプロセッサ・デ−タ・バスに供給するのが有利で
あり、このバスがアドレス・バッファ・レジスタ36の個
別の8ビット部分54a,54b,54cのデ−タ入力に結合さ
る。更に、制御デ−タ端子34が交代的なアドレス・バッ
ファ・レジスタ52の個別の8ビット部分56a,56b,56cの
デ−タ入力に結合される。個別の部分54a乃至54cのデ−
タ出力を併せたものが24ビット・バスを構成し、それが
マルチプレクサ58の第1のデ−タ入力に結合される。同
様に、個別の部分56a乃至56cのデ−タ出力が24ビット・
バスを構成し、それがマルチプレクサ58の第2のデ−タ
入力に結合される。マルチプレクサ58のデ−タ出力が、
この第2の別の実施例でアドレス・シ−ケンサ40として
作用する2進カウンタのデ−タ入力に結合される。勿
論、当業者であれば、アドレス・バッファ・レジスタ36
及び交代的なアドレス・バッファ・レジスタ52に含まれ
るサブレジスタの数、及び上に延べたバス内のビット数
が、特定の用途の条件に従って大幅に変えられることは
明らかであろう。Another second embodiment of the address generators 28a-28b shown in FIG. 2 is shown in FIG. The embodiment of FIG. 4 shows that the random access address can be loaded into the address buffer register 36 in a parallel fashion, which is more compatible with ordinary microprocessor integrated circuits. There are good things. However, the number of integrated circuit pins required to construct this embodiment is greater than in the embodiment described with reference to FIGS. FIG. 4 further shows that in addition to the address buffer register 36, an alternate address buffer register 52 is included. In particular, control data terminal 34 is advantageously provided to an 8-bit microprocessor data bus, which provides a separate 8-bit portion 54a, 54a, of address buffer register 36. It is connected to the data input of 54b and 54c. In addition, a control data terminal 34 is coupled to the data inputs of separate 8-bit portions 56a, 56b, 56c of the alternate address buffer register 52. Data of the individual parts 54a to 54c
The data outputs together form a 24-bit bus, which is coupled to the first data input of multiplexer 58. Similarly, the data output of the individual parts 56a to 56c is a 24-bit data output.
Constitutes a bus, which is coupled to the second data input of multiplexer 58. The data output of multiplexer 58 is
In this second alternative embodiment, it is coupled to the data input of a binary counter which acts as an address sequencer 40. Of course, those skilled in the art will recognize that the address buffer register 36
It will be apparent that the number of sub-registers included in the alternate and alternate address buffer registers 52, and the number of bits in the bus above, can vary significantly depending on the requirements of the particular application.
更にマイクロプロセッサ・アドレス入力端子60a,60b,
60cがデコ−ダ62のアドレス入力に結合され、アドレス
入力端子60dがデコ−ダ62の付能入力に結合される。前
に述べた制御ストロ−ブ端子38がデコ−ダ62の付能入力
に結合される。デコ−ダ62の出力(01〜06)がアドレス
・バッファ・レジスタの個別の部分54a−54cのクロック
入力と、交代的なアドレス・バッファ・レジスタの個別
の部分56a−56cのクロック入力とに夫々結合される。デ
コ−ダ62の出力(07)がフリップフロップ64のクロック
入力に結合される。このフリップフロップは、クロック
入力が作動された時、トグルする様に構成されている。
フリップフロップ64の出力がマルチプレクサ58の選択入
力に結合される。デコ−ダ62出力(08)が2進カウンタ
40のプリセット入力に結合される。直列クロック26が2
進カウンタ40のクロック入力に結合され、リセット端子
42がフリップフロップ64のクリア入力及び2進カウンタ
40のクリア入力に結合される。2進カウンタ40の出力が
アドレス発生器28の出力(46)に結合される。Further, microprocessor address input terminals 60a, 60b,
60c is coupled to the address input of decoder 62, and address input terminal 60d is coupled to the enabled input of decoder 62. The previously described control strobe terminal 38 is coupled to the enabled input of the decoder 62. The outputs (01 to 06) of the decoder 62 are applied to the clock inputs of the separate portions 54a-54c of the address buffer register and the clock inputs of the separate portions 56a-56c of the alternate address buffer register, respectively. Be combined. The output (07) of decoder 62 is coupled to the clock input of flip-flop 64. The flip-flop is configured to toggle when the clock input is activated.
The output of flip-flop 64 is coupled to a select input of multiplexer 58. Decoder 62 output (08) is a binary counter
Combined with 40 preset inputs. The serial clock 26 is 2
Connected to the clock input of the hex counter 40 and the reset terminal
42 is a clear input of a flip-flop 64 and a binary counter
Coupled to 40 clear inputs. The output of the binary counter 40 is coupled to the output (46) of the address generator 28.
この別の2番目の実施例のアドレス発生器28では、1
つの初期設定用のランダムアクセス・アドレスをアドレ
ス・レジスタ36に記憶することができ、交代的な初期設
定用のランダムアクセス・アドレスが交代的なアドレス
・バッファ・レジスタ52に記憶される。マイクロプロセ
ッサ(図面に示していない)が、端子60a−60cに印加さ
れた信号によって特定されたアドレスに、普通のメモリ
動作又はI/O書込み動作を通じて、これらのアドレスを
メモリ回路14に記憶することができる。端子60dに印加
されたアドレス入力ビットが書込みアドレス発生器28a
と読取アドレス発生器28b(第1図参照)の区別をする
ことができるのは有利である。リセット端子42に作動信
号を印加することにより、フリップフロップ64及び2進
カウンタ40はクリア状態に初期設定することができる。
この点で、アドレス発生器28は前に第2図について説明
したのと大体同じ様に動作する。然し、交代的なアドレ
ス・バッファ52に記憶された交代的なランダムアクセス
・アドレスが選択的に2進カウンタ40をプリセットする
ことができる。フリップフロップ54のトグル動作を行な
わせるマイクロプロセッサ書込み動作と、その後に続
く、2進カウンタ40にデ−タを転送するマイクロプロセ
ッサ書込み動作とにより、2進カウンタ40に交代的なラ
ンダムアクセス・アドレスがプリセットされる。フリッ
プフロップ64は、デコ−ダ62の出力(07)を作動するア
ドレスへの書込み動作を行なうことによってトグル動作
を行なわせることができる。デコ−ダ62の出力(08)を
作動するアドレスに対する書込みによる、アドレス・バ
ッファ・レジスタ36,52の選ばれた一方からの転送動作
が行なわれる。In the address generator 28 of this other second embodiment, 1
One initialization random access address can be stored in address register 36, and the alternate initialization random access address is stored in alternate address buffer register 52. A microprocessor (not shown) storing these addresses in memory circuit 14 through normal memory operations or I / O write operations to the addresses specified by the signals applied to terminals 60a-60c. Can be. The address input bit applied to the terminal 60d corresponds to the write address generator 28a.
And read address generator 28b (see FIG. 1). By applying an activation signal to the reset terminal 42, the flip-flop 64 and the binary counter 40 can be initialized to a clear state.
In this regard, the address generator operates in much the same manner as described above with respect to FIG. However, the alternate random access address stored in the alternate address buffer 52 can selectively preset the binary counter 40. A microprocessor write operation for causing the flip-flop 54 to toggle, followed by a microprocessor write operation for transferring data to the binary counter 40, causes the binary counter 40 to have an alternate random access address. Preset. The flip-flop 64 can perform a toggle operation by performing a write operation to an address that activates the output (07) of the decoder 62. The transfer operation from the selected one of the address buffer registers 36 and 52 is performed by writing to the address which operates the output (08) of the decoder 62.
交代的なアドレス・バッファ・レジスタ52は、デ−タ
・フレ−ム内の或る線のバッファ動作を効率良く行なう
為に、ビデオ装置によって有利に使うことができる。好
ましい実施例のメモリ回路14が、218、即ち、262,144個
の画素を収容するのに十分な規模のメモリを持っている
から、メモリ回路14は、例えば480個の画素の列と480の
画素の行とを持つ1つのデ−タ・フレ−ムを記憶するの
に使った時、使われていないメモリ位置を持っている。
従って、メモリのこの使われていない部分にあるランダ
ムアクセス・アドレスを交代的なアドレス・バッファ・
レジスタ52にロ−ドすることができる。この交代的なア
ドレスの値を2進カウンタ40に転送し、その後この線の
画素を逐次的にメモリ回路14の他には使われていない部
分に記憶することにより、あるフレ−ムの1本の線を効
率良くメモリ回路14に記憶することができる。Alternate address buffer registers 52 can be advantageously used by video equipment to efficiently buffer certain lines in the data frame. Since the memory circuit 14 of the preferred embodiment has a memory large enough to accommodate 2 18 , i.e., 262,144 pixels, the memory circuit 14 may have, for example, a column of 480 pixels and 480 pixels. Has an unused memory location when used to store a single data frame with
Thus, random access addresses in this unused portion of memory are replaced with alternate address buffer buffers.
It can be loaded into register 52. This alternate address value is transferred to a binary counter 40, and then the pixels on this line are stored sequentially in an unused portion of the memory circuit 14 to provide one of the frames. Can be efficiently stored in the memory circuit 14.
更に、この発明ではアドレス・シ−ケンサ40のこの他
の実施例も考えられる。第4図に示す様に、アドレス・
シ−ケンサ40は普通のプリセット可能な、クリア可能な
2進カウンタを表わすものであって良い。こう云う回路
は周知であって、ここで詳しく説明する必要がない。然
し、この代わりに、アドレス・シ−ケンサ40が、1の値
とは異なっていて良い様な可変のステップの値だけイン
クレメント又はデクレメントする回路を表わすものであ
って良い。こう云う回路が第5図に示されている。Further, other embodiments of the address sequencer 40 are contemplated in the present invention. As shown in FIG.
Sequencer 40 may represent a conventional presettable, clearable binary counter. These circuits are well known and need not be described at length here. However, alternatively, the address sequencer 40 may represent a circuit that increments or decrements by a variable step value that may be different from a value of one. Such a circuit is shown in FIG.
即ち、第5図では、アドレス・シ−ケンサのデ−タ入
力がマルチプレクサ66の第1の入力に結合され、アドレ
ス・シ−ケンサのプリセット端子がマルチプレクサ66の
選択入力に結合される。マルチプレクサ66の出力がレジ
スタ68のデ−タ入力に結合され、アドレス・シ−ケンサ
40のクロック入力がレジスタ68のクロック入力に結合さ
れる。同様に、リセット端子42がレジスタ68のクリア入
力に結合される。レジスタ68のデ−タ出力がアドレス・
シ−ケンサ40のデ−タ出力になり、更に加算器70の第1
の入力に結合される。加算器70の出力がマルチプレクサ
66の第2の入力に結合される。前に第2図乃至第4図に
ついて説明した制御デ−タ端子34が、レジスタ72のデ−
タ入力に結合される。更に、前に第2図乃至第4図につ
いて説明した制御ストロ−ブ端子38が、レジスタ72のク
ロック入力に結合される。レジスタ72のデ−タ出力が加
算器70の第2の入力に結合される。That is, in FIG. 5, the data input of the address sequencer is coupled to the first input of the multiplexer 66, and the preset terminal of the address sequencer is coupled to the select input of the multiplexer 66. The output of multiplexer 66 is coupled to the data input of register 68 to provide an address sequencer.
Forty clock inputs are coupled to the clock input of register 68. Similarly, reset terminal 42 is coupled to the clear input of register 68. The data output of register 68 is
It becomes the data output of the sequencer 40 and the first output of the adder 70.
To the input of The output of the adder 70 is a multiplexer
It is coupled to 66 second inputs. The control data terminal 34 described above with reference to FIGS.
Data input. In addition, a control strobe terminal 38 previously described with respect to FIGS. 2-4 is coupled to the clock input of register 72. The data output of register 72 is coupled to a second input of adder 70.
第5図に示した実施例のアドレス・シ−ケンサ40で
は、レジスタ72は、第2図乃至第4図について前に述べ
た様に並列又は直列ロ−ド形レジスタの何れであっても
良い。更に、レジスタ72が直列ロ−ド形レジスタである
場合、レジスタ72は、前に第3図について説明した様
に、直列ロ−ド形レジスタの長いチェ−ンの中に沢山結
合されたものの内の1つのレジスタであって良い。レジ
スタ72にロ−ドされるデ−タは、アドレス・シ−ケンサ
40がアドレス発生器28の出力(46)に相次ぐアドレスを
発生する時のインクレメント・ステップを表わすもので
ある。アドレス・シ−ケンサ40の現在の出力が、加算器
70で、このステップのインクレメントの値に加算され、
マルチプレクサ66を介してレジスタ68に戻される。従っ
て、アドレス・シ−ケンサ40によって発生されるこの後
のアドレスは、前のアドレスに、レジスタ72に入ってい
るアドレス・ステップ・インクレメントを加えたものに
等しい。このアドレス・ステップ・インクレメントは1
の値に等しくする必要がなく、任意の正又は負の値に等
しくして良い。更に、レジスタ72、加算器70、マルチプ
レクサ66及びレジスタ68を互いに結合するバスに入るビ
ット数が、アドレス・シ−ケンサ40の出力に出るビット
数より大きい場合、この後のアドレスは、ステップの端
数だけインクレメントすることができる。In the address sequencer 40 of the embodiment shown in FIG. 5, the register 72 may be either a parallel or serial load type register as previously described with respect to FIGS. . Further, if register 72 is a serial load register, then register 72 may be one of many coupled into a long chain of serial load registers as previously described with respect to FIG. May be one register. The data loaded into the register 72 is an address sequencer.
Numeral 40 indicates an increment step when an address is generated successively to the output (46) of the address generator 28. The current output of the address sequencer 40 is
At 70, it is added to the increment value of this step,
The data is returned to the register 68 via the multiplexer 66. Thus, the subsequent address generated by address sequencer 40 is equal to the previous address plus the address step increment contained in register 72. This address step increment is 1
Does not need to be equal to, but may be equal to any positive or negative value. Further, if the number of bits entering the bus connecting register 72, adder 70, multiplexer 66 and register 68 to each other is greater than the number of bits appearing at the output of address sequencer 40, the subsequent address will be a fraction of a step. Only can be incremented.
プリセット端子に作動信号を印加し、デ−タ入力端子
にデ−タを供給し、アドレス・シ−ケンサ40のクロック
信号を出すことにより、アドレス・シ−ケンサ40はラン
ダムアクセス・アドレスをプリセットし、又はそれで初
期設定することができる。即ち、この初期設定用のラン
ダムアクセスの値が、レジスタ68に直接的にロ−ドされ
る。更に、クリア入力端子にリセット信号を印加するこ
とにより、アドレス・シ−ケンサ40をクリア又はリセッ
トすることができる。By applying an operation signal to the preset terminal, supplying data to the data input terminal, and outputting a clock signal of the address sequencer 40, the address sequencer 40 presets a random access address. , Or with it. That is, the random access value for the initial setting is directly loaded into the register 68. Further, by applying a reset signal to the clear input terminal, the address sequencer 40 can be cleared or reset.
更に、第1図ついて云うと、第5図に示すアドレス・
シ−ケンサ40は、、第1図の右下部分に示す様に、フレ
−ム全体をビデオ・スクリ−ンの小さな一部分にだけ表
示する様な分割スクリ−ン特殊効果を実施する時に役立
つ。この特殊効果では、メモリ回路14にフレ−ム10の悉
くの画素12が記憶されている場合、縮小スクリ−ンを構
成する時は、予定数の記憶画素の群毎に、1つの画素だ
けが作用する。第5図に示すアドレス・シ−ケンサ40
は、使わない画素アドレスを省略する様な一続きのアド
レスを供給することにより、メモリ回路14が有効な画素
だけを供給すことができる様にする。Further, referring to FIG. 1, the address and address shown in FIG.
The sequencer 40 is useful in implementing a split screen special effect such that the entire frame is displayed on only a small portion of the video screen, as shown in the lower right portion of FIG. In this special effect, when all the pixels 12 of the frame 10 are stored in the memory circuit 14, when forming the reduced screen, only one pixel is provided for each group of a predetermined number of storage pixels. Works. Address sequencer 40 shown in FIG.
Supplies a series of addresses that omit unused pixel addresses so that the memory circuit 14 can supply only valid pixels.
要約すれば、この発明はビデオ装置が特殊効果を効率
良く実施するとができる様なメモリ回路を提供した。具
体的に云うと、種々の限られたランダムアクセスの特徴
を取入れたことにより、メモリ回路14が、所定の特殊効
果に対する有効な画素だけを記憶並びに/又は供給し、
使わない画素を記憶又は供給しない様にすることができ
る。従って、有効な画素は、従来のフレ−ム・メモリ回
路を使った場合よりも、一層速くメモリ回路14から再生
することができる。In summary, the present invention has provided a memory circuit that allows a video device to efficiently implement special effects. In particular, by incorporating various limited random access features, memory circuit 14 stores and / or supplies only valid pixels for certain special effects,
Unused pixels can be prevented from being stored or supplied. Thus, valid pixels can be recovered from memory circuit 14 faster than if a conventional frame memory circuit were used.
以上述べたことはこの発明を例示する為に、好ましい
実施例を用いている。然し、当業者であれば、この発明
の範囲内でこれらの実施例に種々の変更を加えることが
できることが理解されよう。例えば、読取アドレス発生
器28bは書込みアドレス発生器28aと全く同じである必要
はない。更に、第3図乃至第5図に示した実施例は別の
実施例であると上に述べたが、これは当業者が、これら
の別の実施例の2つ以上の考えを1つのフレ−ム・メモ
リ回路14に組合せることを妨げるものではない。更に、
当業者であれば、フレ−ム・メモリ回路14に追加のアド
レス処理能力を組込むことができることを理解されよ
う。この様な追加のアドレス処理能力としては、フレ−
ムの線の終りを示す信号、フレ−ムの終りを示す信号、
線の終り及びフレ−ムの終り信号が発生した時、アドレ
ス・シ−ケンサにランダムアクセス・アドレスを自動的
に転送することを含めることができる。更に、この発明
を理解する助けとして、具体的なフレ−ム及びメモリ・
アレイの寸法を前に述べたが、この発明が任意の特定の
寸法に制限されないことを承知されたい。当業者に明ら
かなこの様な全ての変更が、この発明の範囲内に含まれ
ることを承知されたい。What has been described above uses preferred embodiments to illustrate the invention. However, those skilled in the art will recognize that various modifications can be made to these embodiments without departing from the scope of the present invention. For example, read address generator 28b need not be exactly the same as write address generator 28a. Further, while the embodiments shown in FIGS. 3-5 have been described above as alternative embodiments, those skilled in the art will recognize that two or more of these alternative embodiments may be incorporated into one embodiment. It does not prevent combination with the memory circuit 14. Furthermore,
Those skilled in the art will appreciate that additional address processing capabilities can be incorporated into the frame memory circuit 14. Such additional address processing capabilities include frame
Signal indicating the end of the frame line, signal indicating the end of the frame,
Automatic transfer of the random access address to the address sequencer when the end of line and end of frame signals occur can be included. In addition, specific frames and memory
While the dimensions of the array have been described above, it should be appreciated that the invention is not limited to any particular dimensions. It is to be understood that all such modifications apparent to those skilled in the art are included within the scope of the present invention.
以上の説明に関連して、更に下記の項を開示する。 In connection with the above description, the following items are further disclosed.
(1) 直列アクセス及びランダム・アクセスの両方が
できる様にした、デ−タ・ストリ−ムを記憶して供給す
るメモリ回路に於いて、アドレス入力及びデ−タ・ポ−
トを持つランダムアクセス・メモリ・アレイと、該メモ
リ・アレイのデ−タ・ポ−トに結合されたデ−タ・ポ−
トを持っていて、該メモリ・アレイの動作をデ−タ・ス
トリ−ムと同期させるデ−タ・バッファと、デ−タ入力
を持つと共に、前記メモリ・アレイのアドレス入力に結
合された出力を持っていて、前記メモリ・アレイに相次
いで印加すべき一続きのメモリ・アドレスを発生するア
ドレス・シ−ケンサと、該アドレス・シ−ケンサのデ−
タ入力に結合された出力を持っていて、前記アドレス・
シ−ケンサによって発生される前記一続きのメモリ・ア
ドレスを初期設定するランダムアクセス・アドレスを供
給するアドレス・バッファ・レジスタとを有するメモリ
回路。(1) In a memory circuit for storing and supplying data streams, which enables both serial access and random access, address input and data port
A random access memory array having a data port and a data port coupled to a data port of the memory array.
A data buffer for synchronizing the operation of the memory array with the data stream, and an output having a data input and coupled to an address input of the memory array. An address sequencer for generating a series of memory addresses to be applied to the memory array one after the other, and data of the address sequencer.
Has an output coupled to the
An address buffer register for providing a random access address that initializes the series of memory addresses generated by the sequencer.
(2) (1)項に記載したメモリ回路に於いて、アド
レス・バッファ・レジスタが直列ロ−ド形シフトレジス
タであるメモリ回路。(2) The memory circuit according to (1), wherein the address buffer register is a serial load shift register.
(3) (1)項に記載したメモリ回路に於いて、更に
アドレス・シ−ケンサに結合されていて、アドレス・バ
ッファ・レジスタに入っているデ−タをアドレス・シ−
ケンサに転送させる信号を受取る様になっている端子を
有するメモリ回路。(3) In the memory circuit described in (1), the data which is further connected to the address sequencer and which is stored in the address buffer register is stored in the address sequencer.
A memory circuit having a terminal adapted to receive a signal to be transmitted to a kensa.
(4) (1)項に記載したメモリ回路に於いて、メモ
リ・アレイ、デ−タ・バッファ、アドレス・シ−ケンサ
及びアドレス・バッファ・レジスタが1つの集積回路に
入っているメモリ回路。(4) The memory circuit according to (1), wherein the memory array, data buffer, address sequencer, and address buffer register are contained in one integrated circuit.
(5) (1)項に記載したメモリ回路に於いて、アド
レス・シ−ケンサが2進カウンタであって、デ−タ入力
がアドレス・バッファ・レジスタの出力に結合され、出
力がメモリ・アレイのアドレス入力に結合されているメ
モリ回路。(5) In the memory circuit described in (1), the address sequencer is a binary counter, the data input is coupled to the output of the address buffer register, and the output is the memory array. Memory circuit coupled to the address input of.
(6) (1)項に記載したメモリ回路に於いて、アド
レス・シ−ケンサが、アドレス・シ−ケンサのデ−タ入
力として作用する節に結合されたデ−タ入力、及びアド
レス・シ−ケンサの出力として作用する出力を持つ第1
のレジスタと、出力を持っていて、インクレメント・ス
テップの値を記憶する第2のレジスタと、第1の入力が
前記第1のレジスタの出力に結合され、第2の入力が前
記第2のレジスタ出力に結合され、出力が前記第1のレ
ジスタのデ−タ入力に結合されている加算器とで構成さ
れているメモリ回路。(6) In the memory circuit described in (1), the address sequencer has a data input coupled to a node acting as a data input of the address sequencer, and an address sequencer. The first with an output acting as the output of the
And a second register having an output and storing the value of the increment step, a first input coupled to the output of the first register, and a second input coupled to the second input. A memory circuit comprising: an adder coupled to a register output; and an output coupled to a data input of said first register.
(7) (1)項に記載したメモリ回路に於いて、デ−
タ・バッファがメモリ・アレイの動作を、該メモリ・ア
レイに記憶されるデ−タ・ストリ−ムと同期させ、アド
レス・シ−ケンサが、記憶されるデ−タ・ストリ−ムを
メモリ・アレイに書込むメモリ・アドレスを発生し、更
にメモリ回路が、前記メモリ・アレイのデ−タ・ポ−ト
に結合されたデ−タ・ポ−トを持っていて、メモリ・ア
レイの動作をメモリ回路から供給されるデ−タ・ストリ
−ムに同期させる第2のデ−タ・バッファと、メモリ・
アレイのアドレス入力に結合された出力及びデ−タ入力
を持っていて、メモリ・アレイから供給されるデ−タ・
ストリ−ムを読取る為に、メモリ・アレイに印加すべき
一続きのメモリ・アドレスを発生する第2のアドレス・
シ−ケンサと、第2のアドレス発生器のデ−タ入力に結
合された出力を持っていて、第2のアドレス・シ−ケン
サによって発生される一続きのメモリ・アドレスの初期
設定をするランダムアクセス・アドレスを供給する第2
のアドレス・バッファ・レジスタとを有するメモリ回
路。(7) In the memory circuit described in (1), the data
A data buffer synchronizes the operation of the memory array with data streams stored in the memory array, and an address sequencer stores the stored data streams in the memory array. Generating a memory address to be written to the array; and further comprising a memory circuit having a data port coupled to the data port of the memory array for controlling the operation of the memory array. A second data buffer for synchronizing with a data stream supplied from the memory circuit;
A data source having an output and a data input coupled to an address input of the array and provided from a memory array.
A second address generating a series of memory addresses to be applied to the memory array to read the stream;
A randomizer having an output coupled to a data input of a second address sequencer and a second address generator for initializing a series of memory addresses generated by the second address sequencer. Second to supply access address
And an address buffer register.
(8) (1)項に記載したメモリ回路に於いて、更
に、出力を持っていて、アドレス・オフセット・デ−タ
を記憶するアドレス・オフセット・レジスタと、アドレ
ス・バッファ・レジスタの出力に結合された第1の入
力、アドレス・オフセット・レジスタの出力に結合され
た第2の入力、及びアドレス・バッファ・レジスタのデ
−タ入力に結合された出力を持っていて、それまでのラ
ンダムアクセス・アドレスと、前記アドレス・オフセッ
ト・デ−タとの和を表わすランダムアクセス・アドレス
を発生する加算器とを有するメモリ回路。(8) In the memory circuit described in (1), the memory circuit further has an output and is connected to an address offset register for storing address offset data and an output of the address buffer register. A first input, a second input coupled to the output of the address offset register, and an output coupled to the data input of the address buffer register. A memory circuit having an adder for generating a random access address representing a sum of an address and the address offset data.
(9) (1)項に記載したメモリ回路に於いて、アド
レス・シ−ケンサのデ−タ入力に結合された出力を持つ
交代的なアドレス・バッファ・レジスタを有し、アドレ
ス・シ−ケンサによって発生される交代的な一続きのメ
モリ・アドレスの初期設定をする交代的なランダムアク
セス・アドレスを発生するメモリ回路。(9) In the memory circuit described in (1), the address sequencer has an alternate address buffer register having an output coupled to the data input of the address sequencer. A memory circuit for generating an alternate random access address that initializes an alternate series of memory addresses generated by the memory.
(10) 直列アクセス及び限られたランダムアクセスが
できる様になっていて、デ−タ・ストリ−ムを記憶並び
に供給する集積メモリ回路に於いて、アドレス入力、デ
−タ入力ポ−ト及びデ−タ出力ポ−トを持つランダムア
クセス・メモリ・アレイと、該メモリ・アレイのデ−タ
入力ポ−トに結合されたデ−タ・ポ−トを持っていて、
メモリ・アレイの動作を記憶させるデ−タ・ストリ−ム
と同期させる第1のデ−タ・バッファと、メモリ・アレ
イのデ−タ出力ポ−トに結合されたデ−タ・ポ−トを持
っていて、メモリ・アレイの動作を供給されるデ−タ・
ストリ−ムと同期させる第2のデ−タ・バッファと、第
1のアドレス発生器が、メモリ・アレイに記憶されるデ
−タ・ストリ−ムを書込む為に使れるアドレスを発生
し、第2のアドレス発生器がメモリ・アレイから供給さ
れるデ−タ・ストリ−ムを読取る為に使われるアドレス
を発生する様な第1及び第2のアドレス発生器とを有
し、該第1及び第2のアドレス発生器の各々は、メモリ
・アレイのアドレス入力に結合された出力及びデ−タ入
力を持っていて、メモリ・アレイに印加されるメモリ・
アドレスを計数する2進カウンタ、及び該2進カウンタ
のデ−タ入力に結合された出力を持っていて、2進カウ
ンタのカウントを開始させる初期ランダムアクセス・メ
モリ・アドレスを供給する直列ロ−ド形アドレス・バッ
ファ・レジスタで構成されている集積メモリ回路。(10) In an integrated memory circuit capable of serial access and limited random access for storing and supplying data streams, address inputs, data input ports and data are provided. A random access memory array having a data output port, and a data port coupled to a data input port of the memory array;
A first data buffer for synchronizing with a data stream for storing the operation of the memory array, and a data port coupled to a data output port of the memory array And data supplied with the operation of the memory array.
A second data buffer for synchronizing with the stream, and a first address generator for generating an address used to write the data stream stored in the memory array; A second address generator having first and second address generators for generating addresses used to read data streams supplied from the memory array; And each of the second address generators has an output and a data input coupled to the address input of the memory array, and the memory address applied to the memory array.
A binary counter for counting addresses, and a serial load having an output coupled to the data input of the binary counter and providing an initial random access memory address to start counting of the binary counter. Integrated memory circuit consisting of an address buffer register.
(11) (10)項に記載した集積メモリ回路に於いて、
前記第1及び第2のアドレス発生器の各々が、更に、出
力を持っていて、アドレス・オフセット・デ−タを記憶
するアドレス・オフセット・レジスタと、第1の入力が
アドレス・バッファ・レジスタの出力に結合され、第2
の入力がアドレス・オフセット・レジスタの出力に結合
され、出力がアドレス・バッファ・レジスタのデ−タ入
力に結合されていて、それまでのランダムアクセス・ア
ドレスとアドレス・オフセット・デ−タの和をアドレス
・バッファ・レジスタに供給する加算器とを有する集積
メモリ回路。(11) In the integrated memory circuit described in (10),
Each of the first and second address generators further has an output, an address offset register for storing address offset data, and a first input for an address buffer register. Coupled to the output
Is coupled to the output of the address offset register, and the output is coupled to the data input of the address buffer register, and the sum of the previous random access address and the address offset data is obtained. An adder supplying the address buffer register.
(12) (10)項に記載した集積メモリ回路に於いて、
第1及び第2のアドレス発生器の各々が、2進カウンタ
のデ−タ入力に結合された出力を持っていて、2進カウ
ンタが計数する交代的な初期ランダムアクセス・メモリ
・アドレスを供給する交代的なアドレス・バッファ・レ
ジスタを有する集積メモリ回路。(12) In the integrated memory circuit described in (10),
Each of the first and second address generators has an output coupled to the data input of the binary counter and provides an alternate initial random access memory address for the binary counter to count. An integrated memory circuit having alternate address buffer registers.
(13) ランダムアクセス・メモリ・アレイを用いてデ
−タ・メモリを記憶及び供給する方法に於いて、前記メ
モリ・アレイの動作に対して非同期的に記憶され且つ供
給されるデ−タ・ストリ−ムが発生する様に、デ−タ・
ストリ−ムをメモリ・アレイに、並びにデ−タ・ストリ
−ムをメモリ・アレイからバッファ作用によって出し入
れし、ランダムアクセス・アドレスを発生し、該ランダ
ムアクセス・アドレスによって初期設定された一続きの
アドレスを発生し、該アドレスがランダムアクセス・メ
モリ・アレイに相次いで印加される工程を含む方法。(13) In a method of storing and supplying data memory using a random access memory array, a data stream stored and supplied asynchronously to the operation of the memory array. -The data
A stream is streamed into and out of the memory array and a data stream is buffered in and out of the memory array to generate a random access address and a series of addresses initialized by the random access address. And applying the addresses sequentially to the random access memory array.
(14) (13)項に記載した方法に於いて、ランダムア
クセス・アドレスを発生する工程が、レジスタにランダ
ムアクセス・アドレスを直列ロ−ドする工程を含む方
法。(14) The method according to (13), wherein the step of generating a random access address includes the step of serially loading the random access address into a register.
(15) (13)項に記載した方法に於いて、一続きを発
生する工程が、ランダムアクセス・メモリ・アレイに相
次いで印加されるアドレスを発生する為に、デ−タ・ス
トリ−ム内の相次ぐデ−タ項目を計数する工程を含む方
法。(15) In the method described in (13), the step of generating a sequence includes generating an address that is successively applied to the random access memory array by using an address in the data stream. Counting the number of successive data items.
(16) (13)項に記載した方法に於いて、一続きを発
生する工程が、アレイに記憶されるデ−タ・ストリ−ム
を書込む為のアドレスを発生し、更に、メモリ・アレイ
から供給するデ−タ・ストリ−ムを読取る為にランダム
アクセス・メモリ・アレイに相次いで印加される2番目
の一続きのアドレスを発生し、該2番目の一続きを発生
する工程に、相次いで印加される一続きのアドレスの初
期設定をするランダムアクセス・アドレスを供給する工
程を含む方法。(16) In the method described in (13), the step of generating a sequence includes generating an address for writing a data stream stored in the array, and further comprising the step of: Generating a second series of addresses which are sequentially applied to the random access memory array to read the data stream supplied from the memory array, and generating the second series. Providing a random access address for initializing a series of addresses applied in.
(17) (13)項に記載した方法に於いて、アドレス・
オフセット値を供給し、該アドレス・オフセット値をラ
ンダムアクセス・アドレスに加算して第2のランダムア
クセス・アドレスを発生する工程を含む方法。(17) In the method described in (13), the address and
Providing an offset value and adding the address offset value to a random access address to generate a second random access address.
(18) (13)項に記載した方法に於いて、前記一続き
を発生する工程に対し、相次いで印加される2番面の一
続きのアドレスの初期設定をする第2のランダムアクセ
ス・アドレスを供給する工程を含む方法。(18) In the method described in the paragraph (13), a second random access address for initializing a series of addresses of a second face to be successively applied to the step of generating the series. Providing a method.
(19) (13)項に記載した方法に於いて、一続きを発
生する工程が、インクレメント・ステップ値を供給し、
該インクレメント・ステップ値を、前記一続きのアドレ
スからの現在のアドレスと加算して、前記一続きのアド
レス中の次のアドレスを発生する工程を含む方法。(19) In the method described in (13), the step of generating the sequence includes providing an increment step value;
Adding the increment step value to a current address from the series of addresses to generate a next address in the series of addresses.
(20) メモリ回路14がビデオ・フレ−ム・メモリとし
て作用することができる様に特に構成された特徴を持つ
メモリ回路14を説明した。メモリ回路14は、ダイナミッ
ク・ランダムアクセス・メモリ・アレイ24を持ち、その
入力及び出力デ−タ・ポ−ト22にバッファ18,20があっ
て、メモリ・アレイ24に対する非同期的な読取、書込み
及びリフレッシュのアクセスができる様にする。メモリ
回路14は直列にも、ランダムにもアクセスされる。アド
レス発生器28がアドレス・バッファ・レジスタ36を持っ
ていて、これがランダムアクセス・アドレス記憶すると
共に、アドレス・シ−ケンサ40を持ち、これがメモリ・
アレイ24に対するアドレスのストリ−ムを供給する。ア
ドレスのストリ−ムに対する初期アドレスは、アドレス
・バッファ・レジスタ36に記憶されているランダムアク
セス・アドレスである。(20) The memory circuit 14 has been described with features specifically configured so that the memory circuit 14 can act as a video frame memory. The memory circuit 14 has a dynamic random access memory array 24, with buffers 18 and 20 at its input and output data ports 22 for asynchronous reading, writing and writing to the memory array 24. Allow refresh access. The memory circuits 14 are accessed both serially and randomly. The address generator 28 has an address buffer register 36, which stores a random access address, and has an address sequencer 40, which is a memory
It provides a stream of addresses for array 24. The initial address for the address stream is the random access address stored in address buffer register 36.
第1図はこの発明を使うことができるビデオ表示スクリ
−ンのフレ−ムを示す略図、第2図はこの発明に従って
構成されたメモリ回路のブロック図、第3図はこの発明
による第1の別の実施例のメモリ回路のアドレス発生器
の部分のブロック図、第4図はこの発明の第2の別の実
施例のメモリ回路のアドレス発生器の部分のブロック
図、第5図はこの発明によるメモリ回路のアドレス発生
器の部分で利用するアドレス・シ−ケンサのブロック図
である。 主な符号の説明 16a:デ−タ入力 18a:直列ラッチ 20a:レジスタ 24:メモリ・アレイ 36a:アドレス・バッファ・レジスタ 40a:アドレス・シ−ケンサFIG. 1 is a schematic diagram showing a frame of a video display screen in which the present invention can be used, FIG. 2 is a block diagram of a memory circuit constructed according to the present invention, and FIG. 3 is a first diagram according to the present invention. FIG. 4 is a block diagram of an address generator of a memory circuit according to another embodiment, FIG. 4 is a block diagram of an address generator of a memory circuit according to a second alternative embodiment of the present invention, and FIG. FIG. 2 is a block diagram of an address sequencer used in an address generator of a memory circuit according to the present invention. Explanation of main codes 16a: Data input 18a: Serial latch 20a: Register 24: Memory array 36a: Address buffer register 40a: Address sequencer
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジーン エイ.フランツ アメリカ合衆国テキサス州ミズリー シ ティ,ポイント クリアー コート 2027 (72)発明者 ジョン ビクター モラベック アメリカ合衆国イリノイ州ウィロウ ス プリングス,ヒンリッカー ドライブ 212 (72)発明者 ジャン ‐ ピエール ドレイ フランス国ビレヌーブ ‐ ロウベ,ド メイン デ サン アンドリュー,18 (56)参考文献 特開 昭59−180871(JP,A) 特開 昭62−146064(JP,A) ──────────────────────────────────────────────────の Continuation of front page (72) Inventor Gene A. Franz, Point Clear Court, Missouri City, Texas, United States 2027 (72) Inventor John Victor Moravec, Hinlicker Drive, Willows Springs, Illinois, United States 212 (72) Inventor Jean-Pierre Dray, Villeneuve-Loubet, France, De Mein de Saint Andrew, France , 18 (56) References JP-A-59-180871 (JP, A) JP-A-62-146064 (JP, A)
Claims (8)
イスであって、 A.シングルチップ集積回路と、 B.該チップ上に形成されたダイナミックランダムアクセ
スメモリアレイであって、該アレイは、並列データ信号
を前記アレイに運ぶ複数のアレイ・データリードと、並
列アドレス信号を前記アレイに運ぶ複数の並列アレイ・
アドレスリードとを含み、1つのデータ信号は1つのデ
ータビットを表し、1つのアドレス信号は1つのアドレ
スビットを表し、前記アレイは、複数のアドレス可能な
位置に構成されていて、各位置が複数のデータビットか
らなる1つのデータ語を含み、かつ各位置が、前記アレ
イ・データリードからのデータビットの1つの語を各ア
ドレスされた位置に書き込むため前記アドレス信号によ
りランダムにアドレス可能である、前記ダイナミックラ
ンダムアクセスメモリアレイと、 C.前記チップ上に形成されており、クロック信号を受け
るクロック信号端子と、 D.前記チップ上に形成されたアドレス発生器であって、
該アドレス発生器は、前記チップの外部からの並列アド
レス信号を受け取る所定数のアドレス端子を含み、前記
並列アドレス信号は前記アレイ内のランダムな位置のア
ドレスを示し、前記アドレス発生器は、前記所定数のア
ドレス端子の数に等しいアドレスビットを各々ラッチす
るレジスタを含む、前記アドレス発生器と、 E.前記レジスタと前記アレイ・アドレスリードとの間に
結合され、かつ前記クロック信号端子に結合された前記
アドレス発生器に含まれるアドレス・シーケンサであっ
て、該アドレスシーケンサは、前記レジスタからのアド
レス信号を受け、前記アレイ内のアドレス可能な位置を
アクセスするために前記アレイ・アドレスリードにアド
レス信号を供給し、前記レジスタから受けた前記アレイ
内のランダムな位置のアドレスから開始する一連のアド
レスを発生する、前記アドレスシーケンサと、 F.前記チップ上に形成されており、かつ前記アレイ・デ
ータリードおよび前記クロック信号端子と結合されたデ
ータポートであって、 i.並列データ信号を前記クロック信号と同期して受ける
複数のデータ端子であって、各組の並列データ信号は1
つのデータ語を表す、前記複数のデータ端子と、 ii.前記データ端子と前記アレイ・データリードとの間
に直列に接続された書き込み直列ラッチであって、該書
き込み直列ラッチは、前記クロック信号と同期して前記
データ端子で受けた前記データ語信号を直列にラッチ
し、該受け取られたデータ信号を前記アレイ・データリ
ードに搬送し、前記受け取られたアドレス信号によって
示されるランダムな位置にデータ信号を書き込む、前記
書き込み直列ラッチと、を含む、前記のデータポート
と、 から成るダイナミックランダムアクセスメモリデバイ
ス。1. A dynamic random access memory device comprising: A. a single chip integrated circuit; and B. a dynamic random access memory array formed on said chip, said array transmitting parallel data signals to said array. A plurality of array data leads carrying parallel address signals to said array.
An address read, one data signal represents one data bit, one address signal represents one address bit, and the array is configured at a plurality of addressable locations, each location comprising a plurality of addressable locations. And each location is randomly addressable by said address signal to write one word of data bits from said array data read to each addressed location. A dynamic random access memory array; C. a clock signal terminal formed on the chip for receiving a clock signal; D. an address generator formed on the chip;
The address generator includes a predetermined number of address terminals for receiving a parallel address signal from outside the chip, wherein the parallel address signal indicates an address of a random position in the array, and the address generator includes: An address generator, comprising: a register each latching an address bit equal to the number of address terminals; and E. coupled between the register and the array address read and coupled to the clock signal terminal. An address sequencer included in the address generator, the address sequencer receiving an address signal from the register and applying an address signal to the array address read to access an addressable location in the array. Address of a random location in the array supplied and received from the register. F. a data port formed on the chip and coupled to the array data read and the clock signal terminals, i. A plurality of data terminals for receiving a data signal in synchronization with the clock signal;
A plurality of data terminals representing two data words; ii. A write serial latch connected in series between the data terminal and the array data read, the write serial latch comprising: Synchronously latching the data word signal received at the data terminal in series, conveying the received data signal to the array data read, and placing the data signal at a random location indicated by the received address signal A dynamic random access memory device comprising: the write serial latch; and the write serial latch.
ータポートは、4つのデータ端子および書き込み直列ラ
ッチとアレイデータリード間に接続された1つのレジス
タを含む、請求項1記載のメモリデバイス。2. The memory device of claim 1, wherein the predetermined number of address terminals is eight, and the data port includes four data terminals and one register connected between a write serial latch and an array data lead. .
に含まれるアドレスにプリセットされるバイナリカウン
タである請求項1記載のメモリデバイス。3. The memory device according to claim 1, wherein said address sequencer is a binary counter preset to an address included in said register.
レスするのに必要とされるアドレスビットの半分を含み
かつクリアー状態に初期化されるバイナリカウンタであ
る請求項1記載のメモリデバイス。4. The memory device of claim 1, wherein said address sequencer is a binary counter containing half of the address bits required to address the array and initialized to a clear state.
と同時に活性化される制御ストローブ端子を含む、請求
項1記載のメモリデバイス。5. The memory device of claim 1, including a control strobe terminal that is activated as soon as a valid address signal occurs at the address terminal.
と同期して連続したアドレスを発生する、請求項1記載
のメモリデバイス。6. The memory device according to claim 1, wherein said address sequencer generates continuous addresses in synchronization with a clock signal.
イスであって、 A.シングルチップ集積回路と、 B.該チップ上に形成されたダイナミックランダムアクセ
スメモリアレイであって、該アレイは、前記アレイから
の並列データ信号を運ぶ複数のアレイ・データリード
と、並列アドレス信号を前記アレイに運ぶ複数の並列ア
レイ・アドレスリードとを含み、1つのデータ信号は1
つのデータビットを表し、1つのアドレス信号は1つの
アドレスビットを表し、前記アレイは、複数のアドレス
可能な位置に構成されていて、各位置が複数のデータビ
ットからなる1つのデータ語を含み、かつ各位置が、デ
ータビットの1つの語を各アドレスされた位置から前記
アレイ・データリードに読み出すため前記アドレス信号
によりランダムにアドレス可能である、前記ダイナミッ
クランダムアクセスメモリアレイと、 C.前記チップ上に形成されており、クロック信号を受け
るクロック信号端子と、 D.前記チップ上に形成されたアドレス発生器であって、
該アドレス発生器は、前記チップの外部からの並列アド
レス信号を受け取る所定数のアドレス端子を含み、前記
並列アドレス信号は前記アレイ内のランダムな位置のア
ドレスを示し、前記アドレス発生器は、前記所定数のア
ドレス端子の数に等しいアドレスビットを各々ラッチす
るレジスタを含む、前記アドレス発生器と、 E.前記レジスタと前記アレイ・アドレスリードとの間に
結合され、かつ前記クロック信号端子に結合された前記
アドレス発生器に含まれるアドレス・シーケンサであっ
て、該アドレスシーケンサは、前記レジスタからのアド
レス信号を受け、前記アレイ内のアドレス可能な位置を
アクセスするために前記アレイ・アドレスリードにアド
レス信号を供給し、前記レジスタから受けた前記アレイ
内のランダムな位置のアドレスから開始する一連のアド
レスを発生する、前記アドレスシーケンサと、および F.前記チップ上に形成されており、かつ前記アレイ・デ
ータリードおよび前記クロック信号端子と結合されたデ
ータポートであって、 i.並列データ信号を前記クロック信号と同期して送る複
数のデータ端子であって、各組の並列データ信号は1つ
のデータ語を表す、前記複数のデータ端子と、および ii.前記データ端子と前記アレイ・データリードとの間
に直列に接続された読み取り直列ラッチであって、該読
み取り直列ラッチは、前記アレイ・データリードから受
けた前記データ語信号を直列にラッチし、該受け取られ
たデータ信号を前記クロック信号と同期してデータ端子
に搬送し、前記受け取られたアドレス信号によって示さ
れるランダムな位置で前記アレイからのデータ信号を読
み取る、前記読み取り直列ラッチと、を含む、前記のデ
ータポートと、 から成るダイナミックランダムアクセスメモリデバイ
ス。7. A dynamic random access memory device comprising: A. a single chip integrated circuit; and B. a dynamic random access memory array formed on said chip, said array comprising parallel data from said array. A plurality of array data leads carrying signals and a plurality of parallel array address reads carrying parallel address signals to the array, wherein one data signal is one.
One address signal representing one data bit, one address signal representing one address bit, the array being configured at a plurality of addressable locations, each location comprising a data word of a plurality of data bits; Said dynamic random access memory array, wherein each location is randomly addressable by said address signal to read one word of data bits from each addressed location to said array data read; and C. on said chip A clock signal terminal for receiving a clock signal, and D. an address generator formed on the chip,
The address generator includes a predetermined number of address terminals for receiving a parallel address signal from outside the chip, wherein the parallel address signal indicates an address of a random position in the array, and the address generator includes: An address generator, comprising: a register each latching an address bit equal to the number of address terminals; and E. coupled between the register and the array address read and coupled to the clock signal terminal. An address sequencer included in the address generator, the address sequencer receiving an address signal from the register and applying an address signal to the array address read to access an addressable location in the array. Address of a random location in the array supplied and received from the register. And F. a data port formed on the chip and coupled to the array data read and the clock signal terminals, i. A plurality of data terminals for transmitting parallel data signals in synchronization with the clock signal, wherein each set of parallel data signals represents one data word; and ii. The data terminals and the array. A read serial latch connected in series between the data read and the data read, the read serial latch serially latches the data word signal received from the array data read and converts the received data signal The signal is transferred to a data terminal in synchronization with the clock signal, and the array is arranged at a random position indicated by the received address signal. Read data signal from said comprising a reading series latch, a dynamic random access memory device comprising, said data ports.
と同期して連続したアドレスを発生する、請求項1記載
のメモリデバイス。8. The memory device according to claim 1, wherein said address sequencer generates continuous addresses in synchronization with a clock signal.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13730587A | 1987-12-23 | 1987-12-23 | |
US137305 | 1987-12-23 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17021699A Division JP3550510B2 (en) | 1987-12-23 | 1999-06-16 | Dynamic random access memory device, data transfer system and data writing method |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01266593A JPH01266593A (en) | 1989-10-24 |
JP3048153B2 true JP3048153B2 (en) | 2000-06-05 |
Family
ID=22476764
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63324738A Expired - Lifetime JP3048153B2 (en) | 1987-12-23 | 1988-12-22 | Memory circuit and method of storing data stream |
JP17021699A Expired - Lifetime JP3550510B2 (en) | 1987-12-23 | 1999-06-16 | Dynamic random access memory device, data transfer system and data writing method |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17021699A Expired - Lifetime JP3550510B2 (en) | 1987-12-23 | 1999-06-16 | Dynamic random access memory device, data transfer system and data writing method |
Country Status (2)
Country | Link |
---|---|
JP (2) | JP3048153B2 (en) |
KR (1) | KR0133078B1 (en) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1540643A1 (en) | 2002-09-09 | 2005-06-15 | Koninklijke Philips Electronics N.V. | Driving method, driving circuit and driving apparatus for a display system |
JP4674865B2 (en) * | 2006-10-30 | 2011-04-20 | 株式会社日立製作所 | Semiconductor integrated circuit |
CN101617371B (en) | 2007-02-16 | 2014-03-26 | 莫塞德技术公司 | Non-volatile semiconductor memory having multiple external power supplies |
KR101027681B1 (en) | 2009-06-09 | 2011-04-12 | 주식회사 하이닉스반도체 | Data Align Circuit of Semiconductor Memory Apparatus |
US11495195B2 (en) * | 2020-07-31 | 2022-11-08 | Alphascale Technologies, Inc. | Apparatus and method for data transfer in display images unto LED panels |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59180871A (en) * | 1983-03-31 | 1984-10-15 | Fujitsu Ltd | Semiconductor memory device |
JPS62127884A (en) * | 1985-11-29 | 1987-06-10 | 横河電機株式会社 | Image display unit |
JPS62146064A (en) * | 1985-12-20 | 1987-06-30 | Nec Corp | Multi-port memory |
-
1988
- 1988-12-22 JP JP63324738A patent/JP3048153B2/en not_active Expired - Lifetime
- 1988-12-22 KR KR1019880017162A patent/KR0133078B1/en not_active IP Right Cessation
-
1999
- 1999-06-16 JP JP17021699A patent/JP3550510B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2000149554A (en) | 2000-05-30 |
KR0133078B1 (en) | 1998-10-01 |
JP3550510B2 (en) | 2004-08-04 |
JPH01266593A (en) | 1989-10-24 |
KR890010908A (en) | 1989-08-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5636176A (en) | Synchronous DRAM responsive to first and second clock signals | |
US5838394A (en) | Picture storage device separates luminance signal into even number and odd number data and separates two channel color signal into former half pixels and latter half pixels | |
JP3048153B2 (en) | Memory circuit and method of storing data stream | |
US5587962A (en) | Memory circuit accommodating both serial and random access including an alternate address buffer register | |
JPH02255988A (en) | Picture memory | |
JPH06208504A (en) | Memory controller, memory reading method, and memory writing method | |
JPH01291284A (en) | Image memory controller |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090324 Year of fee payment: 9 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090324 Year of fee payment: 9 |