JP3047133B2 - Flat panel display - Google Patents

Flat panel display

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JP3047133B2
JP3047133B2 JP3175366A JP17536691A JP3047133B2 JP 3047133 B2 JP3047133 B2 JP 3047133B2 JP 3175366 A JP3175366 A JP 3175366A JP 17536691 A JP17536691 A JP 17536691A JP 3047133 B2 JP3047133 B2 JP 3047133B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は平面表示装置の改良に関
する。特に、線順次型の駆動装置(ドライバ)によって
駆動される平面表示装置において、ドライバの駆動容量
を大きくしなくても、クロストークが発生しないように
する改良に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an improvement of a flat panel display. In particular, the present invention relates to an improvement for preventing crosstalk from occurring in a flat display device driven by a line-sequential type driving device (driver) without increasing the driving capacity of the driver.

【0002】[0002]

【従来の技術】従来、OA装置・FA装置等の表示手段
にはCRTが使用されていたが、CRTは厚さが厚く取
り扱いが不便であるから、厚さが薄い平面状の表示装置
が開発されている。
2. Description of the Related Art Conventionally, CRTs have been used as display means for OA devices and FA devices. However, since CRTs are thick and inconvenient to handle, flat display devices having a small thickness have been developed. Have been.

【0003】平面表示装置としては、液晶表示装置、プ
ラズマ表示装置、EL(エレクトロルミネッセンス)表
示装置、LED(発光ダイオード)表示装置、VFD
(蛍光表示管)表示装置等があり、その駆動方式には、
線順次駆動方式とアクティブマトリックス駆動方式とが
知られている。
As flat display devices, a liquid crystal display device, a plasma display device, an EL (electroluminescence) display device, an LED (light emitting diode) display device, a VFD
(Fluorescent display tube) There is a display device and the like.
A line sequential driving method and an active matrix driving method are known.

【0004】本発明は、線順次駆動方式をもって駆動さ
れる上記各種の平面表示装置のいずれにも適用可能であ
るが、以下、代表例として、AC駆動型プラズマ表示装
置について説明する。
The present invention can be applied to any of the above-mentioned various flat display devices driven by a line-sequential driving method. Hereinafter, an AC-driven plasma display device will be described as a representative example.

【0005】プラズマ表示装置は、図5に示すように、
2枚のガラス基板11・12の相互に対向する面に、相互に
直交する行電極13と列電極14とが形成されており、これ
らの電極13・14は一般に誘電体層15・16によって保護さ
れている。これらの行電極13と列電極14とを有するガラ
ス基板11・12の間には放電空間17が設けられており、ネ
オンガスと若干の希ガスとが封入されている。
[0005] As shown in FIG.
Row electrodes 13 and column electrodes 14 which are orthogonal to each other are formed on mutually facing surfaces of the two glass substrates 11 and 12, and these electrodes 13 and 14 are generally protected by dielectric layers 15 and 16. Have been. A discharge space 17 is provided between the glass substrates 11 and 12 having the row electrodes 13 and the column electrodes 14, and neon gas and some rare gas are sealed.

【0006】行電極13と列電極14との交点が画素であ
り、各画素の点灯原理は、図6〜図8に示すとおりであ
るが、まず、行電極13と列電極14との間に図6に図示す
るように電圧を印加すると、各電極13・14の内面に、図
7に+−をもって示すように、壁電荷が発生し、次に、
極性が転換して図8に示すように電圧が印加されると、
この電圧の極性は壁電圧の極性と同一極性であるから、
低い電圧で点灯することになる。
The intersection between the row electrode 13 and the column electrode 14 is a pixel, and the lighting principle of each pixel is as shown in FIGS. 6 to 8. When a voltage is applied as shown in FIG. 6, wall charges are generated on the inner surfaces of the electrodes 13 and 14 as shown by + and-in FIG.
When the polarity is changed and a voltage is applied as shown in FIG.
Since the polarity of this voltage is the same as the polarity of the wall voltage,
It will light up at low voltage.

【0007】そこで、この原理を利用して、図9に示す
ように、パネル21に対して、走査線Yn とアドレス線X
n とを配設しておき、走査線Yn は1画素おきに互いに
逆方向から給電する走査線用ドライバ24・25をもって給
電し、アドレス線Xn はこれも1画素おきに互いに逆方
向から給電するアドレス線用ドライバ22・23をもって給
電する。そして、走査線Yn には書き込みパルスVw
消去パルスVe と維持パルスVs と走査線用データパル
スVdyとを印加し、アドレス線Xn には維持パルスVs
と選択パルスVc とアドレス線用データパルスVdxとを
印加することゝされている。そして、点灯画素には、走
査線Ynに対して、走査線用データパルスVdyにより書
き込みパルスVw と消去パルスVe と維持パルスVs
が印加され、アドレス線Xn にはアドレス線用データパ
ルスVdxにより維持パルスVs と長さが長くされている
選択パルスVc とが印加され、結果的に、消去パルスV
e はキャンセルされ、書き込みパルスVw と維持パルス
s とのみが印加されることになり、その時以後、1フ
レームが完了するまでその画素は点灯状態に止まる。一
方、非点灯画素には、走査線Yn に対して、走査線用デ
ータパルスVdyにより書き込みパルスVw と消去パルス
e と維持パルスVs とが印加され、アドレス線Xn
は維持パルスVs と長さが短くされている選択パルスV
c とが印加され、結果的に、消去パルスVe はキャンセ
ルされず有効に機能して、書き込みパルスVw と消去パ
ルスVe と維持パルスVs とが印加されることになり、
その時以後、1フレームが完了するまでその画素は非点
灯状態に止まる。
[0007] Therefore, by utilizing this principle, as shown in FIG. 9, to the panel 21, the scanning line Y n and the address lines X
and n leave provided, the scanning line Y n is feed with a scanning line driver 24, 25 for supplying power from the opposite direction to each other every other pixel, the address line X n which from opposite directions at every other pixel Power is supplied by the address line drivers 22 and 23 to which power is supplied. Then, the scanning line Y n is applied and a write pulse V w and the erasing pulse V e and sustain pulse V s and the data pulse V dy scan line, the address line X n sustain pulse V s
Is thatゝapplying a selection pulse V c and the address line data pulse V dx and. Then, the lighting pixels, the scanning lines Y n, being the data pulse V dy scan line and write pulse V w and the erasing pulse V e and sustain pulse V s is applied, the address line X n address lines a selection pulse V c of the sustain pulse V s and the length is longer by use data pulse V dx is applied, as a result, the erase pulse V
e is canceled, will be pulse V s and only sustain a write pulse V w is applied, then the subsequent, the pixel stops the lighting state until one frame is completed. On the other hand, the non-lighting pixels, the scanning lines Y n, the write pulse V w and the erasing pulse V e and sustain pulse V s is applied by the data pulses V dy scan line, maintaining the address line X n select pulse V pulse V s and the length is shorter
c is applied, and as a result, the erase pulse V e functions effectively without being canceled, and the write pulse V w , the erase pulse V e, and the sustain pulse V s are applied,
After that time, the pixel remains in the non-lighting state until one frame is completed.

【0008】[0008]

【発明が解決しようとする課題】ところで、走査線方向
・アドレス線方向の全画素が同時に点灯する場合(ベタ
点灯)と一部の画素のみが点灯する場合(一部点灯)と
がある。このとき、ベタ点灯の走査線またはアドレス線
の負荷は一部点灯の走査線またはアドレス線の負荷より
当然大きい。そのため、ベタ点灯の画素の明るさは、一
部点灯の画素の明るさより暗くなる傾向がある。要する
に、走査線またはアドレス線の全長の何%が点灯画素に
相当するかによってその走査線またはアドレス線に対応
する画素の明るさに差が発生する。この現象をクロスト
ークと云い、程度の問題であるが、輝度むらが発生し
て、平面表示装置が見にくいと云う欠点がある。
By the way, there are a case where all pixels in the scanning line direction and the address line direction are lit simultaneously (solid lighting) and a case where only some pixels are lit (partially lit). At this time, the load on the partially lit scanning lines or address lines is naturally larger than the load on the partially lit scanning lines or address lines. Therefore, the brightness of a solid-lit pixel tends to be lower than the brightness of a partially-lit pixel. In short, the brightness of the pixel corresponding to the scanning line or the address line varies depending on what percentage of the total length of the scanning line or the address line corresponds to the lighting pixel. This phenomenon is called crosstalk, which is a problem of the degree, but has a drawback that luminance unevenness occurs and the flat display device is difficult to see.

【0009】本発明の目的は、この欠点を解消すること
にあり、クロストークの発生しにくい平面表示装置を提
供することにある。
An object of the present invention is to eliminate this drawback, and to provide a flat display device in which crosstalk hardly occurs.

【0010】[0010]

【課題を解決するための手段】上記の目的は、下記いず
れの手段によっても達成される。第1の手段は、相互に
平行して設けられる走査線(Yn )の群とアドレス線
(Xn )の群とが相互に直交して設けられる平面表示装
置用パネル(21)と、前記の走査線(Yn )のうち選択
された走査線に給電する走査線用ドライバ(24・25)
と、前記のアドレス線(Xn )のうち選択されたアドレ
ス線に給電するアドレス線用ドライバ(22・23) と、こ
のアドレス線用ドライバ(22・23) と、前記の走査線用
ドライバ(24・25) に所望のアドレス線と走査線とを選
択するためのパルスを供給するタイミングジェネレータ
(26)とを有する線順次駆動型平面表示装置において、
前記の走査線用ドライバ(24・25) はそれぞれ2分割さ
れて、第1の走査線用ドライバ(24a・25a) と第2の
走査線用ドライバ(24b・25b)とされ、前記のアドレ
ス線用ドライバ(22・23) はそれぞれ2分割されて、第
1のアドレス線用ドライバ(22a・23a) と第2のアド
レス線用ドライバ(22b・23b) とされ、前記のタイミ
ングジェネレータ(26)と前記の第2の走査線用ドライ
バ(24b・25b) との間には第1のディレイ回路(27)
が設けられ、前記のタイミングジェネレータ(26)と前
記の第2のアドレス線用ドライバ(22b・23b) との間
には第2のディレイ回路(28)が設けられている平面表
示装置である。
The above object is achieved by any of the following means. The first means is a flat panel display panel (21) in which a group of scanning lines (Y n ) and a group of address lines (X n ) provided in parallel with each other are provided orthogonal to each other; Line driver (24/25) for supplying power to the selected scanning line among the scanning lines (Y n )
An address line driver (22/23) for supplying power to an address line selected from the address lines (X n ); an address line driver (22/23); and the scanning line driver (22/23). 24.25) A line sequential drive type flat display device having a timing generator (26) for supplying a pulse for selecting a desired address line and a scanning line.
Each of the scanning line drivers (24 and 25) is divided into two parts, a first scanning line driver (24a and 25a) and a second scanning line driver (24b and 25b). The driver (22, 23) is divided into two parts, a first address line driver (22a, 23a) and a second address line driver (22b, 23b). A first delay circuit (27) between the second scanning line driver (24b and 25b);
Is provided, and a second delay circuit (28) is provided between the timing generator (26) and the second address line driver (22b / 23b).

【0011】この技術思想がプラズマ表示装置のみなら
ず、液晶表示装置、EL(エレクトロルミネッセンス)
表示装置、LED(発光ダイオード)表示装置、VFD
(蛍光表示管)表示装置等にも適用できることは云うま
でもない。
This technical idea is not limited to a plasma display device, but also to a liquid crystal display device, EL (electroluminescence).
Display device, LED (light emitting diode) display device, VFD
(Fluorescent display tube) Needless to say, the present invention can be applied to a display device and the like.

【0012】第2の手段は、相互に平行して設けられる
走査線(Yn )の群とアドレス線(Xn )の群とが相互
に直交して設けられる平面表示装置用パネル(21)と、
前記の走査線(Yn )のうち選択された走査線に給電す
る走査線用ドライバ(24・25) と、前記のアドレス線
(Xn )のうち選択されたアドレス線に給電するアドレ
ス線用ドライバ(22・23) と、このアドレス線用ドライ
バ(22・23) と、前記の走査線用ドライバ(24・25) に
所望のアドレス線と走査線とを選択するためのパルスを
供給するタイミングジェネレータ(26)とを有する線順
次駆動型平面表示装置において、前記のタイミングジェ
ネレータ(26)は、前記のアドレス線用ドライバ(22・
23) に向かって、前記の走査線(Yn )用の維持パルス
(Vs )の前半を選択するか後半を選択するかを指示す
る走査線(Yn )用維持パルス前後半部選択パルス(V
ys)を出力し、前記のタイミングジェネレータ(26)
は、前記の走査線用ドライバ(24・25) に向かって、前
記のアドレス線(Xn )用の維持パルス(Vs )の前半
を選択するか後半を選択するかを指示するアドレス線
(Xn )用維持パルス前後半部選択パルス(Vxs)を出
力することゝされている平面表示装置である。
The second means is a flat display panel (21) in which a group of scanning lines (Y n ) and a group of address lines (X n ) provided in parallel with each other are provided orthogonal to each other. When,
A scanning line driver (24/25) for supplying power to a selected one of the scanning lines (Y n ) and an address line for supplying power to a selected one of the address lines (X n ) Timing for supplying a pulse for selecting a desired address line and a scanning line to the driver (22/23), the address line driver (22/23), and the scanning line driver (24/25). And a generator (26), wherein the timing generator (26) includes the address line driver (22
23) Scan line (Y n ) sustain pulse front / back half selection pulse for instructing whether to select the first half or the second half of the scan line (Y n ) sustain pulse (V s ) (V
ys ) and output the timing generator (26)
Is toward the scanning line driver (24, 25), said address lines (X n) for the sustain pulses address lines for indicating whether to select the second half choose the first half of (V s) ( Xn ) is a flat panel display device which outputs a front / rear selection pulse (V xs ) for the sustain pulse.

【0013】この技術思想がプラズマ表示装置のみなら
ず、液晶表示装置、EL(エレクトロルミネッセンス)
表示装置、LED(発光ダイオード)表示装置、VFD
(蛍光表示管)表示装置等にも適用できることは云うま
でもない。
This technical idea is not limited to plasma display devices, but also to liquid crystal display devices, EL (electroluminescence) devices.
Display device, LED (light emitting diode) display device, VFD
(Fluorescent display tube) Needless to say, the present invention can be applied to a display device and the like.

【0014】[0014]

【作用】本発明の第1の手段は、走査線用ドライバ24・
25とアドレス線用ドライバ22・23とを、それぞれ、2分
割して、第1と第2の走査線用ドライバ24a・25a・24
b・25bと第1と第2のアドレス線用ドライバ22a・23
a・22b・23bとしておき、第2の走査線用ドライバ24
b・25bと第2のアドレス線用ドライバ22b・23bとに
は、約1μ秒のディレイ回路27・28を介して信号を供給
し、第2の走査線用ドライバ24b・25bと第2のアドレ
ス線用ドライバ22b・23bとに対応する画素は約1μ秒
遅れて点灯させ、)ドライバ負荷の分割を画ったもので
ある。
According to the first means of the present invention, the scanning line driver 24.
The first and second scanning line drivers 24a, 25a, and 24 are divided into two, respectively, and the first and second scanning line drivers 24a, 25a, and 24.
b · 25b and first and second address line drivers 22a · 23
a, 22b and 23b, and the second scanning line driver 24
b.25b and the second address line drivers 22b and 23b are supplied with signals via delay circuits 27 and 28 of about 1 .mu.sec, and the second scanning line drivers 24b and 25b and the second address The pixels corresponding to the line drivers 22b and 23b are turned on with a delay of about 1 .mu.sec, and the driver load is divided.

【0015】本発明の第2の手段は、アドレス線用も走
査線用も維持パルスVs の長さを長くしておき、これら
の前半のみに電流を流すか後半のみに電流を流すかを選
択する前後半部選択パルス(走査線用維持パルス前後半
部選択パルスはVysであり、アドレス線用維持パルス前
後半部選択パルスはVxsである。)を相互に逆の回路
(アドレス線(X)用は走査線(Y)に走査線(Y)用
はアドレス線(X)に印加して、ドライバ負荷を各画素
毎に分割することゝしたものである。
A second aspect of the present invention also address line leave increase the length of the even sustain pulse V s scan lines, or flow only to the current second half of current flow to only those half The first and second half selection pulses to be selected (the first and second half selection pulses for the scan line sustain pulse are V ys and the first and second half selection pulses for the address line are V xs ) are supplied to circuits (address lines) opposite to each other. (X) is applied to the scanning line (Y), and the scanning line (Y) is applied to the address line (X) to divide the driver load for each pixel.

【0016】[0016]

【実施例】以下、図面を参照して、本発明の各実施例に
係るプラズマ表示装置について、さらに説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, with reference to the drawings, a plasma display device according to each embodiment of the present invention will be further described.

【0017】 第1実施例(特許請求の範囲第1項に対応) 図1参照 本発明の効果を明瞭にするため、走査線Yn ・アドレス
線Xn ともそれぞれ4本とし、画素数は16画素とし、
走査線Yn は1画素おきに互いに逆方向から給電する走
査線用ドライバ24・25をもって給電し、アドレス線Xn
はこれも1画素おきに互いに逆方向から給電するアドレ
ス線用ドライバ22・23をもって給電するようにされてい
る。
First Embodiment (Corresponding to Claim 1) See FIG. 1 In order to clarify the effect of the present invention, each of the scanning lines Y n and the address lines X n is four, and the number of pixels is 16 Pixels
Scanning line Y n is feed with a scanning line driver 24, 25 for supplying power from the opposite direction to each other every other pixel, the address line X n
Are also supplied with the address line drivers 22 and 23 which supply power from the opposite direction every other pixel.

【0018】こゝで、一方の走査線用ドライバ24は2分
割されてY1ドライバ24aとY2 ドライバ24bとされ、
また、他方の走査線用ドライバ25も2分割されてY1
ライバ25aとY2 ドライバ25bとされている。また、一
方のアドレス線用ドライバ22は2分割されてX1 ドライ
バ22aとX2 ドライバ22bとされ、また、他方のアドレ
ス線用ドライバ23も2分割されてX1 ドライバ23aとX
2 ドライバ23bとされている。
[0018] Thisゝa, one of the scanning line driver 24 is divided into two parts has been Y 1 driver 24a and Y 2 driver 24b,
The other scanning line driver 25 be divided into two parts there is a Y 1 driver 25a and Y 2 driver 25b. Also, one of the address line driver 22 is divided into two parts has been X 1 driver 22a and X 2 driver 22b, also, the other address line driver 23 is also divided into two by X 1 driver 23a X
Two drivers 23b are provided.

【0019】そして、X1 ドライバ22aとX2 ドライバ
22bとの間と、X1 ドライバ23aとX2 ドライバ23bと
の間とには1μ秒程度のディレイ回路28が設けられてお
り、また、Y1 ドライバ24aとY2 ドライバ24bとの間
と、Y1 ドライバ25aとY2 ドライバ25bとの間とに
も、1μ秒程度のディレイ回路27が設けられている。
[0019] and, X 1 driver 22a and X 2 driver
And between the between the 22b, the and between the X 1 driver 23a and X 2 driver 23b is provided with the delay circuit 28 of the order of 1μ seconds, also as Y 1 driver 24a and Y 2 driver 24b, Y 1 to the between the driver 25a and the Y 2 driver 25b, the delay circuit 27 of the order of 1μ seconds is provided.

【0020】その結果、走査線Y2 とY3 との間と、ア
ドレス線X2 とX3 との間に、約1μ秒の時間遅れが発
生することになり、ドライバの負荷が分散される。な
お、図は省略して記載してあるが、走査線Yn には書き
込みパルスVw と消去パルスVe と維持パルスVs と走
査線用データパルスVdyが印加され、アドレス線Xn
は維持パルスVs と選択パルスVc とアドレス線用デー
タパルスVdxとが印加されることは従来技術の場合と同
様である。
As a result, a time delay of about 1 μs occurs between the scanning lines Y 2 and Y 3 and between the address lines X 2 and X 3, and the load on the driver is dispersed. . Note that FIG. Are are described omitted, the write pulse V w and the erasing pulse V e and sustain pulse V s and the data pulse V dy scan line is applied to the scanning line Y n, the address line X n it is the same as that of the prior art and sustain pulse V s and the selection pulse V c and the address lines for data pulses V dx is applied.

【0021】また、X1 1 ・X1 3 ・X3 1 ・X
3 3 の4画素を点灯画素とし、その他は非点灯画素と
して示してある。なお、タイミングジェネレータ26には
制御信号Sc とデータ信号Sd とが供給されることも従
来技術と同様である。
X 1 Y 1 · X 1 Y 3 · X 3 Y 1 · X
3 4 pixels Y 3 is a lighting pixel, others are shown as non-lighting pixel. Note that the control signal Sc and the data signal Sd are supplied to the timing generator 26 in the same manner as in the related art.

【0022】図2参照 次に、各画素(図においては、X1 1 ・X2 1 ・X
3 1 ・X3 3 の4画素を示す。)に印加される合成
電圧と、点灯・非点灯の状態を示す。
Referring to FIG. 2, each pixel (in the figure, X 1 Y 1 .X 2 Y 1 .X
3 shows the 4 pixels of Y 1 · X 3 Y 3. 3) shows the combined voltage applied to the switch and the lighting / non-lighting state.

【0023】図において、横軸は時間軸を示し、図には
3スキャン期間が示されており、Aは遅延時間、Bは点
灯状態を示す。まず、画素X1 1 は点灯画素であるか
ら、消去パルスVe は長さの長くされている選択パルス
c によってキャンセルされて、結果として、維持パル
スVs と書き込みパルスVw とのみが印加される。そし
て、次につゞくスキャン期間には維持パルスVs のみが
印加されるが、1フレームが完了するまで点灯状態に止
まる。
In the figure, the horizontal axis shows the time axis, and the figure shows three scan periods, A shows a delay time, and B shows a lighting state. First, since the pixel X 1 Y 1 is a lighting pixel, the erase pulse V e is canceled by the selection pulse V c having a longer length, and as a result, only the sustain pulse V s and the write pulse V w are generated. Applied. And, although the Tsuginitsudzuku scan period only sustain pulse V s is applied, it stops the lighting state until one frame is completed.

【0024】次に、X2 1 は非点灯画素であるから、
選択パルスVc は短くされており、その結果、消去パル
スVe は有効に機能するので、維持パルスVs も書き込
みパルスVwも印加されるが、点灯せず、1フレームが
完了するまで非点灯状態に止まる。
Next, since X 2 Y 1 is a non-lighted pixel,
Selection pulse V c is short, so a result, the erase pulse V e functions effectively, although the sustain pulse V s and write pulse V w is also applied, without lighting, non-until one frame is completed It stays on.

【0025】第3に、X3 1 は点灯画素であるから、
画素X1 1 の場合と同様である。第4に、X3 3
点灯画素であるが、第3のアドレス期間にはじめて点灯
することになる。換言すれば、図において、第3スキャ
ン期間に、画素X1 1 ・X3 1 の電圧波形と同一の
波形が発生して、この時点で点灯し、1フレームが完了
するまで点灯状態に止まる。
Third, since X 3 Y 1 is a lighting pixel,
This is the same as the case of the pixel X 1 Y 1 . Fourth, X 3 Y 3 is a lit pixel, but will be lit only in the third address period. In other words, in the figure, in the third scan period, the same voltage waveform as the voltage waveform of the pixel X 1 Y 1 · X 3 Y 1 is generated, the light is turned on at this time, and the light is turned on until one frame is completed. Stop.

【0026】ところで、本発明の要旨に係るディレイ回
路27・28は、第2走査線Y2 と第3走査線との間と第2
アドレス線X2 と第3アドレス線との間とに設けられて
いるから、図にAをもって示す時点に1μ秒の遅延期間
(電圧が印加されない期間)が存在することになる。こ
の遅延期間は図においては短いように見えるが、プラズ
マ表示装置は容量性回路でオーバーダンピング回路であ
り、この短い期間に流れるべきトランジェント電流は極
めて大きいので、上記の1μ秒の遅延で負荷の分割効果
は十分に大きく、本発明の効果は極めて顕著である。
Incidentally, the delay circuits 27 and 28 according to the gist of the present invention are provided between the second scanning line Y 2 and the third scanning line and the second scanning line.
Because they provided and between the address line X 2 and the third address lines, so that the delay period of 1μ to time points indicated with A in seconds (period no voltage is applied) is present in FIG. Although this delay period appears to be short in the figure, the plasma display device is a capacitive circuit and an over-damping circuit, and the transient current to flow during this short period is extremely large. The effect is sufficiently large, and the effect of the present invention is extremely remarkable.

【0027】 第2実施例(特許請求の範囲第2項に対応) 図3参照 本実施例においても、走査線Yn ・アドレス線Xn とも
それぞれ4本とし、画素数は16画素とし、走査線Yn
は1画素おきに互いに逆方向から給電する走査線用ドラ
イバ24・25をもって給電し、アドレス線Xn はこれも1
画素おきに互いに逆方向から給電するアドレス線用ドラ
イバ22・23をもって給電するようにされている。
Second Embodiment (corresponding to Claim 2) See FIG. 3 Also in this embodiment, each of the scanning lines Y n and the address lines X n is four, the number of pixels is 16 and the scanning is performed. Line Y n
1 is feed with a scanning line driver 24, 25 for supplying power from the opposite direction to each other every other pixel, also this address lines X n
Power is supplied to each pixel by the address line drivers 22 and 23 which supply power from opposite directions.

【0028】従来技術の場合との相違は、走査線用
(Y)ドライバ24・25に、書き込みパルスVw と消去パ
ルスVe と維持パルスVs と走査線用(Y)データパル
スVdyの他に、走査線用維持パルス前後半部選択パルス
ysが印加されることゝ、アドレス線用(X)ドライバ
22・23に、維持パルスVs と選択パルスVc とアドレス
線用データパルスVdxとの他に、アドレス線用維持パル
ス前後半部選択パルスVxsが印加されることゝされてい
ることである。
The difference between the prior art, the scanning line (Y) driver 24, 25, the write pulse V w and the erasing pulse V e and sustain pulse V s and the scan line (Y) of the data pulses V dy In addition, the scanning line sustain pulse front / rear selection pulse Vys is applied. The address line (X) driver
22 and 23, in addition to the sustain pulse V s and the selection pulse V c and the address lines for data pulses V dx, that is thatゝlatter part selection pulse V xs before address line sustain pulse is applied is there.

【0029】図4参照 次に、第1・第3走査線(Y1 3 )と第1・第3アド
レス線(X1 3 )とに印加される電圧と、各画素(図
においては、X1 1 ・X3 1 ・X1 3 ・X3 3
の4画素を示す。)に印加される合成電圧と、点灯・非
点灯の状態を示す。本例においても、横軸は時間軸を示
し、図には2スキャン期間を示しており、Bは点灯状態
を示す。
Next, referring to FIG. 4, the voltages applied to the first and third scanning lines (Y 1 Y 3 ) and the first and third address lines (X 1 X 3 ) and each pixel (in the figure, , X 1 Y 1 · X 3 Y 1 · X 1 Y 3 · X 3 Y 3
Are shown. 3) shows the combined voltage applied to the switch and the lighting / non-lighting state. Also in this example, the horizontal axis shows the time axis, the figure shows two scan periods, and B shows the lighting state.

【0030】まず、画素X1 1 は、走査線用(Y)維
持パルスVs はその前半のみが選択され、アドレス線用
(X)維持パルスVs もその前半のみが選択され、消去
パルスVe は長くされている選択パルスVc によってキ
ャンセルされて点灯画素として動作する。
[0030] First, the pixel X 1 Y 1 is a scanning line (Y) sustain pulse V s is only that the first half is selected, but also that the first half address lines (X) sustain pulse V s is selected, the erase pulse V e is canceled by the lengthened selection pulse V c and operates as a lighted pixel.

【0031】次に、画素X3 1 は、走査線用(Y)維
持パルスVs はその後半のみが選択され、アドレス線用
(X)維持パルスVs はその前半のみが選択され、消去
パルスVe は長くされている選択パルスVc によってキ
ャンセルされて点灯画素として動作する。
Next, the pixel X 3 Y 1 is a scanning line (Y) sustain pulse V s is that only the second half is selected, address line (X) sustain pulse V s is only that the first half is selected, deleted The pulse Ve is canceled by the longer selection pulse Vc and operates as a lighting pixel.

【0032】第3に、画素X1 3 は、走査線用(Y)
維持パルスVs はその前半のみが選択され、アドレス線
用(X)維持パルスVs はその後半のみが選択され、第
3走査線(Y3 )において書き込みパルスVw が印加さ
れて、この時点以降点灯画素として動作する。
Third, the pixels X 1 Y 3 are used for the scanning line (Y)
Sustain pulse V s is only that the first half is selected, only the second half thereof (X) sustain pulse V s address line is selected, the write pulse V w in the third scan line (Y 3) is applied, this time Thereafter, it operates as a lighting pixel.

【0033】第4に、画素X3 3 は、走査線用(Y)
維持パルスVs はその後半のみが選択され、アドレス線
用(X)維持パルスVs はその後半のみが選択され、第
3走査線(Y3 )において書き込みパルスVw が印加さ
れて、この時点以降点灯画素として動作する。
Fourth, the pixel X 3 Y 3 is used for the scanning line (Y)
Sustain pulse V s is only that the second half is selected, only the second half thereof (X) sustain pulse V s address line is selected, the write pulse V w in the third scan line (Y 3) is applied, this time Thereafter, it operates as a lighting pixel.

【0034】このように、維持パルスVs はその前半か
後半かのいずれか半分の期間にのみ電流が流れるように
され、ドライバ負荷の分散が画されている。
[0034] Thus, sustain pulse V s is to flow current only during the half either late front half or the dispersion of the driver load is bounded.

【0035】[0035]

【発明の効果】以上説明したとおり、本発明に係る平面
表示装置においては、ドライバの負荷が分散されている
ので、ドライバの容量を大きくしなくても、クロストー
クの発生を防止することができる。
As described above, in the flat panel display according to the present invention, since the load of the driver is dispersed, the occurrence of crosstalk can be prevented without increasing the capacity of the driver. .

【0036】なお、本発明のこの技術思想がプラズマ表
示装置のみならず、液晶表示装置、EL(エレクトロル
ミネッセンス)表示装置、LED(発光ダイオード)表
示装置、VFD(蛍光表示管)表示装置等にも適用でき
ることは云うまでもない。
The technical idea of the present invention applies not only to a plasma display device but also to a liquid crystal display device, an EL (electroluminescence) display device, an LED (light emitting diode) display device, a VFD (fluorescent display tube) display device and the like. It goes without saying that it can be applied.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1実施例に係るプラズマ表示装置の
ブロック図である。
FIG. 1 is a block diagram of a plasma display device according to a first embodiment of the present invention.

【図2】本発明の第1実施例に係るプラズマ表示装置の
タイミングチャートである。
FIG. 2 is a timing chart of the plasma display device according to the first embodiment of the present invention.

【図3】本発明の第2実施例に係るプラズマ表示装置の
ブロック図である。
FIG. 3 is a block diagram of a plasma display device according to a second embodiment of the present invention.

【図4】本発明の第2実施例に係るプラズマ表示装置の
タイミングチャートである。
FIG. 4 is a timing chart of a plasma display device according to a second embodiment of the present invention.

【図5】プラズマ表示装置の構造図である。FIG. 5 is a structural diagram of a plasma display device.

【図6】プラズマ表示装置の動作原理図である。FIG. 6 is an operation principle diagram of the plasma display device.

【図7】プラズマ表示装置の動作原理図である。FIG. 7 is an operation principle diagram of the plasma display device.

【図8】プラズマ表示装置の動作原理図である。FIG. 8 is an operation principle diagram of the plasma display device.

【図9】従来技術に係るプラズマ表示装置のブロック図
である。
FIG. 9 is a block diagram of a plasma display device according to the related art.

【符号の説明】[Explanation of symbols]

11・12 ガラス基板 13 行電極 14 列電極 15・16 誘電体層 17 放電空間 21 パネル 22・23 アドレス線用(X)ドライバ 22a・23a 第1のアドレス線用(X1 )ドライバ 22b・23b 第2のアドレス線用(X2 )ドライバ 24・25 走査線用(Y)ドライバ 24a・25a 第1の走査線用(Y1 )ドライバ 24b・25b 第2の走査線用(Y2 )ドライバ 26 タイミングジェネレータ 27 第1のディレイ回路(ディレイ1) 28 第2のディレイ回路(ディレイ2) Xn アドレス線 Yn 走査線 Vw 書き込みパルス Ve 消去パルス Vs 維持パルス Vc 選択パルス Vdy 走査線用データパルス Vdx アドレス線用データパルス Vys 走査線用維持パルス前後半部選択パルス Vxs アドレス線用維持パルス前後半部選択パルス11 ・ 12 Glass substrate 13 Row electrode 14 Column electrode 15 ・ 16 Dielectric layer 17 Discharge space 21 Panel 22 ・ 23 Address line (X) driver 22a ・ 23a First address line (X 1 ) driver 22b ・ 23b 2 address line (X 2 ) driver 24/25 scanning line (Y) driver 24a / 25a First scanning line (Y 1 ) driver 24b / 25b Second scanning line (Y 2 ) driver 26 Timing generator 27 first delay circuit (delay 1) 28 second delay circuit (delay 2) X n address lines Y n scan lines V w write pulse V e erase pulse V s sustain pulse V c selection pulse V dy scan line Data pulse V dx Address line data pulse V ys Scan line sustain pulse front / back half selection pulse V xs address line sustain pulse front / back half selection pulse

───────────────────────────────────────────────────── フロントページの続き (72)発明者 上田 壽男 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平1−200394(JP,A) (58)調査した分野(Int.Cl.7,DB名) G09G 3/20 ────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Toshio Ueda 1015 Uedanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Inside Fujitsu Limited (56) References JP-A-1-200394 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) G09G 3/20

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 相互に平行して設けられる走査線
(Yn )の群とアドレス線(Xn )の群とが相互に直交
して設けられる平面表示装置用パネル(21)と、 前記走査線(Yn )のうち選択された走査線に給電する
走査線用ドライバ(24・25) と、 前記アドレス線(Xn )のうち選択されたアドレス線に
給電するアドレス線用ドライバ(22・23) と、 該アドレス線用ドライバ(22・23) と、 前記走査線用ドライバ(24・25) に所望のアドレス線と
走査線とを選択するためのパルスを供給するタイミング
ジェネレータ(26)とを有する線順次駆動型平面表示装
置において、 前記走査線用ドライバ(24・25) はそれぞれ2分割され
て、第1の走査線用ドライバ(24a・25a) と第2の走
査線用ドライバ(24b・25b) とされ、 前記アドレス線用ドライバ(22・23) はそれぞれ2分割
されて、第1のアドレス線用ドライバ(22a・23a) と
第2のアドレス線用ドライバ(22b・23b) とされ、 前記タイミングジェネレータ(26)と前記第2の走査線
用ドライバ(24b・25b) との間には第1のディレイ回
路(27)が設けられ、 前記タイミングジェネレータ(26)と前記第2のアドレ
ス線用ドライバ(22b・23b) との間には第2のディレ
イ回路(28)が設けられてなることを特徴とする平面表
示装置。
1. A flat display panel (21) in which a group of scanning lines (Y n ) and a group of address lines (X n ) provided in parallel with each other are provided orthogonal to each other; A scanning line driver (24 · 25) for supplying power to a selected scanning line of the lines (Y n ); and an address line driver (22 · 25) for supplying power to a selected address line of the address lines (X n ). 23) an address line driver (22/23); and a timing generator (26) for supplying a pulse for selecting a desired address line and scanning line to the scanning line driver (24/25). Wherein the scanning line drivers (24 and 25) are each divided into two, and a first scanning line driver (24a and 25a) and a second scanning line driver (24b). 25b), and the address line driver (22/23) Each of the two is divided into a first address line driver (22a / 23a) and a second address line driver (22b / 23b). The timing generator (26) and the second scanning line driver are provided. A first delay circuit (27) is provided between the timing generator (26) and the second address line driver (22b / 23b). A flat panel display device comprising the delay circuit (28).
【請求項2】 相互に平行して設けられる走査線
(Yn )の群とアドレス線(Xn )の群とが相互に直交
して設けられる平面表示装置用パネル(21)と、 前記走査線(Yn )のうち選択された走査線に給電する
走査線用ドライバ(24・25) と、 前記アドレス線(Xn )のうち選択されたアドレス線に
給電するアドレス線用ドライバ(22・23) と、 該アドレス線用ドライバ(22・23) と、 前記走査線用ドライバ(24・25) に所望のアドレス線と
走査線とを選択するためのパルスを供給するタイミング
ジェネレータ(26)とを有する線順次駆動型平面表示装
置において、 前記タイミングジェネレータ(26)は、前記アドレス線
用ドライバ(22・23)に向かって、前記走査線(Yn
用の維持パルス(Vs )の前半を選択するか後半を選択
するかを指示する走査線(Yn )用維持パルス前後半部
選択パルス(V ys)を出力し、 前記タイミングジェネレータ(26)は、前記走査線用ド
ライバ(24・25) に向かって、前記アドレス線(Xn
用の維持パルス(Vs )の前半を選択するか後半を選択
するかを指示するアドレス線(Xn )用維持パルス前後
半部選択パルス(Vxs)を出力することゝされてなるこ
とを特徴とする平面表示装置。
2. Scan lines provided in parallel with each other
(Yn) And address lines (Xn) Groups are mutually orthogonal
A flat panel display panel (21) provided as a scanning line (Yn) To power the selected scan line
A scanning line driver (24/25) and the address line (Xn) Out of the selected address line
A desired address line is supplied to the address line driver (22/23) for supplying power, the address line driver (22/23), and the scanning line driver (24/25).
Timing of supplying pulse for selecting scanning line
Line sequential driving type flat display device having a generator (26)
The timing generator (26) includes:
Toward the driver (22, 23) for the scanning line (Yn)
Sustain pulse (Vs) First half or second half
Scan line (Yn) For the latter half of the sustain pulse
Select pulse (V ysThe timing generator (26) outputs the scanning line signal.
Towards the driver (24.25), the address line (Xn)
Sustain pulse (Vs) First half or second half
Address line (XnBefore and after the maintenance pulse
Half selection pulse (VxsOutput)
And a flat panel display device.
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KR100429649B1 (en) * 1997-04-01 2004-06-16 주식회사 엘지이아이 Driving circuit of plasma display panel
JP4040747B2 (en) * 1998-04-27 2008-01-30 アビックス株式会社 Display device and lamp unit characterized by emission luminance control system
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JP4651221B2 (en) * 2001-05-08 2011-03-16 パナソニック株式会社 Display panel drive device
KR20030012968A (en) * 2001-08-06 2003-02-14 삼성에스디아이 주식회사 Plasma display apparatus where electromagnetic interference within address period is cancelled
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