JP3006022B2 - Solid-state imaging device - Google Patents
Solid-state imaging deviceInfo
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- JP3006022B2 JP3006022B2 JP2093707A JP9370790A JP3006022B2 JP 3006022 B2 JP3006022 B2 JP 3006022B2 JP 2093707 A JP2093707 A JP 2093707A JP 9370790 A JP9370790 A JP 9370790A JP 3006022 B2 JP3006022 B2 JP 3006022B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、リニアセンサ、２次元センサ（所謂イメー
ジャ）等の固体撮像素子、特にその出力部に関する。The present invention relates to a solid-state imaging device such as a linear sensor or a two-dimensional sensor (so-called imager), and particularly to an output unit thereof.
本発明は、固体撮像素子に係わり、その電荷転送部の
最終段の電荷を浮遊拡散領域に転送する読み出しゲート
部と、リセットパルスによって浮遊拡散領域の電荷をリ
セットするリセット部を有する出力部において、リセッ
トゲート部の浮遊拡散領域と接する部分の幅を浮遊拡散
領域の最大幅より小さくし、さらに、リセットゲート部
のオフレベル時のポテンシャルと読み出しゲート部のポ
テンシャルを一致させると共に、リセットゲート部のオ
フレベルを0Vとし、読み出しゲート部に与えるD.C電圧
を0Vとすることによって、リセットゲート部の電位に基
づく浮遊拡散領域でのリセット電位の変動（いわゆるカ
ップリング）を更に低減化し、且つ回路の簡略化及び読
み出しゲート部の電圧の安定化を図る様にしたものであ
る。The present invention relates to a solid-state imaging device, a readout gate unit that transfers the charge of the final stage of the charge transfer unit to the floating diffusion region, and an output unit that has a reset unit that resets the charge of the floating diffusion region by a reset pulse. The width of the portion of the reset gate portion that is in contact with the floating diffusion region is made smaller than the maximum width of the floating diffusion region. Further, the potential of the reset gate portion at the off level and the potential of the readout gate portion are matched, and the reset gate portion is turned off. By setting the level to 0 V and the DC voltage applied to the read gate unit to 0 V, fluctuations in reset potential (so-called coupling) in the floating diffusion region due to the potential of the reset gate unit are further reduced, and the circuit is simplified. And stabilization of the voltage of the read gate section.
第５図及び第６図は従来のリニアセンサ、２次元セン
サ（所謂イメージャ）等の固体撮像素子の出力部を示
す。第６図において、（１）は第１導電形例えばｎ形の
半導体基板を示し、この基板（１）上に第２導電形即ち
ｐ形の半導体層（２）及び第１導電形即ちｎ形の埋込み
チャンネル層（３）が順次形成される。この埋込みチャ
ンネル層（３）上にゲート絶縁膜（４）を介しとストレ
ージ電極（5S）及びトランスファ電極（5T）からなる転
送電極（６）が電荷転送方向に向って複数配列されて所
謂CCD構造の電荷転送部即ち２相駆動の出力シフトレジ
スタ部（７）が形成され、その最終段ビットの後段にゲ
ート電極（８）を有してなる読み出しゲート部（９）を
介して浮遊拡散領域（10）が形成される。浮遊拡散領域
（10）は図示せざるも、同一基板上に形成された検出用
MOSトランジスタのゲートに接続される。さらに、浮遊
拡散領域（10）とリセット用ドレイン領域（12）との間
にゲート電極（13）を有してなるリセットゲート部（1
1）が設けられる。5 and 6 show an output section of a solid-state imaging device such as a conventional linear sensor or two-dimensional sensor (so-called imager). In FIG. 6, (1) shows a semiconductor substrate of a first conductivity type, for example, an n-type, on which a semiconductor layer (2) of a second conductivity type, that is, a p-type, and a first conductivity type, that is, an n-type. Buried channel layer (3) is sequentially formed. On the buried channel layer (3), a plurality of transfer electrodes (6) including storage electrodes (5S) and transfer electrodes (5T) are arranged in the direction of charge transfer via a gate insulating film (4), so-called CCD structure. Is formed, and a two-phase driven output shift register section (7) is formed, and a floating diffusion region (7) is formed via a read gate section (9) having a gate electrode (8) at a stage subsequent to the final stage bit. 10) is formed. The floating diffusion region (10), not shown, is for detection formed on the same substrate.
Connected to the gate of the MOS transistor. Further, a reset gate portion (1) having a gate electrode (13) between the floating diffusion region (10) and the reset drain region (12).
1) is provided.
ここで、通常、埋込みチャンネル層（３）において、
出力シフトレジスタ部（７）の各ビットのトランスファ
領域（14T）は低濃度（図ではn-で示す）で形成され、
各ビットのストレージ領域（14S）、読み出しゲート部
（９）の領域（15）、リセットゲート部（11）の領域
（16）は夫々同じ濃度で且つトランスファ領域（14T）
より高い濃度（図ではｎで示す）で形成され、浮遊拡散
領域（10）及びリセット用ドレイン領域（12）は高濃度
（図ではn++で示す）で形成される。そして、各転送電
位（６）には２相クロックパルスφ1,φ２（例えばロー
レベル0V、ハイレベル5Vのパルス）が印加され、読み出
しゲート部（９）のゲート電極（８）には特定のD.C電
圧（例えば1.5V）が印加され、リセットゲート部（11）
のゲート電極（13）にはリセットパルス（例えばオフレ
ベル0V、オンレベル9Vのパルス）が印加され、リセット
用ドレイン領域（12）に特定のD.C電圧（例えば9V）が
印加される。そして、出力シフトレジスト部（７）の最
終段ビットの信号電荷を読み出しゲート部（９）を通し
て浮遊拡散領域（10）に読み出し、この浮遊拡散領域
（10）の信号電位の変化を検出用MOSトランジスタで増
幅して出力するようになされる。出力した後は、リセッ
トゲート部（11）にリセットパルウが印加され、浮遊拡
散領域（10）の信号電荷がドレイン領域（12）に流れ、
浮遊拡散領域（10）の電位がリセット用ドレイン領域
（12）の電位にリセットされる。Here, usually, in the buried channel layer (3),
Each bit in the transfer region of the output shift register unit (7) (14T) is a low concentration (in the drawing n - indicated by) is formed by,
The storage area (14S) of each bit, the area (15) of the read gate section (9), and the area (16) of the reset gate section (11) have the same density and the transfer area (14T).
The floating diffusion region (10) and the reset drain region (12) are formed at a higher concentration (indicated by n ++ in the figure). Then, two-phase clock pulses φ 1 and φ 2 (for example, low level 0V and high level 5V pulses) are applied to each transfer potential (6), and a specific voltage is applied to the gate electrode (8) of the read gate unit (9). DC voltage (for example, 1.5 V) is applied, and the reset gate unit (11)
A reset pulse (for example, a pulse having an off level of 0 V and an on level of 9 V) is applied to the gate electrode (13), and a specific DC voltage (for example, 9 V) is applied to the reset drain region (12). Then, the signal charge of the last stage bit of the output shift resist unit (7) is read out to the floating diffusion region (10) through the readout gate unit (9), and a change in the signal potential of the floating diffusion region (10) is detected by a MOS transistor for detection. To amplify and output. After the output, the reset gate is applied to the reset gate (11), and the signal charges in the floating diffusion region (10) flow to the drain region (12),
The potential of the floating diffusion region (10) is reset to the potential of the reset drain region (12).
従来の出力部においては、上述したようにリセットゲ
ート部（11）の領域（16）が読み出しゲート部（９）の
領域（15）及び出力シフトレジスタ部（７）の各ビット
のストレージ領域（14S）の濃度プロファイルと同様で
あるため、第５図のポテンシャル図で示すように読み出
しゲート部（９）には特定のD.C電圧を印加してそのポ
テンシャルφａをリセットゲート部（11）のオフレベル
時のポテンシャルφｂより深くなるようにしている。従
って、リセット用ドレイン領域（12）のポテンシャルと
リセットゲート部（11）のオフレベル時のポテンシャル
の差Δφ１は大きくなる。このポテンシャル差Δφ１が
大きいと、浮遊拡散領域（10）の信号電荷をリセットし
た後、リセットゲート部（11）をオフしたときに、この
リセットゲート部（11）の電位に影響されて浮遊拡散領
域（10）のリセット電位が変動する（即ちドレイン領域
（12）と同じレベルのリセットレベル（21）からレベル
（22）にもち上がる）度合が大きくなる。所謂浮遊拡散
領域（10）のリセットゲート部（13）とそのカップリン
グが大きくなる。In the conventional output section, as described above, the area (16) of the reset gate section (11) is the area (15) of the read gate section (9) and the storage area (14S) of each bit of the output shift register section (7). since) is the same as the concentration profile of the off-level of the reset gate portion and the potential phi a by applying a certain DC voltage to the read gate portion (9) as indicated by the potential diagram of FIG. 5 (11) It is set to be deeper than the potential φ b of the time. Therefore, the difference [Delta] [phi 1 of the potential at the off level of the potential and the reset gate portion of the reset drain region (12) (11) increases. When the potential difference [Delta] [phi 1 is large, after resetting the signal charge of the floating diffusion region (10), when turning off the reset gate portion (11), the floating diffusion is affected by the potential of the reset gate portion (11) The degree to which the reset potential of the region (10) fluctuates (that is, rises from the same reset level (21) as the drain region (12) to the level (22)) is increased. The so-called floating diffusion region (10) and its reset gate portion (13) and its coupling are increased.
一方、埋込みチャンネル層（３）における浮遊拡散領
域（10）、リセットゲート部（11）及びリセット用ドレ
イン領域（12）の平面的なパターンレイアウトは通常、
第４図に示すように形成される。この場合、リセットゲ
ート部の領域（16）と浮遊拡散領域（10）との接する長
さa1がリセットゲート部（11）と浮遊拡散領域（10）間
の容量として効いている。この容量は上述のカップリン
グに影響を与える。On the other hand, the planar pattern layout of the floating diffusion region (10), the reset gate portion (11) and the reset drain region (12) in the buried channel layer (3) is usually
It is formed as shown in FIG. In this case, the length a 1 contact region of the reset gate portion (16) and the floating diffusion region (10) is worked as a capacitance between the floating diffusion region reset gate portion (11) (10). This capacitance affects the coupling described above.
この結果浮遊拡散領域（10）での最大取扱い電荷量が
低減し、所謂ダイナミックレンジが低減する。As a result, the maximum amount of charges handled in the floating diffusion region (10) is reduced, and the so-called dynamic range is reduced.
本発明は、上述の点に鑑み、出力部における浮遊拡散
領域のリセットゲート部とのカップリングを低減するこ
とができる固体撮像素子を提供するものである。The present invention has been made in view of the above circumstances, and provides a solid-state imaging device capable of reducing coupling of a floating diffusion region with a reset gate unit in an output unit.
本発明に係る固体撮像素子は、電荷転送部（７）の最
終段の電荷を浮遊拡散領域（10）に転送する読み出しゲ
ート部（９）と、リセットパルスによって浮遊拡散領域
（10）の電荷をリセットするリセットゲート部（11）を
有する出力部において、リセットゲート部（11）の浮遊
拡散領域（10）と接する部分の幅を、浮遊拡散領域の最
大幅より小さくし、リセットゲート部（11）のオフレベ
ル時のポテンシャルφｃと読み出しゲート部（９）のポ
テンシャルφａを一致させると共に、リセットゲート部
（11）のオフレベルを0Vとし、読み出しゲート部（９）
に与えるD.C電圧を0Vとして構成する。The solid-state imaging device according to the present invention includes a read gate unit (9) for transferring the charge of the final stage of the charge transfer unit (7) to the floating diffusion region (10), and a charge of the floating diffusion region (10) by the reset pulse. In the output section having the reset gate section (11) for resetting, the width of the portion of the reset gate section (11) in contact with the floating diffusion region (10) is made smaller than the maximum width of the floating diffusion area, and the reset gate section (11) potential phi c and the read gate portion during the off-level causes match the potential phi a of (9), the reset gate portion off level (11) and 0V, read gate (9)
The DC voltage to be applied to is set to 0V.
上述の構成によれば、リセットゲート部（11）の浮遊
拡散領域（13）と接する部分の幅を、浮遊拡散領域（1
0）の最大幅より小さくすることにより、リセットゲー
ト部（11）と浮遊拡散領域（10）間の容量が小さくな
り、浮遊拡散領域（10）のリセット電圧の変動、即ち浮
遊拡散領域（10）のリセットゲート部（11）とのカップ
リングが低減する。According to the above configuration, the width of the portion of the reset gate portion (11) in contact with the floating diffusion region (13) is set to be equal to the floating diffusion region (1).
0), the capacitance between the reset gate portion (11) and the floating diffusion region (10) is reduced, and the reset voltage of the floating diffusion region (10) fluctuates, that is, the floating diffusion region (10). Coupling with the reset gate section (11) is reduced.
加えてリセットゲート部（11）のオフレベル時のポテ
ンシャルφｃを読み出しゲート部（９）のポテンシャル
φａに一致させることにより、第１図に示す様にリセッ
トゲート部（11）のオフレベル時のポテンシャルφｃが
従来（第５図のポテンシャルφｂ）より深くなり、リセ
ット用ドレイン領域（12）のポテンシャルとリセットゲ
ート部（11）のオフレベル時のポテンシャルとの差Δφ
２が小さくなる。従って、リセット後、リセットゲート
部（11）をオフレベルとしたときにも浮遊拡散領域（1
0）への影響が少なくなる。従って、リセットゲート部
（11）と浮遊拡散領域（10）間の容量が小さくなること
と相俟って、浮遊拡散領域（10）のリセット電圧の変動
即ち浮遊拡散領域（10）のリセットゲート部（11）との
カップリングが更に低減する。Additionally By matching the potential phi a of the reset gate section gate unit reads the potential phi c of the OFF level (11) (9), the off level of the reset gate portion as shown in FIG. 1 (11) potential phi c is conventional (Figure 5 potential phi b) becomes deeper, the difference Δφ between the potential at the off level of the potential and the reset gate portion of the reset drain region (12) (11)
2 becomes smaller. Therefore, even when the reset gate (11) is turned off after reset, the floating diffusion region (1
0) is less affected. Accordingly, the change in the reset voltage of the floating diffusion region (10), that is, the reset gate portion of the floating diffusion region (10) is coupled with the reduction in the capacitance between the reset gate portion (11) and the floating diffusion region (10). Coupling with (11) is further reduced.
また、ポテンシャル差Δφ２が小さくなるので、リセ
ットパルスの振幅を小さくすることができる。Further, since the potential difference Δφ 2 becomes smaller, the amplitude of the reset pulse can be made smaller.
さらに、読み出しゲート部（９）に与えるD.C電圧を0
Vとすることにより、回路が簡略化されると共に、読み
出しゲート部（９）の電圧が安定化する。Further, the DC voltage applied to the read gate unit (9) is set to 0
By setting to V, the circuit is simplified and the voltage of the read gate section (9) is stabilized.
以下、図面を参照して本発明によるCCD固体撮像素
子、特にその出力部の実施例を説明する。Hereinafter, an embodiment of a CCD solid-state imaging device according to the present invention, particularly, an output unit thereof will be described with reference to the drawings.
本例は、第２図に示すように前述と同様、第１導電形
例えばｎ形の半導体基板（１）上に第２導電形即ちｐ形
の半導体層（２）及び第１導電形即ちｎ形の埋込みチャ
ンネル層（３）が順次形成され、この埋込みチャンネル
層（３）上にゲート絶縁層（４）を介してストレージ電
極（5S）及びトランスファ電極（5T）からなる転送電極
（６）を電荷転送方向に向って複数配列されてCCD構造
の電荷転送部即ち２相駆動の出力シフトレジスタ部
（７）が形成される。In this example, as shown in FIG. 2, a second conductivity type, that is, a p-type semiconductor layer (2) and a first conductivity type, that is, n, are formed on a first conductivity type, for example, an n-type semiconductor substrate (1). A buried channel layer (3) is sequentially formed, and a transfer electrode (6) including a storage electrode (5S) and a transfer electrode (5T) is formed on the buried channel layer (3) via a gate insulating layer (4). A plurality of charge transfer units having a CCD structure, that is, a two-phase drive output shift register unit (7) are arranged in a plurality in the charge transfer direction.
この出力シフトレジスタ部（７）の最終段ビットの後
段にゲート電極（８）を有してなる読み出しゲート部
（９）を介して浮遊拡散領域（10）が形成され、この浮
遊拡散領域（10）は同一基板上に形成した検出用MOSト
ランジスタのゲートに接続される。さらに、浮遊拡散領
域（10）とリセット用ドレイン領域（12）との間にゲー
ト電極（13）を有してなるリセットゲート部（11）が設
けられる。A floating diffusion region (10) is formed via a read gate unit (9) having a gate electrode (8) after the last bit of the output shift register unit (7). ) Is connected to the gate of a detection MOS transistor formed on the same substrate. Further, a reset gate portion (11) having a gate electrode (13) is provided between the floating diffusion region (10) and the reset drain region (12).
しかして本例では、特に第１図のポテンシャル図に示
すようにリセットゲート部（11）のオフレベル時のポテ
ンシャルφｃを読み出しゲート部（９）のポテンシャル
φａに一致させるようになす。そして、リセットゲート
部（11）のオフレベルを0Vとすると共に、読み出しゲー
ト部（９）に与えるD.C電圧を0V（グランド電位）にす
る。In this example Thus, eggplant so that particular match the potential phi a of the gate portion reads the potential phi c of the off level of the reset gate portion as shown in the potential diagram of FIG. 1 (11) (9). Then, the OFF level of the reset gate unit (11) is set to 0V, and the DC voltage applied to the read gate unit (9) is set to 0V (ground potential).
リセットゲート部（11）のオフレベル時のポテンシャ
ルφｃと読み出しゲート部（９）のポテンシャルφａを
一致させる方法としては、例えば、第２図に示すように
出力シフトレジスタ部（７）のストレージ電極を構成す
る多結晶シリコンをマスクとして埋込みチャンネル層
（３）における読み出しゲート部（９）の領域（５）〜
リセットゲート部（11）の領域（16）にわたってＮ形不
純物をイオン注入して、出力シフトレジスタ部（７）の
ストレージ領域（14S）の濃度より少し高い濃度（図で
はn+で示す）にすることによって一致させることができ
る。As a method of matching the potential phi a of the reset gate portion potential phi c and the read gate portion of the off-level (11) (9), for example, output shift register unit as shown in FIG. 2 Storage (7) Regions (5) to (5) of the read gate portion (9) in the buried channel layer (3) using the polycrystalline silicon constituting the electrode as a mask
N-type impurities are ion-implanted over the region (16) of the reset gate unit (11) to have a concentration slightly higher than that of the storage region (14S) of the output shift register unit (7) (indicated by n + in the figure). Can be matched by
尚、ここでは埋込みチャンネル層（３）における他の
出力シフトレジスタ部（７）のストレージ領域（14
S）、トランスファ領域（14T）、浮遊拡散領域（10）及
びリセット用ドレイン領域（12）の濃度プロファイルは
前述の第６図と同様にしている。また、出力シフトレジ
スタ部（７）に与える２相クロックパルス、リセットゲ
ート部（11）に与えるリセットパルス及びリセット用ド
レイン領域（２）に与えのD.C電圧は夫々前述の第６図
の場合と同じにしてもよい。Here, the storage area (14) of the other output shift register section (7) in the buried channel layer (3) is used.
The density profiles of S), the transfer region (14T), the floating diffusion region (10) and the reset drain region (12) are the same as those in FIG. The two-phase clock pulse applied to the output shift register unit (7), the reset pulse applied to the reset gate unit (11), and the DC voltage applied to the reset drain region (2) are the same as those in FIG. It may be.
かかる構成によれば、リセットゲート部（11）のオフ
レベル時のポテンシャルφｃを読み出しゲート部（９）
のポテンシャルφａに一致させることにより、そのポテ
ンシャルφｃが従来より深くなった分、リセット用ドレ
イン領域（12）とのポテンシャル差Δφ２が従来のポテ
ンシャル差Δφ１より小さくなる（Δφ２＜Δφ１）。
従って、浮遊拡散領域（10）の信号電荷をリセットした
後、リセットゲート部（11）をオフしたときにリセット
ゲート部（11）の電位の影響による浮遊拡散領域（10）
でのリセット電位の変動（即ちリセットゲート部（11）
とのカップリング）が小さくなる。その結果、従来に比
して浮遊拡散領域（10）での最大取扱い電荷量を増すこ
とができ、ダイナミックレンジが上がる。また、ポテン
シャル差Δφ２が小さくなることにより、リセットパル
スの振幅を小さくすることができる。例えばオフレベル
が0Vでオンレベルが5Vのリセットパルスを用いることが
できる。そして、リセットゲート部（11）のオフレベル
が0Vのとき、読み出しゲート部（９）のD.C電圧が0Vで
あるので、回路を簡略化することができ、且つ読み出し
ゲート部（９）の電圧を安定化することができる。さら
に、リセットゲート部（11）のオフレベル時のポテンシ
ャルφｃと読み出しゲート部（９）のポテンシャルφａ
を一致させる手段として、セルフアラインによるイオン
注入法を用いることにより、本出力部を容易形成するこ
とができる。According to such a configuration, the gate unit reads the potential phi c of the off level of the reset gate portion (11) (9)
By matching the potential phi a, the potential phi c is min became deeper than conventional, the potential difference [Delta] [phi 2 between the reset drain region (12) is smaller than the conventional potential difference Δφ 1 (Δφ 2 <Δφ 1 ).
Therefore, after resetting the signal charges in the floating diffusion region (10), when the reset gate portion (11) is turned off, the floating diffusion region (10) is affected by the potential of the reset gate portion (11).
Of reset potential at the reset gate (11)
Coupling). As a result, the maximum amount of charges that can be handled in the floating diffusion region (10) can be increased as compared with the conventional case, and the dynamic range is increased. In addition, by the potential difference [Delta] [phi 2 becomes small, it is possible to reduce the amplitude of the reset pulse. For example, a reset pulse having an off level of 0 V and an on level of 5 V can be used. When the OFF level of the reset gate unit (11) is 0 V, the DC voltage of the read gate unit (9) is 0 V, so that the circuit can be simplified and the voltage of the read gate unit (9) can be reduced. Can be stabilized. Furthermore, the potential phi a of the potential phi c and the read gate portion of the off level of the reset gate portion (11) (9)
By using a self-aligned ion implantation method as a means for matching, the output section can be easily formed.
一方、リセットゲート部（11）と浮遊拡散領域（10）
間の容量を小さくすることによっても、上述のカップリ
ングを改善することができる。On the other hand, reset gate (11) and floating diffusion region (10)
The coupling described above can also be improved by reducing the capacitance between them.
第３図はその実施例を示す。本例においてはイオン注
入によって浮遊拡散領域（10）を形成するに際し、転送
方向と直交する最大幅a1は従来と同じにするも、リセッ
トゲート部（11）の領域（16）と接する部分では幅a1よ
り小なる幅b1（＜a1）で接するくびれ部（10a）を有す
るように形成する。くびれ部（10a）の幅b1は浮遊拡散
領域（９）の信号電荷をリセットゲート部（11）を通し
てリセット用ドレイン領域（12）に完全にリセットされ
るのに影響がない程度とする。FIG. 3 shows the embodiment. Upon in this example forms a floating diffusion region (10) by ion implantation, also the maximum width a 1 orthogonal to the transfer direction is the same as the prior art, the portion in contact with the region (16) of the reset gate portion (11) width b 1 small consisting width a 1 is formed to have a constricted portion in contact with (<a 1) (10a) . Width b 1 of the constricted portion (10a) is a degree not affected to be completely reset to the reset drain region signal charges of the floating diffusion region (9) through the reset gate portion (11) (12).
この第３図の構成によれば浮遊拡散領域（10）とリセ
ットゲート部（11）の領域（16）と接する長さ、即ち幅
b1が短かくなることから、浮遊拡散領域（10）とリセッ
トゲート部（11）間との容量が小さくなり、浮遊拡散領
域（10）のリセットゲート部（11）とのカップリングを
改善することができる。According to the configuration of FIG. 3, the length, that is, the width in contact with the floating diffusion region (10) and the region (16) of the reset gate portion (11)
Since the b 1 becomes shorter, the capacitance of the floating diffusion region (10) a reset gate portion and between (11) is reduced, improving the coupling of the reset gate portion of the floating diffusion region (10) (11) be able to.
本発明によれば、固体撮像素子の出力部において、リ
セットゲート部の浮遊拡散領域と接する部分の幅を、浮
遊拡散領域の最大幅より小さくすることにより、リセッ
トゲート部と浮遊拡散領域間の容量を小さくすることが
でき、リセットゲート部の電位による浮遊拡散領域のリ
セット電位の変動を低減することができる。さらに、リ
セットゲート部のオフレベル時のポテンシャルを読み出
しゲート部のポテンシャルに一致させるようにしたこと
により、リセットゲート部の電位による浮遊拡散領域の
リセット電位の変動をさらに低減することができる。そ
の結果、浮遊拡散領域の最大取扱電荷量を更に増やすこ
とができダイナミックレンジをより大きくすることがで
きる。同時に、リセットパルスの振幅を小さくすること
もできる。さらに、読み出しゲート部のゲート電圧を0V
とすることにより、回路の簡略化及び読み出しゲート部
のゲート電圧の安定性が図れるものである。According to the present invention, in the output portion of the solid-state imaging device, the width of the portion of the reset gate portion in contact with the floating diffusion region is made smaller than the maximum width of the floating diffusion region, so that the capacitance between the reset gate portion and the floating diffusion region is reduced. And the fluctuation of the reset potential of the floating diffusion region due to the potential of the reset gate portion can be reduced. Further, since the potential of the reset gate portion at the time of the off level is made to match the potential of the read gate portion, the fluctuation of the reset potential of the floating diffusion region due to the potential of the reset gate portion can be further reduced. As a result, the maximum handling charge amount of the floating diffusion region can be further increased, and the dynamic range can be further increased. At the same time, the amplitude of the reset pulse can be reduced. In addition, the gate voltage of the read gate
By doing so, the circuit can be simplified and the gate voltage of the read gate portion can be stabilized.
従って、本発明は、リニアセンサ、２次元センサ等の
CCD固体撮像素子の出力部に適用して好適ならしめるも
のである。Therefore, the present invention provides a linear sensor, a two-dimensional sensor, etc.
This is suitable for application to the output section of a CCD solid-state imaging device.
第１図は本発明による固体撮像素子の出力部の一例を示
すポテンシャル図、第２図はその出力部の例を示す構成
図、第３図は本発明による固体撮像素子の出力部の例を
示す平面図、第４図は従来の出力部の平面図、第５図は
従来の固体撮像素子の出力部のポテンシャル図、第６図
はその出力部の構成図である。 （７）は出力シフトレジスタ部、（９）は読み出しゲー
ト部、（10）は浮遊拡散領域、（11）はリセットゲート
部、（12）はリセット用ドレイン領域である。FIG. 1 is a potential diagram showing an example of an output section of the solid-state image sensor according to the present invention, FIG. 2 is a configuration diagram showing an example of the output section, and FIG. 3 is an example of an output section of the solid-state image sensor according to the present invention. FIG. 4 is a plan view of a conventional output unit, FIG. 5 is a potential diagram of an output unit of a conventional solid-state imaging device, and FIG. 6 is a configuration diagram of the output unit. (7) is an output shift register section, (9) is a read gate section, (10) is a floating diffusion area, (11) is a reset gate section, and (12) is a reset drain area.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三浦 久典 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (72)発明者 平間 正秀 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 平３−169027（ＪＰ，Ａ) 特開 昭58−210674（ＪＰ，Ａ) 特開 平１−7563（ＪＰ，Ａ) 特開 昭63−283058（ＪＰ，Ａ) 実開 昭63−145346（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/148 H01L 29/762 H04N 5/335 H01L 21/339 ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Hisanori Miura 6-7-35 Kita-Shinagawa, Shinagawa-ku, Tokyo Inside Sony Corporation (72) Inventor Masahide Hirama 6-35, Kita-Shinagawa, Shinagawa-ku, Tokyo (56) References JP-A-3-169027 (JP, A) JP-A-58-210674 (JP, A) JP-A-1-7563 (JP, A) JP-A-63-283058 (JP JP, A) Japanese Utility Model 63-145346 (JP, U) (58) Fields investigated (Int. Cl. 7 , DB name)
Claims (1)
に転送する読み出しゲート部と、 リセットパルスによって上記浮遊拡散領域の電荷をリセ
ットするリセットゲート部を有する出力部において、 上記リセットゲート部の浮遊拡散領域と接する部分の幅
を、上記浮遊拡散領域の最大幅より小さくし、 上記リセットゲート部のオフレベル時のポテンシャルと
上記読み出しゲート部のポテンシャルを一致させると共
に、 上記リセットゲート部のオフレベルを0Vとし、上記読み
出しゲート部に与えるD.C電圧を0Vとすることを特徴と
する固体撮像素子。1. An output unit comprising: a read gate unit for transferring a charge at a final stage of a charge transfer unit to a floating diffusion region; and a reset gate unit for resetting the charge in the floating diffusion region by a reset pulse. The width of the portion in contact with the floating diffusion region is made smaller than the maximum width of the floating diffusion region to make the potential of the reset gate portion at the off level coincide with the potential of the readout gate portion, and to turn off the reset gate portion. A solid-state imaging device, wherein the level is 0 V and the DC voltage applied to the read gate unit is 0 V.
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