JP2987860B2 - 半導体不揮発性メモリの製造方法 - Google Patents
半導体不揮発性メモリの製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、フローティングゲート上に絶縁膜を介して
コントロールゲートが積層された構造のメモリトランジ
スタを有する半導体不揮発性メモリの製造方法に関す
る。
コントロールゲートが積層された構造のメモリトランジ
スタを有する半導体不揮発性メモリの製造方法に関す
る。
本発明は、フローティングゲート上に絶縁膜を介して
コントロールゲートが積層された構造のメモリトランジ
スタを有し、フローティングゲートとコントロールゲー
トとがメモリトランジスタのチャネル長方向に自己整合
的に形成された半導体不揮発性メモリの製造方法におい
て、コントロールゲートをマスクとしてメモリトランジ
スタのソース領域となる部分の周辺部のフィールド酸化
膜の端部を選択的に除去した後にソース領域及びドレイ
ン領域を形成するための不純物のイオン注入を行うよう
にすることによって、メモリセルの高集積密度化を図る
ことができるようにしたものである。
コントロールゲートが積層された構造のメモリトランジ
スタを有し、フローティングゲートとコントロールゲー
トとがメモリトランジスタのチャネル長方向に自己整合
的に形成された半導体不揮発性メモリの製造方法におい
て、コントロールゲートをマスクとしてメモリトランジ
スタのソース領域となる部分の周辺部のフィールド酸化
膜の端部を選択的に除去した後にソース領域及びドレイ
ン領域を形成するための不純物のイオン注入を行うよう
にすることによって、メモリセルの高集積密度化を図る
ことができるようにしたものである。
また、本発明は、フローティングゲート上に絶縁膜を
介してコントロールゲートが積層された構造のメモリト
ランジスタを有し、フローティングゲートとコントロー
ルゲートとがメモリトランジスタのチャネル長方向に自
己整合的に形成された半導体不揮発性メモリの製造方法
において、半導体基板の表面にフィールド酸化膜を選択
的に形成して素子間分離を行い、この際、フィールド酸
化膜で囲まれた活性領域のうちのメモリトランジスタの
ソース領域が形成される部分がコントロールゲートの延
在方向に少なくとも互いに隣接する二つのメモリトラン
ジスタにわたって延在して形成されるようにする工程
と、コントロールゲートをマスクとしてメモリトランジ
スタのソース領域及びドレイン領域となる部分の半導体
基板中の第１の不純物のイオン注入を低濃度で行う工程
と、ソース領域となる部分の半導体基板中に第２の不純
物のイオン注入を高濃度で行う工程と、コントロールゲ
ート及びフローティングゲートの側面にサイドウォール
スペーサを形成した後、サイドウォールスペーサをマス
クとしてソース領域及びドレイン領域となる部分の半導
体基板中に第３の不純物のイオン注入を高濃度で行う工
程とを具備することによって、メモリトランジスタをLD
D構造とした場合においてもメモリセルの特性劣化を防
止することができるようにしたものである。
介してコントロールゲートが積層された構造のメモリト
ランジスタを有し、フローティングゲートとコントロー
ルゲートとがメモリトランジスタのチャネル長方向に自
己整合的に形成された半導体不揮発性メモリの製造方法
において、半導体基板の表面にフィールド酸化膜を選択
的に形成して素子間分離を行い、この際、フィールド酸
化膜で囲まれた活性領域のうちのメモリトランジスタの
ソース領域が形成される部分がコントロールゲートの延
在方向に少なくとも互いに隣接する二つのメモリトラン
ジスタにわたって延在して形成されるようにする工程
と、コントロールゲートをマスクとしてメモリトランジ
スタのソース領域及びドレイン領域となる部分の半導体
基板中の第１の不純物のイオン注入を低濃度で行う工程
と、ソース領域となる部分の半導体基板中に第２の不純
物のイオン注入を高濃度で行う工程と、コントロールゲ
ート及びフローティングゲートの側面にサイドウォール
スペーサを形成した後、サイドウォールスペーサをマス
クとしてソース領域及びドレイン領域となる部分の半導
体基板中に第３の不純物のイオン注入を高濃度で行う工
程とを具備することによって、メモリトランジスタをLD
D構造とした場合においてもメモリセルの特性劣化を防
止することができるようにしたものである。
〔従来の技術〕 従来、この種の半導体不揮発性メモリとして、EPROM
（Erasable and Programmable Read Only Memory）が知
られている。近年、このEPROMの高集積化及び書き込み
特性の向上を図るため、その製造方法としては、コント
ロールゲートとフローティングゲートとをメモリトラン
ジスタのチャネル長方向に自己整合的に形成することが
できるダブルセルフアライン（Double Self Align）方
式と呼ばれる方法が一般的に用いられている。
（Erasable and Programmable Read Only Memory）が知
られている。近年、このEPROMの高集積化及び書き込み
特性の向上を図るため、その製造方法としては、コント
ロールゲートとフローティングゲートとをメモリトラン
ジスタのチャネル長方向に自己整合的に形成することが
できるダブルセルフアライン（Double Self Align）方
式と呼ばれる方法が一般的に用いられている。
第４図はこのダブルセルフアライン方式で製造された
従来のEPROMの平面図を示し、第５図は第４図のＶ−Ｖ
線に沿っての拡大断面図である。第４図及び第５図を参
照してダブルセルフアライン方式によるEPROMの製造方
法の概略を説明すると次の通りである。すなわち、第４
図及び第５図に示すように、まずｐ型シリコン（Si）基
板101の表面にフィールド酸化膜102を選択的に形成して
素子間分離を行った後、このフィールド酸化膜102で囲
まれた活性領域の表面にゲート絶縁膜103を形成する。
次に、一層目の多結晶Si膜（図示せず）を全面に形成
し、この多結晶Si膜に例えばリン（Ｐ）のような不純物
をドープして低抵抗化した後、この多結晶Si膜上にカッ
プリング絶縁膜104を形成する。次に、このカップリン
グ絶縁膜104上に第４図に示すような形状のレジストパ
ターン105をリソグラフィーにより形成される。このレ
ジストパターン105の幅は、後述のフローティングゲー
トFG′の、メモリトランジスタのチャネル幅方向の幅に
等しい。次に、このレジストパターン105をマスクとし
てカップリング絶縁膜104及び一層目の多結晶Si膜を順
次エッチングする。次に、二層目の多結晶Si膜を全面に
形成し、この多結晶Si膜に例えばＰのような不純物をド
ープして低抵抗化した後、この多結晶Si膜上に後述のコ
ントロールゲートCG′の形状に対応した形状のレジスト
パターン（図示せず）をリソグラフィーにより形成す
る。次に、このレジストパターンをマスクとして例えば
反応性イオンエッチング（RIE）法によりこの二層目の
多結晶Si膜、カップリング絶縁膜104及び一層目の多結
晶Si膜を基板表面と垂直方向に順次エッチングする。こ
れによって、二層目の多結晶Si膜から成るコントロール
ゲートCG′と一層目の多結晶Si膜から成るフローティン
グゲートFG′とがメモリトランジスタのチャネル長方向
に自己整合的に形成される。次に、レジストパターンを
除去した後、コントロールゲートCG′の上面及び側面並
びにフローティングゲートFG′の側面にSiO2膜のような
絶縁膜106を形成する。次に、このコントロールゲートC
G′をマスクとしてｐ型Si基板101中に例えばヒ素（As）
のようなｎ型不純物を高濃度にイオン注入する。これに
よって、例えばn+型のソース領域107及びドレイン領域1
08がコントロールゲートCG′及びフローティングゲート
FG′に対して自己整合的に形成される。ここで、ソース
領域107はソース線を兼用する。Ｃ′はビット線（図示
せず）をドレイン領域108にコンタクトさせるためのコ
ンタクトホールを示す。
従来のEPROMの平面図を示し、第５図は第４図のＶ−Ｖ
線に沿っての拡大断面図である。第４図及び第５図を参
照してダブルセルフアライン方式によるEPROMの製造方
法の概略を説明すると次の通りである。すなわち、第４
図及び第５図に示すように、まずｐ型シリコン（Si）基
板101の表面にフィールド酸化膜102を選択的に形成して
素子間分離を行った後、このフィールド酸化膜102で囲
まれた活性領域の表面にゲート絶縁膜103を形成する。
次に、一層目の多結晶Si膜（図示せず）を全面に形成
し、この多結晶Si膜に例えばリン（Ｐ）のような不純物
をドープして低抵抗化した後、この多結晶Si膜上にカッ
プリング絶縁膜104を形成する。次に、このカップリン
グ絶縁膜104上に第４図に示すような形状のレジストパ
ターン105をリソグラフィーにより形成される。このレ
ジストパターン105の幅は、後述のフローティングゲー
トFG′の、メモリトランジスタのチャネル幅方向の幅に
等しい。次に、このレジストパターン105をマスクとし
てカップリング絶縁膜104及び一層目の多結晶Si膜を順
次エッチングする。次に、二層目の多結晶Si膜を全面に
形成し、この多結晶Si膜に例えばＰのような不純物をド
ープして低抵抗化した後、この多結晶Si膜上に後述のコ
ントロールゲートCG′の形状に対応した形状のレジスト
パターン（図示せず）をリソグラフィーにより形成す
る。次に、このレジストパターンをマスクとして例えば
反応性イオンエッチング（RIE）法によりこの二層目の
多結晶Si膜、カップリング絶縁膜104及び一層目の多結
晶Si膜を基板表面と垂直方向に順次エッチングする。こ
れによって、二層目の多結晶Si膜から成るコントロール
ゲートCG′と一層目の多結晶Si膜から成るフローティン
グゲートFG′とがメモリトランジスタのチャネル長方向
に自己整合的に形成される。次に、レジストパターンを
除去した後、コントロールゲートCG′の上面及び側面並
びにフローティングゲートFG′の側面にSiO2膜のような
絶縁膜106を形成する。次に、このコントロールゲートC
G′をマスクとしてｐ型Si基板101中に例えばヒ素（As）
のようなｎ型不純物を高濃度にイオン注入する。これに
よって、例えばn+型のソース領域107及びドレイン領域1
08がコントロールゲートCG′及びフローティングゲート
FG′に対して自己整合的に形成される。ここで、ソース
領域107はソース線を兼用する。Ｃ′はビット線（図示
せず）をドレイン領域108にコンタクトさせるためのコ
ンタクトホールを示す。
なお、特開昭62−163376号公報には、フローティング
ゲートと素子間分離領域とを自己整合的に形成すること
によってメモリセルの高集積密度化を図ったEPROMの製
造方法が開示されている。
ゲートと素子間分離領域とを自己整合的に形成すること
によってメモリセルの高集積密度化を図ったEPROMの製
造方法が開示されている。
上述の第４図及び第５図に示す従来のEPROMにおいて
は、ソース領域107側の最小ルールＲは2a＋ｂとなって
いる。ここで、ａはコントロールゲートCG′を形成する
ためのリソグラフィー工程におけるフィールド酸化膜10
2との位置合わせ余裕（例えば、0.2μｍ程度）とフィー
ルド酸化膜102の端部のバーズビークの長さ（例えば、
0.4μｍ程度）との合計の寸法（例えば、0.6μｍ程度）
である。また、ｂは実際にソース領域107となる部分の
幅である。EPROMが高集積化するにつれてｂは小さくな
ってきており、例えば１メガビット〜４メガビットのEP
ROMにおいて１μｍ程度となるが、ａは露光装置の合わ
せ精度とフィールド酸化膜102のバーズビーク長とで決
まるため、0.6μｍ程度以下にすることは困難である。
このため、ソース領域107の側の最小ルールをより縮小
することは困難であり、従ってメモリセルの高集積密度
化を図ることは困難であった。
は、ソース領域107側の最小ルールＲは2a＋ｂとなって
いる。ここで、ａはコントロールゲートCG′を形成する
ためのリソグラフィー工程におけるフィールド酸化膜10
2との位置合わせ余裕（例えば、0.2μｍ程度）とフィー
ルド酸化膜102の端部のバーズビークの長さ（例えば、
0.4μｍ程度）との合計の寸法（例えば、0.6μｍ程度）
である。また、ｂは実際にソース領域107となる部分の
幅である。EPROMが高集積化するにつれてｂは小さくな
ってきており、例えば１メガビット〜４メガビットのEP
ROMにおいて１μｍ程度となるが、ａは露光装置の合わ
せ精度とフィールド酸化膜102のバーズビーク長とで決
まるため、0.6μｍ程度以下にすることは困難である。
このため、ソース領域107の側の最小ルールをより縮小
することは困難であり、従ってメモリセルの高集積密度
化を図ることは困難であった。
一方、上述の従来のダブルセルフアライン方式による
EPROMの製造方法においては、第４図に示すレジストパ
ターン105をマスクとして一層目の多結晶Si膜をエッチ
ングすることによりこの一層目の多結晶Si膜のチャネル
幅方向の幅をフローティングゲートFG′と同一幅にあら
かじめ規定しておくことはすでに述べた通りであるが、
この一層目の多結晶Si膜がエッチング除去された部分に
は薄いゲート絶縁膜103が露出する。そして、この露出
してゲート絶縁膜103は、一層目の多結晶Si膜上に形成
されたカップリング絶縁膜104のエッチング時に同時に
エッチング除去されるため、この部分にｐ型Si基板101
が露出し、次に行われる一層目の多結晶Si膜のエッチン
グ時にこの部分のｐ型Si基板101がエッチングされて段
差が形成されてしまう（第４図において、このｐ型Si基
板101がエッチングされた領域に斜線を施す）。
EPROMの製造方法においては、第４図に示すレジストパ
ターン105をマスクとして一層目の多結晶Si膜をエッチ
ングすることによりこの一層目の多結晶Si膜のチャネル
幅方向の幅をフローティングゲートFG′と同一幅にあら
かじめ規定しておくことはすでに述べた通りであるが、
この一層目の多結晶Si膜がエッチング除去された部分に
は薄いゲート絶縁膜103が露出する。そして、この露出
してゲート絶縁膜103は、一層目の多結晶Si膜上に形成
されたカップリング絶縁膜104のエッチング時に同時に
エッチング除去されるため、この部分にｐ型Si基板101
が露出し、次に行われる一層目の多結晶Si膜のエッチン
グ時にこの部分のｐ型Si基板101がエッチングされて段
差が形成されてしまう（第４図において、このｐ型Si基
板101がエッチングされた領域に斜線を施す）。
このため、メモリトランジスタをいわゆるLDD（Light
ly Doped Drain）構造とした場合には第６図に示すよう
になる。ここで、第６図は第４図のVI−VI線に沿っての
拡大断面図に対応するものである。第６図に示すよう
に、このLDD構造のメモリトランジスタにおいては、ソ
ース領域107及びドレイン領域108のうち、コントロール
ゲートCG′及びフローティングゲートFG′の側面に形成
されたサイドウォールスペーサ109の下側の部分にn-型
の低不純物濃度部107a,108aが形成されている。このよ
うなLDD構造のメモリトランジスタを形成するために
は、サイドウォールスペーサ109を形成する前にコント
ロールゲートCG′をマスクとしてｐ型Si基板101中に例
えばＰのようなｎ型不純物を低濃度にイオン注入し、次
いでサイドウォールスペーサ109を形成した後、このサ
イドウォールスペーサ109をマスクとしてｐ型Si基板101
中に例えばAsのようなｎ型不純物を高濃度にイオン注入
する。この場合、ｐ型Si基板101の表面に形成される上
述の段差部の側面にもサイドウォールスペーサ109が形
成されることから、このサイドウォールスペーサ109の
下側の部分にはn-型の低不純物濃度部107aしか形成され
ないことになる。ところが、通常のLDD構造のメモリト
ランジスタにおけるn-型の低不純物濃度部107aのシート
抵抗は、n+型のソース領域107のシート抵抗の２倍程度
である。このため、ソース領域107の抵抗が上昇し、読
み出し時のドレイン電流Idsの低下や書き込み時のしき
い値電圧のシフト量ΔVthの低下など、メモリセルの特
性劣化を招いてしまうという問題があった。
ly Doped Drain）構造とした場合には第６図に示すよう
になる。ここで、第６図は第４図のVI−VI線に沿っての
拡大断面図に対応するものである。第６図に示すよう
に、このLDD構造のメモリトランジスタにおいては、ソ
ース領域107及びドレイン領域108のうち、コントロール
ゲートCG′及びフローティングゲートFG′の側面に形成
されたサイドウォールスペーサ109の下側の部分にn-型
の低不純物濃度部107a,108aが形成されている。このよ
うなLDD構造のメモリトランジスタを形成するために
は、サイドウォールスペーサ109を形成する前にコント
ロールゲートCG′をマスクとしてｐ型Si基板101中に例
えばＰのようなｎ型不純物を低濃度にイオン注入し、次
いでサイドウォールスペーサ109を形成した後、このサ
イドウォールスペーサ109をマスクとしてｐ型Si基板101
中に例えばAsのようなｎ型不純物を高濃度にイオン注入
する。この場合、ｐ型Si基板101の表面に形成される上
述の段差部の側面にもサイドウォールスペーサ109が形
成されることから、このサイドウォールスペーサ109の
下側の部分にはn-型の低不純物濃度部107aしか形成され
ないことになる。ところが、通常のLDD構造のメモリト
ランジスタにおけるn-型の低不純物濃度部107aのシート
抵抗は、n+型のソース領域107のシート抵抗の２倍程度
である。このため、ソース領域107の抵抗が上昇し、読
み出し時のドレイン電流Idsの低下や書き込み時のしき
い値電圧のシフト量ΔVthの低下など、メモリセルの特
性劣化を招いてしまうという問題があった。
従って、本発明の目的は、メモリセルの高集積密度化
を図ることができる半導体不揮発性メモリの製造方法を
提供することにある。
を図ることができる半導体不揮発性メモリの製造方法を
提供することにある。
本発明の他の目的は、メモリセルの特性劣化を防止す
ることができる半導体不揮発性メモリの製造方法を提供
することにある。
ることができる半導体不揮発性メモリの製造方法を提供
することにある。
上記目的を達成するために、本発明は、フローティン
グゲート（FG）上に絶縁膜（４）を介してコントロール
ゲート（CG）が積層された構造のメモリトランジスタを
有し、フローティングゲート（FG）とコントロールゲー
ト（CG）とがメモリトランジスタのチャネル長方向に自
己整合的に形成された半導体不揮発性メモリの製造方法
において、コントロールゲート（CG）をマスクとしてメ
モリトランジスタのソース領域（８）となる部分の周辺
部のフィールド酸化膜（２）の端部を選択的に除去した
後にソース領域（８）及びドレイン領域（９）を形成す
るための不純物のイオン注入を行うようにしている。
グゲート（FG）上に絶縁膜（４）を介してコントロール
ゲート（CG）が積層された構造のメモリトランジスタを
有し、フローティングゲート（FG）とコントロールゲー
ト（CG）とがメモリトランジスタのチャネル長方向に自
己整合的に形成された半導体不揮発性メモリの製造方法
において、コントロールゲート（CG）をマスクとしてメ
モリトランジスタのソース領域（８）となる部分の周辺
部のフィールド酸化膜（２）の端部を選択的に除去した
後にソース領域（８）及びドレイン領域（９）を形成す
るための不純物のイオン注入を行うようにしている。
また、本発明は、フローティングゲート（FG）上に絶
縁膜（４）を介してコントロールゲート（CG）が積層さ
れた構造のメモリトランジスタを有し、フローティング
ゲート（FG）とコントロールゲート（CG）とがメモリト
ランジスタのチャネル長方向に自己整合的に形成された
半導体不揮発性メモリの製造方法において、半導体基板
（１）の表面にフィールド酸化膜（２）を選択的に形成
して素子間分離を行い、この際、フィールド酸化膜
（２）で囲まれた活性領域のうちのメモリトランジスタ
のソース領域（８）が形成される部分がコントロールゲ
ート（CG）の延在方向に少なくとも互いに隣接する二つ
のメモリトランジスタにわたって延在して形成されるよ
うにする工程と、コントロールゲート（CG）をマスクと
してメモリトランジスタのソース領域（８）及びドレイ
ン領域（９）となる部分の半導体基板（１）中に第１の
不純物のイオン注入を低濃度で行う工程と、ソース領域
となる部分の半導体基板（１）中に第２の不純物のイオ
ン注入を高濃度で行う工程と、コントロールゲート（C
G）及びフローティングゲート（FG）の側面にサイドウ
ォールスペーサ（12）を形成した後、サイドウォールス
ペーサ（12）をマスクとしてソース領域（８）及びドレ
イン領域（９）となる部分の半導体基板（１）中に第３
の不純物のイオン注入を高濃度で行う工程とを具備す
る。
縁膜（４）を介してコントロールゲート（CG）が積層さ
れた構造のメモリトランジスタを有し、フローティング
ゲート（FG）とコントロールゲート（CG）とがメモリト
ランジスタのチャネル長方向に自己整合的に形成された
半導体不揮発性メモリの製造方法において、半導体基板
（１）の表面にフィールド酸化膜（２）を選択的に形成
して素子間分離を行い、この際、フィールド酸化膜
（２）で囲まれた活性領域のうちのメモリトランジスタ
のソース領域（８）が形成される部分がコントロールゲ
ート（CG）の延在方向に少なくとも互いに隣接する二つ
のメモリトランジスタにわたって延在して形成されるよ
うにする工程と、コントロールゲート（CG）をマスクと
してメモリトランジスタのソース領域（８）及びドレイ
ン領域（９）となる部分の半導体基板（１）中に第１の
不純物のイオン注入を低濃度で行う工程と、ソース領域
となる部分の半導体基板（１）中に第２の不純物のイオ
ン注入を高濃度で行う工程と、コントロールゲート（C
G）及びフローティングゲート（FG）の側面にサイドウ
ォールスペーサ（12）を形成した後、サイドウォールス
ペーサ（12）をマスクとしてソース領域（８）及びドレ
イン領域（９）となる部分の半導体基板（１）中に第３
の不純物のイオン注入を高濃度で行う工程とを具備す
る。
上述のように構成された第１の発明の半導体不揮発性
メモリの製造方法によれば、コントロールゲート（CG）
をマスクとしてメモリトランジスタのソース領域（８）
となる部分の周辺部のフィールド酸化膜（２）の端部を
選択的に除去することにより、このソース領域（８）と
なる部分の周辺部のフィールド酸化膜（２）のバーズビ
ーク部を除去することができるとともに、コントロール
ゲート（CG）とこのソース領域（８）となる部分の周辺
部のフィールド酸化膜（２）とを自己整合的に形成する
ことができる。このため、その後に行われるソース領域
（８）及びドレイン領域（９）を形成するための不純物
のイオン注入により、ソース領域（８）をソース領域側
と最小ルールと同一幅に形成することができる。これに
よって、ソース領域側の最小ルールをより縮小すること
ができるようになるので、その分だけメモリセル１個当
たりの面積を縮小することができ、従ってメモリセルの
高集積密度化を図ることができる。
メモリの製造方法によれば、コントロールゲート（CG）
をマスクとしてメモリトランジスタのソース領域（８）
となる部分の周辺部のフィールド酸化膜（２）の端部を
選択的に除去することにより、このソース領域（８）と
なる部分の周辺部のフィールド酸化膜（２）のバーズビ
ーク部を除去することができるとともに、コントロール
ゲート（CG）とこのソース領域（８）となる部分の周辺
部のフィールド酸化膜（２）とを自己整合的に形成する
ことができる。このため、その後に行われるソース領域
（８）及びドレイン領域（９）を形成するための不純物
のイオン注入により、ソース領域（８）をソース領域側
と最小ルールと同一幅に形成することができる。これに
よって、ソース領域側の最小ルールをより縮小すること
ができるようになるので、その分だけメモリセル１個当
たりの面積を縮小することができ、従ってメモリセルの
高集積密度化を図ることができる。
また、上述のように構成された第２の発明の半導体不
揮発性メモリの製造方法によれば、コントロールゲート
（CG）をマスクとして行われる低濃度の第１の不純物の
イオン注入とサイドウォールスペーサ（14）をマスクと
して行われる高濃度の第３の不純物のイオン注入とによ
りLDD構造のメモリトランジスタを形成することができ
る。この場合、コントロールゲート（CG）及びフローテ
ィングゲート（FG）の側面にサイドウォールスペーサ
（14）を形成する際には、フローティングゲート（FG）
を形成するためのエッチング時に半導体基板（１）の表
面に形成された段差部の側面にもサイドウォールスペー
サ（14）が形成されるが、この段差部の側面に形成され
たサイドウォールスペーサ（14）の下側の部分の半導体
基板（１）には、高濃度で行われる第２の不純物のイオ
ン注入により、あらかじめ不純物が高濃度でイオン注入
されている。このため、この段差部の側面に形成された
サイドウォールスペーサ（14）の下側の部分の半導体基
板（１）も高不純物濃度となり、従ってソース領域
（８）は至る所高不純物濃度となる。これによって、ソ
ース領域（８）のシート抵抗の上昇を防止することがで
きるので、メモリセルの特性劣化を防止することができ
る。
揮発性メモリの製造方法によれば、コントロールゲート
（CG）をマスクとして行われる低濃度の第１の不純物の
イオン注入とサイドウォールスペーサ（14）をマスクと
して行われる高濃度の第３の不純物のイオン注入とによ
りLDD構造のメモリトランジスタを形成することができ
る。この場合、コントロールゲート（CG）及びフローテ
ィングゲート（FG）の側面にサイドウォールスペーサ
（14）を形成する際には、フローティングゲート（FG）
を形成するためのエッチング時に半導体基板（１）の表
面に形成された段差部の側面にもサイドウォールスペー
サ（14）が形成されるが、この段差部の側面に形成され
たサイドウォールスペーサ（14）の下側の部分の半導体
基板（１）には、高濃度で行われる第２の不純物のイオ
ン注入により、あらかじめ不純物が高濃度でイオン注入
されている。このため、この段差部の側面に形成された
サイドウォールスペーサ（14）の下側の部分の半導体基
板（１）も高不純物濃度となり、従ってソース領域
（８）は至る所高不純物濃度となる。これによって、ソ
ース領域（８）のシート抵抗の上昇を防止することがで
きるので、メモリセルの特性劣化を防止することができ
る。
以下、本発明の実施例について図面を参照しながら説
明する。以下の実施例は、いずれも本発明をダブルセル
フアライン方式によるEPROMの製造に適用した実施例で
ある。
明する。以下の実施例は、いずれも本発明をダブルセル
フアライン方式によるEPROMの製造に適用した実施例で
ある。
第１図Ａ〜第１図Ｃは本発明の一実施例によるEPROM
の製造方法を示し、第２図はこの実施例によるEPROMの
製造方法により製造されたEPROMの平面図である。な
お、第１図Ａ〜第１図Ｃに示す断面は、第２図のＩ−Ｉ
線に沿っての拡大断面に対応する。
の製造方法を示し、第２図はこの実施例によるEPROMの
製造方法により製造されたEPROMの平面図である。な
お、第１図Ａ〜第１図Ｃに示す断面は、第２図のＩ−Ｉ
線に沿っての拡大断面に対応する。
この実施例においては、第１図Ａ及び第２図に示すよ
うに、まず例えばｐ型Si基板１の表面を選択的に熱酸化
することによりフィールド酸化膜２を形成して素子間分
離を行った後、このフィールド酸化膜２で囲まれた活性
領域の表面に例えば熱酸化法によりSiO2膜のようなゲー
ト絶縁膜３を形成する。次に、CVD法により全面に一層
目の多結晶Si膜を形成し、この多結晶Si膜に例えばＰの
ような不純物をドープして低抵抗化した後、例えばこの
多結晶Si膜を熱酸化することによりこの多結晶Si膜上に
SiO2膜のようなカップリング絶縁膜を形成する。次に、
このカップリング絶縁膜４上に第２図に示すような形状
のレジストパターン５をリソグラフィーにより形成す
る。このレジストパターン５の幅は、後述のフローティ
ングゲートFGの、メモリトランジスタのチャネル幅方向
の幅に等しい。次に、このレジストパターン５をマスク
としてこれらのカップリング絶縁膜４及び一層目の多結
晶Si膜を順次エッチングすることにより、この多結晶Si
膜のチャネル幅方向の幅をフローティングゲートFGと同
一幅にあらかじめ規定しておく。次に、CVD法により全
面に二層目の多結晶Si膜を形成した後、この多結晶Si膜
に例えばＰのような不純物をドープして低抵抗化する。
この後、この二層目の多結晶Si膜上の後述のコントロー
ルゲートCGの形状に対応した形状のレジストパターン
（図示せず）をリソグラフィーにより形成する。次に、
このレジストパターンをマスクとして例えばRIE法によ
りこの二層目の多結晶Si膜、カップリング絶縁膜４及び
一層目の多結晶Si膜を基板表面と垂直方向に順次エッチ
ングする。これによって、二層目の多結晶Si膜から成る
コントロールゲートCGと一層目の多結晶Si膜から成るフ
ローティングゲートFGとがメモリトランジスタのチャネ
ル長方向に自己整合的に形成される。なお、コントロー
ルゲートCGの材としては、例えばＰのような不純物がド
ープされた多結晶Si膜上に例えばタングステンシリサイ
ド（WS12）膜のような高融点金属シリサイド膜を重ねた
ポリサイド膜を用いることもでき、この場合には二層目
の多結晶Si膜上に高融点金属シリサイド膜を形成した後
にパターンニングを行う。次に、レジストパターンを除
去した後、メモリトランジスタのソース領域となる部分
に対応する部分が開口したレジストパターン６をリソグ
ラフィーにより形成する。この場合、このレジストパタ
ーン６の両端部はコントロールゲートCG上に位置してい
る。
うに、まず例えばｐ型Si基板１の表面を選択的に熱酸化
することによりフィールド酸化膜２を形成して素子間分
離を行った後、このフィールド酸化膜２で囲まれた活性
領域の表面に例えば熱酸化法によりSiO2膜のようなゲー
ト絶縁膜３を形成する。次に、CVD法により全面に一層
目の多結晶Si膜を形成し、この多結晶Si膜に例えばＰの
ような不純物をドープして低抵抗化した後、例えばこの
多結晶Si膜を熱酸化することによりこの多結晶Si膜上に
SiO2膜のようなカップリング絶縁膜を形成する。次に、
このカップリング絶縁膜４上に第２図に示すような形状
のレジストパターン５をリソグラフィーにより形成す
る。このレジストパターン５の幅は、後述のフローティ
ングゲートFGの、メモリトランジスタのチャネル幅方向
の幅に等しい。次に、このレジストパターン５をマスク
としてこれらのカップリング絶縁膜４及び一層目の多結
晶Si膜を順次エッチングすることにより、この多結晶Si
膜のチャネル幅方向の幅をフローティングゲートFGと同
一幅にあらかじめ規定しておく。次に、CVD法により全
面に二層目の多結晶Si膜を形成した後、この多結晶Si膜
に例えばＰのような不純物をドープして低抵抗化する。
この後、この二層目の多結晶Si膜上の後述のコントロー
ルゲートCGの形状に対応した形状のレジストパターン
（図示せず）をリソグラフィーにより形成する。次に、
このレジストパターンをマスクとして例えばRIE法によ
りこの二層目の多結晶Si膜、カップリング絶縁膜４及び
一層目の多結晶Si膜を基板表面と垂直方向に順次エッチ
ングする。これによって、二層目の多結晶Si膜から成る
コントロールゲートCGと一層目の多結晶Si膜から成るフ
ローティングゲートFGとがメモリトランジスタのチャネ
ル長方向に自己整合的に形成される。なお、コントロー
ルゲートCGの材としては、例えばＰのような不純物がド
ープされた多結晶Si膜上に例えばタングステンシリサイ
ド（WS12）膜のような高融点金属シリサイド膜を重ねた
ポリサイド膜を用いることもでき、この場合には二層目
の多結晶Si膜上に高融点金属シリサイド膜を形成した後
にパターンニングを行う。次に、レジストパターンを除
去した後、メモリトランジスタのソース領域となる部分
に対応する部分が開口したレジストパターン６をリソグ
ラフィーにより形成する。この場合、このレジストパタ
ーン６の両端部はコントロールゲートCG上に位置してい
る。
次に、第１図Ｂ及び第２図に示すように、例えばRIE
法によりエッチングを行うことによりコントロールゲー
トCGをマスクとしてフィールド酸化膜２を選択的に除去
する。これによって、フィールド酸化膜２のバーズビー
ク部が除去されるとともに、コントロールゲートCGとこ
の部分のフィールド酸化膜２とが自己整合的に形成され
る。そして、この場合、コントロールゲートCGの長手方
向に平行なコントロールゲートCG及びフィールド酸化膜
２の端面は互いに一致する。なお、このエッチングの際
のオーバーエッチングは最小にするのが好ましい。これ
は、このエッチングの際のSiに対するSiO2の選択比が必
ずしも十分に大きくなく、多結晶Si膜から成るコントロ
ールゲートCGやソース領域となる部分のｐ型Si基板１が
エッチングされるおそれがあるためである。
法によりエッチングを行うことによりコントロールゲー
トCGをマスクとしてフィールド酸化膜２を選択的に除去
する。これによって、フィールド酸化膜２のバーズビー
ク部が除去されるとともに、コントロールゲートCGとこ
の部分のフィールド酸化膜２とが自己整合的に形成され
る。そして、この場合、コントロールゲートCGの長手方
向に平行なコントロールゲートCG及びフィールド酸化膜
２の端面は互いに一致する。なお、このエッチングの際
のオーバーエッチングは最小にするのが好ましい。これ
は、このエッチングの際のSiに対するSiO2の選択比が必
ずしも十分に大きくなく、多結晶Si膜から成るコントロ
ールゲートCGやソース領域となる部分のｐ型Si基板１が
エッチングされるおそれがあるためである。
次に、レジストパターン６を除去した後、例えば熱酸
化法により、第１図Ｃに示すように、コントロールゲー
トCGの上面及び側面並びにフローティングゲートFGの側
面にSiO2膜のような絶縁膜７を形成する。この後、コン
トロールゲートCGをマスクとしてｐ型Si基板１中に例え
ばAsのようなｎ型不純物を高濃度にイオン注入すること
によって、第１図Ｃ及び第２図に示すように、例えばn+
型のソース領域８及びドレイン領域９をコントロールゲ
ートCG及びフローティングゲートFGに対して自己整合的
に形成する。
化法により、第１図Ｃに示すように、コントロールゲー
トCGの上面及び側面並びにフローティングゲートFGの側
面にSiO2膜のような絶縁膜７を形成する。この後、コン
トロールゲートCGをマスクとしてｐ型Si基板１中に例え
ばAsのようなｎ型不純物を高濃度にイオン注入すること
によって、第１図Ｃ及び第２図に示すように、例えばn+
型のソース領域８及びドレイン領域９をコントロールゲ
ートCG及びフローティングゲートFGに対して自己整合的
に形成する。
この後、層間絶縁膜やアルミニウム配線（図示せず）
などを形成して、目的とするEPROMを完成させる。な
お、第２図において、Ｃはビット線（図示せず）をドレ
イン領域９にコンタクトさせるためのコンタクトホール
を示す。
などを形成して、目的とするEPROMを完成させる。な
お、第２図において、Ｃはビット線（図示せず）をドレ
イン領域９にコンタクトさせるためのコンタクトホール
を示す。
以上のように、この実施例によれば、コントロールゲ
ートCGをマスクとしてソース領域８となる部分の周辺部
のフィールド酸化膜２を選択的にエッチング除去してい
るので、このフィールド酸化膜２のバーズビーク部を除
去することができるとともに、コントロールゲートCGと
このフィールド酸化膜２とを自己整合的に形成すること
ができる。そして、その後にコントロールゲートCGをマ
スクとしてｐ型Si基板１中にｎ型不純物を高濃度にイオ
ン注入することにより、ソース領域８をソース領域側の
最小ルールＲと同一幅に形成することができる。これに
よって、従来に比べてソース領域側の最小ルールＲを2a
（第４図参照）だけ、具体的には例えば２×0.6μｍ＝
1.2μｍ程度だけ 縮小することができる。この結果、
例えば１メガビット〜４メガビットにEPROMにおいて
は、従来は2.2μｍ程度に制御されていたソース領域側
の最小ルールＲを１μｍ程度に縮小することができる。
このため、その分だけメモリセルの面積を縮小すること
ができるようになり、従ってメモリセルの高集積密度化
を図ることができる。
ートCGをマスクとしてソース領域８となる部分の周辺部
のフィールド酸化膜２を選択的にエッチング除去してい
るので、このフィールド酸化膜２のバーズビーク部を除
去することができるとともに、コントロールゲートCGと
このフィールド酸化膜２とを自己整合的に形成すること
ができる。そして、その後にコントロールゲートCGをマ
スクとしてｐ型Si基板１中にｎ型不純物を高濃度にイオ
ン注入することにより、ソース領域８をソース領域側の
最小ルールＲと同一幅に形成することができる。これに
よって、従来に比べてソース領域側の最小ルールＲを2a
（第４図参照）だけ、具体的には例えば２×0.6μｍ＝
1.2μｍ程度だけ 縮小することができる。この結果、
例えば１メガビット〜４メガビットにEPROMにおいて
は、従来は2.2μｍ程度に制御されていたソース領域側
の最小ルールＲを１μｍ程度に縮小することができる。
このため、その分だけメモリセルの面積を縮小すること
ができるようになり、従ってメモリセルの高集積密度化
を図ることができる。
次に、本発明の他の実施例について説明する。この実
施例は、メモリトランジスタをLDD構造とする場合につ
いてのものである。
施例は、メモリトランジスタをLDD構造とする場合につ
いてのものである。
第３図Ａ〜第３図Ｄはこの実施例によるEPROMの製造
方法を示す。この実施例によるEPROMの製造方法により
製造されたEPROMの平面図は第２図と同様である。な
お、第３図Ａ〜第３図Ｄに示す断面は、第２図のIII−I
II線に沿っての拡大断面に対応する。
方法を示す。この実施例によるEPROMの製造方法により
製造されたEPROMの平面図は第２図と同様である。な
お、第３図Ａ〜第３図Ｄに示す断面は、第２図のIII−I
II線に沿っての拡大断面に対応する。
この実施例においては、上述の実施例と同様に工程を
進めて、第３図Ａ及び第２図に示すように、コントロー
ルゲートCG及びフローティングゲートFGをチャネル長方
向に自己整合的に形成する。この場合、フローティング
ゲートFGを形成するための一層目の多結晶Si膜のエッチ
ング時にこの一層目の多結晶Si膜で覆われていない部分
のｐ型Si基板１がエッチングされてこの部分に段差が形
成される。次に、例えば熱酸化法によりコントロールゲ
ートCGの上面及び側面並びにフローティングゲートFGの
側面にSiO2膜のような絶縁膜７を形成する。この後、コ
ントロールゲートCGをマスクとしてｐ型Si基板１中に例
えばＰのようなｎ型不純物を低濃度にイオン注入する。
これによって、コントロールゲートCG及びフローティン
グゲートFGに対して自己整合的に例えばn-型の半導体領
域10,11が形成される。
進めて、第３図Ａ及び第２図に示すように、コントロー
ルゲートCG及びフローティングゲートFGをチャネル長方
向に自己整合的に形成する。この場合、フローティング
ゲートFGを形成するための一層目の多結晶Si膜のエッチ
ング時にこの一層目の多結晶Si膜で覆われていない部分
のｐ型Si基板１がエッチングされてこの部分に段差が形
成される。次に、例えば熱酸化法によりコントロールゲ
ートCGの上面及び側面並びにフローティングゲートFGの
側面にSiO2膜のような絶縁膜７を形成する。この後、コ
ントロールゲートCGをマスクとしてｐ型Si基板１中に例
えばＰのようなｎ型不純物を低濃度にイオン注入する。
これによって、コントロールゲートCG及びフローティン
グゲートFGに対して自己整合的に例えばn-型の半導体領
域10,11が形成される。
次に、第３図Ｂ及び第２図に示すように、ソース領域
となる部分に対応する部分が開口したレジストパターン
６をリソグラフィーにより形成する。この後、このレジ
ストパターン６をマスクとしてｐ型Si基板１中に例えば
Asのようなｎ型不純物を高濃度にイオン注入する。これ
によって、ソース領域となる部分に例えばn+型の半導体
領域13が形成される。この高濃度のイオン注入のドーズ
量は、具体的には例えば〜1015/cm2である。なお、この
高濃度のｎ型不純物のイオン注入によりn-型の半導体領
域10はほぼ完全になくなるが、メモリトランジスタをLD
D構造とする場合においてもソース領域には低不純物濃
度部を形成する必要はないので、これは全く問題となら
ず、むしろソース領域８側には低不純物濃度部がない方
が抵抗が小さくなるので好ましいと言える。
となる部分に対応する部分が開口したレジストパターン
６をリソグラフィーにより形成する。この後、このレジ
ストパターン６をマスクとしてｐ型Si基板１中に例えば
Asのようなｎ型不純物を高濃度にイオン注入する。これ
によって、ソース領域となる部分に例えばn+型の半導体
領域13が形成される。この高濃度のイオン注入のドーズ
量は、具体的には例えば〜1015/cm2である。なお、この
高濃度のｎ型不純物のイオン注入によりn-型の半導体領
域10はほぼ完全になくなるが、メモリトランジスタをLD
D構造とする場合においてもソース領域には低不純物濃
度部を形成する必要はないので、これは全く問題となら
ず、むしろソース領域８側には低不純物濃度部がない方
が抵抗が小さくなるので好ましいと言える。
次に、レジストパターン６を除去した後、例えばCVD
法により全面に例えばSiO2膜を形成した後、このSiO2膜
をRIE法により基板表面と垂直方向にエッチングする。
これによって、第３図Ｃに示すように、コントロールゲ
ートCG及びフローティングゲートFGの側面にサイドウォ
ールスペーサ14を形成する。この場合、ｐ型Si基板１の
表面に形成された上述の段差部の側面にもサイドウォー
ルスペーサ14が形成される。
法により全面に例えばSiO2膜を形成した後、このSiO2膜
をRIE法により基板表面と垂直方向にエッチングする。
これによって、第３図Ｃに示すように、コントロールゲ
ートCG及びフローティングゲートFGの側面にサイドウォ
ールスペーサ14を形成する。この場合、ｐ型Si基板１の
表面に形成された上述の段差部の側面にもサイドウォー
ルスペーサ14が形成される。
次に、このサイドウォールスペーサ14をマスクとして
ｐ型Si基板１中に例えばAsのようなｎ型不純物を高濃度
にイオン注入する。これによって、第３図Ｄに示すよう
に、コントロールゲートCG及びフローティングゲートFG
に対して自己整合的にn+型のソース領域８及びドレイン
領域９が形成される。ここで、ドレイン領域７のうち、
コントロールゲートCG及びフローティングゲートFGの側
面に形成されたサイドウォールスペーサ14の下側の部分
には、先に形成されたn-型の半導体領域11から成る低不
純物濃度部9aが形成されている。そして、これらのコン
トロールゲート、フローティングゲートFG、ソース領域
８及びドレイン領域９により、LDD構造のメモリトラン
ジスタが形成される。
ｐ型Si基板１中に例えばAsのようなｎ型不純物を高濃度
にイオン注入する。これによって、第３図Ｄに示すよう
に、コントロールゲートCG及びフローティングゲートFG
に対して自己整合的にn+型のソース領域８及びドレイン
領域９が形成される。ここで、ドレイン領域７のうち、
コントロールゲートCG及びフローティングゲートFGの側
面に形成されたサイドウォールスペーサ14の下側の部分
には、先に形成されたn-型の半導体領域11から成る低不
純物濃度部9aが形成されている。そして、これらのコン
トロールゲート、フローティングゲートFG、ソース領域
８及びドレイン領域９により、LDD構造のメモリトラン
ジスタが形成される。
以上のように、この実施例によれば、コントロールゲ
ートCG及びフローティングゲートFGの側面にサイドウォ
ールスペーサ14を形成する前に、ソース領域８となる部
分のｐ型Si基板１中にｎ型不純物を高濃度でイオン注入
しているので、フローティングゲートFGを形成するため
のエッチング時にｐ型Si基板１の表面に形成された段差
部の側面に形成されるサイドウォールスペーサ14の下側
の部分のｐ型Si基板１中にn+型の半導体領域13をあらか
じめ形成しておくことができる。このため、ソース領域
８は、上述の段差部の部分を含めて至る所高不純物濃度
となるので、ソース領域８のシート抵抗の上昇を防止す
ることができる。これによって、メモリトランジスタを
LDD構造とした場合においてもメモリセルの特性劣化を
防止することができる。
ートCG及びフローティングゲートFGの側面にサイドウォ
ールスペーサ14を形成する前に、ソース領域８となる部
分のｐ型Si基板１中にｎ型不純物を高濃度でイオン注入
しているので、フローティングゲートFGを形成するため
のエッチング時にｐ型Si基板１の表面に形成された段差
部の側面に形成されるサイドウォールスペーサ14の下側
の部分のｐ型Si基板１中にn+型の半導体領域13をあらか
じめ形成しておくことができる。このため、ソース領域
８は、上述の段差部の部分を含めて至る所高不純物濃度
となるので、ソース領域８のシート抵抗の上昇を防止す
ることができる。これによって、メモリトランジスタを
LDD構造とした場合においてもメモリセルの特性劣化を
防止することができる。
以上、本発明の実施例につき具体的に説明したが、本
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
例えば、上述の第２の実施例においては、レジストパ
ターン６を用いてソース領域８となる部分の全体に高濃
度のｎ型不純物のイオン注入を行っているが、この高濃
度のｎ型不純物のイオン注入は、例えばｐ型Si基板１の
表面に形成された段差部にだけ行うようにしてもよい。
また、この高濃度のｎ型不純物のイオン注入のドーズ量
は、上述の段差部でソース領域８のシート抵抗を十分に
低くすることができれば、上述の第２の実施例と異なる
ドーズ量とすることも可能である。
ターン６を用いてソース領域８となる部分の全体に高濃
度のｎ型不純物のイオン注入を行っているが、この高濃
度のｎ型不純物のイオン注入は、例えばｐ型Si基板１の
表面に形成された段差部にだけ行うようにしてもよい。
また、この高濃度のｎ型不純物のイオン注入のドーズ量
は、上述の段差部でソース領域８のシート抵抗を十分に
低くすることができれば、上述の第２の実施例と異なる
ドーズ量とすることも可能である。
また、上述の二つの実施例においては、本発明をEPRO
Mの製造に適用した場合について説明したが、本発明
は、EPROM（Electrically Erasable and Programmable
Read Only Memory）の製造に適用することも可能であ
る。
Mの製造に適用した場合について説明したが、本発明
は、EPROM（Electrically Erasable and Programmable
Read Only Memory）の製造に適用することも可能であ
る。
以上述べたように、本発明によれば、コントロールゲ
ートをマスクとしてメモリトランジスタのソース領域と
なる部分の周辺部のフィールド酸化膜の端部を選択的に
除去した後にソース領域及びドレイン領域を形成するた
めの不純物のイオン注入を行うようにしているので、ソ
ース領域側の最小ルールをより縮小することができるよ
うになり、これによってメモリセルの高集積密度化を図
ることができる。
ートをマスクとしてメモリトランジスタのソース領域と
なる部分の周辺部のフィールド酸化膜の端部を選択的に
除去した後にソース領域及びドレイン領域を形成するた
めの不純物のイオン注入を行うようにしているので、ソ
ース領域側の最小ルールをより縮小することができるよ
うになり、これによってメモリセルの高集積密度化を図
ることができる。
また、ソース領域となる部分の半導体基板中に第２の
不純物のイオン注入を高濃度で行うようにしているの
で、ソース領域のシート抵抗の上昇を防止することがで
き、これによってメモリトランジスタをLDD構造とした
場合においてもメモリトランジスタの特性の劣化を防止
することができる。
不純物のイオン注入を高濃度で行うようにしているの
で、ソース領域のシート抵抗の上昇を防止することがで
き、これによってメモリトランジスタをLDD構造とした
場合においてもメモリトランジスタの特性の劣化を防止
することができる。
第１図Ａ〜第１図Ｃは本発明の一実施例によるEPROMの
製造方法を工程順に説明するための断面図、第２図は第
１図Ａ〜第１図Ｃに示すEPROMの製造方法により製造さ
れたEPROMの平面図、第３図Ａ〜第３図Ｄは本発明の他
の実施例によるEPROMの製造方法を工程順に説明するた
めの断面図、第４図はダブルセルアライン方式で製造さ
れた従来のEPROMを示す平面図、第５図は第４図のＶ−
Ｖ線に沿っての断面図、第６図はメモリトランジスタが
LDD構造である場合のダブルセルアライン方式で製造さ
れた従来のEPROMの要部の断面図である。 図面における主要な符号の説明 1:p型Si基板、2:フィールド酸化膜、3:ゲート絶縁膜、
4:カップリング絶縁膜、6:レジストパターン、8:ソース
領域、9:ドレイン領域、13:n+型の半導体領域、FG:フロ
ーティングゲート、CG:コントロールゲート。
製造方法を工程順に説明するための断面図、第２図は第
１図Ａ〜第１図Ｃに示すEPROMの製造方法により製造さ
れたEPROMの平面図、第３図Ａ〜第３図Ｄは本発明の他
の実施例によるEPROMの製造方法を工程順に説明するた
めの断面図、第４図はダブルセルアライン方式で製造さ
れた従来のEPROMを示す平面図、第５図は第４図のＶ−
Ｖ線に沿っての断面図、第６図はメモリトランジスタが
LDD構造である場合のダブルセルアライン方式で製造さ
れた従来のEPROMの要部の断面図である。 図面における主要な符号の説明 1:p型Si基板、2:フィールド酸化膜、3:ゲート絶縁膜、
4:カップリング絶縁膜、6:レジストパターン、8:ソース
領域、9:ドレイン領域、13:n+型の半導体領域、FG:フロ
ーティングゲート、CG:コントロールゲート。
Claims (2)
- 【請求項１】フローティングゲート上に絶縁膜を介して
コントロールゲートが積層された構造のメモリトランジ
スタを有し、上記フローティングゲートと上記コントロ
ールゲートとが上記メモリトランジスタのチャネル長方
向に自己整合的に形成された半導体不揮発性メモリの製
造方法において、 上記コントロールゲートをマスクとして上記メモリトラ
ンジスタのソース領域となる部分の周辺部のフィールド
酸化膜の端部を選択的に除去した後にソース領域及びド
レイン領域を形成するための不純物のイオン注入を行う
ようにしたことを特徴とする半導体不揮発性メモリの製
造方法。 - 【請求項２】フローティングゲート上に絶縁膜を介して
コントロールゲートが積層された構造のメモリトランジ
スタを有し、上記フローティングゲートと上記コントロ
ールゲートとが上記メモリトランジスタのチャネル長方
向に自己整合的に形成された半導体不揮発性メモリの製
造方法において、 半導体基板の表面にフィールド酸化膜を選択的に形成し
て素子間分離を行い、この際、上記フィールド酸化膜で
囲まれた活性領域のうちの上記メモリトランジスタのソ
ース領域が形成される部分が上記コントロールゲートの
延在方向に少なくとも互いに隣接する二つの上記メモリ
トランジスタにわたって延在した形成されるようにする
工程と、 上記コントロールゲートをマスクとして上記メモリトラ
ンジスタのソース領域及びドレイン領域となる部分の上
記半導体基板中に第１の不純物のイオン注入を低濃度で
行う工程と、 上記ソース領域となる部分の上記半導体基板中に第２の
不純物のイオン注入を高濃度で行う工程と、 上記コントロールゲート及び上記フローティングゲート
の側面にサイドウォールスペーサを形成した後、上記サ
イドウォールスペーサをマスクとして上記ソース領域及
び上記ドレイン領域となる部分の上記半導体基板中に第
３の不純物のイオン注入を高濃度で行う工程とを具備す
ることを特徴とする半導体不揮発性メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006569A JP2987860B2 (ja) | 1990-01-16 | 1990-01-16 | 半導体不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006569A JP2987860B2 (ja) | 1990-01-16 | 1990-01-16 | 半導体不揮発性メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03211775A JPH03211775A (ja) | 1991-09-17 |
| JP2987860B2 true JP2987860B2 (ja) | 1999-12-06 |
Family
ID=11641972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006569A Expired - Fee Related JP2987860B2 (ja) | 1990-01-16 | 1990-01-16 | 半導体不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2987860B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3653107B2 (ja) | 1994-03-14 | 2005-05-25 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| JP2687894B2 (ja) * | 1994-09-26 | 1997-12-08 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| JP4481557B2 (ja) * | 2002-07-17 | 2010-06-16 | Ｏｋｉセミコンダクタ株式会社 | 不揮発性半導体記憶装置の製造方法 |
-
1990
- 1990-01-16 JP JP2006569A patent/JP2987860B2/ja not_active Expired - Fee Related
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|---|---|
| JPH03211775A (ja) | 1991-09-17 |
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