JP2973593B2 - Dynamic frequency divider circuit - Google Patents
Dynamic frequency divider circuitInfo
- Publication number
- JP2973593B2 JP2973593B2 JP3141367A JP14136791A JP2973593B2 JP 2973593 B2 JP2973593 B2 JP 2973593B2 JP 3141367 A JP3141367 A JP 3141367A JP 14136791 A JP14136791 A JP 14136791A JP 2973593 B2 JP2973593 B2 JP 2973593B2
- Authority
- JP
- Japan
- Prior art keywords
- source
- fet
- gate
- inverter
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明はダイナミック型分周器回
路に関し、特に、ショットキ障壁型電界効果トランジス
タ（以下、ＦＥＴという）を基本素子としたＧaＡSダイ
ナミック型分周器回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dynamic frequency divider circuit, and more particularly to a GaAs dynamic frequency divider circuit using a Schottky barrier field effect transistor (hereinafter referred to as FET) as a basic element.
【０００２】[0002]
【従来の技術】従来、この種のＧaＡSダイナミック分周
器回路は、図４に示すように、正電圧電源１０と負電圧
電源１１との間に並列接続されたインバータ１と、ソー
スフォロア型バッファ２，５，７と、トランスファーゲ
ートＦＥＴ４，６とで構成されており、ソースフォロア
型バッファ７の出力をインバータ１の入力のみに接続さ
れ、ソースフォロア型バッファ２の電流源ＦＥＴ４１の
ゲートは、直接、電流源ＦＥＴ４１自身のソースに接続
されていた。2. Description of the Related Art Conventionally, a GaAs dynamic frequency divider circuit of this kind comprises an inverter 1 connected in parallel between a positive voltage power supply 10 and a negative voltage power supply 11, and a source follower type buffer, as shown in FIG. The output of the source follower type buffer 7 is connected only to the input of the inverter 1, and the gate of the current source FET 41 of the source follower type buffer 2 is directly connected to the gate of the current source FET 41. , The current source FET 41 itself.
【０００３】かかる構成のダイナミック分周器回路は、
インバータ１を１段介したリング発振器として機能す
る。すなわち、トランスファーゲート４，６にそれぞ
れ、クロック入力８、相補クロック入力９を加えること
で、トランスファーゲート４，６をスイッチング動作を
させ、リング発振器の信号の伝達時間を遅らせることで
クロック周波数（ｆ）に対し半分（ｆ／２）の発振周波
数を得ている。これより、最高動作周波数（ｆmax）は
トランスファーゲート４，６を完全にオンしたとき、つ
まり、リング発振器の本来の自己発振周波数（ｆosc）
で決定され、自己発振周波数（ｆosc）は、リング発振
回路の遅延時間（ｔpd）で決まり、具体的には、ｆosc
＝１／tpd、ｆmax＝２ｆoscとなる。A dynamic frequency divider circuit having such a configuration is
The inverter 1 functions as a ring oscillator via one stage. That is, by applying the clock input 8 and the complementary clock input 9 to the transfer gates 4 and 6, respectively, the switching operation of the transfer gates 4 and 6 is performed, and the transmission time of the signal of the ring oscillator is delayed to thereby increase the clock frequency (f). The oscillation frequency is half (f / 2). Accordingly, the maximum operating frequency (fmax) is obtained when the transfer gates 4 and 6 are completely turned on, that is, the original self-oscillation frequency (fosc) of the ring oscillator.
The self-oscillation frequency (fosc) is determined by the delay time (tpd) of the ring oscillation circuit.
= 1 / tpd, fmax = 2fosc.
【０００４】[0004]
【発明が解決しようとする課題】この従来のＧaＡSダイ
ナミック型分周器回路では、インバータ回路１の遅延時
間（ｔ’pd）が全回路の遅延時間（ｔpd）の約半分を占
めており、インバータ回路１の高速化の困難さが分周器
の高速動作の妨げになっていた。In the conventional GaAs dynamic frequency divider circuit, the delay time (t'pd) of the inverter circuit 1 occupies about half of the delay time (tpd) of the entire circuit, and The difficulty in increasing the speed of the circuit 1 has hindered the high-speed operation of the frequency divider.
【０００５】[0005]
【課題を解決するための手段】本願発明の要旨は、正電
圧源と接地電圧源との間に設けられたインバータと、ド
レインに前記正電圧源が、ゲートに前記インバータの出
力が接続された第１のＦＥＴと、該第１のＦＥＴのソー
スと負電圧源との間に設けられ第２のＦＥＴと、ドレイ
ンに前記第２のＦＥＴのドレインが、ゲートに入力端子
が接続された第１のトランスファーゲートと、ドレイン
に前記正電圧源が、ゲートに前記第１のトランスファー
ゲートのソースが接続された第３のＦＥＴと、ドレイン
に該第３のＦＥＴのソースが、ゲートとソースが前記負
電圧源に接続された第４のＦＥＴと、ドレインに該第４
のＦＥＴのドレインが、ゲートに前記入力端子に入力さ
れるクロックに対し相補的なクロックが入力される相補
入力端子が接続される第２のトランスファーゲートと、
ドレインに前記正電圧源が、ゲートに前記第２のトラン
スファーゲートのソースが接続される第５のＦＥＴと、
ドレインに該第５のＦＥＴのソースが、ゲートとソース
が前記負電圧源に接続される第６のＦＥＴとを有し、前
記第５のＦＥＴのソースが前記インバータの入力に接続
されると共にスピードアップ用キャパシタを介して前記
第２のＦＥＴのゲートに接続され該第２のＦＥＴのゲー
トと前記負電圧源との間にはバイアス用抵抗素子が設け
られていることである。The gist of the present invention is that an inverter provided between a positive voltage source and a ground voltage source, the positive voltage source is connected to a drain, and the output of the inverter is connected to a gate. A first FET, a second FET provided between the source of the first FET and a negative voltage source, and a first FET having a drain connected to the drain of the second FET and an input terminal connected to the gate. And a third FET having the gate connected to the positive voltage source, the gate connected to the source of the first transfer gate, the drain connected to the source of the third FET, and the gate and source connected to the negative electrode. A fourth FET connected to a voltage source;
A second transfer gate having a gate connected to a complementary input terminal to which a clock complementary to a clock input to the input terminal is connected to a gate;
A fifth FET having a drain connected to the positive voltage source and a gate connected to the source of the second transfer gate;
The source of the fifth FET has a drain, a sixth FET having a gate and a source connected to the negative voltage source, and the source of the fifth FET is connected to the input of the inverter and the speed of the fifth FET is increased. A bias resistive element is provided between the gate of the second FET and the negative voltage source and connected to the gate of the second FET via an up capacitor.
【０００６】[0006]
【発明の作用】上記構成に係るダイナミック型分周器回
路では、インバータ回路を切り換えるときに最終段の出
力がスピードアップ用キャパシタを介して初段のバッフ
ァ電流を切り換える。したがって、初段の立ち上がり時
間および立ち下がり時間とも高速になる。In the dynamic frequency divider circuit according to the above configuration, when the inverter circuit is switched, the output of the last stage switches the buffer current of the first stage via the speed-up capacitor. Therefore, both the rise time and the fall time of the first stage become faster.
【０００７】[0007]
【実施例】次に本発明の実施例について図面を参照して
説明する。Next, an embodiment of the present invention will be described with reference to the drawings.
【０００８】図１は本発明の第１の実施例を示す回路図
である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【０００９】図１においてインバータ１の出力はソース
フォロア型バッファ２を介し、トランスファーゲートＦ
ＥＴ４のドレインに接続されており、トランスファーゲ
ートＦＥＴ４のソースはソースフォロア型バッファ５を
介してトランスファーゲートＦＥＴ６のドレインに接続
されている。トランスファーゲートＦＥＴ６のソース
は、ソースフォロア型バッファ７を介してインバータ１
の入力に接続されている。In FIG. 1, the output of an inverter 1 passes through a source follower type buffer 2 and a transfer gate F.
The source of the transfer gate FET 4 is connected to the drain of the transfer gate FET 6 via the source follower type buffer 5. The source of the transfer gate FET 6 is connected to the inverter 1 via the source follower buffer 7.
Connected to the input.
【００１０】ソースフォロア型バッファ７の出力はさら
にスピードアップ用キャパシタ１２を介してソースフォ
ロア型バッファ２の電流源ＦＥＴ４１のゲートに接続さ
れており、該電流減ＦＥＴ４１のゲートは、バイアス用
抵抗１３を介してソース及び負電圧電源１１に接続され
ている。The output of the source follower type buffer 7 is further connected to the gate of the current source FET 41 of the source follower type buffer 2 via the speed-up capacitor 12, and the gate of the current reduction FET 41 is connected to the bias resistor 13. It is connected to the source and the negative voltage power supply 11 via the power supply.
【００１１】次に、本実施例の動作を図２を参照して説
明する。図２は本実施例におけるインバータ１の入力波
形２１と、ソースフォロア型バッファ２の電流源ＦＥＴ
のゲート入力波形２３、及びバッファ２の出力波形２２
を示すシミュレーション結果である。また、比較のため
に従来回路でのバッファ２出力波形も点線２４で示して
ある。Next, the operation of this embodiment will be described with reference to FIG. FIG. 2 shows an input waveform 21 of the inverter 1 and a current source FET of the source follower type buffer 2 in this embodiment.
Input waveform 23 and output waveform 22 of buffer 2
It is a simulation result showing. For comparison, the output waveform of buffer 2 in the conventional circuit is also shown by dotted line 24.
【００１２】本実施例と従来回路との立ち上がり時遅延
時間はそれぞれＴ1’，ｔ1’で示されており、立ち下が
り時遅延時間はＴ2’，ｔ2’で示されている。図２から
明らかなように、Ｔ1’，ｔ1’＞Ｔ2’，ｔ2’なので、
分周器の最高動作周波数（ｆmax）は、Ｔ2’，ｔ2に依
存し、本実施例ではソースフォロア型バッファ２の電流
源ＦＥＴ４１のゲートにインバータ入力信号を加えてお
り、バッファ電流を、入力信号切換時に変化させること
で、Ｔ2’＜ｔ2’とすることができ、この結果、分周器
の最高動作周波数ｆmaxを上げることができる。The rising delay times of the present embodiment and the conventional circuit are indicated by T1 'and t1', respectively, and the falling delay times are indicated by T2 'and t2'. As is clear from FIG. 2, since T1 ', t1'> T2 ', t2',
The maximum operating frequency (fmax) of the frequency divider depends on T2 'and t2. In this embodiment, the inverter input signal is added to the gate of the current source FET 41 of the source follower type buffer 2, and the buffer current is converted to the input signal. By changing at the time of switching, T2 '<t2' can be satisfied, and as a result, the maximum operating frequency fmax of the frequency divider can be increased.
【００１３】例えば、スピードアップ用キャパシタ１２
を０．５ｐＦ、ゲートバイアス用抵抗１３を１００Ωに
したとき、Ｔ2’は２７ｐｓ程度になり、従来例のｔ2’
＝３３ｐｓに比べると、インバータ遅延が約０．８倍と
なる。For example, the speed-up capacitor 12
Is 0.5 pF and the gate bias resistor 13 is 100Ω, T2 'is about 27 ps, and t2' of the conventional example is
Inverter delay becomes about 0.8 times as compared with = 33 ps.
【００１４】この種の分周器の場合、回路全体の遅延時
間（ｔpd）は、ｔpdは約２・ｔ2’となるので、従来回
路の最高動作周波数ｆmaxは約１５ＧＨzなのに対し、本
実施例では最高動作周波数ｆmaxを約１６．６ＧＨzまで
高めることができる。In the case of this type of frequency divider, the delay time (tpd) of the entire circuit is tpd of about 2.t2 '. Therefore, the maximum operating frequency fmax of the conventional circuit is about 15 GHz, whereas in this embodiment, The maximum operating frequency fmax can be increased to about 16.6 GHz.
【００１５】第１実施例ではバッファ２，７がそれぞれ
の初段、最終段を構成している。In the first embodiment, the buffers 2 and 7 constitute the first and last stages, respectively.
【００１６】図３は本発明の第２実施例を示す回路図で
ある。第１実施例と同一構成部分には、同一符号を付し
てある。ソースフォロア型バッファ７の出力は、ＤＣカ
ット用キャパシタ１４を介して、さらに高抵抗バイアス
回路１５を介してインバータ１に入力される。さらに本
実施例ではインバータ１とソースフォロア型バッファ
２，５，７はすべて接地されているので、単一電源で動
作する分周器において、インバータ入力を、さらにスピ
ードアップ用キャパシタ１２を介して、バッファ２の電
流源ＦＥＴ４１のゲートに入力することで、第１実施例
と同様な効果が得られる。FIG. 3 is a circuit diagram showing a second embodiment of the present invention. The same components as those in the first embodiment are denoted by the same reference numerals. The output of the source follower type buffer 7 is input to the inverter 1 via the DC cut capacitor 14 and further via the high resistance bias circuit 15. Furthermore, in this embodiment, since the inverter 1 and the source follower type buffers 2, 5, and 7 are all grounded, in the frequency divider operated by a single power supply, the input of the inverter is further connected via the speed-up capacitor 12. By inputting the current to the gate of the current source FET 41 of the buffer 2, the same effect as in the first embodiment can be obtained.
【００１７】[0017]
【発明の効果】以上説明したように本発明は、ダイナミ
ック型分周器回路においてバッファ回路の最終段の出力
信号をインバータ回路だけでなく、初段ソースフォロア
型バッファの第２トランジスタのゲートに入力すること
で、インバータ入力からバッファ出力までの遅延時間を
小さくすることができ、分周器の最高動作周波数を高め
ることができるという効果を得られる。As described above, according to the present invention, in the dynamic frequency divider circuit, the output signal of the last stage of the buffer circuit is input not only to the inverter circuit but also to the gate of the second transistor of the first stage source follower type buffer. Thus, the delay time from the inverter input to the buffer output can be reduced, and the maximum operating frequency of the frequency divider can be increased.
【図１】本発明の第１実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【図２】第１実施例の動作を示す波形図である。FIG. 2 is a waveform chart showing the operation of the first embodiment.
【図３】本発明の第２実施例を示す回路図である。FIG. 3 is a circuit diagram showing a second embodiment of the present invention.
【図４】従来例の回路図である。FIG. 4 is a circuit diagram of a conventional example.
１ インバータ ２，５，７ ソースフォロア型バッファ ４，６ トランスファーゲートＦＥＴ ８ 入力端子 ９ 相補入力端子 １０ 正電圧電源 １１ 負電圧電源 １２ スピードアップ用キャパシタ １３ ゲートバイアス用抵抗 １４ ＤＣカット用キャパシタ １５ 高抵抗バイアス用回路 DESCRIPTION OF SYMBOLS 1 Inverter 2,5,7 Source follower type buffer 4,6 Transfer gate FET 8 Input terminal 9 Complementary input terminal 10 Positive voltage power supply 11 Negative voltage power supply 12 Speed-up capacitor 13 Gate bias resistor 14 DC cut capacitor 15 High resistance Bias circuit
Claims (2)
インバータと、ドレインに前記正電圧源が、ゲートに前
記インバータの出力が接続された第１のＦＥＴと、該第
１のＦＥＴのソースと負電圧源との間に設けられ第２の
ＦＥＴと、ドレインに前記第２のＦＥＴのドレインが、
ゲートに入力端子が接続された第１のトランスファーゲ
ートと、ドレインに前記正電圧源が、ゲートに前記第１
のトランスファーゲートのソースが接続された第３のＦ
ＥＴと、ドレインに該第３のＦＥＴのソースが、ゲート
とソースが前記負電圧源に接続された第４のＦＥＴと、
ドレインに該第４のＦＥＴのドレインが、ゲートに前記
入力端子に入力されるクロックに対し相補的なクロック
が入力される相補入力端子が接続される第２のトランス
ファーゲートと、ドレインに前記正電圧源が、ゲートに
前記第２のトランスファーゲートのソースが接続される
第５のＦＥＴと、ドレインに該第５のＦＥＴのソース
が、ゲートとソースが前記負電圧源に接続される第６の
ＦＥＴとを有し、前記第５のＦＥＴのソースが前記イン
バータの入力に接続されると共にスピードアップ用キャ
パシタを介して前記第２のＦＥＴのゲートに接続され該
第２のＦＥＴのゲートと前記負電圧源との間にはバイア
ス用抵抗素子が設けられていることを特徴とするダイナ
ミック型分周器回路。An inverter provided between a positive voltage source and a ground voltage source; a first FET having a drain connected to the positive voltage source and a gate connected to an output of the inverter; A second FET provided between a source of the FET and a negative voltage source, and a drain of the second FET at a drain;
A first transfer gate having an input terminal connected to the gate, the positive voltage source at the drain, and the first transfer gate at the gate;
F connected to the source of the transfer gate of
ET, a fourth FET having a drain connected to the source of the third FET, a gate and a source connected to the negative voltage source,
A second transfer gate having a drain connected to a drain of the fourth FET, a gate connected to a complementary input terminal to which a clock complementary to a clock input to the input terminal is input, and a drain connected to the positive voltage A fifth FET having a source connected to the source of the second transfer gate, a sixth FET having a drain connected to the source of the fifth FET, and a gate and a source connected to the negative voltage source. A source of the fifth FET is connected to an input of the inverter and connected to a gate of the second FET via a speed-up capacitor, and a gate of the second FET is connected to the negative voltage. A dynamic frequency divider circuit, wherein a bias resistive element is provided between the source and a source.
５のＦＥＴのソースをＤＣカット用キャパシタを介して
前記インバータの入力に接続すると共に、前記ＤＣカッ
ト用キャパシタと前記インバータとの間には前記正電圧
源と前記接地電圧源間を抵抗分割する抵抗バイアス回路
を設けたことを特徴とする請求項１記載のダイナミック
型分周器回路。2. The method according to claim 1, wherein the negative voltage source is replaced with a ground potential, the source of the fifth FET is connected to the input of the inverter via a DC cut capacitor, and the source of the fifth FET is connected to the inverter. 2. The dynamic frequency divider circuit according to claim 1, further comprising a resistance bias circuit for dividing the resistance between the positive voltage source and the ground voltage source.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141367A JP2973593B2 (en) | 1991-05-17 | 1991-05-17 | Dynamic frequency divider circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3141367A JP2973593B2 (en) | 1991-05-17 | 1991-05-17 | Dynamic frequency divider circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04341011A JPH04341011A (en) | 1992-11-27 |
| JP2973593B2 true JP2973593B2 (en) | 1999-11-08 |
Family
ID=15290340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3141367A Expired - Fee Related JP2973593B2 (en) | 1991-05-17 | 1991-05-17 | Dynamic frequency divider circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2973593B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4856458B2 (en) | 2006-03-28 | 2012-01-18 | 富士通株式会社 | High-speed dynamic frequency divider |
-
1991
- 1991-05-17 JP JP3141367A patent/JP2973593B2/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 実用電子ハンドブック（２）、ＣＱ出版株式会社（昭５８）ｐ．４６−７４；"１−１ゲート応用回路" |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04341011A (en) | 1992-11-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3067687B2 (en) | IGBT drive circuit | |
| Serneels et al. | A high speed, low voltage to high voltage level shifter in standard 1.2 V 0.13 μm CMOS | |
| JPH05129930A (en) | High-speed path gate, latch and flip-flop circuit | |
| US4798972A (en) | Apparatus and method for capacitor coupled complementary buffering | |
| US6617903B2 (en) | Inverter circuit having an improved slew rate | |
| US4922135A (en) | GaAs MESFET logic circuits including push pull output buffers | |
| JP2973593B2 (en) | Dynamic frequency divider circuit | |
| US5089728A (en) | Spike current reduction in cmos switch drivers | |
| Cheng et al. | The charge-transfer feedback-controlled split-path CMOS buffer | |
| US5812003A (en) | TTL delay matching circuit | |
| JP3043241B2 (en) | Variable delay circuit | |
| JPH0846497A (en) | Frequency phase comparator | |
| JPH04326618A (en) | Reset signal generation circuit device | |
| US5650740A (en) | TTL delay matching circuit | |
| JP3229900B2 (en) | Crystal oscillator | |
| JP3156616B2 (en) | Transistor circuit | |
| JPH05218850A (en) | Logic circuit | |
| JPH01272315A (en) | Single-phase/differential signal converting circuit | |
| JPH0653800A (en) | Output circuit | |
| JP2827473B2 (en) | Variable delay circuit | |
| JPH03206720A (en) | Dynamic frequency divider | |
| JP2577295Y2 (en) | Voltage controlled oscillator | |
| JPH06291617A (en) | Voltage controlled oscillator | |
| US5122681A (en) | Synchronous BiCMOS logic gate | |
| JP3080999B2 (en) | Compound semiconductor integrated circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |