JP2956610B2 - 電流乗算・割算回路 - Google Patents
電流乗算・割算回路Info
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- JP2956610B2 JP2956610B2 JP8248919A JP24891996A JP2956610B2 JP 2956610 B2 JP2956610 B2 JP 2956610B2 JP 8248919 A JP8248919 A JP 8248919A JP 24891996 A JP24891996 A JP 24891996A JP 2956610 B2 JP2956610 B2 JP 2956610B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
- G06G7/163—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using a variable impedance controlled by one of the input signals, variable amplification or transfer function
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- Power Engineering (AREA)
- Software Systems (AREA)
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- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、複数の電流値を乗
算あるいは割算する電流乗算・割算回路に関し、特に、
バイポーラ半導体集積回路上に好適に形成される、電流
乗算・割算回路に関する。
算あるいは割算する電流乗算・割算回路に関し、特に、
バイポーラ半導体集積回路上に好適に形成される、電流
乗算・割算回路に関する。
【０００２】
【従来の技術】従来、電圧信号による乗算・割算（除
算）回路はよく知られているが、複数の電流値を電流モ
ードで乗算あるいは割算する乗算・割算回路は未だ提案
されていない、というのが実情である。なお、例えば、
図３に示すように、特開平５−５４１５８号公報には、
電流ミラー回路（Ｑ１１、Ｑ１２）と差動回路（Ｑ１
３、Ｑ１４）を用いて電流モードでの乗算または除算回
路を実現する構成が提案されているが、乗算回路と除算
回路においてその回路構成が相違しており、また複数の
任意の電流値を乗算あるいは除算すること（例えば高次
演算）はできない。
算）回路はよく知られているが、複数の電流値を電流モ
ードで乗算あるいは割算する乗算・割算回路は未だ提案
されていない、というのが実情である。なお、例えば、
図３に示すように、特開平５−５４１５８号公報には、
電流ミラー回路（Ｑ１１、Ｑ１２）と差動回路（Ｑ１
３、Ｑ１４）を用いて電流モードでの乗算または除算回
路を実現する構成が提案されているが、乗算回路と除算
回路においてその回路構成が相違しており、また複数の
任意の電流値を乗算あるいは除算すること（例えば高次
演算）はできない。
【０００３】
【発明が解決しようとする課題】アナログ信号処理にお
いては、複数の電流値を乗算あるいは割算できると便利
である。特に、最近では、こうした電流モードでの信号
処理が注目されてきている。しかしながら、低次から高
次までの複数の電流値を電流モードで乗算あるいは割算
する乗算・割算回路は未だ提案されていない。
いては、複数の電流値を乗算あるいは割算できると便利
である。特に、最近では、こうした電流モードでの信号
処理が注目されてきている。しかしながら、低次から高
次までの複数の電流値を電流モードで乗算あるいは割算
する乗算・割算回路は未だ提案されていない。
【０００４】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、複数の電流値を乗
算あるいは割算する電流乗算・割算回路を提供すること
にある。
なされたものであって、その目的は、複数の電流値を乗
算あるいは割算する電流乗算・割算回路を提供すること
にある。
【０００５】
【課題を解決するための手段】前記目的を達成するた
め、本発明の電流乗算・割算回路は、トランジスタ数の
等しいトランジスタ列を２系列備え、前記２系列の各々
において、前段のトランジスタのエミッタは次段のトラ
ンジスタのベースに接続され、初段のトランジスタのベ
ース電圧を前記２系列間で共通とし、最終段のトランジ
スタはエミッタが接地され、前記最終段を除く各段のト
ランジスタのコレクタ電流はそれぞれ可変電流源を介し
て接地側に流れ、前記２系列をなす複数のトランジスタ
のうち、乗算又は割算の入力電流と出力電流とするトラ
ンジスタのコレクタ電流が選択され、前記入力電流と前
記出力電流との間で電流モードによる乗算又は割算が行
われる。
め、本発明の電流乗算・割算回路は、トランジスタ数の
等しいトランジスタ列を２系列備え、前記２系列の各々
において、前段のトランジスタのエミッタは次段のトラ
ンジスタのベースに接続され、初段のトランジスタのベ
ース電圧を前記２系列間で共通とし、最終段のトランジ
スタはエミッタが接地され、前記最終段を除く各段のト
ランジスタのコレクタ電流はそれぞれ可変電流源を介し
て接地側に流れ、前記２系列をなす複数のトランジスタ
のうち、乗算又は割算の入力電流と出力電流とするトラ
ンジスタのコレクタ電流が選択され、前記入力電流と前
記出力電流との間で電流モードによる乗算又は割算が行
われる。
【０００６】本発明は、トランジスタ数の等しいトラン
ジスタ列を２系列備え、前記２系列の各々において、前
段のトランジスタのエミッタは次段のトランジスタのベ
ースに接続され（すなわち順次エミッタフォロワ接続さ
れ）、前記各系列の最終段のトランジスタはエミッタが
接地され、前記最終段を除く各段のトランジスタの流れ
る電流はそれぞれ可変電流源を介して接地側に流れ、前
記各系列におけるトランジスタのベース・エミッタ間電
圧の総和が前記２系列で互いに等しくなるように設定
し、前記トランジスタ列のうち選択されたトラジスタに
流れる電流をそれぞれ入力電流、及び出力電流とし、非
選択のトランジスタに定電流を流すことにより、前記出
力電流と入力電流との間で、電流モードでの乗算あるい
は除算が行われるようにしたことを特徴とする。
ジスタ列を２系列備え、前記２系列の各々において、前
段のトランジスタのエミッタは次段のトランジスタのベ
ースに接続され（すなわち順次エミッタフォロワ接続さ
れ）、前記各系列の最終段のトランジスタはエミッタが
接地され、前記最終段を除く各段のトランジスタの流れ
る電流はそれぞれ可変電流源を介して接地側に流れ、前
記各系列におけるトランジスタのベース・エミッタ間電
圧の総和が前記２系列で互いに等しくなるように設定
し、前記トランジスタ列のうち選択されたトラジスタに
流れる電流をそれぞれ入力電流、及び出力電流とし、非
選択のトランジスタに定電流を流すことにより、前記出
力電流と入力電流との間で、電流モードでの乗算あるい
は除算が行われるようにしたことを特徴とする。
【０００７】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、順次エミッタフォロワ接続される２系列のトランジ
スタ対（図１のＱ１〜ＱＮ、Ｑ１′〜ＱＮ′）を有し、
初段のトランジスタ（図１のＱＮ、ＱＮ′）のベース電
圧を等しくし、終段のトランジスタ（図１のＱ１、Ｑ
１′）をエミッタ接地とし、終段を除く各トランジスタ
のコレクタ電流（ＩN〜Ｉ2、ＩN′〜Ｉ2′）は、エミッ
タフォロワ付きカレントソースを介して接地電位に流
れ、それぞれのトランジスタのコレクタ電流を入力電流
または出力電流として電流乗算・割算回路が構成され
る。
に説明する。本発明は、その好ましい実施の形態におい
て、順次エミッタフォロワ接続される２系列のトランジ
スタ対（図１のＱ１〜ＱＮ、Ｑ１′〜ＱＮ′）を有し、
初段のトランジスタ（図１のＱＮ、ＱＮ′）のベース電
圧を等しくし、終段のトランジスタ（図１のＱ１、Ｑ
１′）をエミッタ接地とし、終段を除く各トランジスタ
のコレクタ電流（ＩN〜Ｉ2、ＩN′〜Ｉ2′）は、エミッ
タフォロワ付きカレントソースを介して接地電位に流
れ、それぞれのトランジスタのコレクタ電流を入力電流
または出力電流として電流乗算・割算回路が構成され
る。
【０００８】このように、本発明の実施の形態において
は、順次エミッタフォロワ接続される２系列のトランジ
スタ対において、ベース・エミッタ間電圧ＶBEの和を等
しくすることで、コレクタ電流の積が等しくなり、それ
ぞれのトランジスタのコレクタ電流を入力電流または出
力電流とすることで、電流値の乗算あるいは割算を実現
できるようにしたものである。
は、順次エミッタフォロワ接続される２系列のトランジ
スタ対において、ベース・エミッタ間電圧ＶBEの和を等
しくすることで、コレクタ電流の積が等しくなり、それ
ぞれのトランジスタのコレクタ電流を入力電流または出
力電流とすることで、電流値の乗算あるいは割算を実現
できるようにしたものである。
【０００９】
【実施例】はじめに、バイポーラトランジスタ・モデル
について説明する。
について説明する。
【００１０】トランジスタのコレクタ電流とベース−エ
ミッタ間電圧の関係は指数則に従うものとすれば、次式
（１）で与えられる。
ミッタ間電圧の関係は指数則に従うものとすれば、次式
（１）で与えられる。
【００１１】
【数１】
【００１２】ここで、ＩSは飽和電流、ＶTは熱電圧であ
り、ＶT＝ｋＴ／ｑと表される。ただし、ｑは単位電子
電荷、ｋはボルツマン定数、Ｔは絶対温度である。
り、ＶT＝ｋＴ／ｑと表される。ただし、ｑは単位電子
電荷、ｋはボルツマン定数、Ｔは絶対温度である。
【００１３】上式（１）において、ベース−エミッタ間
電圧ＶBE1が６００ｍＶ前後のトランジスタが通常動作
時には指数部ｅｘｐ（ＶBE1／ＶT）は１０乗程度の値に
なり、上式（１）の「−１」は無視できる。したがっ
て、次式（２）で表される。
電圧ＶBE1が６００ｍＶ前後のトランジスタが通常動作
時には指数部ｅｘｐ（ＶBE1／ＶT）は１０乗程度の値に
なり、上式（１）の「−１」は無視できる。したがっ
て、次式（２）で表される。
【００１４】
【数２】
【００１５】したがって、ベース・エミッタ間電圧ＶBE
はコレクタ電流Ｉiにて、次式（３）と表される。
はコレクタ電流Ｉiにて、次式（３）と表される。
【００１６】
【数３】
【００１７】図１は、本発明の一実施例に係る電流乗算
・割算回路の構成を示す図である。図１を参照して、そ
れぞれのトランジスタに流れる電流は可変電流源を介し
てグランドに流れている。すなわち順次エミッタフォロ
ワ接続される２系列のトランジスタ対Ｑ１〜ＱＮ、Ｑ
１′〜ＱＮ′を有し、トランジスタＱＮ、ＱＮ′のベー
ス電圧を等しくし（＝ＶB）、最終段のトランジスタＱ
１、Ｑ１′をエミッタ接地とし、最終段を除く各トラン
ジスタのコレクタ電流（ＩN〜Ｉ2、ＩN′〜Ｉ2′）は、
可変電流源を介して接地電位に流れる。
・割算回路の構成を示す図である。図１を参照して、そ
れぞれのトランジスタに流れる電流は可変電流源を介し
てグランドに流れている。すなわち順次エミッタフォロ
ワ接続される２系列のトランジスタ対Ｑ１〜ＱＮ、Ｑ
１′〜ＱＮ′を有し、トランジスタＱＮ、ＱＮ′のベー
ス電圧を等しくし（＝ＶB）、最終段のトランジスタＱ
１、Ｑ１′をエミッタ接地とし、最終段を除く各トラン
ジスタのコレクタ電流（ＩN〜Ｉ2、ＩN′〜Ｉ2′）は、
可変電流源を介して接地電位に流れる。
【００１８】図１におけるトランジスタＱ１からＱＮの
各ベース・エミッタ間電圧ＶBEiの和をとると、次式
（４）が成り立つ。
各ベース・エミッタ間電圧ＶBEiの和をとると、次式
（４）が成り立つ。
【００１９】
【数４】
【００２０】図１に示すように、２系列の順次エミッタ
フォロワ接続されたトランジスタ列（Ｑ１〜ＱＮ及びＱ
１′〜ＱＮ′）において、それぞれのベース・エミッタ
間電圧の和を等しくすると、次式（５）が成り立つ。
フォロワ接続されたトランジスタ列（Ｑ１〜ＱＮ及びＱ
１′〜ＱＮ′）において、それぞれのベース・エミッタ
間電圧の和を等しくすると、次式（５）が成り立つ。
【００２１】
【数５】
【００２２】したがって、各トランジスタに流れる電流
を入力電流あるいは出力電流に選び、それ以外のトラン
ジスタには定電流を流すと電流値の乗算あるいは割算が
可能となる。
を入力電流あるいは出力電流に選び、それ以外のトラン
ジスタには定電流を流すと電流値の乗算あるいは割算が
可能となる。
【００２３】例えば、ｉ＝２とすると、 Ｉ1・Ｉ2＝Ｉ1′・Ｉ2′ …（６）
【００２４】上式（６）において、Ｉ1＝Ｉx、Ｉ2＝
Ｉy、Ｉ2′＝Ｉz、Ｉ1′＝Ｉ0（一定）とおくと、次式
（７）と求まり、Ｉzとして２つの電流値Ｉx、Ｉyの乗
算結果が得られる。
Ｉy、Ｉ2′＝Ｉz、Ｉ1′＝Ｉ0（一定）とおくと、次式
（７）と求まり、Ｉzとして２つの電流値Ｉx、Ｉyの乗
算結果が得られる。
【００２５】
【数６】
【００２６】また、Ｉ1＝Ｉ2＝Ｉx、Ｉ2′＝Ｉy、Ｉ1′
＝Ｉ0（一定）とおくと、次式（８）と求まり、Ｉyとし
て電流値Ｉxの２乗の値が得られる。
＝Ｉ0（一定）とおくと、次式（８）と求まり、Ｉyとし
て電流値Ｉxの２乗の値が得られる。
【００２７】
【数７】
【００２８】一方、Ｉ1＝Ｉ01（一定）、Ｉ2＝Ｉ02（一
定）、Ｉ1′＝Ｉx、Ｉ2′＝Ｉyとおくと、次式（９）と
求まり、２つの電流値の割算がなされる。
定）、Ｉ1′＝Ｉx、Ｉ2′＝Ｉyとおくと、次式（９）と
求まり、２つの電流値の割算がなされる。
【００２９】
【数８】
【００３０】エミッタフォロワ接続されるトランジスタ
の数を増やすことにより、演算できる電流値を増やすこ
とができる。また、このことにより、高次の電流値の演
算が可能となる。
の数を増やすことにより、演算できる電流値を増やすこ
とができる。また、このことにより、高次の電流値の演
算が可能となる。
【００３１】本実施例に係る電流乗算・割算回路を実現
する回路構成の一例として、可変電流源をエミッタフォ
ロワ付きカレントソースで実現した回路構成を、図２に
示す。例えば図１の可変電流源Ｉ2は、トランジスタＱ
２−１及びトランジスタＱ２−２を含んで構成される。
する回路構成の一例として、可変電流源をエミッタフォ
ロワ付きカレントソースで実現した回路構成を、図２に
示す。例えば図１の可変電流源Ｉ2は、トランジスタＱ
２−１及びトランジスタＱ２−２を含んで構成される。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
特性の優れた電流乗算・割算回路を実現できるという効
果を奏する。その理由は、バイポーラトランジスタの指
数特性を用いている、ことによる。
特性の優れた電流乗算・割算回路を実現できるという効
果を奏する。その理由は、バイポーラトランジスタの指
数特性を用いている、ことによる。
【００３３】また、本発明によれば、簡易な構成によ
り、低次から高次まで任意の複数の電流モードでの乗算
及び割算を行うことができるという効果を奏する。
り、低次から高次まで任意の複数の電流モードでの乗算
及び割算を行うことができるという効果を奏する。
【図１】本発明の一実施例に係る電流乗算・割算回路の
構成を示す図である。
構成を示す図である。
【図２】本発明の実施例に係る電流乗算・割算回路を実
現する回路構成の一例を示す図である。
現する回路構成の一例を示す図である。
【図３】特開平５−５４１５８号公報に記載の電流ミラ
ー回路と差動回路を用いて電流モードの乗算または除算
回路の方法を示す図である。
ー回路と差動回路を用いて電流モードの乗算または除算
回路の方法を示す図である。
Claims (5)
- 【請求項１】トランジスタ数の等しいトランジスタ列を
２系列備え、前記２系列の各々において、前段のトランジスタのエミ
ッタは次段のトランジスタのベースに接続され 、初段の
トランジスタのベース電圧を前記２系列間で共通とし、
最終段のトランジスタはエミッタが接地され、前記最終
段を除く各段のトランジスタのコレクタ電流はそれぞれ
可変電流源を介して接地側に流れ、前記２系列をなす複数のトランジスタのうち、乗算又は
割算の 入力電流と出力電流とするトランジスタのコレク
タ電流が選択され、前記入力電流と前記出力電流との間
で電流モードによる乗算又は割算が行われる、ことを特
徴とする電流乗算・割算回路。 - 【請求項２】前記２系列をなす複数のトランジスタのう
ち、前記入力電流と前記出力電流として選択されたトラ
ンジスタ以外のトランジスタには定電流を流すことによ
り、電流値での乗算あるいは割算を得るようにした、こ
とを特徴とする、請求項１記載の電流乗算・割算回路。 - 【請求項３】前記可変電流源がエミッタフォロワ付きの
カレントソースからなることを特徴とする、請求項１記
載の電流乗算・割算回路。 - 【請求項４】トランジスタ数の等しいトランジスタ列を
２系列備え、前記２系列の各々において、前段のトランジスタのエミ
ッタは次段のトランジスタのベースに接続され 、前記各系列の最終段のトランジスタはエミッタが接地さ
れ 、前記最終段を除く各段のトランジスタの流れる電流はそ
れぞれ可変電流源を介して接地側に流れ 、前記 各系列におけるトランジスタのベース・エミッタ間
電圧の総和が前記２系列で互いに等しくなるように設定
し、前記２系列をなす複数のトランジスタのうち、 選択され
たトラジスタに流れる電流をそれぞれ入力電流、及び出
力電流とし、非選択のトランジスタに定電流を流すこと
により、前記出力電流と入力電流との間で、電流モード
での乗算あるいは除算が行われるようにしたことを特徴
とする電流乗算・割算回路。 - 【請求項５】前記最終段を除く各段のトランジスタのそ
れぞれに対して前記可変電流源を備え、前記可変電流源が、エミッタが接地され、コレクタが前
記トランジスタのエミッタに接続された電流源トランジ
スタと 、前記トランジスタのコレクタにベースが接続され、エミ
ッタが前記電流源トランジスタのベースに接続され、コ
レクタが電源に接続されたエミッタフォロワトランジス
タと 、を備えたとを特徴とする、請求項１又は４記載の電流乗
算・割算回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8248919A JP2956610B2 (ja) | 1996-08-30 | 1996-08-30 | 電流乗算・割算回路 |
| US08/916,159 US5796243A (en) | 1996-08-30 | 1997-08-21 | Current multiplier/divider circuit |
| GB9718515A GB2316786B (en) | 1996-08-30 | 1997-09-01 | Current multiplier/divider circuit |
| AU36749/97A AU3674997A (en) | 1996-08-30 | 1997-09-01 | Current muliplier/divider circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8248919A JP2956610B2 (ja) | 1996-08-30 | 1996-08-30 | 電流乗算・割算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1074230A JPH1074230A (ja) | 1998-03-17 |
| JP2956610B2 true JP2956610B2 (ja) | 1999-10-04 |
Family
ID=17185378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8248919A Expired - Lifetime JP2956610B2 (ja) | 1996-08-30 | 1996-08-30 | 電流乗算・割算回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5796243A (ja) |
| JP (1) | JP2956610B2 (ja) |
| AU (1) | AU3674997A (ja) |
| GB (1) | GB2316786B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19635050A1 (de) * | 1996-08-30 | 1998-03-05 | Philips Patentverwaltung | Schaltungsanordnung mit wenigstens zwei Signalpfaden |
| US6121824A (en) * | 1998-12-30 | 2000-09-19 | Ion E. Opris | Series resistance compensation in translinear circuits |
| US8626092B2 (en) | 2011-07-28 | 2014-01-07 | Skyworks Solutions, Inc. | Low variation current multiplier |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4045694A (en) * | 1975-09-26 | 1977-08-30 | Rca Corporation | Current divider |
| US4247789A (en) * | 1978-04-07 | 1981-01-27 | Raytheon Company | Electronic circuitry for multiplying/dividing analog input signals |
| US4284945A (en) * | 1978-12-26 | 1981-08-18 | Rca Corporation | Current dividers using emitter-coupled transistor pairs |
| AU649792B2 (en) * | 1991-03-13 | 1994-06-02 | Nec Corporation | Multiplier and squaring circuit to be used for the same |
| JPH0554158A (ja) * | 1991-08-27 | 1993-03-05 | Res Dev Corp Of Japan | 電流モードで動作する乗算回路，除算回路および確定値演算回路 |
| JPH07109608B2 (ja) * | 1992-10-30 | 1995-11-22 | 日本電気株式会社 | マルチプライヤ |
| JP2661527B2 (ja) * | 1993-01-27 | 1997-10-08 | 日本電気株式会社 | 差動増幅回路 |
| JP2576774B2 (ja) * | 1993-10-29 | 1997-01-29 | 日本電気株式会社 | トリプラおよびクァドルプラ |
| JP2626629B2 (ja) * | 1995-05-16 | 1997-07-02 | 日本電気株式会社 | マルチプライヤ |
-
1996
- 1996-08-30 JP JP8248919A patent/JP2956610B2/ja not_active Expired - Lifetime
-
1997
- 1997-08-21 US US08/916,159 patent/US5796243A/en not_active Expired - Fee Related
- 1997-09-01 AU AU36749/97A patent/AU3674997A/en not_active Abandoned
- 1997-09-01 GB GB9718515A patent/GB2316786B/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1074230A (ja) | 1998-03-17 |
| US5796243A (en) | 1998-08-18 |
| GB2316786A (en) | 1998-03-04 |
| AU3674997A (en) | 1998-03-05 |
| GB9718515D0 (en) | 1997-11-05 |
| GB2316786B (en) | 2000-03-08 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990622 |