JP2953376B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
し、特に製造段階でバーンインテスト処理を行う半導体
集積回路に関する。
模が増大しかつ高速動作になってきている。また、その
製造段階における初期不良の除去、信頼性確保のため、
選別工程等で行う加速試験としてバーンインテストが重
要になってきている。しかし、上述のような動向におい
て、従来広く行われてきた高温雰囲気中で電源および入
力端子の直流レベルのみ供給するスタティックバーンイ
ンや、高温雰囲気中で電源および数種類の周波数のクロ
ック信号を供給するクロックバーンインテストでは所期
の目的を十分達成することが困難となってきている。そ
の理由は、前者では電源電圧を供給するものの内部回路
は動作せず、また、後者では数種類のクロック信号によ
り内部回路のいくらかは動作するが、回路規模のごく小
さい回路や信号数の少ない回路の場合を除いては、回路
の動作率を100%に近付けるのは困難であるからであ
る。
の単純な繰り返しの信号であるから、動作開始時に初期
設定の必要な回路が存在するような場合にはこの初期設
定が不可能でありしたがって内部回路の動作が始まらな
い。また、シフトレジスタ等のように、本来2種類のク
ロック信号を供給すべきところにクロック信号数の制約
から共通のクロック信号を供給した場合、データ周波数
とクロック周波数とが等しくなった所から先はデータの
変化が伝達されなくなるので動作が停止してしまう。
しては、初期不良を除去するため内部回路の全素子が動
作している状態で行われることが望ましいので、全入力
端子に信号を供給して実使用状態に近い状態で動作させ
るダイナミックバーンインテストの必要性がますます増
大している。しかし、このようなダイナミックバーンイ
ンテストを実施しようとした場合、半導体集積回路の品
種毎の多数かつ複雑な試験信号を発生する試験装置が必
要となり、また、品種によつては高速のクロックも必要
となることなどにより、バーンイン装置の大規模化、開
発期間の長期化、費用の高額化などの課題があった。
被検査半導体集積回路自身にクロック発生回路も含めた
ダイナミックバーンインテスト信号発生回路を内蔵し、
制御信号入力用の外部入力端子を設けてこの制御信号の
制御により、このダイナミックバーンインテスト信号発
生回路を活性化し、試験信号を内部回路に供給するとい
うものが提案されている。例えば、特開平5−1023
98号公報(文献1)、特開平4−218938号公報
(文献2)、特開昭63−271966号公報(文献
3)の各々記載の半導体集積回路等である。
回路は、半導体集積回路自身に内蔵した上述のダイナミ
ックバーンインテスト信号発生回路を制御することによ
り、スタティックバーンインの試験装置の構成で容易に
ダイナミックバーンインテストを実施しようというもの
である。
みのテスト回路は、製造された半導体集積回路が所期の
機能や特性を満足するかどうかを確認する目的で使用さ
れ、このテスト回路がないと上記確認が困難な場合には
必要不可欠なものである。しかし、ダイナミックバーン
インテスト信号発生回路を内蔵することは、スタティッ
クバーンインあるいはクロックバーンインで実施する場
合には不要であり、チップ面積を増大しコストアップ要
因となるのであまり採用されなかった。しかしながら回
路規模の増大、高速化及び信頼性確保の点から今後はこ
の種のダイナミックバーンインテスト信号発生回路内蔵
製品が増加するものと予想される。
で示す図2を参照すると、この従来の半導体集積回路
は、ダイナミックバーンインテストモード(以下Bテス
トモード)信号TBの活性化に応答してダイナミックバ
ーンインテスト信号(以下Bテスト信号)発生用のクロ
ック信号を発生するクロック信号発生回路1と、クロッ
ク信号の供給に応答してBテスト信号DBを発生するダ
イナミックバーンインテスト信号発生回路2と、信号T
Bの活性化に応答して入力信号の各々にBテスト信号を
挿入するテスト信号挿入回路10と、テスト対象の内部
回路ブロック7〜9とを備える。
回路の動作について説明すると、通常動作時にはBテス
トモード設定用の端子TT1を経由して供給するBテス
トモード信号TBを非活性化すなわち論理0とし、この
論理0に応答してクロック信号発生回路1とダイナミッ
クバーンインテスト信号発生回路2は非活性化状態とな
り、テスト信号挿入回路10は入力端子TI1,TI2
からの入力信号I1,I2を直接内部回路ブロック7〜
9の各々に供給することにより通常動作を行う。次にダ
イナミックバーンインテスト時には、Bテストモード信
号TBを活性化すなわち論理1とし、この信号TBの論
理1に応答してクロック信号発生回路1とダイナミック
バーンインテスト信号発生回路2は活性化状態となり、
Bテスト信号DBを出力しテスト信号挿入回路10に供
給する。テスト信号挿入回路10はBテスト信号DBを
入力信号I1,I2に挿入し、内部回路ブロック7〜9
の各々に供給する。これにより、内部回路のダイナミッ
クバーンインテストを実施する。
イナミックバーンインテスト機能を有するが、製造時の
選別検査時等や通常動作時における論理回路のより深い
部分の機能の動作確認のためのテストをする機能テスト
機能を有していなかった。これは一般にテスト対象内部
回路の論理が複雑で動作確認のための制御が困難である
ため、この機能を含めると回路規模が膨大となりすぎる
ことのためである。
集積回路は、ダイナミックバーンインテスト機能を有す
るが、回路規模の増加要因となる製造時の選別検査時等
や通常動作時における論理回路のより詳細な機能・性能
の動作確認のためのテストをする機能テスト機能を有し
ていないという欠点があった。
ダイナミックバーンインテスト機能を機能テスト機能の
1つとして含む半導体集積回路を提供することにある。
は、初期不良の除去及び信頼性確保のため少なくとも1
つの被テスト回路の全入力端子にテスト信号を供給して
実使用状態に近い状態で動作させる加速試験であるダイ
ナミックバーンインテストモードと、選別検査及び通常
動作時の前記被テスト回路の機能・性能を確認する機能
テストモードとをテスト機能として有する半導体集積回
路において、前記ダイナミックバーンインテストモード
を設定する第1のテストモード信号の第1のレベル値に
応答して活性化し試験用のクロック信号を発生するクロ
ック発生回路と、 前記第1のテストモード信号の第1の
レベル値に応答して活性化し前記クロック信号の供給に
応答してダイナミックバーンイン用のバーンインテスト
信号を発生するダイナミックバーンインテスト信号発生
回路と、前記第1のテストモード信号の第1及び第2の
レベル値の各々に応答してそれぞれ前記機能テストモー
ド及び前記バーンインテストモードに設定するとともに
前記機能テストモード設定時にはこの機能テストモード
の1つを設定する第2のテストモード信号の供給に応答
して対応の機能テスト信号を出力するテストモード設定
回路と、前記機能テスト信号の供給に応答して前記少な
くとも1つの被テスト回路の各々の機能テストを実行
し、前記バーンインテスト信号の供給に応答して前記少
なくとも1つの被テスト回路の各々のバーンインテスト
テストを実行する少なくとも1つのテスト回路とを備え
て構成されている。
と共通の構成要素には共通の参照文字/数字を付して同
様にブロックで示す図1を参照すると、この図に示す本
実施の形態の半導体集積回路は、従来と共通のクロック
信号発生回路1と、ダイナミックバーンインテスト(B
テスト)信号発生回路2と、内部回路ブロック7〜9と
に加えて、バーンインテストモード信号TBのレベルに
応答して機能テストモードとバーンインテストモードと
に切替えるとともに機能テストモード設定信号TMの供
給に応答して機能テストを実行するテスト制御信号CT
を出力するテストモード設定回路3と、テスト制御信号
CTの供給に応答して内部回路ブロック7〜9の各々に
対する入力/テスト信号を供給するテスト回路4〜6と
を備える。
について説明すると、まず、従来と同様に、通常動作時
にはBテストモード設定用の端子TT1を経由して供給
するBテストモード信号TBを非活性化すなわち論理0
とし、この論理0に応答してクロック信号発生回路1と
ダイナミックバーンインテスト信号発生回路2は非活性
化状態となり、テストモード設定回路3は機能テスト/
通常入力対応の制御状態に設定される。したがって、ダ
イナミックバーンインテストモードは設定されない。機
能テストを行うときは機能テストモード設定用の端子T
T2を経由してシリアルデータ等から成る機能テストモ
ード設定信号TMを供給する。この機能テストモード設
定信号TMの供給に応答してテストモード設定回路3は
所望の機能テスト対応のテスト制御信号CTを出力して
テスト回路4〜6を動作させ所望の機能テストを実施す
る。Bテストモード信号TBが論理0の場合は、通常動
作および他の機能テストモード設定に影響を与えない。
は、Bテストモード信号TBを活性化すなわち論理1と
し、この信号TBの論理1に応答してテストモード設定
回路3はバーンインテストモード対応の制御状態に設定
される。同時に、クロック信号発生回路1とダイナミッ
クバーンインテスト信号発生回路2は活性化状態とな
り、Bテスト信号DBを出力しテスト回路4〜6に供給
する。テスト回路4〜6は従来のテスト信号挿入回路1
0と同様に、Bテスト信号DBを各入力信号に挿入し、
内部回路ブロック7〜9の各々に供給する。これによ
り、内部回路ブロック7〜9のダイナミックバーンイン
テストを実施する。
路は、ダイナミックバーンインテスト機能を機能テスト
モードの一部としてテスト回路に組込むことにより、ダ
イナミックバーンインテストを従来のスタティックバー
ンイン対応の設備で容易に実施可能とするばかりでな
く、内部回路のより複雑な機能・性能を確認する機能テ
ストを実施可能とする。しかも、上記ダイナミックバー
ンインテスト機能と一般機能テスト機能との各々の信号
や回路の共通部分を共用化することにより、全体の回路
規模の増加を最小限に抑制でき、チップ面積の増加を抑
制できる。この結果、ダイナミックバーンインテスト機
能の導入を容易化する。
ンテスト機能を機能テストモードの一部としてテスト回
路に組込むことにより、回路設計段階からより効果的、
効率的なダイナミックバーンインテストシステムを構築
することが可能となり、また発生するダイナミックバー
ンインテスト信号を内部回路の機能確認用として用いる
テストシステムの設計も可能となる。
ト信号を外部に出力することにより、クロック発生回路
とダイナミックバーンインテスト信号発生回路の動作確
認を製造時の選別検査段階で実施できる。
ト信号を機能テスト用のテスト回路に供給することによ
り、相互にそれぞれの機能を補強しあいより強力なテス
トシステムを構築できる。
積回路は、クロック発生回路と、ダイナミックバーンイ
ンテスト信号発生回路と、第1のテストモード信号の第
1及び第2のレベル値の各々に応答してそれぞれ機能テ
ストモード及びバーンインテストモードに設定するとと
もに機能テストモード設定時には第2のテストモード信
号の供給に応答して対応の機能テスト信号を出力するテ
ストモード設定回路と、機能テスト信号の供給に応答し
て各被テスト回路の機能テストを実行し、前記バーンイ
ンテスト信号の供給に応答して被テスト回路の各々のバ
ーンインテストテストを実行するテスト回路とを備え
て、ダイナミックバーンインテスト機能を機能テストモ
ードの一部としてテスト回路に組込むことにより、ダイ
ナミックバーンインテストを従来のスタティックバーン
イン対応の設備で容易に実施可能とするばかりでなく、
内部回路のより複雑な機能・性能を確認する機能テスト
を実施可能とするという効果がある。
制でき、コスト上昇要因となるチップ面積の増加を抑制
できるので、ダイナミックバーンインテスト機能の導入
を容易化するという効果がある。
ブロック図である。
である。
Claims (2)
- 【請求項1】 初期不良の除去及び信頼性確保のため少
なくとも1つの被テスト回路の全入力端子にテスト信号
を供給して実使用状態に近い状態で動作させる加速試験
であるダイナミックバーンインテストモードと、選別検
査及び通常動作時の前記被テスト回路の機能・性能を確
認する機能テストモードとをテスト機能として有する半
導体集積回路において、前記ダイナミックバーンインテストモードを設定する第
1のテストモード信号の第1のレベル値に応答して活性
化し試験用のクロック信号を発生するクロック発生回路
と、 前記第1のテストモード信号の第1のレベル値に応答し
て活性化し前記クロック信号の供給に応答してダイナミ
ックバーンイン用のバーンインテスト信号を発生するダ
イナミックバーンインテスト信号発生回路と、 前記第1のテストモード信号の第1及び第2のレベル値
の各々に応答してそれぞれ前記機能テストモード及び前
記バーンインテストモードに設定するとともに前記機能
テストモード設定時にはこの機能テストモードの1つを
設定する第2のテストモード信号の供給に応答して対応
の機能テスト信号を出力するテストモード設定回路と、 前記機能テスト信号の供給に応答して前記少なくとも1
つの被テスト回路の各々の機能テストを実行し、前記バ
ーンインテスト信号の供給に応答して前記少なくとも1
つの被テスト回路の各々のバーンインテストテストを実
行する少なくとも1つのテスト回路とを備えることを特
徴とする半導体集積回路。 - 【請求項2】 前記第1のテストモード信号が、前記第
1,第2のレベル値にそれぞれ対応する論理0,1の2
値レベル信号であり、前記第2のテストモード信号が所
定シリアルコードデータで構成されていることを特徴と
する請求項1記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8041386A JP2953376B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8041386A JP2953376B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09229996A JPH09229996A (ja) | 1997-09-05 |
JP2953376B2 true JP2953376B2 (ja) | 1999-09-27 |
Family
ID=12606953
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8041386A Expired - Fee Related JP2953376B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2953376B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106291330A (zh) * | 2016-09-12 | 2017-01-04 | 上海兴工微电子有限公司 | 霍尔感应芯片和霍尔感应芯片校准方法 |
-
1996
- 1996-02-28 JP JP8041386A patent/JP2953376B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106291330A (zh) * | 2016-09-12 | 2017-01-04 | 上海兴工微电子有限公司 | 霍尔感应芯片和霍尔感应芯片校准方法 |
CN106291330B (zh) * | 2016-09-12 | 2019-08-06 | 上海兴工微电子有限公司 | 霍尔感应芯片和霍尔感应芯片校准方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH09229996A (ja) | 1997-09-05 |
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