JP2940581B2 - Fm復調器 - Google Patents
Fm復調器Info
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Description
【0001】
【産業上の利用分野】本発明はFM復調器に関し、詳細
にはデジタル信号処理技術を用いたFM復調器に関す
る。
にはデジタル信号処理技術を用いたFM復調器に関す
る。
【0002】
【従来の技術】デジタル信号処理技術を用いた従来のア
ークタンジェント型FM復調器は例えば特公平3−75
095号に示されたものがあり、これは図3に示すよう
に構成されている。すなわち、デジタル化された入力F
M信号を90度移相器2によって移相し、移相されたF
M信号Xと遅延時間補正器3によって90度移相器2の
遅延時間を補正されたFM信号Yとは1/4縮小回路1
6によって各々の絶対値とそれぞれのFM信号が存在す
る象限に基づいて決定される符号情報Vとを得て、両絶
対値出力の大小を比較した比較回路17の出力に基づい
てスイッチ回路18を制御し、|X|≧|Y|の場合に
おいては|X|を除算回路7のA入力とし、かつ|Y|
を除算回路7のB入力とし、|X|<|Y|の場合にお
いては入力を切替て除算回路7に供給し、除算回路7に
おいてA/Bの演算を行う。
ークタンジェント型FM復調器は例えば特公平3−75
095号に示されたものがあり、これは図3に示すよう
に構成されている。すなわち、デジタル化された入力F
M信号を90度移相器2によって移相し、移相されたF
M信号Xと遅延時間補正器3によって90度移相器2の
遅延時間を補正されたFM信号Yとは1/4縮小回路1
6によって各々の絶対値とそれぞれのFM信号が存在す
る象限に基づいて決定される符号情報Vとを得て、両絶
対値出力の大小を比較した比較回路17の出力に基づい
てスイッチ回路18を制御し、|X|≧|Y|の場合に
おいては|X|を除算回路7のA入力とし、かつ|Y|
を除算回路7のB入力とし、|X|<|Y|の場合にお
いては入力を切替て除算回路7に供給し、除算回路7に
おいてA/Bの演算を行う。
【0003】したがって、除算回路7からの除算出力Z
は|X|≧|Y|の場合においてはtanαであり、|
X|<|Y|の場合においてはcotanαである。除
算出力ZによってアークタンジェントROM19のアド
レス指定を行って、除算出力Zの値に応じたアークタン
ジェント(arctan)の値を読み出す。読み出され
たarctanの値は符号反転回路21によって符号反
転し、符号反転出力とπ/2の値と加算器12によって
加算してアークコタンジェント(arccotan)に
変換し、除算出力の値に応じたarctanの値とar
ccotanの値とを比較回路17の出力に基づいてス
イッチ回路20において一方を選択する。この選択は|
X|≧|Y|の場合においてはarctannの値を選
択し、|X|<|Y|の場合においてはarccota
nの値を選択する。
は|X|≧|Y|の場合においてはtanαであり、|
X|<|Y|の場合においてはcotanαである。除
算出力ZによってアークタンジェントROM19のアド
レス指定を行って、除算出力Zの値に応じたアークタン
ジェント(arctan)の値を読み出す。読み出され
たarctanの値は符号反転回路21によって符号反
転し、符号反転出力とπ/2の値と加算器12によって
加算してアークコタンジェント(arccotan)に
変換し、除算出力の値に応じたarctanの値とar
ccotanの値とを比較回路17の出力に基づいてス
イッチ回路20において一方を選択する。この選択は|
X|≧|Y|の場合においてはarctannの値を選
択し、|X|<|Y|の場合においてはarccota
nの値を選択する。
【0004】スイッチ回路20において選択された出力
と符号情報Vとからは1/4復元回路22によって復元
して、差分回路14によって差分をとって復調信号を得
ている。
と符号情報Vとからは1/4復元回路22によって復元
して、差分回路14によって差分をとって復調信号を得
ている。
【0005】
【発明が解決しとうとする課題】しかし、上記した従来
のFM復調器によればtanの値またはcotanの値
を算出してROMの記憶容量の減少を図っている。しか
しながら、入力FM信号が10ビット、出力位相差16
ビットに適応した場合、ROMの記憶容量は16kビッ
ト必要であって、90度移相器などの構成要素を含めた
集積化にはさらにROM記憶容量の減少が必要であると
いう問題点があった。
のFM復調器によればtanの値またはcotanの値
を算出してROMの記憶容量の減少を図っている。しか
しながら、入力FM信号が10ビット、出力位相差16
ビットに適応した場合、ROMの記憶容量は16kビッ
ト必要であって、90度移相器などの構成要素を含めた
集積化にはさらにROM記憶容量の減少が必要であると
いう問題点があった。
【0006】本発明は、記憶手段の記憶容量が減少でき
て集積回路化に適したFM復調器を提供することを目的
とする。
て集積回路化に適したFM復調器を提供することを目的
とする。
【0007】
【課題を解決するための手段】本発明のFM復調器は、
入力FM信号を受けて互いに直行するFM信号に変換す
る変換手段と、変換手段から出力された2信号の絶対値
をとって大きい方を信号Xとし、小さい方を信号Yとし
て出力し、かつ前記入力FM信号の符号に基づく情報を
示す信号Vを出力する縮小回路と、前記信号XおよびY
からX/Yを演算する除算回路と、前記除算回路の出力
中の上位ビットを受けて上位ビットの値Zuに対応する
アークタンジェントの値を出力する第1記憶手段と、前
記除算回路の出力中の上位ビットを受けて上位ビットの
値Zu+1に対応するアークタンジェントの値と上位ビ
ットの値Zuに対応するアークタンジェントの値との差
分を出力する第2記憶手段と、前記上位ビットの値Zu
に対応して前記第1記憶手段から出力されるアークタン
ジェントの値を前記上位ビットの値Zuに対応して前記
第2記憶手段から出力されるアークタンジェントの差分
値と前記除算回路の出力中の下位ビットとに基づいて補
間したアークタンジェントの値を出力する補間手段と、
前記補間手段により補間された出力を前記信号Vに基づ
いて修正復元する復元回路と、前記復元回路からの出力
の差分をとる差分回路とを備えたことを特徴とする。
入力FM信号を受けて互いに直行するFM信号に変換す
る変換手段と、変換手段から出力された2信号の絶対値
をとって大きい方を信号Xとし、小さい方を信号Yとし
て出力し、かつ前記入力FM信号の符号に基づく情報を
示す信号Vを出力する縮小回路と、前記信号XおよびY
からX/Yを演算する除算回路と、前記除算回路の出力
中の上位ビットを受けて上位ビットの値Zuに対応する
アークタンジェントの値を出力する第1記憶手段と、前
記除算回路の出力中の上位ビットを受けて上位ビットの
値Zu+1に対応するアークタンジェントの値と上位ビ
ットの値Zuに対応するアークタンジェントの値との差
分を出力する第2記憶手段と、前記上位ビットの値Zu
に対応して前記第1記憶手段から出力されるアークタン
ジェントの値を前記上位ビットの値Zuに対応して前記
第2記憶手段から出力されるアークタンジェントの差分
値と前記除算回路の出力中の下位ビットとに基づいて補
間したアークタンジェントの値を出力する補間手段と、
前記補間手段により補間された出力を前記信号Vに基づ
いて修正復元する復元回路と、前記復元回路からの出力
の差分をとる差分回路とを備えたことを特徴とする。
【0008】また、補間手段は第2記憶手段からの出力
と除算回路の出力中の下位ビットとを乗算する乗算回路
と、第1記憶手段からの出力と前記乗算回路からの出力
とを加算する加算回路とを備えて構成してもよい。
と除算回路の出力中の下位ビットとを乗算する乗算回路
と、第1記憶手段からの出力と前記乗算回路からの出力
とを加算する加算回路とを備えて構成してもよい。
【0009】第1記憶手段、第2記憶手段および補間手
段に代えて、除算回路の出力中の上位ビットを受けて上
位ビットの値Zuに対応する第1のアークタンジェント
の値および上位ビットの値Zu+1に対応する第2のア
ークタンジェントの値を出力する記憶手段と、前記記憶
手段から出力された第1のアークタンジェントの値がロ
ードされる第1レジスタと、前記記憶手段から出力され
た第2のアークタンジェントの値がロードされる第2レ
ジスタと、前記第2レジスタに記憶の値から前記第1レ
ジスタに記憶の値を減算する減算回路と、前記減算回路
からの出力と前記除算回路の出力中の下位ビットとを乗
算する乗算回路と、前記第1レジスタに記憶の値と前記
乗算回路の第1記憶手段からの出力とを加算する加算回
路とを備えて構成しても良い。
段に代えて、除算回路の出力中の上位ビットを受けて上
位ビットの値Zuに対応する第1のアークタンジェント
の値および上位ビットの値Zu+1に対応する第2のア
ークタンジェントの値を出力する記憶手段と、前記記憶
手段から出力された第1のアークタンジェントの値がロ
ードされる第1レジスタと、前記記憶手段から出力され
た第2のアークタンジェントの値がロードされる第2レ
ジスタと、前記第2レジスタに記憶の値から前記第1レ
ジスタに記憶の値を減算する減算回路と、前記減算回路
からの出力と前記除算回路の出力中の下位ビットとを乗
算する乗算回路と、前記第1レジスタに記憶の値と前記
乗算回路の第1記憶手段からの出力とを加算する加算回
路とを備えて構成しても良い。
【0010】
【作用】本発明のFM復調器によれば、除算回路の出力
中の下位ビットに基づいて、除算回路の出力中の上位ビ
ットを受けた第1および第2記憶手段からの出力アーク
タンジェントの値が補間され、補間されたアークタンジ
ェントの値に基づいてFM復調される。この場合に、除
算回路の出力中の上位ビット数が少なくても所定誤差範
囲内のアークタンジェントの値が得られて、第1および
第2記憶手段の記憶容量は少なくて済むことになる。
中の下位ビットに基づいて、除算回路の出力中の上位ビ
ットを受けた第1および第2記憶手段からの出力アーク
タンジェントの値が補間され、補間されたアークタンジ
ェントの値に基づいてFM復調される。この場合に、除
算回路の出力中の上位ビット数が少なくても所定誤差範
囲内のアークタンジェントの値が得られて、第1および
第2記憶手段の記憶容量は少なくて済むことになる。
【0011】請求項2および3のFM復調器によれば、
補間にビット数の少ない乗算回路を用いているため、回
路規模が小さくて済むことになる。請求項3のFM復調
器の場合も記憶手段の記憶容量は少なくて済むことは請
求項1のFM復調器の場合と同様である。
補間にビット数の少ない乗算回路を用いているため、回
路規模が小さくて済むことになる。請求項3のFM復調
器の場合も記憶手段の記憶容量は少なくて済むことは請
求項1のFM復調器の場合と同様である。
【0012】
【実施例】以下本発明を実施例により説明する。図1は
本発明の一実施例の構成を示すブロック図である。
本発明の一実施例の構成を示すブロック図である。
【0013】本実施例は、デジタル化された入力FM信
号F(KT)は90度移相器2によって90度移相させ
る。Kは整数、Tはサンプリング周期を示している。入
力されたFM信号F(KT)は遅延時間補正器3に供給
して90度移相器2の遅延時間を補正して、移相された
FM信号S(KT)と遅延時間補正回路3から出力され
るFM信号C(KT)の間に90度の位相差をもたせ
る。FM信号C(KT)とFM信号S(KT)とは1/
8縮小回路4に供給して、入力信号の絶対値信号X(K
T)、Y(KT)およびそれぞれの入力FM信号が存在
する象限に基づいて決定される符号情報V(KT)を得
る。
号F(KT)は90度移相器2によって90度移相させ
る。Kは整数、Tはサンプリング周期を示している。入
力されたFM信号F(KT)は遅延時間補正器3に供給
して90度移相器2の遅延時間を補正して、移相された
FM信号S(KT)と遅延時間補正回路3から出力され
るFM信号C(KT)の間に90度の位相差をもたせ
る。FM信号C(KT)とFM信号S(KT)とは1/
8縮小回路4に供給して、入力信号の絶対値信号X(K
T)、Y(KT)およびそれぞれの入力FM信号が存在
する象限に基づいて決定される符号情報V(KT)を得
る。
【0014】1/8縮小回路4から出力される絶対値信
号X(KT)、Y(KT)は除算回路7に入力して{X
(KT)/Y(KT)}の除算をする。除算出力Z(K
T)中の上位ビットZ(KT)uをROM9およびRO
M10にアドレスデータとして供給し、ROM9および
ROM10の記憶値を読み出す。ここで、ROM9は上
位ビットZ(KT)uの値に対応するarctanの値
が格納してあり、ROM10は上位ビットZ(KT)u
+1に対応するarctanの値と上位ビットZ(KT)
uに対応するarctanの値の差分が格納してある。
したがって、上位ビットZ(KT)uが供給されたこと
によってROM9は上位ビットZ(KT)uの値に対す
るarctanの値を出力し、ROM10は上位ビット
Z(KT)u+1に対するarctanの値と上位ビッ
トZ(KT)uに対するarctanの値の差分を出力
する。
号X(KT)、Y(KT)は除算回路7に入力して{X
(KT)/Y(KT)}の除算をする。除算出力Z(K
T)中の上位ビットZ(KT)uをROM9およびRO
M10にアドレスデータとして供給し、ROM9および
ROM10の記憶値を読み出す。ここで、ROM9は上
位ビットZ(KT)uの値に対応するarctanの値
が格納してあり、ROM10は上位ビットZ(KT)u
+1に対応するarctanの値と上位ビットZ(KT)
uに対応するarctanの値の差分が格納してある。
したがって、上位ビットZ(KT)uが供給されたこと
によってROM9は上位ビットZ(KT)uの値に対す
るarctanの値を出力し、ROM10は上位ビット
Z(KT)u+1に対するarctanの値と上位ビッ
トZ(KT)uに対するarctanの値の差分を出力
する。
【0015】ROM10からの出力と除算出力Z(K
T)中の下位ビットZ(KT)dとを乗算回路11にお
いて乗算する。乗算回路11の出力とROM9からの出
力とは加算回路12において加算する。加算回路12の
出力を1/8復元回路13に供給して、符号情報V(K
T)に応じて位相角を−180度から180度に復元
し、1/8復元回路13からの出力を差分回路14に供
給して差分をとって、復調出力を得る。
T)中の下位ビットZ(KT)dとを乗算回路11にお
いて乗算する。乗算回路11の出力とROM9からの出
力とは加算回路12において加算する。加算回路12の
出力を1/8復元回路13に供給して、符号情報V(K
T)に応じて位相角を−180度から180度に復元
し、1/8復元回路13からの出力を差分回路14に供
給して差分をとって、復調出力を得る。
【0016】上記のように構成された一実施例の作用を
説明する。デジタル化された入力FM信号から90度移
相器2と遅延補正回路3とから互いに直交する信号C
(KT)およびS(KT)が出力され、1/8縮小回路
4から絶対値X(KT)、Y(KT)および符号情報V
(KT)がそれぞれ出力される。ここで、X(KT)=
|C(KT)|,Y(KT)=|S(KT)|、または
X(KT)=|S(KT)|,Y(KT)=|C(K
T)|であって、1/8縮小回路4において、X(K
T)<Y(KT)となるほうが除算回路7へ選択出力さ
れる。符号情報V(KT)はC(KT)=cosθ(K
T),S(KT)=sinθ(KT)を満たすθ(K
T)の値が、πV(KT)/4≦θ(KT)<π{V
(KT)+1}/4を満たす整数値で、0〜7の値であ
る。
説明する。デジタル化された入力FM信号から90度移
相器2と遅延補正回路3とから互いに直交する信号C
(KT)およびS(KT)が出力され、1/8縮小回路
4から絶対値X(KT)、Y(KT)および符号情報V
(KT)がそれぞれ出力される。ここで、X(KT)=
|C(KT)|,Y(KT)=|S(KT)|、または
X(KT)=|S(KT)|,Y(KT)=|C(K
T)|であって、1/8縮小回路4において、X(K
T)<Y(KT)となるほうが除算回路7へ選択出力さ
れる。符号情報V(KT)はC(KT)=cosθ(K
T),S(KT)=sinθ(KT)を満たすθ(K
T)の値が、πV(KT)/4≦θ(KT)<π{V
(KT)+1}/4を満たす整数値で、0〜7の値であ
る。
【0017】除算回路7によってZ(KT)=X(K
T)/Y(KT)が演算される。入力FM信号F(K
T)がnビットであれば、除算出力Z(KT)もnビッ
トである。ここまでは図3に示した従来の場合と同様で
ある。
T)/Y(KT)が演算される。入力FM信号F(K
T)がnビットであれば、除算出力Z(KT)もnビッ
トである。ここまでは図3に示した従来の場合と同様で
ある。
【0018】ここで、除算出力Z(KT)からarct
anの値を得るのにnビットの内上位mビット(n>
m)のを用いるものとする。したがって上位ビットZ
(KY)uはmビットであり、下位ビットZ(KT)d
は(n−m)ビットである。
anの値を得るのにnビットの内上位mビット(n>
m)のを用いるものとする。したがって上位ビットZ
(KY)uはmビットであり、下位ビットZ(KT)d
は(n−m)ビットである。
【0019】上位ビットZ(KT)uによってROM9
から上位Z(KT)ビットに対するarctanの値が
読み出され、ROM10から上位ビットZ(KT)u+
1に対するarctanの値と上位ビットZ(KT)u
に対するarctanの値と差分が読み出される。RO
M10から読み出された値と下位ビットZ(KT)dと
が乗算回路11において乗算され、乗算結果にRAM9
から読み出されたarctanの値とが加算回路12に
おいて加算される。
から上位Z(KT)ビットに対するarctanの値が
読み出され、ROM10から上位ビットZ(KT)u+
1に対するarctanの値と上位ビットZ(KT)u
に対するarctanの値と差分が読み出される。RO
M10から読み出された値と下位ビットZ(KT)dと
が乗算回路11において乗算され、乗算結果にRAM9
から読み出されたarctanの値とが加算回路12に
おいて加算される。
【0020】したがって、ROM9、ROM10、乗算
回路11および加算回路12によって上位Z(KT)u
ビットに対するarctanの値と上位Z(KT)u+
1ビットに対するarctanの値との間を1次補間し
て、除算出力Z(KT)に対するarctanの値が演
算されたことになる。この出力をθ(KT)とする。
回路11および加算回路12によって上位Z(KT)u
ビットに対するarctanの値と上位Z(KT)u+
1ビットに対するarctanの値との間を1次補間し
て、除算出力Z(KT)に対するarctanの値が演
算されたことになる。この出力をθ(KT)とする。
【0021】加算回路12の出力θ(KT)は1/8復
元回路13によって、符号情報V(KT)=0〜7の各
値に対応して、φ(KT)=θ(KT),π/2−θ
(KT),π/2+θ(KT),π−θ(KT),−π
+θ(KT),−{π/2+θ(KT)},−{π/2
−θ(KT)},−θ(KT)が出力され、差分回路1
4において差分値Δφ(KT)=θ(KT)−θ(K
(T−1))が算出されて、復調出力として出力され
る。
元回路13によって、符号情報V(KT)=0〜7の各
値に対応して、φ(KT)=θ(KT),π/2−θ
(KT),π/2+θ(KT),π−θ(KT),−π
+θ(KT),−{π/2+θ(KT)},−{π/2
−θ(KT)},−θ(KT)が出力され、差分回路1
4において差分値Δφ(KT)=θ(KT)−θ(K
(T−1))が算出されて、復調出力として出力され
る。
【0022】ここで、1次補間によってarctanの
値を計算して必要な精度を確保するためには、ROM9
の大きさ(mの大きさ)を適当に選ばなければならない
が、m=6、7に設定したときは誤差はそれぞれ2×1
0の(−5)乗、5×10の(−6)乗以下である。こ
のときROM9の記憶容量は、64ワード、128ワー
ドであり、ROM10を含めても、128ワード、25
6ワードであって、従来例の2のn乗ワードに比較して
数分の1に減少できることになる。
値を計算して必要な精度を確保するためには、ROM9
の大きさ(mの大きさ)を適当に選ばなければならない
が、m=6、7に設定したときは誤差はそれぞれ2×1
0の(−5)乗、5×10の(−6)乗以下である。こ
のときROM9の記憶容量は、64ワード、128ワー
ドであり、ROM10を含めても、128ワード、25
6ワードであって、従来例の2のn乗ワードに比較して
数分の1に減少できることになる。
【0023】また、乗算回路11は(n−m)ビットの
データとarctanの値より小さい差分との乗算であ
るため除算回路7に比較して回路規模は小さくて済む。
n=10、M=7のとき3ビットの乗算器となる。
データとarctanの値より小さい差分との乗算であ
るため除算回路7に比較して回路規模は小さくて済む。
n=10、M=7のとき3ビットの乗算器となる。
【0024】なお、上記した実施例において、FM信号
から直交する2信号を90度移相器2と遅延時間補正器
3とによって得る場合を例示しているが、例えば2相直
交信号(coskω1T、sinkω1T)による周波数
変換等によっても得てもよい。
から直交する2信号を90度移相器2と遅延時間補正器
3とによって得る場合を例示しているが、例えば2相直
交信号(coskω1T、sinkω1T)による周波数
変換等によっても得てもよい。
【0025】次に、本発明の他の実施例について説明す
る。図2は本発明の他の実施例の構成を示すブロック図
である。
る。図2は本発明の他の実施例の構成を示すブロック図
である。
【0026】図2に示す本発明の他の実施例において符
号7までは図1に示した一実施例と同一であって省略し
てあり、図2において図1に示した一実施例と同一構成
要素には同一の符号を付して示し、一実施例と同一構成
要素の説明は省略する。本実施例では、ROM9および
10に代わってROM26が設けてあり、ROM26に
は除算回路7の出力の上位ビットZ(KT)uの値に対
応するarctanの値と該上位ビットの値Z(KT)
uに1を加えた値の上位ビットZ(KT)u+1に対応
するarctanの値とが格納してある。
号7までは図1に示した一実施例と同一であって省略し
てあり、図2において図1に示した一実施例と同一構成
要素には同一の符号を付して示し、一実施例と同一構成
要素の説明は省略する。本実施例では、ROM9および
10に代わってROM26が設けてあり、ROM26に
は除算回路7の出力の上位ビットZ(KT)uの値に対
応するarctanの値と該上位ビットの値Z(KT)
uに1を加えた値の上位ビットZ(KT)u+1に対応
するarctanの値とが格納してある。
【0027】例えば、ROM26に2の(m+1)乗×
16ビット構成のROMを用いて、アドレス2k(0≦
k≦2の(m−1)乗)に対する記憶内容を〔(2の1
5乗)×arctan(k/2のm乗)〕とし、アドレ
ス(2k+1)に対する記憶内容を〔(2の15乗)×
arctan(k+1)/(2のm乗)〕としたROM
とする。
16ビット構成のROMを用いて、アドレス2k(0≦
k≦2の(m−1)乗)に対する記憶内容を〔(2の1
5乗)×arctan(k/2のm乗)〕とし、アドレ
ス(2k+1)に対する記憶内容を〔(2の15乗)×
arctan(k+1)/(2のm乗)〕としたROM
とする。
【0028】除算回路7からの出力の上位mビットをR
OM26のアドレスの1ビット目からmビット目に入力
し、アドレスの0ビット目とレジスタ24のクロック信
号を共通のクロック信号とし、レジスタ23にはレジス
タ24と逆相のクロック信号を入力して、ROM26か
ら読み出した記憶内容〔(2の15乗)×arctan
(k/2のm乗)〕をレジスタ24にロードし、記憶内
容〔(2の15乗)×arctan(k+1)/(2の
m乗)〕をレジスタ23にロードする。
OM26のアドレスの1ビット目からmビット目に入力
し、アドレスの0ビット目とレジスタ24のクロック信
号を共通のクロック信号とし、レジスタ23にはレジス
タ24と逆相のクロック信号を入力して、ROM26か
ら読み出した記憶内容〔(2の15乗)×arctan
(k/2のm乗)〕をレジスタ24にロードし、記憶内
容〔(2の15乗)×arctan(k+1)/(2の
m乗)〕をレジスタ23にロードする。
【0029】レジスタ24の記憶内容からレジスタ23
の記憶内容を減算回路25によって減算し、減算回路2
5の出力を乗算回路11に供給して、除算回路7からの
出力の対ビットとを乗算回路11において乗算し、乗算
出力とレジスタ23の記憶内容とを加算回路12におい
て加算する。
の記憶内容を減算回路25によって減算し、減算回路2
5の出力を乗算回路11に供給して、除算回路7からの
出力の対ビットとを乗算回路11において乗算し、乗算
出力とレジスタ23の記憶内容とを加算回路12におい
て加算する。
【0030】したがって、ROM26、レジスタ23、
レジスタ24、減算回路25、乗算回路11および加算
回路12によって上位Z(KT)uビットに対するar
ctanの値と上位Z(KT)u+1ビットに対するa
rctanの値との間を1次補間して、除算出力Z(K
T)に対するarctanの値θ(KT)が演算された
ことになる。
レジスタ24、減算回路25、乗算回路11および加算
回路12によって上位Z(KT)uビットに対するar
ctanの値と上位Z(KT)u+1ビットに対するa
rctanの値との間を1次補間して、除算出力Z(K
T)に対するarctanの値θ(KT)が演算された
ことになる。
【0031】上記のように本発明の他の実施例では、R
OM26の連続する2アドレスに対するarctanの
値を読み、その差分を計算して補間演算されることにな
る。
OM26の連続する2アドレスに対するarctanの
値を読み、その差分を計算して補間演算されることにな
る。
【0032】また、本発明の他の実施例の変形例とし
て、レジスタ23およびレジスタ24のクロックは互い
に逆位相であることは上記実施例の場合と同様である
が、ROM26をアドレスkに対する記憶内容を〔(2
の15乗)×arctan(k/2のm乗)〕とするR
OMとし、除算回路7の出力の上位mビットをレジスタ
24のクロック信号の値〃0〃、〃1〃に応じてそのま
ま、または1増加した信号を出力する1増加器に入力
し、該1増加器の出力をROM22のアドレス0ビット
目からアドレス(m−1)とするようにしても、上記他
の実施例と同様の補間演算ができる。
て、レジスタ23およびレジスタ24のクロックは互い
に逆位相であることは上記実施例の場合と同様である
が、ROM26をアドレスkに対する記憶内容を〔(2
の15乗)×arctan(k/2のm乗)〕とするR
OMとし、除算回路7の出力の上位mビットをレジスタ
24のクロック信号の値〃0〃、〃1〃に応じてそのま
ま、または1増加した信号を出力する1増加器に入力
し、該1増加器の出力をROM22のアドレス0ビット
目からアドレス(m−1)とするようにしても、上記他
の実施例と同様の補間演算ができる。
【0033】
【発明の効果】以上説明した如く本発明のFM復調器に
よれば、アークタンジェント型FM復調器において2つ
アークタンジェントの値から補間によって所定の精度に
入るアークタンジェンとの値を得るようにしたため、第
1および第2記憶手段の記憶容量は少なくて済み、従来
の1/3程度で済み、集積回路化が容易となる効果があ
る。
よれば、アークタンジェント型FM復調器において2つ
アークタンジェントの値から補間によって所定の精度に
入るアークタンジェンとの値を得るようにしたため、第
1および第2記憶手段の記憶容量は少なくて済み、従来
の1/3程度で済み、集積回路化が容易となる効果があ
る。
【0034】また、第2請求項および第3請求項のFM
復調器によれば補間にビット数の少ない乗算回路を用い
ているため、回路規模が小さくて済み、この点からも集
積回路化が容易となる効果がある。さらに、第3請求項
のFM復調器によっても記憶手段の記憶容量が少なくて
済む効果がある。
復調器によれば補間にビット数の少ない乗算回路を用い
ているため、回路規模が小さくて済み、この点からも集
積回路化が容易となる効果がある。さらに、第3請求項
のFM復調器によっても記憶手段の記憶容量が少なくて
済む効果がある。
【図1】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図2】本発明の他の実施例の構成を示すブロック図で
ある。
ある。
【図3】従来例の構成を示すブロック図である。
2 90度移相器 3 遅延時間補正器 4 1/8縮小回路 7 除算回路 9、10、26 ROM 11 乗算回路 12 加算回路 13 1/8復元回路 14 差分回路 23および24 レジスタ 25 減算回路
Claims (3)
- 【請求項1】 入力FM信号を受けて互いに直行するF
M信号に変換する変換手段と、変換手段から出力された
2信号の絶対値をとって大きい方を信号Xとし、小さい
方を信号Yとして出力し、かつ前記入力FM信号の符号
に基づく情報を示す信号Vを出力する縮小回路と、前記
信号XおよびYからX/Yを演算する除算回路と、前記
除算回路の出力中の上位ビットを受けて上位ビットの値
Zuに対応するアークタンジェントの値を出力する第1
記憶手段と、前記除算回路の出力中の上位ビットを受け
て上位ビットの値Zu+1に対応するアークタンジェン
トの値と上位ビットの値Zuに対応するアークタンジェ
ントの値との差分を出力する第2記憶手段と、前記上位
ビットの値Zuに対応して前記第1記憶手段から出力さ
れるアークタンジェントの値を前記上位ビットの値Zu
に対応して前記第2記憶手段から出力されるアークタン
ジェントの差分値と前記除算回路の出力中の下位ビット
とに基づいて補間したアークタンジェントの値を出力す
る補間手段と、前記補間手段により補間された出力を前
記信号Vに基づいて修正復元する復元回路と、前記復元
回路からの出力の差分をとる差分回路とを備えたことを
特徴とするFM復調器。 - 【請求項2】 補間手段は第2記憶手段からの出力と除
算回路の出力中の下位ビットとを乗算する乗算回路と、
第1記憶手段からの出力と前記乗算回路からの出力とを
加算する加算回路とを備えたことを特徴とする請求項1
記載のFM復調器。 - 【請求項3】 請求項1記載のFM復調器において、第
1記憶手段、第2記憶手段および補間手段に代えて、除
算回路の出力中の上位ビットを受けて上位ビットの値Z
uに対応する第1のアークタンジェントの値および上位
ビットの値Zu+1に対応する第2のアークタンジエン
トの値を出力する記憶手段と、前記記憶手段から出力さ
れた第1のアークタンジェントの値がロードされる第1
レジスタと、前記記憶手段から出力された第2のアーク
タンジェントの値がロードされる第2レジスタと、前記
第2レジスタに記憶の値から前記第1レジスタに記憶の
値を減算する減算回路と、前記減算回路からの出力と前
記除算回路の出力中の下位ビットとを乗算する乗算回路
と、前記第1レジスタに記憶の値と前記乗算回路の第1
記憶手段からの出力とを加算する加算回路とを備えたこ
と特徴とするFM復調器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22365592A JP2940581B2 (ja) | 1992-07-31 | 1992-07-31 | Fm復調器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22365592A JP2940581B2 (ja) | 1992-07-31 | 1992-07-31 | Fm復調器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0653744A JPH0653744A (ja) | 1994-02-25 |
JP2940581B2 true JP2940581B2 (ja) | 1999-08-25 |
Family
ID=16801589
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22365592A Expired - Fee Related JP2940581B2 (ja) | 1992-07-31 | 1992-07-31 | Fm復調器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2940581B2 (ja) |
-
1992
- 1992-07-31 JP JP22365592A patent/JP2940581B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0653744A (ja) | 1994-02-25 |
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