JP2921387B2 - Method for forming signal line of semiconductor device - Google Patents
Method for forming signal line of semiconductor deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置に形成された
一の素子から他の素子に信号を伝送するための信号線を
形成する方法に関し、特に一の素子から複数の他の素子
に対する信号線の長さの均一化を図った信号線の形成方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a signal line for transmitting a signal from one element formed in a semiconductor device to another element, and more particularly to a method for forming a signal line from one element to a plurality of other elements. The present invention relates to a method for forming a signal line with a uniform line length.
【０００２】[0002]
【従来の技術】半導体装置では、一の素子から出力され
る信号を他の複数の素子に同時に伝送させることが要求
される場合がある。例えば、クロック信号により動作さ
れる複数のフリップフロップにクロックドライバからの
クロック信号を伝送する場合には、各フリップフロップ
に同期的にクロック信号を伝送しないと、各素子間の動
作タイミングにずれが生じ、半導体装置の正常な動作が
損なわれるおれそがある。このため、クロックドライバ
から複数のフリップフロップに対してクロック信号を伝
送するクロック信号線の実質的な長さを均一にし、各フ
リップフロップにおける同期化を図ることが必要とされ
る。2. Description of the Related Art In a semiconductor device, there is a case where a signal output from one element is required to be simultaneously transmitted to a plurality of other elements. For example, when transmitting a clock signal from a clock driver to a plurality of flip-flops operated by a clock signal, unless the clock signal is transmitted synchronously to each flip-flop, a difference occurs in the operation timing between the elements. Normal operation of the semiconductor device may be impaired. For this reason, it is necessary to equalize the substantial length of the clock signal line for transmitting the clock signal from the clock driver to the plurality of flip-flops and to synchronize the flip-flops.
【０００３】従来では、特開平３−１７７９１３号公報
に示すように、クロック信号線に寄生する容量を均一化
することで時間軸上での実質的な長さの均一化を図った
ものがある。図４に示すように半導体チップ２００の入
力端子２０１を通して外部からのクロック信号をクロッ
ク入力回路２０２で受け、更にこのクロック信号を第１
クロック分配回路２０３で受け、ここでクロック信号を
複数個の第２クロック分配回路２０４に分配し、更に、
この第２クロック分配回路２０４から複数の回路２０９
に分配するように構成されている。そして、第１クロッ
ク分配回路２０３から第２クロック分配回路２０４に至
る全てのクロック信号線２０５，２０６の上層または下
層にそれと交差する信号配線の空き領域に電源配線２０
７に接続するダミー電源配線２０８を交差配線すること
によりクロック信号線２０５，２０６の等容量化を図っ
ている。Conventionally, as disclosed in Japanese Patent Application Laid-Open No. Hei 3-177913, there has been a technique in which a parasitic capacitance on a clock signal line is made uniform to substantially equalize a substantial length on a time axis. . As shown in FIG. 4, an external clock signal is received by a clock input circuit 202 through an input terminal 201 of a semiconductor chip 200.
Received by the clock distribution circuit 203, where the clock signal is distributed to the plurality of second clock distribution circuits 204,
The second clock distribution circuit 204 outputs a plurality of circuits 209
It is configured to be distributed to. Then, the power supply wiring 20 is placed in an upper or lower layer of all the clock signal lines 205 and 206 from the first clock distribution circuit 203 to the second clock distribution circuit 204 in a free area of the signal wiring intersecting therewith.
7, the clock signal lines 205 and 206 are equalized in capacity by cross-wiring the dummy power supply line 208 connected to the power supply line 7.
【０００４】一方、特開平４−４８７７８号公報、特開
平４−４８７７９号公報に記載のものでは、図５に示す
ように、第２層金属３０４と第３層金属３０５を縦横に
形成してスルーホール３０６で接続することによってク
ロック信号線３０３を予め半導体チップ３００の中にメ
ッシュ状に配設しておき、クロックドライバ３０１から
のクロック信号が入力されるフリップフロップ３０２
は、そのフリップフロップ３０２に最も近いクロック信
号線３０３にフリップフロップ入力線３０７を用いて接
続することで、クロックドライバ３０１から各フリップ
フロップ３０２に対する抵抗を低減し、クロック信号の
スキューを低減している。On the other hand, in the devices described in JP-A-4-48778 and JP-A-4-48779, a second-layer metal 304 and a third-layer metal 305 are formed vertically and horizontally as shown in FIG. The clock signal line 303 is previously arranged in a mesh shape in the semiconductor chip 300 by being connected through the through hole 306, and the flip-flop 302 to which the clock signal from the clock driver 301 is input is provided.
Is connected to the clock signal line 303 closest to the flip-flop 302 using the flip-flop input line 307, thereby reducing the resistance from the clock driver 301 to each flip-flop 302 and reducing the skew of the clock signal. .
【０００５】[0005]
【発明が解決しようとする課題】このような従来のクロ
ック信号線の配線構造において、前者のダミー電源配線
を用いる構成では、クロック信号線２０５，２０６の等
容量化を図るために交差配置したダミー電源配線２０８
を形成するに際しては、クロック信号線２０５，２０６
やその他の配線の形成を行った後、空き配線領域にダミ
ー電源配線２０８を配線する必要があるため、通常の信
号線配線以外に費やす処理時間がかかってしまうという
問題がある。また、再度配線をやり直しを行うとする場
合にダミー電源配線２０８を取り外さなければならず、
手間がかかるという問題がある。In such a conventional clock signal line wiring structure, in the former configuration using the dummy power supply wiring, the dummy signal lines 205 and 206 are arranged in a crossed manner in order to equalize the capacitance. Power supply wiring 208
Are formed when the clock signal lines 205 and 206 are used.
And other wirings, the dummy power supply wirings 208 need to be laid in the empty wiring area, so that there is a problem in that processing time other than normal signal line wiring is required. In addition, if wiring is to be performed again, the dummy power supply wiring 208 must be removed.
There is a problem that it takes time.
【０００６】また、後者のクロック信号線３０３を予め
下地領域に配設しておく構成では、クロック信号線を用
いないときには、この配設した領域が無駄な領域とな
り、半導体装置の高集積化の障害になるとともに、この
クロック信号線によってスペースが占められてしまうた
めに、その他の信号配線を配設する余裕がなくなり、配
線上の制限が厳しくなり、自由な配線設計ができなくな
るという問題がある。In the latter configuration in which the clock signal line 303 is disposed in the base region in advance, when the clock signal line is not used, the disposed region becomes a useless region, and the high integration of the semiconductor device is realized. In addition to being an obstacle, the clock signal line occupies a space, so that there is no room for arranging other signal wiring, and there is a problem that wiring restrictions are strict and free wiring design becomes impossible. .
【０００７】[0007]
【発明の目的】本発明の目的は、一の素子から他の複数
の素子に接続する信号線の均一化を図り、複数の素子の
同期化を可能にした信号線を形成することを可能にした
信号線の形成方法を提供することにある。即ち、クロッ
ク信号を伝送する半導体装置においてクロックスキュー
を低減することを可能にした信号線の形成方法を提供す
る。また、本発明の他の目的は、信号線を容易にかつ少
ない工程数で設計、形成することを可能にした信号線の
形成方法を提供することにある。更に、本発明の目的
は、半導体装置における配線スペースを有効利用し、高
集積化を可能にした信号線の形成方法を提供する。SUMMARY OF THE INVENTION It is an object of the present invention to make uniform a signal line connected from one element to a plurality of other elements, and to form a signal line which enables synchronization of a plurality of elements. It is an object of the present invention to provide a signal line forming method. That is, the present invention provides a method for forming a signal line in which a clock skew can be reduced in a semiconductor device for transmitting a clock signal. Another object of the present invention is to provide a method for forming a signal line, which makes it possible to design and form a signal line easily and with a small number of steps. Further, an object of the present invention is to provide a method for forming a signal line, which makes efficient use of wiring space in a semiconductor device and enables high integration.
【０００８】[0008]
【課題を解決するための手段】本発明の信号線の形成方
法は、内部回路部に形成した複数の素子に対し、内部回
路部の略中央位置に設けた素子から信号をそれぞれ伝送
するように構成され、かつ前記各素子に電源を供給する
ために半導体装置のＸ方向及びＹ方向にそれぞれ延設さ
れる電源幹線と電源枝線を有する半導体装置の製造に際
し、前記電源枝線の一部を電源幹線から切り離し、この
電源枝線を前記信号の伝送線として形成することを特徴
とする。According to a method of forming a signal line of the present invention, signals are transmitted to a plurality of elements formed in an internal circuit section from elements provided substantially at the center of the internal circuit section. In manufacturing a semiconductor device having a power supply trunk line and a power supply branch line which are configured and extend in the X direction and the Y direction of the semiconductor device to supply power to the respective elements, a part of the power supply branch line is The power supply branch line is separated from the power supply main line, and the power supply branch line is formed as a signal transmission line.
【０００９】電源幹線は内部回路部の周辺に沿ってＸ方
向及びＹ方向に延設されて相互に電気接続され、電源枝
線は内部回路部においてＸ方向及びＹ方向に延設される
延長パターン部と、この延長パターン部を前記電源幹線
に接続させる接続パターン部とで構成され、信号伝送線
として用いられる電源枝線はその接続パターン部を削除
して配線パターンを設計する。また、前記内部回路部の
略中央位置に設けられて信号を出力する素子はその信号
出力線がＸ方向及びＹ方向に突出されて前記信号伝送線
に接続され、信号が入力される前記複数の素子はそれぞ
れの信号入力線が近接配置された前記信号伝送線に接続
されるように配線を形成する。The power supply main line extends in the X direction and the Y direction along the periphery of the internal circuit portion and is electrically connected to each other, and the power supply branch line extends in the internal circuit portion in the X direction and the Y direction. And a connection pattern portion for connecting the extension pattern portion to the power supply main line. The power supply branch line used as a signal transmission line is designed by removing the connection pattern portion and designing a wiring pattern. Further, the internal circuit portion
The element that outputs are the signal provided at a substantially central position is connected the signal output lines is projected in the X and Y directions to the signal transmission lines, the plurality of elements to which signals are input respective signal input line There is formed a wiring to be connected to the closely spaced the signal transmission line.
【００１０】更に、本発明の形成方法は、半導体装置の
内部回路部の略中央に設けたクロックドライバと、前記
内部回路に配設した複数個のフリップフロップとを有
し、前記クロックドライバから各フリップフロップに対
してクロック信号を伝送するように構成し、かつ前記内
部回路部の周辺部に周回するように設けた電源幹線と、
前記内部回路部内にＸ方向及びＹ方向に延設して前記電
源幹線に接続される電源枝線とを備える半導体装置の製
造に際し、前記電源枝線のうち、前記フリップフロップ
に近接する前記電源枝線を前記電源幹線から切り離して
クロック信号線とし、前記クロックドライバのクロック
出力線をＸ方向及びＹ方向に延長して前記クロック信号
線に接続し、前記フリップフロップのクロック入力線を
近接配置された前記クロック信号線に接続することを特
徴とする。Further, the method of the present invention includes a clock driver provided substantially at the center of an internal circuit section of a semiconductor device, and a plurality of flip-flops provided in the internal circuit. A power supply main line configured to transmit a clock signal to the flip-flop, and provided so as to circumscribe the peripheral portion of the internal circuit portion;
In the production of a semiconductor device and a power supply branch lines which are to extend in the X direction and the Y direction connected to the power supply trunk in the internal circuit portion, among the power supply branch line, the power supply branches close to the flip-flop a clock signal line to disconnect the line from the main power line, by extending the clock output line of said clock driver in the X and Y directions is connected to the clock signal line, disposed proximate a clock input line of the flip-flop It is characterized by being connected to the clock signal line.
【００１１】[0011]
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１は本発明を適用した半導体装置（半導体チッ
プ）の主要な配線部分を示す平面図である。半導体チッ
プ１はその中央領域に内部回路部２が配置され、その周
囲に入出力バッファ部３が、更にその外側に外部接続端
子４がそれぞれ配置されている。この外部接続端子４は
例えばワイヤボンディングによって外部との電気接続を
行うためのものであり、入出力バッファ部３は外部接続
端子４と内部回路部２とのインターフェースとして機能
する。また、内部回路部２には各種の素子が形成され
る。そして、これら内部回路部２、入出力バッファ部
３、外部接続端子４は、例えばアルミニウム等の導体配
線によって相互に電気接続が行われるが、ここではその
導体配線の図示は省略している。Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a plan view showing main wiring portions of a semiconductor device (semiconductor chip) to which the present invention is applied. The semiconductor chip 1 has an internal circuit portion 2 disposed in a central region thereof, an input / output buffer portion 3 disposed around the internal circuit portion 2, and an external connection terminal 4 disposed outside the input / output buffer portion 3. The external connection terminal 4 is for making an electrical connection to the outside by, for example, wire bonding, and the input / output buffer unit 3 functions as an interface between the external connection terminal 4 and the internal circuit unit 2. Various elements are formed in the internal circuit section 2. The internal circuit section 2, the input / output buffer section 3, and the external connection terminal 4 are electrically connected to each other by a conductor wiring of, for example, aluminum or the like, but the illustration of the conductor wiring is omitted here.
【００１２】また、前記内部回路部２には、その周辺に
沿って電源幹線５が周回されるように配置され、前記外
部接続端子４の電源端子に接続される。この実施例で
は、電源幹線５は正、負の一対の電源幹線５１，５２で
構成され、半導体チップ１のＸ方向、Ｙ方向にそれぞれ
延長される各電源幹線５１，５２を、その両端部におい
てスルーホール５３により相互に電気接続することで内
部回路部２の周辺に沿って周回されるように配置してい
る。更に、この実施例では、前記内部回路部２には複数
本の電源枝線５４，５５をＸ方向、Ｙ方向に略等間隔で
延設し、その両端部においてスルーホール５６により電
源幹線５１，５２にそれぞれ接続され、これらの電源枝
線５４，５５を介して内部回路部２に形成した各種素子
に対する電源供給を行っている。ここでは、各電源枝線
５４，５５は隣接するものが交互に正、負の各電源幹線
５１，５２に接続されており、隣接する各電源枝線は異
なる電位の電源配線として構成される。そして、この電
源供給に際しては、図示を省略した電源接続線により各
素子を電源枝線に電気接続する構成がとられている。A power supply trunk line 5 is arranged in the internal circuit section 2 around the periphery thereof, and is connected to a power supply terminal of the external connection terminal 4. In this embodiment, the power supply main line 5 is composed of a pair of positive and negative power supply main lines 51 and 52, and the power supply main lines 51 and 52 extending in the X direction and the Y direction of the semiconductor chip 1, respectively, are provided at both ends. They are arranged so as to be wrapped around the periphery of the internal circuit section 2 by being electrically connected to each other through the through holes 53. Further, in this embodiment, a plurality of power supply branch lines 54 and 55 are provided in the internal circuit section 2 at substantially equal intervals in the X direction and the Y direction, and the power supply trunk lines 51 and The power supply is supplied to various elements formed in the internal circuit section 2 through these power supply branch lines 54 and 55. Here, the adjacent power supply branch lines 54 and 55 are alternately connected to the positive and negative power supply main lines 51 and 52, and the adjacent power supply branch lines are configured as power supply lines having different potentials. In supplying the power, each element is electrically connected to a power supply branch line by a power supply connection line (not shown).
【００１３】前記電源枝線５４，５５は、図２に例えば
電源幹線５１との接続部の構造を模式的に示すように、
その両端部が電源幹線５１に対して若干離間されてＹ方
向、Ｘ方向に延長される延長パターン部５４ａ，５５ａ
と、これら延長パターン部５４ａ，５５ａの両端部を電
源幹線５１にスルーホール５６を介して電気接続する接
続パターン部５４ｂ，５５ｂとで構成されている。これ
ら延長パターン部５４ａ，５５ａと接続パターン部５４
ｂ，５５ｂとは配線設計を行う際のアートワークデー
タ、例えば配線を形成する際のフォトマスクを製造する
際のパターンデータとして存在するものであり、これら
延長パターン部５４ａ，５５ａと接続パターン部５４
ｂ，５５ｂとを一体化させて電源枝線としてパターンデ
ータを設計した場合には、延長パターン部５４ａ，５５
ａは接続パターン部５４ｂ，５５ｂと一体となって電源
幹線５１に接続された電源配線として形成され、接続パ
ターン部５４ｂ，５５ｂを除去して電源枝線としてパタ
ーンデータを設計した場合には、延長パターン部５４
ａ，５５ａは電源幹線５１とは切り離された独立した配
線として形成されることになる。The power supply branch lines 54 and 55 are, as shown in FIG.
Extended pattern portions 54a, 55a whose both ends are slightly separated from the power supply main line 51 and extend in the Y and X directions.
And connection pattern portions 54b and 55b for electrically connecting both ends of the extension pattern portions 54a and 55a to the power supply main line 51 through the through holes 56. These extension pattern portions 54a, 55a and connection pattern portion 54
b and 55b exist as artwork data when designing wiring, for example, pattern data when manufacturing a photomask when forming wiring, and these extended pattern portions 54a and 55a and connection pattern portion 54 are present.
When pattern data is designed as a power supply branch line by integrating the extension pattern portions 54a and 55b with the extension pattern portions 54a and 55b.
a is formed as a power supply line connected to the power supply main line 51 integrally with the connection pattern portions 54b and 55b, and is extended when the connection pattern portions 54b and 55b are removed and the pattern data is designed as a power supply branch line. Pattern part 54
a and 55 a are formed as independent wirings separated from the power supply main line 51.
【００１４】そして、図１の実施例では、前記内部回路
部２の略中央にクロックドライバ６が配置され、このク
ロックドライバ６に対してそれぞれが点対称或いは線対
称ではない位置に複数個（ここでは３個）のフリップフ
ロップ７１，７２，７３が配置された場合には、これら
のフリップフロップ７１，７２，７３になるべく近接さ
れた前記電源枝線５４，５５のうち、Ｘ方向及びＹ方向
から少なくとも一本以上の電源枝線を、その接続パター
ンを電源枝線のパターンデータから削除することで電源
幹線から切り離し、これをクロック信号線８１，８２と
して構成する。この実施例では、内部回路部２の略周辺
に近い位置にあるＸ方向、Ｙ方向のそれぞれ２本の電源
枝線を切り離し、クロック信号線８１，８２として構成
している。In the embodiment shown in FIG. 1, a clock driver 6 is arranged substantially at the center of the internal circuit section 2, and a plurality of clock drivers 6 are arranged at positions not point-symmetric or line-symmetric with respect to the clock driver 6. In the case where three flip-flops 71, 72, 73 are arranged, of the power supply branch lines 54, 55 as close as possible to these flip-flops 71, 72, 73, from the X direction and the Y direction. At least one or more power supply branch lines are separated from the power supply main line by deleting their connection patterns from the power supply branch line pattern data, and are configured as clock signal lines 81 and. In this embodiment, two power supply branch lines in the X direction and the Y direction, which are located near the periphery of the internal circuit section 2, are separated from each other to form clock signal lines 81 and 82.
【００１５】この場合には、該当する電源枝線において
は延長パターン部５４ａ，５５ａのみを採用し、接続パ
ターン部５４ｂ，５５ｂを除去したパターンデータを設
計することで、容易に電源幹線５１，５２から切り離さ
れた電源枝線を形成し、これによりクロック信号線８
１，８２を形成することが可能となる。また、この場
合、Ｘ方向、Ｙ方向の各クロック信号線８１，８２はそ
の交差位置においてスルーホール８３により相互に電気
接続する。これにより、少なくともＸ方向、Ｙ方向に延
長され、かつ一方では電源幹線からは電気的に独立され
たクロック信号線が形成されることになる。In this case, only the extension pattern portions 54a and 55a are used in the corresponding power supply branch lines, and the pattern data from which the connection pattern portions 54b and 55b are removed is designed, so that the power supply trunk lines 51 and 52 can be easily obtained. From the power supply branch line, thereby forming the clock signal line 8
1, 82 can be formed. In this case, the clock signal lines 81 and 82 in the X and Y directions are electrically connected to each other through the through holes 83 at the intersections. As a result, a clock signal line extending at least in the X direction and the Y direction, and on the other hand, electrically independent of the power supply main line is formed.
【００１６】しかる上で、前記クロックドライバ６と各
クロック信号線８１，８２とをクロックドライバ出力線
９１〜９４により電気接続し、また、各フリップフロッ
プ７１，７２，７３は最も近接されているクロック信号
線８１，８２のいずれかにフリップフロップ入力線１０
１〜１０３により電気接続している。なお、この場合、
クロックドライバ出力線９１とフリップフロップ入力線
９２はＸ方向、Ｙ方向に延長される接続配線で接続する
ものとする。この接続構成により、クロックドライバ６
から各フリップフロップ７１，７２，７３への接続経路
はそれぞれ次の通りとなる。 （ａ）クロックドライバ６→クロックドライバ出力線９
１→クロック信号線８１→フリップフロップ入力線１０
１→フリップフロップ７１ （ｂ）クロックドライバ６→クロックドライバ出力線９
３→クロック信号線８１→フリップフロップ入力線１０
２→フリップフロップ７２ （ｃ）クロックドライバ６→クロックドライバ出力線９
４→クロック信号線８２→フリップフロップ入力線１０
３→フリップフロップ７３ したがって、各フリップフロップ７１，７２，７３に対
するクロックドライバ６からの接続配線長を同じ長さに
することが可能となり、クロックドライバ６から各フリ
ップフロップ７１，７２，７３に対するクロック信号の
到着時間を均一化することが可能となる。Then, the clock driver 6 is electrically connected to each of the clock signal lines 81 and 82 by clock driver output lines 91 to 94, and each of the flip-flops 71, 72 and 73 is connected to the nearest clock. The flip-flop input line 10 is connected to one of the signal lines 81 and 82.
1 to 103 are electrically connected. In this case,
The clock driver output line 91 and the flip-flop input line 92 are connected by connection wiring extending in the X direction and the Y direction. With this connection configuration, the clock driver 6
The connection paths from to the respective flip-flops 71, 72, 73 are as follows. (A) Clock driver 6 → clock driver output line 9
1 → clock signal line 81 → flip-flop input line 10
1 → flip-flop 71 (b) clock driver 6 → clock driver output line 9
3 → clock signal line 81 → flip-flop input line 10
2 → Flip-flop 72 (c) Clock driver 6 → Clock driver output line 9
4 → clock signal line 82 → flip-flop input line 10
3 → Flip-flop 73 Therefore, it is possible to make the connection wiring length from the clock driver 6 to each of the flip-flops 71, 72, 73 equal to each other. Arrival time can be made uniform.
【００１７】なお、図１の実施例の場合では、Ｘ方向、
Ｙ方向にそれぞれ２本のクロック信号線を設けた例を示
しているが、実用上はＹ方向の１本のクロック信号線は
省略することが可能である。また、このように本来は電
源配線の一部として構成される電源枝線を電源幹線から
切り離してクロック信号線として構成したときには、こ
のクロック信号線に近接配置されている素子への電源の
供給は、隣接する他の電源枝線から電源供給するように
電源接続線の設計を変更すればよい。このように電源接
続線を変更することで、その素子に対して電源接続線が
多少長くなるようなことがあっても、その長さの変化は
僅かであり、半導体装置の性能を劣化させる原因となる
ようなことはない。Incidentally, in the case of the embodiment shown in FIG.
Although an example is shown in which two clock signal lines are provided in each of the Y directions, one clock signal line in the Y direction can be omitted in practical use. Further, when the power supply branch line originally configured as a part of the power supply wiring is separated from the power supply main line and configured as a clock signal line, the power supply to the elements arranged close to the clock signal line is not performed. The design of the power supply connection line may be changed so that power is supplied from another adjacent power supply branch line. By changing the power supply connection line in this way, even if the power supply connection line becomes slightly longer with respect to the element, the change in the length is slight, and the performance deterioration of the semiconductor device is reduced. There is no such thing as.
【００１８】図３は本発明のクロック信号配線を用いる
時の自動認識方法のフローチャートである。半導体装置
の内部回路部の回路の接続情報から本発明のクロック専
用線を用いるための専用クロックドライバが使用されて
いるか否かを検出し、更にこの専用クロックドライバに
接続されている回路情報を全て抽出する（Ｓ１０１）。
この専用クロックドライバの使用の有無を判断し（Ｓ１
０２）、クロックドライバが検出されなかった場合は、
後述するように通常の配置、配線処理を行う（Ｓ１０４
〜Ｓ１０７）。FIG. 3 is a flowchart of an automatic recognition method when using clock signal wiring according to the present invention. It is detected from the connection information of the circuit of the internal circuit part of the semiconductor device whether or not the dedicated clock driver for using the dedicated clock line of the present invention is used, and all the circuit information connected to this dedicated clock driver is detected. It is extracted (S101).
It is determined whether this dedicated clock driver is used (S1).
02), if no clock driver is detected,
Normal placement and wiring processing is performed as described later (S104
To S107).
【００１９】専用クロックドライバを検出したときに
は、クロックドライバを半導体チップ１の中央に強制配
置を行い、クロックドライバの出力端子と、後工程でク
ロック専用線として構成する電源枝線とをクロックドラ
イバ出力線で接続する。また、先に抽出を行った専用ク
ロックドライバに接続されている回路情報のフリップフ
ロップ等の配置を行い、前記したクロック専用線とをフ
リップフロップ入力線により接続する（Ｓ１０３）。When a dedicated clock driver is detected, the clock driver is forcibly arranged in the center of the semiconductor chip 1, and an output terminal of the clock driver and a power supply branch line which is formed as a dedicated clock line in a later process are connected to a clock driver output line. Connect with. Further, a flip-flop or the like of the circuit information connected to the dedicated clock driver extracted earlier is arranged, and the above-described dedicated clock line is connected to the flip-flop input line (S103).
【００２０】この処理が終了した後、専用クロックドラ
イバの接続情報外の配置と配線を行い、全ての配置、配
線を完了させる（Ｓ１０４）。最後にアートワークデー
タ変換を行ない（Ｓ１０５）、その上で専用クロックド
ライバの使用を再確認し（Ｓ１０６）、専用クロックド
ライバが使用されている場合には、前工程でクロック専
用線として使用することとした電源枝線の（電源幹線に
対する）接続パターン部を削除する処理を行い（Ｓ１０
７）、アートワークデータとする。この処理を自動認識
させて実行することにより、図１に示したように、電源
枝線の一部をクロック専用線として利用した配線が形成
される。After this processing is completed, the arrangement and wiring outside the connection information of the dedicated clock driver are performed, and all the arrangement and wiring are completed (S104). Finally, perform artwork data conversion (S105), and reconfirm the use of the dedicated clock driver (S106). If a dedicated clock driver is used, use it as a dedicated clock line in the previous process. A process is performed to delete the connection pattern portion (with respect to the power supply trunk line) of the power supply branch line that has been set (S10).
7) Artwork data. By automatically recognizing and executing this processing, a wiring using a part of the power supply branch line as a clock dedicated line is formed as shown in FIG.
【００２１】[0021]
【発明の効果】以上説明したように本発明は、半導体装
置に設けた素子に電源を供給するためにＸ方向及びＹ方
向にそれぞれ延設される電源幹線と電源枝線のうち、電
源枝線の一部を電源幹線から切り離し、この電源枝線を
半導体装置の内部回路部に形成した一の素子から他の複
数の素子に対して信号を伝送するための信号の伝送線と
して形成する手法を採用することにより、一の素子と他
の複数の素子との間の信号伝送線の長さを均一化し、複
数の素子に対する信号伝送の同期化を図った半導体装置
を容易に製造することが可能となる。As described above, according to the present invention, of the power supply trunk line and the power supply branch line extending in the X and Y directions for supplying power to the elements provided in the semiconductor device, respectively. Is separated from the power supply main line, and this power supply branch line is formed as a signal transmission line for transmitting a signal from one element formed in the internal circuit portion of the semiconductor device to a plurality of other elements. By adopting, it is possible to easily manufacture a semiconductor device in which the length of a signal transmission line between one element and a plurality of other elements is made uniform and the signal transmission to the plurality of elements is synchronized. Becomes
【００２２】また、通常では電源配線として用いている
電源枝線の一部を信号伝送線として利用するため、信号
伝送線を形成するためのスペースを確保しておく必要が
なく、信号伝送線を形成しない場合におけるスペースの
無駄がなくなり、半導体装置の高集積化を図る上で有効
となる。更に、信号伝送線を形成する際には、既に延設
されている電源枝線の一部を配線設計時に削除して電源
幹線との接続を切り離す工程を付加するだけでよく、そ
の後は信号伝送線相互の接続と他の配線を行うだけでよ
いため、配線の設計工数を削減することも可能となる。Further, since a part of the power supply branch line normally used as a power supply line is used as a signal transmission line, there is no need to secure a space for forming the signal transmission line, and the signal transmission line is not used. This eliminates waste of space when not formed, and is effective in achieving high integration of the semiconductor device. Furthermore, when forming the signal transmission line, it is only necessary to add a step of deleting a part of the power supply branch line that has already been extended at the time of wiring design and disconnecting the connection with the power supply main line. Since it is only necessary to connect the wires and perform other wiring, the number of wiring design steps can be reduced.
【００２３】特に、電源枝線は内部回路部においてＸ方
向及びＹ方向に延設される延長パターン部と、この延長
パターン部を前記電源幹線に接続させる接続パターン部
とで構成され、信号伝送線として用いられる電源枝線の
接続パターン部を削除して配線パターンを設計し、この
配線パターンに基づいて電源線を形成することで、電源
線の形成と同時に信号伝送線を容易に形成することが可
能となる。In particular, the power supply branch line is composed of an extension pattern portion extending in the X direction and the Y direction in the internal circuit portion, and a connection pattern portion connecting the extension pattern portion to the power supply main line, and a signal transmission line. By designing the wiring pattern by removing the connection pattern portion of the power supply branch line used as the power supply line and forming the power supply line based on this wiring pattern, the signal transmission line can be easily formed at the same time as the formation of the power supply line. It becomes possible.
【００２４】また、本発明の形成方法は、内部回路部の
略中央に設けたクロックドライバと、このクロックドラ
イバからクロック信号が伝送される複数個のフリップフ
ロップとで構成される半導体装置に適用されることで、
予め設計されている電源線のデータの一部を変更するだ
けで、電源枝線の一部をクロック信号線として形成する
ことができ、各フリップフロップに対するクロック信号
線の長さを均一化し、クロックスキューを低減させた半
導体装置を容易に設計、形成することができる。Further, the forming method of the present invention is applied to a semiconductor device comprising a clock driver provided substantially at the center of an internal circuit section and a plurality of flip-flops to which a clock signal is transmitted from the clock driver. By doing
By simply changing a part of the data of the power supply line designed in advance, a part of the power supply branch line can be formed as a clock signal line. A semiconductor device with a reduced queue can be easily designed and formed.
【図１】本発明方法により形成されたクロック信号線を
有する半導体装置の要部を示す平面図である。FIG. 1 is a plan view showing a main part of a semiconductor device having a clock signal line formed by a method of the present invention.
【図２】電源幹線と電源枝線を接続する接続パターン部
を概念的に示す模式図である。FIG. 2 is a schematic diagram conceptually showing a connection pattern section for connecting a power supply trunk line and a power supply branch line.
【図３】本発明の配線方法の工程の一例を示すフローチ
ャートである。FIG. 3 is a flowchart illustrating an example of steps of a wiring method according to the present invention.
【図４】従来の配線構成の一例を示す模式的な平面図で
ある。FIG. 4 is a schematic plan view showing an example of a conventional wiring configuration.
【図５】従来の配線構成の他の例を示す模式的な平面図
である。FIG. 5 is a schematic plan view showing another example of a conventional wiring configuration.
１ 半導体チップ ２ 内部回路部 ３ 入出力バッファ部 ４ 外部接続端子 ５ 電源配線 ５１，５２ 電源幹線 ５４，５５ 電源枝線 ５４ａ，５５ａ 延長パターン部 ５４ｂ，５５ｂ 接続パターン部 ６ クロックドライバ ７１，７２，７３ フリップフロップ ８１，８２ クロック信号線 ９１〜９４ クロックドライバ出力線 １０１〜１０３ フリップフロップ入力線 DESCRIPTION OF SYMBOLS 1 Semiconductor chip 2 Internal circuit part 3 I / O buffer part 4 External connection terminal 5 Power supply wiring 51, 52 Power supply main line 54, 55 Power supply branch line 54a, 55a Extension pattern part 54b, 55b Connection pattern part 6 Clock driver 71, 72, 73 Flip-flops 81 and 82 Clock signal lines 91 to 94 Clock driver output lines 101 to 103 Flip-flop input lines
Claims (4)
の素子に対し、前記内部回路部の略中央位置に設けた素
子から信号をそれぞれ伝送するように構成され、かつ前
記各素子に電源を供給するために半導体装置のＸ方向及
びＹ方向にそれぞれ延設される電源幹線と電源枝線を有
する半導体装置の製造に際し、前記電源枝線の一部を前
記電源幹線から切り離し、前記電源枝線を前記信号を伝
送するための信号伝送線として形成することを特徴とす
る半導体装置の信号線の形成方法。1. A semiconductor device comprising a plurality of elements formed in an internal circuit section of a semiconductor device, wherein signals are transmitted from elements provided at a substantially central position of the internal circuit section, and power is supplied to each of the elements. in the production of a semiconductor device having a power supply mains and the power supply branch line which extends in the X direction and Y direction of the semiconductor device to provide, before the part of the power supply branch line
Disconnected from the serial supply interconnection, transfer the signal to the power supply branch line
A method for forming a signal line of a semiconductor device, wherein the signal line is formed as a signal transmission line for transmission.
沿ってＸ方向及びＹ方向に延設されて相互に電気接続さ
れ、前記電源枝線は前記内部回路部においてＸ方向及び
Ｙ方向に延設される延長パターン部と、前記延長パター
ン部を前記電源幹線に接続させる接続パターン部とで構
成され、前記信号伝送線として用いられる電源枝線は前
記接続パターン部を削除して配線パターンを設計する請
求項１に記載の半導体装置の信号線の形成方法。Wherein said power supply trunk is electrically connected to each other to extend in the X direction and Y direction along the periphery of the internal circuit unit, said power branch line in the X direction and the Y direction in the internal circuit portion and extended pattern portion that extends, said extended pattern portion is constituted by the connecting pattern portion and to be connected to the power mains, the power supply branch line used as the signal transmission line before
2. The method for forming a signal line of a semiconductor device according to claim 1 , wherein the wiring pattern is designed by removing the connection pattern portion.
て信号を出力する前記素子は当該素子に設けられる信号
出力線がＸ方向及びＹ方向に突出されて前記信号伝送線
に接続され、前記信号が入力される前記複数の素子はそ
れぞれに設けられる信号入力線が近接配置された前記信
号伝送線に接続される請求項２に記載の半導体装置の信
号線の形成方法。3. The semiconductor device according to claim 1, wherein said internal circuit portion is provided at a substantially central position of said internal circuit portion.
The element that outputs the signal Te is connected to the signal transmission line signal output lines provided on the element protrudes in the X direction and the Y direction, the plurality of elements signals provided in each of said signal is input 3. The method according to claim 2 , wherein an input line is connected to the signal transmission line disposed close to the input line.
たクロックドライバと、前記内部回路に配設した複数個
のフリップフロップとを有し、前記クロックドライバか
ら前記各フリップフロップに対してクロック信号を伝送
するように構成し、かつ前記内部回路部の周辺部に周回
するように設けた電源幹線と、前記内部回路部内にＸ方
向及びＹ方向に延設して前記電源幹線に接続される電源
枝線とを備える半導体装置の製造に際し、前記電源枝線
のうち、前記フリップフロップに近接する前記電源枝線
を前記電源幹線から切り離してクロック信号線とし、前
記クロックドライバに設けられるクロック出力線をＸ方
向及びＹ方向に延長して前記クロック信号線に接続し、
前記フリップフロップに設けられるクロック入力線を近
接配置された前記クロック信号線に接続することを特徴
とする半導体装置の信号線の形成方法。A 4. A clock driver provided at substantially the center of the internal circuit of the semiconductor device, and a plurality of flip-flop which is arranged in the internal circuit, clock signal to each flip-flop from said clock driver A power supply main line configured to transmit a signal and provided so as to go around the peripheral portion of the internal circuit portion; and a power supply main line extending in the X direction and the Y direction within the internal circuit portion and connected to the power supply main line. in the production of a semiconductor device and a power branch line, among the power supply branch line, wherein a clock signal line disconnect the power supply branch line close to the flip-flop from the power mains, the clock output lines provided to the clock driver Is extended in the X and Y directions and connected to the clock signal line,
A method for forming a signal line in a semiconductor device, comprising connecting a clock input line provided in the flip-flop to the clock signal line disposed in close proximity.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5264694A JP2921387B2 (en) | 1994-02-28 | 1994-02-28 | Method for forming signal line of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5264694A JP2921387B2 (en) | 1994-02-28 | 1994-02-28 | Method for forming signal line of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07240468A JPH07240468A (en) | 1995-09-12 |
| JP2921387B2 true JP2921387B2 (en) | 1999-07-19 |
Family
ID=12920612
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| Application Number | Title | Priority Date | Filing Date |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11191610A (en) * | 1997-12-26 | 1999-07-13 | Hitachi Ltd | Semiconductor integrated circuit device |
| JP2001035923A (en) | 1999-07-19 | 2001-02-09 | Mitsubishi Electric Corp | Semiconductor integrated circuit device and clock wiring control method |
| JP3587841B2 (en) | 2002-12-05 | 2004-11-10 | 沖電気工業株式会社 | Semiconductor integrated circuit |
-
1994
- 1994-02-28 JP JP5264694A patent/JP2921387B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07240468A (en) | 1995-09-12 |
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