JP2833852B2 - ディジタル信号出力回路 - Google Patents
ディジタル信号出力回路Info
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- JP2833852B2 JP2833852B2 JP2289021A JP28902190A JP2833852B2 JP 2833852 B2 JP2833852 B2 JP 2833852B2 JP 2289021 A JP2289021 A JP 2289021A JP 28902190 A JP28902190 A JP 28902190A JP 2833852 B2 JP2833852 B2 JP 2833852B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル信号出力回路に関し、特にディ
ジタルオーディオ機器の出力信号の処理回路に用いられ
るディジタル信号出力回路に関する。
ジタルオーディオ機器の出力信号の処理回路に用いられ
るディジタル信号出力回路に関する。
コンパクトディスク（以下CDという）等ディジタルオ
ーディオ媒体は、すでに、従来のLP等アナログレコード
とその立場を入替わり、音楽媒体の主流的な存在となっ
てきている。したがって、これを再生するCDプレーヤ等
のディジタルオーディオ機器も、オーディオコンポーネ
ントの中心的な存在となってきており、高機能化の要求
がますます強くなってきている。
ーディオ媒体は、すでに、従来のLP等アナログレコード
とその立場を入替わり、音楽媒体の主流的な存在となっ
てきている。したがって、これを再生するCDプレーヤ等
のディジタルオーディオ機器も、オーディオコンポーネ
ントの中心的な存在となってきており、高機能化の要求
がますます強くなってきている。
ディジタル信号出力回路は、これらのディジタルオー
ディオ機器の信号処理回路において、入力信号の復調、
誤り訂正等の信号処理後、所定のビット長のシリアルデ
ータである出力信号を形成するための処理を行なうこと
が主たる機能である回路である。
ディオ機器の信号処理回路において、入力信号の復調、
誤り訂正等の信号処理後、所定のビット長のシリアルデ
ータである出力信号を形成するための処理を行なうこと
が主たる機能である回路である。
従来のディジタル信号出力回路の一例を第４図に示
す。
す。
ここでは、従来のこの種のディジタル信号出力回路の
例として、CDプレーヤの信号処理回路に用いられている
ものをあげる。
例として、CDプレーヤの信号処理回路に用いられている
ものをあげる。
第４図を参照すると、従来のディジタル信号出力回路
３は、データバス31と、出力データレジスタ32と、16ビ
ットレジスタ33とで構成されていた。
３は、データバス31と、出力データレジスタ32と、16ビ
ットレジスタ33とで構成されていた。
第３図は、ディジタル信号出力回路３を含むCDプレー
ヤの信号処理回路の構成の一例を示す図であり、後述の
実施例の説明にも共通に用いるものである。
ヤの信号処理回路の構成の一例を示す図であり、後述の
実施例の説明にも共通に用いるものである。
第３図において、CDプレーヤの信号処理回路は、復調
部１と、信号処理部２と、ディジタル信号出力回路３
と、インターフエース部４と、システムバス５と、マイ
クロコンピュータ６と、キー入力部・表示部７とから構
成されていた。
部１と、信号処理部２と、ディジタル信号出力回路３
と、インターフエース部４と、システムバス５と、マイ
クロコンピュータ６と、キー入力部・表示部７とから構
成されていた。
以上の構成、および、それぞれの機能については、CD
プレーヤの信号処理系として周知のものであり、本発明
に直接間連する以下のもの以外は冗長とならないよう説
明を省略する。
プレーヤの信号処理系として周知のものであり、本発明
に直接間連する以下のもの以外は冗長とならないよう説
明を省略する。
次に、第４図に示した従来のディジタル信号出力回路
の動作について、第３図に示すCDプレーヤの信号処理回
路全体の動作との関連にて説明する。
の動作について、第３図に示すCDプレーヤの信号処理回
路全体の動作との関連にて説明する。
周知のように、CDでは、信号の記録再生に、EFM（Eig
ht to Fourteen Modulation）が採用されている。ピッ
クアップからのEFM信号Ｉは、入力端子TIより入力さ
れ、復調部１にて復調され、８ビットのシンボルデータ
となって信号処理部２に入力される。
ht to Fourteen Modulation）が採用されている。ピッ
クアップからのEFM信号Ｉは、入力端子TIより入力さ
れ、復調部１にて復調され、８ビットのシンボルデータ
となって信号処理部２に入力される。
信号処理部２は、デインタリーブ、誤り訂正等の信号
処理を行ない、処理後のデータをディジタル信号出力回
路３に入力する。
処理を行ない、処理後のデータをディジタル信号出力回
路３に入力する。
ディジタル信号出力回路３は、入力された信号処理済
の８ビットのデータを、データバス31、出力データレジ
スタ32、16ビットシフトレジスタ33等からなる出力信号
処理回路で処理し、16ビットのディジタル信号出力Ｄを
形成する。
の８ビットのデータを、データバス31、出力データレジ
スタ32、16ビットシフトレジスタ33等からなる出力信号
処理回路で処理し、16ビットのディジタル信号出力Ｄを
形成する。
データバス31は、信号処理部２で処理された８ビット
の信号データを、上位８ビットと下位８ビットのそれぞ
れの区分に対応して、出力データレジスタ32とインター
フエースする機能を有する。
の信号データを、上位８ビットと下位８ビットのそれぞ
れの区分に対応して、出力データレジスタ32とインター
フエースする機能を有する。
出力データレジスタ32は、16ビットの並列シフトレジ
スタであり、データバス31からの上位８ビット、および
下位８ビットの信号処理済のデータを格納して、16ビッ
トの出力データを形成する。
スタであり、データバス31からの上位８ビット、および
下位８ビットの信号処理済のデータを格納して、16ビッ
トの出力データを形成する。
16ビットシフトレジスタ32は、16ビットの並列入力直
列出力シフトレジスタで、出力データレジスタ32から16
ビットの並列データを受け、これを格納し、所定のタイ
ミングでシリアルデータとして16ビットのディジタル信
号Ｄを出力する。
列出力シフトレジスタで、出力データレジスタ32から16
ビットの並列データを受け、これを格納し、所定のタイ
ミングでシリアルデータとして16ビットのディジタル信
号Ｄを出力する。
インタフェース部４は、復調されたサブコード信号か
らトラック番号、インデックス番号等を復号してキー入
力部・表示部７に表示するとともに、システム制御用の
マイクロコンピューター６と、システムバス５を介して
インタフェースするものである。
らトラック番号、インデックス番号等を復号してキー入
力部・表示部７に表示するとともに、システム制御用の
マイクロコンピューター６と、システムバス５を介して
インタフェースするものである。
キー入力部・表示部７は、CDプレーヤの前面パネル、
または、リモートコントロールのキーで、トラック番
号、インデックス番号等の入力を行なう。
または、リモートコントロールのキーで、トラック番
号、インデックス番号等の入力を行なう。
以上説明したように、従来のこの種のディジタル信号
出力回路は、前段の信号処理において処理された処理単
位、たとえばCDの場合８ビット、のデータを複数個、所
定の時間順序で並べて結合することにより所定のビット
長、たとえば、16ビットのシリアル出力データを形成す
る等の機能を有している。
出力回路は、前段の信号処理において処理された処理単
位、たとえばCDの場合８ビット、のデータを複数個、所
定の時間順序で並べて結合することにより所定のビット
長、たとえば、16ビットのシリアル出力データを形成す
る等の機能を有している。
上述した従来のディジタル信号出力回路は、復調され
信号処理された再生音楽信号に対するレベル設定機能を
有していない。
信号処理された再生音楽信号に対するレベル設定機能を
有していない。
したがって、フエードイン、フエードアウト等のよう
に、再生レベルを変更する場合、ディジタルアナログ変
換後のアナログ信号にて、これを行なうことが一般的で
あった。
に、再生レベルを変更する場合、ディジタルアナログ変
換後のアナログ信号にて、これを行なうことが一般的で
あった。
この場合、たとえば、CDプレーヤからの再生音楽信号
を入力としているオーディオ増幅器の音量調整器の手動
操作により再生レベルの変更を行なう必要があるという
欠点があった。
を入力としているオーディオ増幅器の音量調整器の手動
操作により再生レベルの変更を行なう必要があるという
欠点があった。
また、CD再生信号を、テープレコーダにて、磁気テー
プに録音する場合、フエードイン、フエードアウトを実
施するときは、テープレコーダの録音レベル調整器を、
操作者が手動で調整するか、あるいは、そのテープレコ
ーダに、フエードイン、フエードアウト機能を付加する
必要があるという欠点があった。
プに録音する場合、フエードイン、フエードアウトを実
施するときは、テープレコーダの録音レベル調整器を、
操作者が手動で調整するか、あるいは、そのテープレコ
ーダに、フエードイン、フエードアウト機能を付加する
必要があるという欠点があった。
さらに、可変レベル出力端子を有するCDプレーヤで
は、そのレベル可変用の音量調整器を装備する必要があ
り、コストが上昇するという欠点があった。
は、そのレベル可変用の音量調整器を装備する必要があ
り、コストが上昇するという欠点があった。
本発明のディジタル信号出力回路は、パラレルなディ
ジタルオーディオ信号である第一のディジタル信号を所
定の様式のシリアルな第二のデジタル信号に変換して記
憶する第一の記憶手段と、予め定めた第一の時刻信号ご
とに前記第一の記憶手段から前記第二のディジタル信号
をシフトし、予め定めた第二の時刻信号ごとにシフトし
た前記第二のディジタル信号を最上位ビットから順次に
出力する第二の記憶手段とを備え、前記第一のディジタ
ル信号を前記第二のディジタル信号に変換し定めた時間
順序で出力するディジタル信号出力回路において、 前記第二の記憶手段からの前記第二のディジタル信号
の出力開始時から音量制御信号の制御に応答して設定し
た設定ビット値の期間前記第二のディジタル信号の前記
最上位ビットからの出力を禁止するよう制御する出力制
御手段を備えて構成される。
ジタルオーディオ信号である第一のディジタル信号を所
定の様式のシリアルな第二のデジタル信号に変換して記
憶する第一の記憶手段と、予め定めた第一の時刻信号ご
とに前記第一の記憶手段から前記第二のディジタル信号
をシフトし、予め定めた第二の時刻信号ごとにシフトし
た前記第二のディジタル信号を最上位ビットから順次に
出力する第二の記憶手段とを備え、前記第一のディジタ
ル信号を前記第二のディジタル信号に変換し定めた時間
順序で出力するディジタル信号出力回路において、 前記第二の記憶手段からの前記第二のディジタル信号
の出力開始時から音量制御信号の制御に応答して設定し
た設定ビット値の期間前記第二のディジタル信号の前記
最上位ビットからの出力を禁止するよう制御する出力制
御手段を備えて構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図において、対象とするディジタル信号出力回路
は、従来の例で引用したCDプレーヤ用のものとする。
は、従来の例で引用したCDプレーヤ用のものとする。
第１図を参照すると、本発明のディジタル信号出力回
路３は、前述の従来の技術の例で示したものと共通部分
である、データバス31と、出力データレジスタ32と、16
ビットシフトレジスタ33に加えて、レベル制御部40とか
ら構成されている。
路３は、前述の従来の技術の例で示したものと共通部分
である、データバス31と、出力データレジスタ32と、16
ビットシフトレジスタ33に加えて、レベル制御部40とか
ら構成されている。
レベル制御部40は、タイミング発生器34と、アンドゲ
ート35,36と、カウンタ37と、一致検出器38と、RSフリ
ップフロップ39とから構成されている。
ート35,36と、カウンタ37と、一致検出器38と、RSフリ
ップフロップ39とから構成されている。
第３図は、ディジタル信号出力回路３を含むCDプレー
ヤの信号処理回路の構成の一例を示す図であり、前述の
従来例の説明にも共通に用いたものである。
ヤの信号処理回路の構成の一例を示す図であり、前述の
従来例の説明にも共通に用いたものである。
第３図において、CDプレーヤの信号処理回路は、復調
部１と、信号処理部２と、ディジタル信号出力回路３
と、インタフエース部４と、システムバス５と、マイク
ロコンピュータ６と、キー入力部・表示部７とから構成
されている。
部１と、信号処理部２と、ディジタル信号出力回路３
と、インタフエース部４と、システムバス５と、マイク
ロコンピュータ６と、キー入力部・表示部７とから構成
されている。
以上の構成、および、それぞれの機能については、前
述の従来の技術の例で示したものと共通部分であり、本
実施例に直接間連する以下のもの以外は冗長とならない
よう説明を省略する。
述の従来の技術の例で示したものと共通部分であり、本
実施例に直接間連する以下のもの以外は冗長とならない
よう説明を省略する。
次に、本実施例の動作について説明する。
前述の従来例で説明したように、CDでは信号の記録再
生に、EFM（Eight to Fourteen Modulation）が採用さ
れている。ピックアップからのEFM信号Ｉは、入力端子T
Iより入力され、復調部１にて復調され、８ビットのシ
ンボルデータとなって信号処理部２に入力される。
生に、EFM（Eight to Fourteen Modulation）が採用さ
れている。ピックアップからのEFM信号Ｉは、入力端子T
Iより入力され、復調部１にて復調され、８ビットのシ
ンボルデータとなって信号処理部２に入力される。
信号処理部２は、デインタリーブ、誤り訂正等の信号
処理を行ない、処理後のデータをディジタル信号出力回
路３に入力する。
処理を行ない、処理後のデータをディジタル信号出力回
路３に入力する。
ディジタル信号出力回路３は、入力された信号処理済
の８ビットのデータを、データバス31、出力データレジ
スタ32、16ビットシフトレジスタ33等からなる出力信号
処理回路で処理し、16ビットのディジタル信号出力Ｄを
形成する。さらに、マイクロコンピュータ６の制御によ
り、システムバス５とインターフエース部４を介して、
レベル制御部40は前述のディジタル信号のディジタル数
値で表されるレベルを可変する。
の８ビットのデータを、データバス31、出力データレジ
スタ32、16ビットシフトレジスタ33等からなる出力信号
処理回路で処理し、16ビットのディジタル信号出力Ｄを
形成する。さらに、マイクロコンピュータ６の制御によ
り、システムバス５とインターフエース部４を介して、
レベル制御部40は前述のディジタル信号のディジタル数
値で表されるレベルを可変する。
インタフェース部４は、復調されたサブコード信号か
らトラック番号、インデックス番号等を復号してキー入
力部・表示部７に表示するとともに、システム制御用の
マイクロコンピューター６と、システムバス５を介して
インタフェースするものである。
らトラック番号、インデックス番号等を復号してキー入
力部・表示部７に表示するとともに、システム制御用の
マイクロコンピューター６と、システムバス５を介して
インタフェースするものである。
キー入力部・表示部７は、CDプレーヤの前面パネル、
または、リモートコントロールのキーで、トラック番
号、インデックス番号等の入力を行なうとともに、フエ
ードイン、フエードアウト等のレベル制御の指定を入力
する。
または、リモートコントロールのキーで、トラック番
号、インデックス番号等の入力を行なうとともに、フエ
ードイン、フエードアウト等のレベル制御の指定を入力
する。
キー入力部３より、たとえば、フェードインのレベル
制御命令が発せられると、マイクロコンピューター６に
転送される。マイクロコンピュータ６はこれを、一連の
レベル制御プログラムからなる制御コマンドとして、シ
ステムバス５を介して、インタフェース部４に入力す
る。インタフェース部４は、このうちのレベル設定値、
すなわち、信号の減衰量を、本実施例では４ビットのデ
ータＡに変換して、ディジタル信号出力回路３のレベル
制御部40に入力する。
制御命令が発せられると、マイクロコンピューター６に
転送される。マイクロコンピュータ６はこれを、一連の
レベル制御プログラムからなる制御コマンドとして、シ
ステムバス５を介して、インタフェース部４に入力す
る。インタフェース部４は、このうちのレベル設定値、
すなわち、信号の減衰量を、本実施例では４ビットのデ
ータＡに変換して、ディジタル信号出力回路３のレベル
制御部40に入力する。
レベル制御部40は、データＡにより、シリアルシフト
禁止信号Ｓを発生し、16ビットシフトレジスタ33を制御
することにより、端子TDから出力されるデイジタル信号
出力Ｄのレベル調整を行なう。
禁止信号Ｓを発生し、16ビットシフトレジスタ33を制御
することにより、端子TDから出力されるデイジタル信号
出力Ｄのレベル調整を行なう。
第２図は、第１図で示す本実施例の回路のタイムチャ
ートである。
ートである。
以上のレベル制御の部分について、さらに詳しく説明
する。
する。
周知のように、CDシステムでは、16ビットシリアルの
２の補数２進符号を採用している。したがって、MSB
は、再生信号波形の正の場合は０、また負の場合は１と
符号を示すことになる。これをディジタルアナログ変換
してアナログのオーディオ信号として出力する。
２の補数２進符号を採用している。したがって、MSB
は、再生信号波形の正の場合は０、また負の場合は１と
符号を示すことになる。これをディジタルアナログ変換
してアナログのオーディオ信号として出力する。
前述のように、ディジタル信号出力回路３は、信号処
理理部２から処理済の８ビットの並列データを入力さ
れ、データバス31を介して上位８ビットと下位８ビット
のそれぞれの区分に対応して、出力データレジスタ32に
格納して、16ビットの出力データを形成する。
理理部２から処理済の８ビットの並列データを入力さ
れ、データバス31を介して上位８ビットと下位８ビット
のそれぞれの区分に対応して、出力データレジスタ32に
格納して、16ビットの出力データを形成する。
16ビットシフトレジスタ33は、16ビットの並列入力直
列出力シフトレジスタで、出力データレジスタ32から16
ビットの並列データを受け、これを格納し、所定のタイ
ミングでシリアルデータとして16ビットのディジタル信
号Ｄを出力する。
列出力シフトレジスタで、出力データレジスタ32から16
ビットの並列データを受け、これを格納し、所定のタイ
ミングでシリアルデータとして16ビットのディジタル信
号Ｄを出力する。
ここで、信号処理系のクロックパルスCPは、第３図に
示すように、CP1,CP2の２相のものを用いる。また、特
に断らないかぎり、信号のハイレベルを論理値「１」、
ローレベルを論理値「０」とする。
示すように、CP1,CP2の２相のものを用いる。また、特
に断らないかぎり、信号のハイレベルを論理値「１」、
ローレベルを論理値「０」とする。
クロックパルスCP1により動作するレベル制御部40の
タイミング発生器34からのロード信号Ｌにより、出力デ
ータレジスタ32から、16ビットシフトレジスタ33にディ
ジタル信号Ｄがロードされる。ロード信号Ｌが立下がり
「０」になると、シフト信号Ｓが立上がり、16ビットの
シリアルデータがシフトしている期間「１」を保持す
る。
タイミング発生器34からのロード信号Ｌにより、出力デ
ータレジスタ32から、16ビットシフトレジスタ33にディ
ジタル信号Ｄがロードされる。ロード信号Ｌが立下がり
「０」になると、シフト信号Ｓが立上がり、16ビットの
シリアルデータがシフトしている期間「１」を保持す
る。
このとき、インタフェース部４から入力されている４
ビットのレベル制御コマンドデータＡが、減衰量０、す
なわち、ディジタル数0000を指定したとする。この場
合、ロード信号Ｌでリセットされたカウンタ37のカウン
ト値は０、すなわち、0000であり、したがって、一致検
出器38にて、両者の一致が検出されるのでその出力は
「１」となる。一致検出器38の出力「１」は、ロード信
号ＬでリセットされたRSフリップフロップ39に印加さ
れ、Ｑ出力「１」を出力する。
ビットのレベル制御コマンドデータＡが、減衰量０、す
なわち、ディジタル数0000を指定したとする。この場
合、ロード信号Ｌでリセットされたカウンタ37のカウン
ト値は０、すなわち、0000であり、したがって、一致検
出器38にて、両者の一致が検出されるのでその出力は
「１」となる。一致検出器38の出力「１」は、ロード信
号ＬでリセットされたRSフリップフロップ39に印加さ
れ、Ｑ出力「１」を出力する。
RSフリップフロップ39の出力「１」は、アンドゲート
36にて、クロックパルスCP2とアンドを取ってこれを通
過させ、したがって、CP2に同期して、16ビットシフト
レジスタ33がその記憶している数値を、MSBより順次シ
リアルに出力する。
36にて、クロックパルスCP2とアンドを取ってこれを通
過させ、したがって、CP2に同期して、16ビットシフト
レジスタ33がその記憶している数値を、MSBより順次シ
リアルに出力する。
以上の説明より明かなように、この場合は、16ビット
シフトレジスタ33の記憶数値が全部出力される。したが
って減衰量は０である。
シフトレジスタ33の記憶数値が全部出力される。したが
って減衰量は０である。
次に、レベル制御コマンドのデータが、たとえば３、
すなわち、0011であるとする。
すなわち、0011であるとする。
この場合、一致検出器38は、カウンタ37が３、すなわ
ち、0011と計数するまでは「０」を出力しているので、
RSフリップフロップ39の出力も「０」、したがって、ア
ンドゲート36の出力も「０」で、16ビットシフトレジス
タ33はその間停止してMSBを出力し続けている。
ち、0011と計数するまでは「０」を出力しているので、
RSフリップフロップ39の出力も「０」、したがって、ア
ンドゲート36の出力も「０」で、16ビットシフトレジス
タ33はその間停止してMSBを出力し続けている。
カウンタ37が３まで計数すると、一致検出器38、RSフ
リップフロップ39、アンドゲート36が、それぞれ「１」
を出力し、16ビットシフトレジスタ33にクロックパルス
CP2が印加され、シフト動作が開始されて、その記憶数
値がMSBより順次出力される。
リップフロップ39、アンドゲート36が、それぞれ「１」
を出力し、16ビットシフトレジスタ33にクロックパルス
CP2が印加され、シフト動作が開始されて、その記憶数
値がMSBより順次出力される。
以上の説明より明かなように、この場合は、16ビット
シフトレジスタ33の記憶数値が３ビット分遅れて出力さ
れ、その間MSBを出力している。いま、MSBが０、すなは
ち、正の場合、0000となり次に第2SB以下が出力され
る。負の場合も、まず、1111、次に第2SB以下が出力さ
れる。この結果、３ビット分、すなわち、23（18dB）の
出力レベル低下が実現できたことになる。
シフトレジスタ33の記憶数値が３ビット分遅れて出力さ
れ、その間MSBを出力している。いま、MSBが０、すなは
ち、正の場合、0000となり次に第2SB以下が出力され
る。負の場合も、まず、1111、次に第2SB以下が出力さ
れる。この結果、３ビット分、すなわち、23（18dB）の
出力レベル低下が実現できたことになる。
以上、本発明の実施例を説明したが、本発明は上記実
施例に限られることなく種々の変形が可能である。
施例に限られることなく種々の変形が可能である。
以上説明したように本発明は、ディジタル信号出力回
路に、通常の出力処理に加えて若干の回路を付加するこ
とにより、ディジタル符号による制御信号により任意に
減衰量を設定する機能を持たせて、音楽再生のレベルを
自由に可変できる効果がある。
路に、通常の出力処理に加えて若干の回路を付加するこ
とにより、ディジタル符号による制御信号により任意に
減衰量を設定する機能を持たせて、音楽再生のレベルを
自由に可変できる効果がある。
また、一般のテープレコーダ等への録音の際のフエー
ドイン、フエードアウト等の高度なオージオ処理技法
を、高品質に、たとえば、レベル変化率を一定に、しか
も容易に実施できるという効果がある。
ドイン、フエードアウト等の高度なオージオ処理技法
を、高品質に、たとえば、レベル変化率を一定に、しか
も容易に実施できるという効果がある。
さらに、この種のディジタルオーディオ機器における
アナログ信号系の音量調整器を省略することもできるの
で、コストの節減に効果がある。
アナログ信号系の音量調整器を省略することもできるの
で、コストの節減に効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示す回路のタイムチャート、第３図はCDプレー
ヤの構成の一例を示すブロック図、第４図は従来のディ
ジタル信号出力回路の一例を示す回路図である。 １……復調部、２……信号処理部、３……ディジタル信
号出力回路、４……インターフェース部、５……システ
ムバス、６……マイクロコンピュータ、７……キー入力
部・表示部、31……データバス、32……出力データレジ
スタ、33……16ビットシフトレジスタ、34……タイミン
グ発生器、35,36……アンドゲート、37……カウンタ、3
8……一致検出器、39……RSフリップフロップ、40……
レベル制御部。
第１図に示す回路のタイムチャート、第３図はCDプレー
ヤの構成の一例を示すブロック図、第４図は従来のディ
ジタル信号出力回路の一例を示す回路図である。 １……復調部、２……信号処理部、３……ディジタル信
号出力回路、４……インターフェース部、５……システ
ムバス、６……マイクロコンピュータ、７……キー入力
部・表示部、31……データバス、32……出力データレジ
スタ、33……16ビットシフトレジスタ、34……タイミン
グ発生器、35,36……アンドゲート、37……カウンタ、3
8……一致検出器、39……RSフリップフロップ、40……
レベル制御部。
Claims (4)
- 【請求項１】パラレルなディジタルオーディオ信号であ
る第一のディジタル信号を所定の様式のシリアルな第二
のデジタル信号に変換して記憶する第一の記憶手段と、
予め定めた第一の時刻信号ごとに前記第一の記憶手段か
ら前記第二のディジタル信号をシフトし、予め定めた第
二の時刻信号ごとにシフトした前記第二のディジタル信
号を最上位ビットから順次に出力する第二の記憶手段と
を備え、前記第一のディジタル信号を前記第二のディジ
タル信号に変換し定めた時間順序で出力するディジタル
信号出力回路において、 前記第二の記憶手段からの前記第二のディジタル信号の
出力開始時から音量制御信号の制御に応答して設定した
設定ビット値の期間前記第二のディジタル信号の前記最
上位ビットからの出力を禁止するよう制御する出力制御
手段を備えることを特徴とするディジタル信号出力回
路。 - 【請求項２】前記第二の記憶手段が、前記第一の時刻信
号ごとに前記第一の記憶手段から並列に記憶数値をシフ
トされて格納し前記第二の時刻信号であるクロックパル
スで駆動されるシフトレジスタを備え、 前記出力制御手段が、所定のタイミング信号を出力する
タイミング信号発生回路と、前記タイミング信号の供給
に応答して前記クロックパルスを計数して計数値を出力
するカウンタと、前記音量制御信号対応の音量設定値と
前記計数値との一致を検出して一致信号を出力する一致
検出器と、前記一致信号の供給があるまで前記クロック
パルスの前記シフトレジスタへの供給を禁止するクロッ
クパルス出力禁止回路とを備える請求項１記載のディジ
タル信号出力回路。 - 【請求項３】請求項１または２記載のディジタル信号出
力回路が、コンパクトディスクプレーヤの信号処理回路
の出力回路であるディジタル信号出力回路。 - 【請求項４】前記設定ビット値の設定が、キー入力によ
る制御指令手段の指定にしたがって前記コンパクトディ
スクプレーヤの制御用のマイクロコンピュータにより行
われる請求項３記載のディジタル信号出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289021A JP2833852B2 (ja) | 1990-10-26 | 1990-10-26 | ディジタル信号出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289021A JP2833852B2 (ja) | 1990-10-26 | 1990-10-26 | ディジタル信号出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04162812A JPH04162812A (ja) | 1992-06-08 |
| JP2833852B2 true JP2833852B2 (ja) | 1998-12-09 |
Family
ID=17737803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2289021A Expired - Fee Related JP2833852B2 (ja) | 1990-10-26 | 1990-10-26 | ディジタル信号出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833852B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01155707A (ja) * | 1987-12-11 | 1989-06-19 | Victor Co Of Japan Ltd | デジタル音量調整回路 |
| JPH01245470A (ja) * | 1988-03-28 | 1989-09-29 | Toshiba Corp | 回転ヘッド型磁気記録再生装置 |
-
1990
- 1990-10-26 JP JP2289021A patent/JP2833852B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04162812A (ja) | 1992-06-08 |
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