JP2809012B2 - CCD output signal processing circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明はＣＣＤ（電荷結合素子）
出力信号処理回路に関し、特に撮像素子として用いられ
るＣＣＤの雑音を低減するＣＣＤ出力信号処理回路に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CCD (charge coupled device).
The present invention relates to an output signal processing circuit, and more particularly to a CCD output signal processing circuit for reducing noise of a CCD used as an image sensor.
【０００２】[0002]
【従来の技術】ＣＣＤは一般に撮像素子として用いられ
るが、特に２次元の撮像素子であるエリアイメージセン
サとしての応用では、小型軽量・低消費電力・高信頼性
という特長から、従来の撮像管に代つて近年工業用カメ
ラや家庭用ＶＴＲ一体型カメラなどの分野では広く用い
られつつある。さらには半導体製造技術の発達によっ
て、より高解像度のＣＣＤが開発された結果、放送用カ
メラといった高品質の画像が要求される分野にも用いら
れ始めている。2. Description of the Related Art CCDs are generally used as image pickup devices. Particularly, when applied to area image sensors, which are two-dimensional image pickup devices, conventional image pickup tubes are used because of their small size, light weight, low power consumption, and high reliability. In recent years, they have been widely used in fields such as industrial cameras and home-use VTR integrated cameras in recent years. Furthermore, with the development of semiconductor manufacturing technology, higher resolution CCDs have been developed, and as a result, they have begun to be used in fields requiring high quality images, such as broadcast cameras.
【０００３】ところで、以上の高解像度化に伴なう問題
点はチップサイズの縮小化・高密度化により、信号電荷
量が低下する点であり、感度およびダイナミックレンジ
を確保するためには、雑音の低減化が不可欠となる。A problem with the above-mentioned high resolution is that the amount of signal charge is reduced due to the reduction in the chip size and the density, and in order to secure the sensitivity and the dynamic range, noise is required. It is indispensable to reduce this.
【０００４】上記目的を達成する従来の代表的なＣＣＤ
出力信号処理回路の第一の例としては、図３に示すよう
なクランプ回路を用いた相関二重サンプリング方式（以
下ＣＤＳ）のＣＣＤ出力信号処理回路がある。従来のＣ
ＣＤ出力信号処理回路は、図３に示すように、撮像素子
であるＣＣＤ１と、トランジスタＱ２１と抵抗Ｒ２１と
を備えＣＣＤ１の出力信号に対するバッフア増幅を行な
うバッフア回路２と、増幅器Ａ３１とコンデンサＣ３１
とトランジスタＱ３１と抵抗Ｒ３１とアナログスイッチ
Ｓ３１とを備えサンプルホールド回路３と、コンデンサ
Ｃ１と、アナログスイッチＳ１と、電源Ｖ１とを備えて
構成されていた。A conventional representative CCD for achieving the above object
A first example of the output signal processing circuit is a correlated double sampling (CDS) CCD output signal processing circuit using a clamp circuit as shown in FIG. Conventional C
As shown in FIG. 3, the CD output signal processing circuit includes a CCD 1 serving as an image pickup device, a buffer circuit 2 including a transistor Q21 and a resistor R21 and performing buffer amplification on an output signal of the CCD 1, an amplifier A31 and a capacitor C31.
And a transistor Q31, a resistor R31, and an analog switch S31. The sample and hold circuit 3, the capacitor C1, the analog switch S1, and the power supply V1 are provided.
【０００５】次に、従来の第一の例のＣＣＤ出力信号処
理回路の動作について説明する。Next, the operation of the first conventional example of the CCD output signal processing circuit will be described.
【０００６】図４は図３の回路の動作タイムチャ―トで
ある。FIG. 4 is an operation time chart of the circuit of FIG.
【０００７】まず、ＣＣＤ１より出力された信号はバッ
フア回路２の出力信号ＡとしてコンデンサＣ１に入力さ
れる。ここで、図４に示すバッフア回路２の出力信号Ａ
の１画素周期はリセット期間ＴＲと、フイードスルー期
間ＴＴと、信号期間ＴＡとに分けられ、１画素の有効信
号電圧はフイードスルー期間ＴＴの電位と信号期間ＴＡ
の電位との差として表わされる。フイードスルー期間Ｔ
Ｔでは、アナログスイッチＳ１が閉じられ、コンデンサ
Ｃ１は電源Ｖ１の電位にクランプされる。この動作によ
り、信号期間ＴＡに雑音成分が含まれていても、その直
前のフイードスルー期間ＴＴにおける信号にも同一の雑
音成分が含まれていると仮定すれば、出力信号Ａからの
雑音成分を除去できる。First, a signal output from the CCD 1 is input to the capacitor C 1 as an output signal A of the buffer circuit 2. Here, the output signal A of the buffer circuit 2 shown in FIG.
Is divided into a reset period TR, a feedthrough period TT, and a signal period TA, and the effective signal voltage of one pixel is the potential of the feedthrough period TT and the signal period TA.
Is expressed as a difference from the potential. Feedthrough period T
At T, the analog switch S1 is closed, and the capacitor C1 is clamped at the potential of the power supply V1. By this operation, even if a noise component is included in the signal period TA, the noise component from the output signal A is removed, assuming that the same noise component is also included in the signal in the immediately preceding feedthrough period TT. it can.
【０００８】このＣＤＳ回路は、クランプおよびサンプ
ル動作時に帯域外の高周波雑音成分が映像信号の帯域内
に折返されるため、この帯域外の高周波雑音成分のレベ
ルによりノイズ低減率が変化するという問題点がある
が、クランプ電位が電源Ｖ１により設定されるためＣＣ
Ｄ１の出力直流電位とは無関係に次段の信号回路に最適
な直流電位を与えることができるという大きな利点があ
ることにより、最も実用的な回路として多用されてい
る。In the CDS circuit, since a high-frequency noise component outside the band is folded back into the band of the video signal during the clamping and sampling operations, the noise reduction rate varies depending on the level of the high-frequency noise component outside the band. However, since the clamp potential is set by the power supply V1, CC
It is widely used as the most practical circuit because it has a great advantage that an optimum DC potential can be given to the next-stage signal circuit irrespective of the output DC potential of D1.
【０００９】近時、高精細テレビジョン等の撮像のよう
な高速動作時の雑音低減動作の安定化を目的とした従来
のＣＣＤ出力信号処理回路の第二の例として、特開平１
−２０８９７５号公報に記載されているようなディレイ
ラインを用いた反射型遅延差雑音除去回路（以下ＲＤＳ
回路）が提案されている。このＲＤＳ回路は、図５に示
すように、図３に示すＣＤＳ回路の同様のＣＣＤ１と、
サンプルホールド回路３とに加えて、バッフア回路２の
代りにインピーダンス整合用の抵抗Ｒ４２がトランジス
タＱ２２のエミッタに接続されたバッフア回路４と、コ
ンデンサＣ１と、アナログスイッチＳ１と、電源Ｖ１と
の代りに、ディレイラインＤＬ１とを備えて構成されて
いた。Recently, a second example of a conventional CCD output signal processing circuit for stabilizing a noise reduction operation at the time of high-speed operation such as imaging of a high-definition television is disclosed in Japanese Patent Application Laid-Open No. HEI 1 (1994) -197686.
No. 2,208,975, a reflection-type delay difference noise elimination circuit using a delay line (hereinafter referred to as RDS).
Circuit) has been proposed. This RDS circuit is, as shown in FIG. 5, a CCD1 similar to the CDS circuit shown in FIG.
In addition to the sample and hold circuit 3, instead of the buffer circuit 2, instead of the buffer circuit 4, in which an impedance matching resistor R42 is connected to the emitter of the transistor Q22, the capacitor C1, the analog switch S1, and the power supply V1, , And a delay line DL1.
【００１０】次に、図４，図５を併せ参照して従来の第
二の例のＣＣＤ出力信号処理回路の動作について説明す
る。Next, the operation of the second conventional CCD output signal processing circuit will be described with reference to FIGS.
【００１１】まず、ＣＣＤ１より出力された信号はバッ
フア回路４のトランジスタＱ２１の出力信号Ａとして抵
抗Ｒ４２を経由してディレイラインＤＬ１に入力され
る。ディレイラインＤＬ１は出力端が接地されているた
め信号が全反射し、再度入力端に戻り、図４に示すよう
な反射信号Ｂを生成する。この反射信号Ｂは、ディレイ
ラインＤＬ１の遅延時間をτとすれば、出力信号Ａに対
して反転しかつ２τだけ遅延している。抵抗Ｒ４２がデ
ィレイラインＤＬ１の特性インピーダンスＺｏと等しけ
れば、すなわち整合が取れていれば反射信号Ｂは入力端
では反射しないので信号Ａとの加算信号である信号Ｃと
なる。信号Ａの信号期間ＴＡと反射信号Ｂのフイードス
ルー期間ＴＴとが重畳するように上記遅延時間２τを設
定すれば、サンプルパルスＤによるアナログスイッチＳ
３１のオン期間では、上記重畳期間の信号電圧、すなわ
ち、フイードスルー期間ＴＴの電位と信号期間ＴＡの電
位ＶＡとの差電圧ＶＳがサンプリングされる。これによ
り、信号期間ＴＡに雑音成分が含まれていてもその直前
のフイードスルー期間ＴＴの反転信号に含まれる雑音成
分の反転値が加算されることにより除去することができ
るというものであった。First, a signal output from the CCD 1 is input as an output signal A of the transistor Q21 of the buffer circuit 4 to the delay line DL1 via the resistor R42. Since the output end of the delay line DL1 is grounded, the signal is totally reflected and returns to the input end again to generate a reflected signal B as shown in FIG. Assuming that the delay time of the delay line DL1 is τ, the reflection signal B is inverted with respect to the output signal A and is delayed by 2τ. If the resistance R42 is equal to the characteristic impedance Zo of the delay line DL1, that is, if the matching is achieved, the reflected signal B does not reflect at the input end, and becomes a signal C which is an addition signal to the signal A. If the delay time 2τ is set so that the signal period TA of the signal A and the feedthrough period TT of the reflected signal B overlap, the analog switch S by the sample pulse D
In the ON period 31, the signal voltage in the superposition period, that is, the difference voltage VS between the potential in the feedthrough period TT and the potential VA in the signal period TA is sampled. Thus, even if a noise component is included in the signal period TA, it can be removed by adding the inverted value of the noise component included in the inverted signal of the immediately preceding feedthrough period TT.
【００１２】しかし、低インピーダンスの広帯域ディレ
イラインの出力端を接地した状態で駆動する必要があ
り、上記ＤＳＣ回路に比較して出力に比較的高電位の直
流成分が含まれるバッファ回路４と、次段のサンプルホ
ールド回路３との接続性が非常に悪い。直流接続の場合
には、正負の２電源を用いた回路構成を必要とする。ま
た、消費電流も増大する。However, it is necessary to drive the low-impedance broadband delay line with its output terminal grounded, and the buffer circuit 4 whose output contains a relatively high-potential DC component as compared with the above-described DSC circuit, The connectivity with the sample and hold circuit 3 of the stage is very poor. In the case of DC connection, a circuit configuration using two positive and negative power supplies is required. In addition, current consumption increases.
【００１３】一例として、ディレイラインＤＬ１の特性
インピーダンスＺｏを５００Ωとし、トランジスタＱ２
１のエミッタ電位を８．５Ｖとし、抵抗Ｒ２１はＲ４２
よりも抵抗値が非常に大きいとすると、トランジスタＱ
２１のエミッタ電流は、ディレイラインＤＬ１の直流抵
抗が無視できるので抵抗Ｒ４２の値すなわち特性インピ
ーダンスＺｏと同一の５００Ωで決まり、ディレイライ
ンＤＬ１の出力端が接地されているので、トランジスタ
Ｑ２１のエミッタ電流は１７ｍＡとなる。また次段サン
プルホールド回路３のトランジスタＱ３１のエミッタ電
源は負の電圧源を用いる必要があった。As an example, the characteristic impedance Zo of the delay line DL1 is 500Ω, and the transistor Q2
1 is set to 8.5 V, and the resistor R21 is connected to R42.
If the resistance value is much larger than
Since the DC current of the delay line DL1 is negligible, the emitter current of the transistor Q21 is determined by the value of the resistor R42, that is, 500Ω which is the same as the characteristic impedance Zo. The output terminal of the delay line DL1 is grounded. 17 mA. Further, it was necessary to use a negative voltage source as the emitter power supply of the transistor Q31 of the next-stage sample hold circuit 3.
【００１４】[0014]
【発明が解決しようとする課題】上述した従来のＣＣＤ
出力信号処理回路は、第一の例のＣＤＳ回路はクランプ
動作時の広帯域雑音成分の映像信号帯域内への折返しが
発生するという欠点があった。上記欠点を解消し高速動
作時の雑音低減動作が安定化した第二の例のＲＤＳ回路
は、低インピーダンスの広帯域ディレイラインの出力端
を接地した状態で駆動する必要があり、上記ＤＳＣ回路
に比較して出力に比較的高電位の直流成分が含まれるＣ
ＣＤ出力回路および次段との接続性が非常に悪く、直流
接続では正負の２電源を用いた回路構成を必要とした
り、回路規模や消費電流の増大、あるいは使用可能素子
の制約等があり、一方、交流接続では低周波領域での時
定数の確保が不十分なためサグが発生するという欠点が
あった。The conventional CCD described above.
In the output signal processing circuit, the CDS circuit of the first example has a drawback that a wideband noise component is turned back into the video signal band during the clamp operation. The RDS circuit of the second example, in which the above disadvantages are eliminated and the noise reduction operation at the time of high-speed operation is stabilized, needs to be driven with the output end of the low-impedance wideband delay line grounded. Output contains a relatively high potential DC component
The connectivity between the CD output circuit and the next stage is very poor, and the DC connection requires a circuit configuration using two positive and negative power supplies, increases the circuit scale and current consumption, and limits available elements. On the other hand, the AC connection has a disadvantage that sag occurs because the time constant in the low frequency region is insufficiently secured.
【００１５】[0015]
【課題を解決するための手段】本発明のＣＣＤ出力信号
処理回路は、半導体基板上に形成された光電子変換素子
群を有し予め定めた走査パターンによりこの光電子変換
素子群により光電変換された信号電荷を検出し映像信号
として順次出力するＣＣＤの出力信号を受け予め定めた
出力インピーダンスで出力するバッファ増幅器と、特性
インピーダンスが前記出力インピーダンスと等しく入力
端子が前記バッファ増幅器の出力端と次段回路の入力端
とに共通接続され前記バッファ増幅器の出力を予め定め
た時間遅延させる遅延線と、前記遅延線の出力端子に接
続され前記遅延線を経由して前記次段回路に予め設定し
た電位を供給する電圧源とを備えて構成されている。A CCD output signal processing circuit according to the present invention has a photoelectric conversion element group formed on a semiconductor substrate and has a signal which is photoelectrically converted by the photoelectric conversion element group according to a predetermined scanning pattern. A buffer amplifier that detects an electric charge and sequentially outputs as an image signal a CCD output signal and outputs the signal at a predetermined output impedance; and a characteristic impedance equal to the output impedance and an input terminal connected to the output terminal of the buffer amplifier and a next stage circuit. A delay line that is commonly connected to an input terminal and delays the output of the buffer amplifier for a predetermined time, and supplies a preset potential to the next-stage circuit via the delay line connected to the output terminal of the delay line And a voltage source.
【００１６】[0016]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Next, embodiments of the present invention will be described with reference to the drawings.
【００１７】図１は本発明のＣＣＤ出力信号処理回路の
第一の実施例を示す回路図である。本実施例のＣＣＤ出
力信号処理回路は、図１に示すように、図５の従来のＲ
ＤＳ回路と同様の撮像素子であるＣＣＤ１と、バッフア
回路４と、サンプルホールド回路３とディレイラインＤ
Ｌ１とに加えて、ディレイラインＤＬ１の出力端に接続
されトランジスタＱ５１と電源Ｖ５１とから成る電圧源
５を備えて構成される。FIG. 1 is a circuit diagram showing a first embodiment of a CCD output signal processing circuit according to the present invention. As shown in FIG. 1, the CCD output signal processing circuit of the present embodiment uses the conventional R signal of FIG.
CCD 1, which is an image sensor similar to the DS circuit, a buffer circuit 4, a sample hold circuit 3, and a delay line D
L1 and a voltage source 5 connected to the output terminal of the delay line DL1 and including a transistor Q51 and a power supply V51.
【００１８】次に、本実施例の動作について説明する。Next, the operation of this embodiment will be described.
【００１９】まず、図５の従来のＲＤＳ回路と同様に、
ＣＣＤ１より出力された信号が、バッファ回路４の抵抗
Ｒ４２を介してディレイラインＤＬ１を駆動し、反射信
号Ｂを生成し、加算信号である信号Ｃを生成する。ここ
で、信号Ｃの交流成分については、従来の信号Ｃの交流
成分と同じであるが、直流電位は０Ｖではなく、電圧源
５により与えられる電位ｖ２となる。電圧源５は、電源
５１の電位ｖ１を入力とするトランジスタＱ５１から成
るエミッタホロワであり、したがって、電位ｖ２は電位
ｖ１よりトランジスタＱ５１のベースエミッタ間電圧分
だけ高い。First, like the conventional RDS circuit of FIG.
The signal output from the CCD 1 drives the delay line DL1 via the resistor R42 of the buffer circuit 4, generates a reflection signal B, and generates a signal C which is an addition signal. Here, the AC component of the signal C is the same as the AC component of the conventional signal C, but the DC potential is not 0 V but the potential v2 given by the voltage source 5. The voltage source 5 is an emitter follower including a transistor Q51 to which the potential v1 of the power supply 51 is input. Therefore, the potential v2 is higher than the potential v1 by a voltage between the base and the emitter of the transistor Q51.
【００２０】一例として、ディレイラインＤＬ１の特性
インピーダンスＺｏを５００Ωとし、トランジスタＱ５
１のベースエミッタ間電圧を０．７Ｖ電位ｖ１を２．８
Ｖしたがって電位ｖ２は３．５Ｖ、トランジスタＱ２１
のエミッタ電位を８．５Ｖとし、抵抗Ｒ２１はＲ４２よ
りも抵抗値が非常に大きいとすると、トランジスタＱ２
１のエミッタ電流は、ディレイラインＤＬ１の直流抵抗
が無視できるので抵抗Ｒ４２の値すなわち特性インピー
ダンスＺｏと同一の５００Ωで決まり、１０ｍＡとな
る。これは、同一の条件でにおける従来のＲＤＳ回路の
トランジスタＱ２１のエミッタ電流１７ｍＡに比較し相
当低減されている。従来必要であった次段サンプルホー
ルド回路３のトランジスタＱ３１の負の電圧源は不要と
なる。As an example, the characteristic impedance Zo of the delay line DL1 is set to 500Ω, and the transistor Q5
1 is 0.7 V and the potential v1 is 2.8.
V and therefore the potential v2 is 3.5 V, the transistor Q21
Is assumed to be 8.5 V and the resistance of the resistor R21 is much larger than that of the resistor R42, the transistor Q2
Since the direct current resistance of the delay line DL1 can be ignored, the emitter current of 1 is determined by the value of the resistor R42, that is, 500Ω which is the same as the characteristic impedance Zo, and is 10 mA. This is considerably reduced compared to the 17 mA emitter current of the transistor Q21 of the conventional RDS circuit under the same conditions. The negative voltage source of the transistor Q31 of the next-stage sample-and-hold circuit 3, which is conventionally required, becomes unnecessary.
【００２１】このように、ディレイラインＤＬ１の入力
端の電位は、トランジスタＱ２１の電流とは無関係に電
圧源５により決定されるので、バッファ回路４等のＣＣ
Ｄ出力回路系と次段の信号処理回路系との直流電圧を独
立に設定した接続が可能である。したがって、通常５Ｖ
の単一電源で構成されるサンプルホールド回路３を次段
として容易に接続できる。As described above, the potential of the input terminal of the delay line DL1 is determined by the voltage source 5 regardless of the current of the transistor Q21.
Connection in which the DC voltage between the D output circuit system and the signal processing circuit system of the next stage is independently set is possible. Therefore, usually 5V
Can be easily connected as the next stage.
【００２２】次に、本発明の第二の実施例について説明
する。Next, a second embodiment of the present invention will be described.
【００２３】図２は、本発明の第二の実施例を示す回路
図である。前述の第一の実施例に対する本実施例の相違
点は、電圧源５の代りに、オプチカルブラックレベル保
持回路６を備えることである。FIG. 2 is a circuit diagram showing a second embodiment of the present invention. The difference of this embodiment from the first embodiment is that an optical black level holding circuit 6 is provided instead of the voltage source 5.
【００２４】オプチカルブラックレベル保持回路６は、
増幅器Ａ３１の出力におけるオプチカルブラックレベル
のサンプルホールド回路６１と、増幅器Ａ６１と、オプ
チカルブラックレベルに対する増幅器Ａ６１の基準電圧
ｖ３を供給する電源Ｖ６１と、ローパスフィルタ６２と
出力のトランジスタＱ６１とを備える。The optical black level holding circuit 6
It comprises a sample-and-hold circuit 61 for an optical black level at the output of the amplifier A31, an amplifier A61, a power supply V61 for supplying a reference voltage v3 of the amplifier A61 for the optical black level, a low-pass filter 62, and an output transistor Q61.
【００２５】本実施例は、ＣＣＤ１の出力信号に直流電
位の基準となるオプチカルブラックレベルの出力期間が
含まれている場合に用いる回路である。この場合、増幅
器Ａ３１の出力におけるオプチカルブラックレベルをサ
ンプルホールド回路６１で検出する。検出結果を増幅器
Ａ６１で増幅しローパスフィルタ６２を介してトランジ
スタＱ６１の電圧源とする。これにより、第一の実施例
におけるトランジスタＱ５１の基準電位ｖ１が固定であ
ることによる温度等の変動に基ずく後段の電位の変動
を、オプチカルブラックレベルの帰還により直流的に安
定化するよう改善できる。This embodiment is a circuit used when the output signal of the CCD 1 includes an output period of an optical black level serving as a reference of a DC potential. In this case, the optical black level at the output of the amplifier A31 is detected by the sample and hold circuit 61. The detection result is amplified by an amplifier A61, and used as a voltage source of a transistor Q61 via a low-pass filter 62. As a result, it is possible to improve the fluctuation of the potential at the subsequent stage based on the fluctuation of the temperature or the like due to the fixed reference potential v1 of the transistor Q51 in the first embodiment to be stabilized in a DC manner by feedback of the optical black level. .
【００２６】[0026]
【発明の効果】以上説明したように、本発明のＣＣＤ出
力信号処理回路は、遅延線の出力端子に接続されこの遅
延線を経由して次段回路に予め設定した電位を供給する
電圧源を備えているので、上記次段回路に最適な直流バ
イアス電圧を与えることができ、この次段回路を一電源
の単純かつ小規模な回路で構成できるとともに消費電流
を低減できるという効果がある。As described above, the CCD output signal processing circuit of the present invention comprises a voltage source connected to the output terminal of a delay line and supplying a preset potential to the next stage circuit via the delay line. With this arrangement, an optimum DC bias voltage can be applied to the next-stage circuit, and the next-stage circuit can be constituted by a simple and small-scale circuit with one power supply, and the current consumption can be reduced.
【図１】本発明のＣＣＤ出力信号処理回路の第一の実施
例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of a CCD output signal processing circuit of the present invention.
【図２】本発明のＣＣＤ出力信号処理回路の第二の実施
例を示す回路図である。FIG. 2 is a circuit diagram showing a second embodiment of the CCD output signal processing circuit of the present invention.
【図３】従来のＣＣＤ出力信号処理回路の第一の例を示
す回路図である。FIG. 3 is a circuit diagram showing a first example of a conventional CCD output signal processing circuit.
【図４】ＣＣＤ出力信号処理回路における各部の波形を
示す波形図である。FIG. 4 is a waveform chart showing waveforms at various parts in a CCD output signal processing circuit.
【図５】従来のＣＣＤ出力信号処理回路の第二の例を示
す回路図である。FIG. 5 is a circuit diagram showing a second example of a conventional CCD output signal processing circuit.
１ ＣＣＤ ２，４ バッファ回路 ３，６１ サンプルホールド回路 ５ 電圧源 ６ オプチカルブラックレベル保持回路 ６２ ローパスフィルタ Ａ３１，Ａ６１ 増幅器 Ｃ１，Ｃ３１ コンデンサ Ｑ２１，Ｑ３１，Ｑ５１，Ｑ６１ トランジスタ Ｒ１，Ｒ２１，Ｒ３１，Ｒ４２ 抵抗 Ｓ１，Ｓ３１ アナログスイッチ Ｖ１，Ｖ５１，Ｖ６１ 電源 ＤＬ１ ディレイライン DESCRIPTION OF SYMBOLS 1 CCD 2,4 Buffer circuit 3,61 Sample hold circuit 5 Voltage source 6 Optical black level holding circuit 62 Low pass filter A31, A61 Amplifier C1, C31 Capacitor Q21, Q31, Q51, Q61 Transistor R1, R21, R31, R42 Resistance S1 , S31 Analog switch V1, V51, V61 Power supply DL1 Delay line
Claims (2)
子群を有し予め定めた走査パターンによりこの光電子変
換素子群により光電変換された信号電荷を検出し映像信
号として順次出力するＣＣＤの出力信号を受け予め定め
た出力インピーダンスで出力するバッファ増幅器と、 特性インピーダンスが前記出力インピーダンスと等しく
入力端子が前記バッファ増幅器の出力端と次段回路の入
力端とに共通接続され前記バッファ増幅器の出力を予め
定めた時間遅延させる遅延線と、 前記遅延線の出力端子に接続され前記遅延線を経由して
前記次段回路に予め設定した電位を供給する電圧源とを
備えることを特徴とするＣＣＤ出力信号処理回路。1. A CCD output signal having a photoelectric conversion element group formed on a semiconductor substrate, detecting a signal charge photoelectrically converted by the photoelectric conversion element group according to a predetermined scanning pattern, and sequentially outputting the signal charge as a video signal. A buffer amplifier that receives the output of the buffer amplifier with a predetermined output impedance and has a characteristic impedance equal to the output impedance and an input terminal commonly connected to the output terminal of the buffer amplifier and the input terminal of the next-stage circuit. A CCD output signal, comprising: a delay line for delaying a predetermined time; and a voltage source connected to an output terminal of the delay line and supplying a preset potential to the next-stage circuit via the delay line. Processing circuit.
定めた期間における直流電位をサンプルホールドするサ
ンプルホールド回路と、 前記サンプルホールド回路の出力を予め定めた基準電位
と比較し差電圧を出力する比較回路と、 前記差電圧を平滑化するローパスフィルタとを備えるこ
とを特徴とする請求項１記載のＣＣＤ出力信号処理回
路。2. A sample-and-hold circuit in which the voltage source samples and holds a DC potential of the output of the next-stage circuit during a predetermined period, and compares the output of the sample-and-hold circuit with a predetermined reference potential to determine a difference voltage. 2. The CCD output signal processing circuit according to claim 1, further comprising: a comparison circuit for outputting; and a low-pass filter for smoothing the difference voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4287224A JP2809012B2 (en) | 1992-10-26 | 1992-10-26 | CCD output signal processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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