JP2800723B2 - リードソロモン復号器の誤り位置検出回路 - Google Patents
リードソロモン復号器の誤り位置検出回路Info
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- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
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- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
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Description
【０００１】
【産業上の利用分野】本発明は（電気的、無線または他
のあらゆる適当な信号による）伝送の間デジタルデータ
に生ずる誤りを訂正するためのリードソロモン復号器に
関し、より詳細には訂正されるデータと訂正値を適当な
順序で与えるリードソロモン復号器の方法と装置に関す
る。
のあらゆる適当な信号による）伝送の間デジタルデータ
に生ずる誤りを訂正するためのリードソロモン復号器に
関し、より詳細には訂正されるデータと訂正値を適当な
順序で与えるリードソロモン復号器の方法と装置に関す
る。
【０００２】
【従来の技術】リードソロモン（ＲＳ）符号化はＲＳ符
号の形で伝送するためデータのパケットを与えることか
ら成り、該データのパケットは受信機でＲＳ符号を取り
出し訂正される。ＲＳ符号は２ｔ個の異なる根を有する
次数が２ｔの生成多項式の倍数である次数がＭ−１の多
項式の係数を含むＭ個のデジタルデータの組である。Ｒ
Ｓ符号として伝送した場合、ｔ個の誤り係数まで位置が
検出され訂正できる。
号の形で伝送するためデータのパケットを与えることか
ら成り、該データのパケットは受信機でＲＳ符号を取り
出し訂正される。ＲＳ符号は２ｔ個の異なる根を有する
次数が２ｔの生成多項式の倍数である次数がＭ−１の多
項式の係数を含むＭ個のデジタルデータの組である。Ｒ
Ｓ符号として伝送した場合、ｔ個の誤り係数まで位置が
検出され訂正できる。
【０００３】更に、ＲＳ符号の係数は有限体の要素に含
まれている。伝送される係数がｎビットならば、ＧＦ
（２n ）で示す２n 要素の有限体が使用される。この有
限体では、ＲＳ符号はＮ＝２n −１までの係数を含んで
いる。
まれている。伝送される係数がｎビットならば、ＧＦ
（２n ）で示す２n 要素の有限体が使用される。この有
限体では、ＲＳ符号はＮ＝２n −１までの係数を含んで
いる。
【０００４】有限体において、二つの数の加算は二つの
数の間でビット対ビットの排他的ＯＲで表される。従っ
て、αが有限体の任意の要素であればα＋α＝０であ
る。乗算は有限体の二つの要素の積も有限体のある要素
であるように表される。このように、有限体の非ゼロの
要素は該有限体の他の非ゼロで非単位要素の累乗であ
る。Ｎ＋１個の要素の有限体で、累乗はαが有限体の非
ゼロで非単位の要素でありｉが正または負の整数の時、
モジュールＮ、すなわちαi ＝αi+N で表される。従っ
て、Ｎ＋１個の要素の有限体の非ゼロの要素は次のよう
に書けるα0 ，α1，…，αN-1 。
数の間でビット対ビットの排他的ＯＲで表される。従っ
て、αが有限体の任意の要素であればα＋α＝０であ
る。乗算は有限体の二つの要素の積も有限体のある要素
であるように表される。このように、有限体の非ゼロの
要素は該有限体の他の非ゼロで非単位要素の累乗であ
る。Ｎ＋１個の要素の有限体で、累乗はαが有限体の非
ゼロで非単位の要素でありｉが正または負の整数の時、
モジュールＮ、すなわちαi ＝αi+N で表される。従っ
て、Ｎ＋１個の要素の有限体の非ゼロの要素は次のよう
に書けるα0 ，α1，…，αN-1 。
【０００５】ＲＳ符号に基づき、データａN-2t-1，…，
ａ0 の組を伝送するため、次の多項式を構成する： ａ（ｘ）＝ａN-2t-1ｘN-2t-1＋…＋ａ1 ｘ＋ａ0
ａ0 の組を伝送するため、次の多項式を構成する： ａ（ｘ）＝ａN-2t-1ｘN-2t-1＋…＋ａ1 ｘ＋ａ0
【０００６】ｒ（ｘ）が多項式ｘ2tａ（ｘ）を生成多項
式で割った剰余である時、多項式Ａ（ｘ） Ａ（ｘ）＝ｘ2tａ（ｘ）＋ｒ（ｘ） の係数が伝送される。このように、多項式Ａ（ｘ）の係
数ＡがＲＳ符号を構成し、２ｔからＮ−１の次数に対応
する係数が送信される係数ａである。伝送においては誤
りを受け、受信された係数Ａの幾つかは誤っている。
式で割った剰余である時、多項式Ａ（ｘ） Ａ（ｘ）＝ｘ2tａ（ｘ）＋ｒ（ｘ） の係数が伝送される。このように、多項式Ａ（ｘ）の係
数ＡがＲＳ符号を構成し、２ｔからＮ−１の次数に対応
する係数が送信される係数ａである。伝送においては誤
りを受け、受信された係数Ａの幾つかは誤っている。
【０００７】誤りの訂正は次のように行なわれる。次数
が２ｔ−１のシンドローム多項式Ｓ（ｘ）（以下ではシ
ンドロームと呼ぶ）が形成され、次数ｉ（ｉ＝０，１，
…，２ｔ−１）の項の係数は次のように書ける Ｓi ＝Ａ（αi ） ここに、α0 ，α1 ，…，α2t-1は生成多項式の根であ
る。伝送に誤りが生じなければ、生成多項式の根は多項
式Ａ（ｘ）の根でもあるのでシンドロームはゼロであ
る。
が２ｔ−１のシンドローム多項式Ｓ（ｘ）（以下ではシ
ンドロームと呼ぶ）が形成され、次数ｉ（ｉ＝０，１，
…，２ｔ−１）の項の係数は次のように書ける Ｓi ＝Ａ（αi ） ここに、α0 ，α1 ，…，α2t-1は生成多項式の根であ
る。伝送に誤りが生じなければ、生成多項式の根は多項
式Ａ（ｘ）の根でもあるのでシンドロームはゼロであ
る。
【０００８】他方、誤り位置検出多項式と呼ばれ次数が
ｔ以下である多項式λ（ｘ）と、誤り訂正多項式と呼ば
れ次数がｔ未満である多項式Ｒ（ｘ）は次のようにな
る： ｘ2tγ（ｘ）＋λ（ｘ）Ｓ（ｘ）＝Ｒ（ｘ） ここに、γ（ｘ）は決定されない多項式である。
ｔ以下である多項式λ（ｘ）と、誤り訂正多項式と呼ば
れ次数がｔ未満である多項式Ｒ（ｘ）は次のようにな
る： ｘ2tγ（ｘ）＋λ（ｘ）Ｓ（ｘ）＝Ｒ（ｘ） ここに、γ（ｘ）は決定されない多項式である。
【０００９】多項式λ（ｘ）は多くてもｔ個の異なる根
を有している。もし、αr が多項式λ（ｘ）の根であれ
ば、係数ＡN-r は誤りと共に伝送される。この係数に対
する誤りは次のように表される： ｅr ＝Ｒ（αr ）／αr λ′（αr ） （１） ここに、λ′は多項式λの導関数多項式である。
を有している。もし、αr が多項式λ（ｘ）の根であれ
ば、係数ＡN-r は誤りと共に伝送される。この係数に対
する誤りは次のように表される： ｅr ＝Ｒ（αr ）／αr λ′（αr ） （１） ここに、λ′は多項式λの導関数多項式である。
【００１０】ユークリッドアルゴリズムは多項式λ
（ｘ）とＲ（ｘ）を計算するため使用される。ユークリ
ッドアルゴリズムは次の式から出発する ０ｘ2t＋１Ｓ（ｘ）＝Ｓ（ｘ） １ｘ2t＋０Ｓ（ｘ）＝ｘ2t 更に、多くとも２ｔ個のステップのそれぞれで、式の１
つを２つの式の線形結合の式と置き換えることにより新
しい系が上記の式から形成され、右辺の次数の一番高い
項が打ち消される。２つの上記の式の中で、右辺の次数
の一番低い式が残る。この操作は次数がｔ未満の右辺の
式が得られるまで同じ方法で繰り返される。右辺は多項
式Ｒ（ｘ）であり、多項式λ（ｘ）は同じ式でＳ（ｘ）
を乗じたものである。
（ｘ）とＲ（ｘ）を計算するため使用される。ユークリ
ッドアルゴリズムは次の式から出発する ０ｘ2t＋１Ｓ（ｘ）＝Ｓ（ｘ） １ｘ2t＋０Ｓ（ｘ）＝ｘ2t 更に、多くとも２ｔ個のステップのそれぞれで、式の１
つを２つの式の線形結合の式と置き換えることにより新
しい系が上記の式から形成され、右辺の次数の一番高い
項が打ち消される。２つの上記の式の中で、右辺の次数
の一番低い式が残る。この操作は次数がｔ未満の右辺の
式が得られるまで同じ方法で繰り返される。右辺は多項
式Ｒ（ｘ）であり、多項式λ（ｘ）は同じ式でＳ（ｘ）
を乗じたものである。
【００１１】１９８５年５月のＮｏ５，ｖｏｌ．Ｃ−３
４のコンピュータ関連ＩＥＥＥ会報の記事“パイプライ
ンリードソロモン復号器のＶＬＳＩ設計”には、ユーク
リッドアルゴリズムの使用例と、この例のユークリッド
アルゴリズムを実施する回路が記載されている。この回
路はアルゴリズムの各ステップを計算するため比較的複
雑なセルを必要とするため特に複雑である。更に、各計
算セルは特別な場合（例えば、ゼロ多項式の係数）を考
慮するように設計する必要がある。
４のコンピュータ関連ＩＥＥＥ会報の記事“パイプライ
ンリードソロモン復号器のＶＬＳＩ設計”には、ユーク
リッドアルゴリズムの使用例と、この例のユークリッド
アルゴリズムを実施する回路が記載されている。この回
路はアルゴリズムの各ステップを計算するため比較的複
雑なセルを必要とするため特に複雑である。更に、各計
算セルは特別な場合（例えば、ゼロ多項式の係数）を考
慮するように設計する必要がある。
【００１２】
【課題を解決するための手段】本発明の目的はユークリ
ッドアルゴリズムを実施する特に簡単な回路を提示する
ことである。
ッドアルゴリズムを実施する特に簡単な回路を提示する
ことである。
【００１３】本発明の更に他の目的はユークリッドアル
ゴリズムを実施する該回路の制御法を提示することであ
る。
ゴリズムを実施する該回路の制御法を提示することであ
る。
【００１４】本発明の実施態様において、リードソロモ
ン符号器は、次数が２ｔ−１のシンドローム多項式の係
数に対応した値と、１に等しい二番目の値を除いて全て
がゼロである値で内容がそれぞれ初期化される一番目と
二番目のレジスタの組と、一番目と二番目のレジスタの
組の出力に接続され、１で初期化される三番目の組の最
後のレジスタの値を除いてゼロである値で内容が初期化
される三番目と四番目のレジスタの組を含んでいる。
ン符号器は、次数が２ｔ−１のシンドローム多項式の係
数に対応した値と、１に等しい二番目の値を除いて全て
がゼロである値で内容がそれぞれ初期化される一番目と
二番目のレジスタの組と、一番目と二番目のレジスタの
組の出力に接続され、１で初期化される三番目の組の最
後のレジスタの値を除いてゼロである値で内容が初期化
される三番目と四番目のレジスタの組を含んでいる。
【００１５】計算回路は、一番目と二番目の組の各レジ
スタと関係を有しており、前記一番目と二番目の組の前
のレジスタの内容と三番目の組の最後のレジスタの内容
との乗算結果と、三番目と四番目の組の当該レジスタの
内容と一番目の組の最後のレジスタの乗算結果との和を
前記一番目と二番目の組の各レジスタに与えている。
スタと関係を有しており、前記一番目と二番目の組の前
のレジスタの内容と三番目の組の最後のレジスタの内容
との乗算結果と、三番目と四番目の組の当該レジスタの
内容と一番目の組の最後のレジスタの乗算結果との和を
前記一番目と二番目の組の各レジスタに与えている。
【００１６】本実施態様は更に、一番目の数と一番目の
数を１だけ越える数でそれぞれ初期化されるカウンタと
表示レジスタを含んでおり、該表示レジスタはカウンタ
出力に接続されている。
数を１だけ越える数でそれぞれ初期化されるカウンタと
表示レジスタを含んでおり、該表示レジスタはカウンタ
出力に接続されている。
【００１７】シーケンサは、（ａ）カウンタの内容が表
示レジスタの内容以上であれば、または一番目の組の最
後のレジスタの内容がゼロであれば、一番目と二番目の
レジスタの組の書き込みを行い、カウンタの内容を減少
させるため、または、（ｂ）カウンタの内容が表示レジ
スタの内容未満であり、一番目の組の最後のレジスタの
内容がゼロでなければ、一番目、二番目、三番目、四番
目のレジスタの組と表示レジスタの書き込みを行うため
与えられている。シーケンサはカウンタの内容がｔだけ
減少すると停止する。
示レジスタの内容以上であれば、または一番目の組の最
後のレジスタの内容がゼロであれば、一番目と二番目の
レジスタの組の書き込みを行い、カウンタの内容を減少
させるため、または、（ｂ）カウンタの内容が表示レジ
スタの内容未満であり、一番目の組の最後のレジスタの
内容がゼロでなければ、一番目、二番目、三番目、四番
目のレジスタの組と表示レジスタの書き込みを行うため
与えられている。シーケンサはカウンタの内容がｔだけ
減少すると停止する。
【００１８】本発明の実施態様によれば、各計算回路
は、一番目と三番目の組の最後のレジスタのビットを連
続して受けるそれぞれ一番目と二番目のラインと、二番
目のラインが１ならば一番目と二番目の組の関連レジス
タの出力を伝える一番目のゲートの組と、二番目のライ
ンが１ならば三番目と四番目の組の関連レジスタの出力
を伝える二番目のゲートの組と、一番目と二番目のゲー
トの組の出力を受ける一番目の加算器と、一番目の加算
器の出力を乗算レジスタの内容に加える二番目の加算器
と、を含んでおり、乗算レジスタの内容は左側に連続的
にシフトされ、移動子は有限体内で乗算が行なわれるよ
うに該内容と再結合される。
は、一番目と三番目の組の最後のレジスタのビットを連
続して受けるそれぞれ一番目と二番目のラインと、二番
目のラインが１ならば一番目と二番目の組の関連レジス
タの出力を伝える一番目のゲートの組と、二番目のライ
ンが１ならば三番目と四番目の組の関連レジスタの出力
を伝える二番目のゲートの組と、一番目と二番目のゲー
トの組の出力を受ける一番目の加算器と、一番目の加算
器の出力を乗算レジスタの内容に加える二番目の加算器
と、を含んでおり、乗算レジスタの内容は左側に連続的
にシフトされ、移動子は有限体内で乗算が行なわれるよ
うに該内容と再結合される。
【００１９】本発明の実施態様によれば、カウンタは表
示レジスタの出力に接続され、シーケンサはステップ
（ｂ）でカウンタの書き込みを行い、カウンタを減少さ
せる。
示レジスタの出力に接続され、シーケンサはステップ
（ｂ）でカウンタの書き込みを行い、カウンタを減少さ
せる。
【００２０】本発明の他の実施態様はリードソロモン符
号として伝送されたデータのｔ個の誤りまで訂正するに
必要な係数を決定する方法を提示している。この方法
は、次数が２ｔ−１のシンドローム多項式の係数を決定
すること、一番目のレジスタの組にシンドローム多項式
の係数を記憶し、１に等しい二番目の係数を除き全てゼ
ロである係数を二番目のレジスタの組に記憶し、カウン
タ（ｄＲ）に一番目の数を記憶すること、１に等しい最
後の係数を除き全てゼロである係数を三番目のレジスタ
の組に記憶すること、全てゼロである係数を四番目のレ
ジスタの組に記憶すること、一番目の数を１だけ越える
数を表示レジスタに記憶すること、（ａ）カウンタの内
容が表示レジスタの内容以上であれば、または一番目の
組の最後のレジスタの内容がゼロであれば、一番目と二
番目の組の前のレジスタの内容と三番目の組の最後のレ
ジスタの内容との乗算結果と、三番目と四番目の組の当
該レジスタの内容と一番目の組の最後のレジスタの乗算
結果との和を一番目と二番目の組の各レジスタに記憶
し、カウンタを減少すること、（ｂ）一番目と二番目の
レジスタの組の内容とカウンタの内容を三番目と四番目
のレジスタの組と表示レジスタに転送すること、の各ス
テップを含み、カウンタの内容がｔだけ減少するまで
（ａ）または（ｂ）のステップを繰り返し、一番目と二
番目のレジスタの組の中で誤り訂正多項式の係数と誤り
位置検出多項式の係数を読み出すことの各ステップを含
んでいる。
号として伝送されたデータのｔ個の誤りまで訂正するに
必要な係数を決定する方法を提示している。この方法
は、次数が２ｔ−１のシンドローム多項式の係数を決定
すること、一番目のレジスタの組にシンドローム多項式
の係数を記憶し、１に等しい二番目の係数を除き全てゼ
ロである係数を二番目のレジスタの組に記憶し、カウン
タ（ｄＲ）に一番目の数を記憶すること、１に等しい最
後の係数を除き全てゼロである係数を三番目のレジスタ
の組に記憶すること、全てゼロである係数を四番目のレ
ジスタの組に記憶すること、一番目の数を１だけ越える
数を表示レジスタに記憶すること、（ａ）カウンタの内
容が表示レジスタの内容以上であれば、または一番目の
組の最後のレジスタの内容がゼロであれば、一番目と二
番目の組の前のレジスタの内容と三番目の組の最後のレ
ジスタの内容との乗算結果と、三番目と四番目の組の当
該レジスタの内容と一番目の組の最後のレジスタの乗算
結果との和を一番目と二番目の組の各レジスタに記憶
し、カウンタを減少すること、（ｂ）一番目と二番目の
レジスタの組の内容とカウンタの内容を三番目と四番目
のレジスタの組と表示レジスタに転送すること、の各ス
テップを含み、カウンタの内容がｔだけ減少するまで
（ａ）または（ｂ）のステップを繰り返し、一番目と二
番目のレジスタの組の中で誤り訂正多項式の係数と誤り
位置検出多項式の係数を読み出すことの各ステップを含
んでいる。
【００２１】本発明の実施態様によれば、一番目と三番
目の組は２ｔ−１個のレジスタを含み、二番目と四番目
の組がｔ＋１個のレジスタを含んでいる。二番目の組の
一番目のレジスタが前記二番目の組の最後のレジスタの
内容から得られた和を受ける。
目の組は２ｔ−１個のレジスタを含み、二番目と四番目
の組がｔ＋１個のレジスタを含んでいる。二番目の組の
一番目のレジスタが前記二番目の組の最後のレジスタの
内容から得られた和を受ける。
【００２２】本発明の実施態様によれば、ステップ
（ｂ）において、カウンタの内容と表示レジスタの内容
が入れ替えられ、カウンタが減少する。
（ｂ）において、カウンタの内容と表示レジスタの内容
が入れ替えられ、カウンタが減少する。
【００２３】本発明の実施態様によれば、カウンタに最
初記憶される数はｔである。
初記憶される数はｔである。
【００２４】本発明の実施態様によれば、乗算結果の和
がそれぞれ、一番目の組の最後のレジスタのビットと三
番目および四番目の組のレジスタの内容を連続して一番
目の部分的な乗算を行なうこと、三番目の組の最後のレ
ジスタのビットと一番目および二番目の組のレジスタの
内容を連続して二番目の部分的な乗算を行なうこと、一
番目と二番目の部分的な乗算結果を連続的に加算し、こ
れらの加算結果を加算毎に左にシフトされるレジスタの
内容に加えること、の各ステップに基づき得られる。
がそれぞれ、一番目の組の最後のレジスタのビットと三
番目および四番目の組のレジスタの内容を連続して一番
目の部分的な乗算を行なうこと、三番目の組の最後のレ
ジスタのビットと一番目および二番目の組のレジスタの
内容を連続して二番目の部分的な乗算を行なうこと、一
番目と二番目の部分的な乗算結果を連続的に加算し、こ
れらの加算結果を加算毎に左にシフトされるレジスタの
内容に加えること、の各ステップに基づき得られる。
【００２５】
【実施例】ユークリッドアルゴリズムの実施は次の体系
の式から発生する： ０ｘ2t＋１Ｓ（ｘ）＝Ｓ（ｘ） １ｘ2t＋０Ｓ（ｘ）＝ｘ2t
の式から発生する： ０ｘ2t＋１Ｓ（ｘ）＝Ｓ（ｘ） １ｘ2t＋０Ｓ（ｘ）＝ｘ2t
【００２６】本発明によれば、レジスタの組Ｒ、レジス
タの組λ、およびカウンタｄＲはユークリッドアルゴリ
ズムを実施することにより得られる連続した体系の一番
目の式に関係している。同様に、レジスタの組Ｑ、レジ
スタの組μ、および表示レジスタｄＱは連続した体系の
二番目の式に関係している。
タの組λ、およびカウンタｄＲはユークリッドアルゴリ
ズムを実施することにより得られる連続した体系の一番
目の式に関係している。同様に、レジスタの組Ｑ、レジ
スタの組μ、および表示レジスタｄＱは連続した体系の
二番目の式に関係している。
【００２７】レジスタの組Ｒは２ｔ個のレジスタ、Ｒ
2t-1，Ｒ2t-2，…，Ｒ0 を含んでおり、一番目のそれぞ
れの式の右辺の次数の減少した項の係数に対応してい
る。レジスタの組λはλt からλ0 のｔ＋１個のレジス
タを含んでおり、一番目のそれぞれの式のＳ（ｘ）の因
子の次数の減少した項の係数に対応している。カウンタ
ｄＲは一番目のそれぞれの式の右辺の次数を示す数を含
んでいる。
2t-1，Ｒ2t-2，…，Ｒ0 を含んでおり、一番目のそれぞ
れの式の右辺の次数の減少した項の係数に対応してい
る。レジスタの組λはλt からλ0 のｔ＋１個のレジス
タを含んでおり、一番目のそれぞれの式のＳ（ｘ）の因
子の次数の減少した項の係数に対応している。カウンタ
ｄＲは一番目のそれぞれの式の右辺の次数を示す数を含
んでいる。
【００２８】同様に、レジスタＱは二番目の式のそれぞ
れの右辺に関係しており、レジスタμは二番目のそれぞ
れの式のＳ（ｘ）の因子に関係しており、表示レジスタ
ｄＱは二番目のそれぞれの式の右辺の次数に関係してい
る。
れの右辺に関係しており、レジスタμは二番目のそれぞ
れの式のＳ（ｘ）の因子に関係しており、表示レジスタ
ｄＱは二番目のそれぞれの式の右辺の次数に関係してい
る。
【００２９】最初、次数の減少する順序で、レジスタの
組Ｒはシンドロームの係数を記憶し、レジスタの組λは
数０，０，…，０，１，０を記憶し、レジスタの組Ｑは
数１，０，…，０を記憶し、レジスタの組μはゼロを記
憶する。カウンタｄＲおよびレジスタｄＱは例えばそれ
ぞれ２ｔ−１と２ｔに初期設定される。次に、この方法
によりレジスタは２ｔ−１回のステップを動作し、各ス
テップには次のステップの１つが含まれている（式の中
で、レジスタ識別子もレジスタの内容を示している）。
組Ｒはシンドロームの係数を記憶し、レジスタの組λは
数０，０，…，０，１，０を記憶し、レジスタの組Ｑは
数１，０，…，０を記憶し、レジスタの組μはゼロを記
憶する。カウンタｄＲおよびレジスタｄＱは例えばそれ
ぞれ２ｔ−１と２ｔに初期設定される。次に、この方法
によりレジスタは２ｔ−１回のステップを動作し、各ス
テップには次のステップの１つが含まれている（式の中
で、レジスタ識別子もレジスタの内容を示している）。
【００３０】（ａ）カウンタｄＲの内容がレジスタｄＱ
の内容以上であれば、またはレジスタＲ2t-1がゼロなら
ば、各レジスタＲi （ｉ＝１，２，…，２ｔ−２）の内
容は次式に従い変更される： Ｒi ＝Ｒ2t-1Ｑi-1 ＋Ｑ2t-1Ｒi-1 レジスタＲ0 の内容は一番目のステップ（ａ）で打ち消
される。
の内容以上であれば、またはレジスタＲ2t-1がゼロなら
ば、各レジスタＲi （ｉ＝１，２，…，２ｔ−２）の内
容は次式に従い変更される： Ｒi ＝Ｒ2t-1Ｑi-1 ＋Ｑ2t-1Ｒi-1 レジスタＲ0 の内容は一番目のステップ（ａ）で打ち消
される。
【００３１】同様に、各レジスタλi （ｉ＝１，２，
…，ｔ）は次式に基づき変更される： λi ＝Ｒ2t-1μi-1 ＋Ｑ2t-1λi-1 レジスタλ0 の内容はＲ2t-1μt ＋Ｑ2t-1λt と入れ替
えられる。カウンタｄＲは１だけ減少する。
…，ｔ）は次式に基づき変更される： λi ＝Ｒ2t-1μi-1 ＋Ｑ2t-1λi-1 レジスタλ0 の内容はＲ2t-1μt ＋Ｑ2t-1λt と入れ替
えられる。カウンタｄＲは１だけ減少する。
【００３２】この場合、レジスタλの内容は循環的に変
更される、すなわちレジスタλ0 はレジスタλt の内容
から計算された値を受ける。これによりレジスタの数が
抑えられる。代わりに、ｔ−１個のレジスタをレジスタ
λおよびμのそれぞれの組の左に追加することができ
る。
更される、すなわちレジスタλ0 はレジスタλt の内容
から計算された値を受ける。これによりレジスタの数が
抑えられる。代わりに、ｔ−１個のレジスタをレジスタ
λおよびμのそれぞれの組の左に追加することができ
る。
【００３３】（ｂ）他方、カウンタｄＲの内容がレジス
タｄＱの内容より小さく、レジスタＲ２ｔ−１の内容が
ゼロでなければ、レジスタの組Ｒとレジスタの組λの内
容はレジスタの組Ｑとμの対応するビットにそれぞれ転
送され、カウンタｄＲとレジスタｄＱの内容は入れ替え
られる。ステップ（ａ）の動作も同時に行なわれる。す
なわち、ステップ（ｂ）はステップ（ａ）のサブステッ
プを含んでいる。
タｄＱの内容より小さく、レジスタＲ２ｔ−１の内容が
ゼロでなければ、レジスタの組Ｒとレジスタの組λの内
容はレジスタの組Ｑとμの対応するビットにそれぞれ転
送され、カウンタｄＲとレジスタｄＱの内容は入れ替え
られる。ステップ（ａ）の動作も同時に行なわれる。す
なわち、ステップ（ｂ）はステップ（ａ）のサブステッ
プを含んでいる。
【００３４】この方法はカウンタｄＲがｔ未満の次数に
対応した値（この場合ｔ−１）を含む時停止する。誤り
位置検出多項式λ（ｘ）の係数はλt からλ0 のレジス
タに記憶され、誤り訂正多項式Ｒ（ｘ）の係数はＲ2t-1
からＲt のレジスタに記憶される。
対応した値（この場合ｔ−１）を含む時停止する。誤り
位置検出多項式λ（ｘ）の係数はλt からλ0 のレジス
タに記憶され、誤り訂正多項式Ｒ（ｘ）の係数はＲ2t-1
からＲt のレジスタに記憶される。
【００３５】図１はｔ＝３のリードソロモン符号におい
て次数が５のシンドロームの例に対しこの方法を使用し
た場合を示している。使用された有限体はα0 からα14
の１５個のゼロでない要素を有している。対象とするシ
ンドロームの多項式は次式の通りである： Ｓ（ｘ）＝α7 ｘ5 ＋α12ｘ4 ＋α6 ｘ3 ＋α12ｘ2 ＋
α14ｘ＋α14
て次数が５のシンドロームの例に対しこの方法を使用し
た場合を示している。使用された有限体はα0 からα14
の１５個のゼロでない要素を有している。対象とするシ
ンドロームの多項式は次式の通りである： Ｓ（ｘ）＝α7 ｘ5 ＋α12ｘ4 ＋α6 ｘ3 ＋α12ｘ2 ＋
α14ｘ＋α14
【００３６】この例は前述のコンピュータに関するＩＥ
ＥＥ会報の記事に使用されている。計算の順序を示すた
め、この記事ではα0 からα14の要素を二値を示すテー
ブルを参照している。
ＥＥ会報の記事に使用されている。計算の順序を示すた
め、この記事ではα0 からα14の要素を二値を示すテー
ブルを参照している。
【００３７】図１は円内の番号で示すように、本発明に
よる方法の連続的なステップで、レジスタＲ，Ｑ，λ，
μ，ｄＱおよびカウンタｄＲの状態を示している。レジ
スタの指標は全てのレジスタを表している（レジスタＲ
およびＱの組に対し０から５を付けており、レジスタＲ
およびＱの組において０は一番目のレジスタを、５は最
後のレジスタを示している；レジスタλおよびμの組に
対しては０から３を付けており、レジスタλおよびμの
組において０は一番目のレジスタを、３は最後のレジス
タを示している）。
よる方法の連続的なステップで、レジスタＲ，Ｑ，λ，
μ，ｄＱおよびカウンタｄＲの状態を示している。レジ
スタの指標は全てのレジスタを表している（レジスタＲ
およびＱの組に対し０から５を付けており、レジスタＲ
およびＱの組において０は一番目のレジスタを、５は最
後のレジスタを示している；レジスタλおよびμの組に
対しては０から３を付けており、レジスタλおよびμの
組において０は一番目のレジスタを、３は最後のレジス
タを示している）。
【００３８】最初のステップ０で、シンドロームの係数
α7 ，α12，α6 ，α12，α14，α14はそれぞれＲ5 か
らＲ0 のレジスタに記憶される。数０，０，１，０はλ
3 からλ0 のレジスタに記憶される；数１，０，０，
０，０，０はＱ5 からＱ0 のレジスタに記憶される；数
０，０，０，０はレジスタμに記憶される。シンドロー
ムの次数である数５はカウンタｄＲに記憶され、数６は
レジスタｄＱに記憶される。
α7 ，α12，α6 ，α12，α14，α14はそれぞれＲ5 か
らＲ0 のレジスタに記憶される。数０，０，１，０はλ
3 からλ0 のレジスタに記憶される；数１，０，０，
０，０，０はＱ5 からＱ0 のレジスタに記憶される；数
０，０，０，０はレジスタμに記憶される。シンドロー
ムの次数である数５はカウンタｄＲに記憶され、数６は
レジスタｄＱに記憶される。
【００３９】ステップ１は、カウンタｄＲの内容がレジ
スタｄＱの内容より小さく、レジスタＲ5 の内容がゼロ
でないので前述のステップ（ｂ）に対応する。（最後の
レジスタを除き）レジスタＲのそれぞれとレジスタλの
それぞれの内容には１が掛けられ、（最後のレジスタを
除き）レジスタＱのそれぞれとレジスタμのそれぞれの
内容にはα7 が掛けられる。得られた積の和は１だけ左
にシフトされた後レジスタＲの組に入れられ、１だけ左
に循環的にシフトされた後レジスタλの組に入れられ
る。同時に、レジスタＲとλの組の前の内容はレジスタ
Ｑとμの組に転送される。カウンタｄＲとレジスタｄＱ
の内容が入れ替えられる。カウンタｄＲの内容は減少
し、レジスタＲの組の新しい内容が次数５の多項式に相
当していることを示す。
スタｄＱの内容より小さく、レジスタＲ5 の内容がゼロ
でないので前述のステップ（ｂ）に対応する。（最後の
レジスタを除き）レジスタＲのそれぞれとレジスタλの
それぞれの内容には１が掛けられ、（最後のレジスタを
除き）レジスタＱのそれぞれとレジスタμのそれぞれの
内容にはα7 が掛けられる。得られた積の和は１だけ左
にシフトされた後レジスタＲの組に入れられ、１だけ左
に循環的にシフトされた後レジスタλの組に入れられ
る。同時に、レジスタＲとλの組の前の内容はレジスタ
Ｑとμの組に転送される。カウンタｄＲとレジスタｄＱ
の内容が入れ替えられる。カウンタｄＲの内容は減少
し、レジスタＲの組の新しい内容が次数５の多項式に相
当していることを示す。
【００４０】ステップ２はカウンタｄＲとレジスタｄＱ
の内容が等しいので前述のステップ（ａ）に対応してい
る。レジスタＲの組とレジスタλの組の内容にはα7 が
掛けられ、レジスタＱの組とレジスタμの組の内容には
α12が掛けられる。得られた積の和は１だけ左にシフト
された後レジスタＲの組に入れられ、１だけ左に循環的
にシフトされた後レジスタλの組に入れられる。カウン
タｄＲが減少する。レジスタＲの組の新しい内容は次数
が４の多項式に相当している。
の内容が等しいので前述のステップ（ａ）に対応してい
る。レジスタＲの組とレジスタλの組の内容にはα7 が
掛けられ、レジスタＱの組とレジスタμの組の内容には
α12が掛けられる。得られた積の和は１だけ左にシフト
された後レジスタＲの組に入れられ、１だけ左に循環的
にシフトされた後レジスタλの組に入れられる。カウン
タｄＲが減少する。レジスタＲの組の新しい内容は次数
が４の多項式に相当している。
【００４１】次のステップ３と４はそれぞれステップ
（ｂ）とステップ（ａ）に対応している。ステップ４
で、カウンタｄＲはレジスタＲの組の内容が次数３の多
項式に相当していることを示している。しかし、この多
項式は次数２と３の項の係数がゼロであるので実際には
次数１の多項式である。
（ｂ）とステップ（ａ）に対応している。ステップ４
で、カウンタｄＲはレジスタＲの組の内容が次数３の多
項式に相当していることを示している。しかし、この多
項式は次数２と３の項の係数がゼロであるので実際には
次数１の多項式である。
【００４２】理論的にこの方法は停止するが、この特別
な場合を処理するに必要な回路は不必要に複雑になる。
一般的な場合、カウンタｄＲの内容である３はｔ＝３未
満でないので更にステップが実行される。
な場合を処理するに必要な回路は不必要に複雑になる。
一般的な場合、カウンタｄＲの内容である３はｔ＝３未
満でないので更にステップが実行される。
【００４３】ステップ５はレジスタＲ5 の内容がゼロな
ので前述のステップ（ａ）に対応する。レジスタＲの組
とレジスタλの組の内容にはα10が掛けられ、レジスタ
Ｑの組とレジスタμの組の内容には０が掛けられる。和
は１だけ左にシフト（レジスタλの組の場合循環的にシ
フト）された後レジスタＲの組およびレジスタλの組に
加えられる。カウンタｄＲの内容は減少する。この方法
はカウンタｄＲがｔ＝３未満の次数を示すので停止す
る。
ので前述のステップ（ａ）に対応する。レジスタＲの組
とレジスタλの組の内容にはα10が掛けられ、レジスタ
Ｑの組とレジスタμの組の内容には０が掛けられる。和
は１だけ左にシフト（レジスタλの組の場合循環的にシ
フト）された後レジスタＲの組およびレジスタλの組に
加えられる。カウンタｄＲの内容は減少する。この方法
はカウンタｄＲがｔ＝３未満の次数を示すので停止す
る。
【００４４】ステップ５の終わりで、レジスタＲ5 から
Ｒ3 に含まれる係数は誤り訂正多項式Ｒ（ｘ）の係数で
あり、レジスタλ3 からλ0 に含まれる係数は誤り位置
検出多項式λ（ｘ）の係数である（実際には、これらの
多項式のそれぞれにはこの場合はα10である定数が掛け
られるが誤り訂正には影響を与えない）。この例の場
合、見つけられる多項式は次の通りである： Ｒ（ｘ）＝α5 ｘ＋α λ（ｘ）＝α5 ｘ2 ＋αｘ＋α2
Ｒ3 に含まれる係数は誤り訂正多項式Ｒ（ｘ）の係数で
あり、レジスタλ3 からλ0 に含まれる係数は誤り位置
検出多項式λ（ｘ）の係数である（実際には、これらの
多項式のそれぞれにはこの場合はα10である定数が掛け
られるが誤り訂正には影響を与えない）。この例の場
合、見つけられる多項式は次の通りである： Ｒ（ｘ）＝α5 ｘ＋α λ（ｘ）＝α5 ｘ2 ＋αｘ＋α2
【００４５】多項式λ（ｘ）の根はα10とα3 であり、
これは受けた係数の中で指標１５−１０＝５および１５
−３＝１２を有するものが誤っていることを示してい
る。対応する誤りはα11とα7 である。
これは受けた係数の中で指標１５−１０＝５および１５
−３＝１２を有するものが誤っていることを示してい
る。対応する誤りはα11とα7 である。
【００４６】図２は本発明による方法を実施する回路の
実施態様を示している。この回路はあらゆるリードソロ
モン符号に容易に展開できる。Ｒ2t-2からＲ0 の各レジ
スタによりその内容がそれぞれの乗算器１０に与えられ
る：λt からλ0 の各レジスタによりその内容がそれぞ
れの乗算器１２に与えられる：Ｑ2t-2からＱ0 の各レジ
スタによりその内容がそれぞれの乗算器１４に与えられ
る：μt からμ0 の各レジスタによりその内容がそれぞ
れの乗算器１６に与えられる。レジスタＲ2t-1の内容が
乗算器１４と１６の二番目の入力に加えられ、レジスタ
Ｑ2t-1の内容が乗算器１０と１２の二番目の入力に加え
られる。レジスタＲi とＱi に関係のある乗算器１０と
１４の出力がレジスタＲi+1 に加えられる加算器１８に
加えられる。レジスタλi とレジスタμi に関係のある
乗算器１２と１６の出力は出力がレジスタλi+1 または
ｉ＝ｔならλ0 に加えられる加算器２０に加えられる。
実施態様を示している。この回路はあらゆるリードソロ
モン符号に容易に展開できる。Ｒ2t-2からＲ0 の各レジ
スタによりその内容がそれぞれの乗算器１０に与えられ
る：λt からλ0 の各レジスタによりその内容がそれぞ
れの乗算器１２に与えられる：Ｑ2t-2からＱ0 の各レジ
スタによりその内容がそれぞれの乗算器１４に与えられ
る：μt からμ0 の各レジスタによりその内容がそれぞ
れの乗算器１６に与えられる。レジスタＲ2t-1の内容が
乗算器１４と１６の二番目の入力に加えられ、レジスタ
Ｑ2t-1の内容が乗算器１０と１２の二番目の入力に加え
られる。レジスタＲi とＱi に関係のある乗算器１０と
１４の出力がレジスタＲi+1 に加えられる加算器１８に
加えられる。レジスタλi とレジスタμi に関係のある
乗算器１２と１６の出力は出力がレジスタλi+1 または
ｉ＝ｔならλ0 に加えられる加算器２０に加えられる。
【００４７】レジスタＲの組はシンドロームＳの係数に
対応する初期値を受けるように接続されている。レジス
タλの組は初期値０，０，…，０，１，０を受けるよう
に接続されている。レジスタＱの組は初期値１，０，
…，０を受けるように接続されている。最後に、レジス
タμの組はリセット入力ＲＳＴを有している。レジスタ
Ｒの組とレジスタλの組はそれぞれレジスタＱの組とレ
ジスタμの組に接続されており、レジスタＲの組とレジ
スタλの組の内容はレジスタＱとμの組に伝えられる。
図２では、カウンタｄＲとレジスタｄＱがループ状にな
っている。
対応する初期値を受けるように接続されている。レジス
タλの組は初期値０，０，…，０，１，０を受けるよう
に接続されている。レジスタＱの組は初期値１，０，
…，０を受けるように接続されている。最後に、レジス
タμの組はリセット入力ＲＳＴを有している。レジスタ
Ｒの組とレジスタλの組はそれぞれレジスタＱの組とレ
ジスタμの組に接続されており、レジスタＲの組とレジ
スタλの組の内容はレジスタＱとμの組に伝えられる。
図２では、カウンタｄＲとレジスタｄＱがループ状にな
っている。
【００４８】カウンタｄＲは漸減入力ＤＥＣを有してお
り、値ｔで初期化される。同様に、レジスタｄＱは値ｔ
＋１で初期化される。この実施態様では、この方法を停
止させる時カウンタｄＲの値をｔ−１よりも０と比較し
決定することが容易であるため、カウンタｄＲは前述の
実施態様で示したようにシンドロームの次数に相当する
２ｔ−１の代わり値ｔで初期化される。
り、値ｔで初期化される。同様に、レジスタｄＱは値ｔ
＋１で初期化される。この実施態様では、この方法を停
止させる時カウンタｄＲの値をｔ−１よりも０と比較し
決定することが容易であるため、カウンタｄＲは前述の
実施態様で示したようにシンドロームの次数に相当する
２ｔ−１の代わり値ｔで初期化される。
【００４９】シーケンサ２２はレジスタＲ2t-1の内容を
０と比較し、更にカウンタｄＲの内容をレジスタｄＱの
内容と比較しステップ（ａ）またはステップ（ｂ）を選
択する。シーケンサ２２はレジスタとカウンタを制御
し、前述の動作を得る。シーケンサは、例えばＶＨＤＬ
のような論理回路記述言語で前述の方法のステップを翻
訳できる当業者により容易に理解できる。
０と比較し、更にカウンタｄＲの内容をレジスタｄＱの
内容と比較しステップ（ａ）またはステップ（ｂ）を選
択する。シーケンサ２２はレジスタとカウンタを制御
し、前述の動作を得る。シーケンサは、例えばＶＨＤＬ
のような論理回路記述言語で前述の方法のステップを翻
訳できる当業者により容易に理解できる。
【００５０】図２の回路の乗算器と加算器は対象とする
有限体に定義された乗算と加算を実行するため接続され
ている。
有限体に定義された乗算と加算を実行するため接続され
ている。
【００５１】加算（排他的ＯＲ）は二値数の加算より容
易である；しかし乗算はより複雑である。
易である；しかし乗算はより複雑である。
【００５２】積２ｎｔ（ｎは各係数のビット数）が伝送
されたリードソロモン符号の係数の数より小さければ、
加算器１８、２０に関連した２つの乗算器を使用する代
わり、ｎサイクル中にｎビットの２つの数を掛ける唯１
つのシーケンシャル乗算器を使用することができる。シ
ーケンシャル乗算器により、多項式λとＲの決定には２
ｔサイクルの代わりに２ｎｔサイクルが必要となる。こ
れは回路が非直列乗算器よりも簡単な（シーケンシャ
ル）乗算器を半分の数だけ含んでいるので、２ｎｔサイ
クルの時間が各リードソロモン符号の処理に利用可能な
らば欠点ではない。
されたリードソロモン符号の係数の数より小さければ、
加算器１８、２０に関連した２つの乗算器を使用する代
わり、ｎサイクル中にｎビットの２つの数を掛ける唯１
つのシーケンシャル乗算器を使用することができる。シ
ーケンシャル乗算器により、多項式λとＲの決定には２
ｔサイクルの代わりに２ｎｔサイクルが必要となる。こ
れは回路が非直列乗算器よりも簡単な（シーケンシャ
ル）乗算器を半分の数だけ含んでいるので、２ｎｔサイ
クルの時間が各リードソロモン符号の処理に利用可能な
らば欠点ではない。
【００５３】図３はレジスタＲｉとＱｉ（ｉ≠２ｔ−
１）の組に関連するシーケンシャル乗算器を示してい
る。レジスタＲｉとＱｉの出力はＡＮＤゲート３０と３
２の組にそれぞれ加えられる。ゲート３０はラインｑ
２ｔ−１が１の時、レジスタＲｉの出力を加算器３４の
一番目の入力に伝える。ゲート３２はラインｒ２ｔ−１
が１の時、レジスタＱｉの出力を加算器３４の二番目の
入力に伝える。ラインｑ２ｔ−１とｒ２ｔ−１はそれぞ
れレジスタＱ２ｔ−１とＲ２ｔ−１のビットを最上位ビ
ットから最下位ビットまで順に受ける。加算器３４の出
力は加算器３６によりレジスタＰｉの内容に加えられ
る。加算器３６の出力は次の段階のレジスタＲｉ＋１に
加えられ、レジスタＲｉは前の段階の加算器３６の出力
を受ける。
１）の組に関連するシーケンシャル乗算器を示してい
る。レジスタＲｉとＱｉの出力はＡＮＤゲート３０と３
２の組にそれぞれ加えられる。ゲート３０はラインｑ
２ｔ−１が１の時、レジスタＲｉの出力を加算器３４の
一番目の入力に伝える。ゲート３２はラインｒ２ｔ−１
が１の時、レジスタＱｉの出力を加算器３４の二番目の
入力に伝える。ラインｑ２ｔ−１とｒ２ｔ−１はそれぞ
れレジスタＱ２ｔ−１とＲ２ｔ−１のビットを最上位ビ
ットから最下位ビットまで順に受ける。加算器３４の出
力は加算器３６によりレジスタＰｉの内容に加えられ
る。加算器３６の出力は次の段階のレジスタＲｉ＋１に
加えられ、レジスタＲｉは前の段階の加算器３６の出力
を受ける。
【００５４】レジスタＱ２ｔ−１の連続したビットは、
レジスタＲ２ｔ−１の連続したビットがラインｒ
２ｔ−１に加えられるのと同時にラインｑ２ｔ−１に加
えられる。ＡＮＤゲート３０と３２はそれぞれレジスタ
ＲｉとＱ２ｔ−１の内容と、レジスタＱｉとＲ２ｔ−１
の内容の部分的な乗算を行なう。加算器３４により与え
られる部分的な乗算の組の和は、レジスタＰｉの内容に
加えられ、レジスタＰｉの内容は加算毎に左にシフトさ
れる。レジスタＰｉはレジスタＲｉおよびレジスタＱｉ
と大きさが同じであり、オーバーフローした時そのキャ
リーはレジスタＰｉの特定のビットに再結合され、対象
とする有限体内で乗算結果を得る。前述の１６個の要素
の有限体の例では、キャリーは重み０と１のビットと再
結合される。
レジスタＲ２ｔ−１の連続したビットがラインｒ
２ｔ−１に加えられるのと同時にラインｑ２ｔ−１に加
えられる。ＡＮＤゲート３０と３２はそれぞれレジスタ
ＲｉとＱ２ｔ−１の内容と、レジスタＱｉとＲ２ｔ−１
の内容の部分的な乗算を行なう。加算器３４により与え
られる部分的な乗算の組の和は、レジスタＰｉの内容に
加えられ、レジスタＰｉの内容は加算毎に左にシフトさ
れる。レジスタＰｉはレジスタＲｉおよびレジスタＱｉ
と大きさが同じであり、オーバーフローした時そのキャ
リーはレジスタＰｉの特定のビットに再結合され、対象
とする有限体内で乗算結果を得る。前述の１６個の要素
の有限体の例では、キャリーは重み０と１のビットと再
結合される。
【００５５】図示のように、スイッチ３８はレジスタＲ
i の入力に置かれている。このスイッチの一番目の位置
で、レジスタＲi は前段の加算器３６の出力を受ける
（ｉ＝０ならば、値０を受ける）。信号ＩＮＩＴをイネ
ーブルにすることにより選択される二番目の位置で、レ
ジスタＲi はシンドロームの係数Ｓi を受ける。
i の入力に置かれている。このスイッチの一番目の位置
で、レジスタＲi は前段の加算器３６の出力を受ける
（ｉ＝０ならば、値０を受ける）。信号ＩＮＩＴをイネ
ーブルにすることにより選択される二番目の位置で、レ
ジスタＲi はシンドロームの係数Ｓi を受ける。
【００５６】スイッチ４０はレジスタＱi の入力に置か
れている。スイッチ４０の一番目の位置で、レジスタＱ
i はレジスタＲi の出力を受ける。信号ＩＮＩＴをイネ
ーブルにすることにより選択されるスイッチ４０の二番
目の位置で、レジスタＲi は０を受ける（またはｉ＝２
ｔ−１ならば１を受ける）。
れている。スイッチ４０の一番目の位置で、レジスタＱ
i はレジスタＲi の出力を受ける。信号ＩＮＩＴをイネ
ーブルにすることにより選択されるスイッチ４０の二番
目の位置で、レジスタＲi は０を受ける（またはｉ＝２
ｔ−１ならば１を受ける）。
【００５７】レジスタλの組およびレジスタμの組に関
係する段は同じである。
係する段は同じである。
【００５８】最初、信号ＩＮＩＴはイネーブルされる。
レジスタＲ，Ｑ，λ，μは対応した初期値（Ｓi ，０，
１）を受け、これらの値を記憶する。
レジスタＲ，Ｑ，λ，μは対応した初期値（Ｓi ，０，
１）を受け、これらの値を記憶する。
【００５９】前述のように連続したステップ（ａ），
（ｂ）が実行される。各ステップには部分乗算のｎ個の
サブステップが含まれ、この部分乗算の間シーケンサ２
２はレジスタＲ2t-1のｎビットをラインｒ2t-1に連続に
与え、同時にレジスタＱ2t-1のｎビットをラインｑ2t-1
に与える。これらのサブステップのそれぞれで、レジス
タＰは移動子の再結合により左にシフトするようにイネ
ーブルされる。
（ｂ）が実行される。各ステップには部分乗算のｎ個の
サブステップが含まれ、この部分乗算の間シーケンサ２
２はレジスタＲ2t-1のｎビットをラインｒ2t-1に連続に
与え、同時にレジスタＱ2t-1のｎビットをラインｑ2t-1
に与える。これらのサブステップのそれぞれで、レジス
タＰは移動子の再結合により左にシフトするようにイネ
ーブルされる。
【００６０】部分乗算のｎ回のサブステップのそれぞれ
の終わりで、加算器３６は最後の結果を出力する。レジ
スタの組Ｒとλのそれぞれはシーケンサによりイネーブ
ルにされこれらの結果を受ける。ステップ（ｂ）の間、
レジスタＱの組とレジスタμの組はレジスタＲの組とレ
ジスタλの組と同時にイネーブルにされレジスタＲの組
とレジスタλの組の古い値を受ける。
の終わりで、加算器３６は最後の結果を出力する。レジ
スタの組Ｒとλのそれぞれはシーケンサによりイネーブ
ルにされこれらの結果を受ける。ステップ（ｂ）の間、
レジスタＱの組とレジスタμの組はレジスタＲの組とレ
ジスタλの組と同時にイネーブルにされレジスタＲの組
とレジスタλの組の古い値を受ける。
【００６１】当業者に明らかなように、種々の変形を前
に開示した好ましい実施態様に行なうことができる。例
えば、カウンタｄＲとレジスタｄＱの内容を入れ替えカ
ウンタｄＲを減少させる代わり、カウンタを減少させる
ことなしにカウンタｄＲの内容をレジスタｄＱに転送す
ることができる。更に、この方法の終わりを検出するた
め、カウンタｄＲの内容を制御する代わり、この装置で
は２ｔ−１回のステップ（ａ）または（ｂ）を計算する
ことができる。
に開示した好ましい実施態様に行なうことができる。例
えば、カウンタｄＲとレジスタｄＱの内容を入れ替えカ
ウンタｄＲを減少させる代わり、カウンタを減少させる
ことなしにカウンタｄＲの内容をレジスタｄＱに転送す
ることができる。更に、この方法の終わりを検出するた
め、カウンタｄＲの内容を制御する代わり、この装置で
は２ｔ−１回のステップ（ａ）または（ｂ）を計算する
ことができる。
【００６２】本発明の少なくとも１つの実施態様を図に
基づき記載したが、当業者は種々の交換、変更、改善を
容易に行なうことができる。これらの交換、変更、改善
はこの発明の内容および範囲内である。従って、前述の
記載は一例でありこれらにより制限されない。
基づき記載したが、当業者は種々の交換、変更、改善を
容易に行なうことができる。これらの交換、変更、改善
はこの発明の内容および範囲内である。従って、前述の
記載は一例でありこれらにより制限されない。
【図１】本発明による方法の連続的なステップの例を表
す図である。
す図である。
【図２】本発明による方法を実施する回路の実施態様を
表す図である。
表す図である。
【図３】本発明による方法を実施する回路の他の実施態
様の部分図である。
様の部分図である。
１０、１２、１４、１６ 乗算器 １８、２０ 加算器 ２２ シーケンサ ３０、３２ ＡＮＤゲート ３４、３６ 加算器 ３８、４０ スイッチ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−165662（ＪＰ，Ａ) 特開 昭62−186620（ＪＰ，Ａ) ＩＥＥＥ ＴＲＡＮＳ．ＯＮ ＣＯＭ Ｐ．，ＶＯＬ．Ｃ−33，ＮＯ．８，Ｐ Ｐ．731−６ ＩＥＥＥ ＴＲＡＮＳ．ＯＮ ＣＯＭ Ｐ．，ＶＯＬ．Ｃ−34，ＮＯ．５，Ｐ Ｐ．393−403 ＩＥＥＥ ＴＲＡＮＳ．ＯＮ ＣＯＭ Ｐ．，ＶＯＬ．37，ＮＯ．10，ＰＰ. 1273−80 ＩＥＥ ＰＲＯＣ．Ｅ，ＶＯＬ．138, ＮＯ．５，ＰＰ．295−８ ＧＥＣ Ｊ．ＯＦ ＲＥＳ．，ＶＯ Ｌ．９，ＮＯ．３，ＰＰ．172−184 (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 13/00 - 13/22
Claims (7)
- 【請求項１】 次数が２ｔ−１のシンドローム多項式
（Ｓ）の係数に対応した値と、１に等しい二番目の値を
除いて全てがゼロである値で内容がそれぞれ初期化され
る一番目と二番目のレジスタの組（Ｒ，λ）と、 一番目と二番目のレジスタの組の出力に接続され、１で
初期化される三番目の組の最後のレジスタの値を除いて
ゼロである値で内容が初期化される三番目と四番目のレ
ジスタの組（Ｑ，μ）と、 一番目と二番目の組の各レジスタ（Ｒｉ，λｉ）と関係
を有しており、前記一番目と二番目の組のレジスタ（Ｒ
ｉ−１，λｉ−１）の前の内容と三番目の組の最後のレ
ジスタ（Ｑ２ｔ−１）の内容との乗算結果と、三番目と
四番目の組の対応するレジスタ（Ｑｉ−１，μｉ−１）
の内容と一番目の組の最後のレジスタ（Ｒ２ｔ−１）の
乗算結果との和を前記一番目と二番目の組の各レジスタ
（Ｒｉ，λｉ）に与える計算回路（１０−２０）と、 一番目の数と一番目の数を１だけ越える数でそれぞれ初
期化されるカウンタ（ｄＲ）と表示レジスタ（ｄＱ）
と、 を含み、該表示レジスタはカウンタ出力に接続されてい
ることを特徴とし、更に （ａ）カウンタ（ｄＲ）の内容が表示レジスタ（ｄＱ）
の内容以上であれば、または一番目の組の最後のレジス
タ（Ｒ２ｔ−１）の内容がゼロであれば、一番目と二番
目のレジスタの組の書き込みを行い、カウンタ（ｄＲ）
の内容を減少させ、 （ｂ）カウンタ（ｄＲ）の内容が表示レジスタ（ｄＱ）
の内容未満であり、一番目の組の最後のレジスタの内容
がゼロでなければ一番目、二番目、三番目、四番目のレ
ジスタの組（Ｒ，λ，Ｑ，μ）と表示レジスタ（ｄＱ）
の書き込みを行い、 カウンタの内容がｔだけ減少すると停止する、 ためのシーケンサ（２２）と、 を含み、 前記各計算回路が、 一番目と三番目の組（Ｒ，Ｑ）の最後のレジスタのビッ
トを連続して受けるそれぞれ一番目と二番目のライン
（ｒ２ｔ−１，ｑ２ｔ−１）と、 二番目のラインが１ならば一番目と二番目の組の関連レ
ジスタ（Ｒｉ，λｉ）の出力を伝える一番目のゲートの
組（３０）と、二番目のラインが１ならば三番目と四番
目の組の関連レジスタ（Ｑｉ，μｉ）の出力を伝える二
番目のゲートの組（３２）と、 一番目と二番目のゲートの組（３０、３２）の出力を受
ける一番目の加算器（３４）と、 一番目の加算器の出力を乗算レジスタ（Ｐｉ）の内容に
加える二番目の加算器（３６）と、 を含み、乗算レジスタの内容が左側に連続的にシフトさ
れ、キャリーは有限体内で乗算が行なわれるように該内
容と再結合されることを特徴とするリードソロモン復号
器。 - 【請求項２】 二番目の組（λ）の一番目のレジスタに
対応する計算回路が二番目と四番目の組の最後のレジス
タの内容を用いて計算を行なう請求項１に記載のリード
ソロモン復号器。 - 【請求項３】 カウンタ（ｄＲ）が表示レジスタ（ｄ
Ｑ）の出力に接続され、シーケンサ（２２）がステップ
（ｂ）でカウンタの書き込みを行い、カウンタを減少さ
せるように動作する請求項１に記載のリードソロモン復
号器。 - 【請求項４】 次数が２ｔ−１のシンドローム多項式の
係数を決定すること、 一番目のレジスタの組（Ｒ）にシンドローム多項式の係
数を記憶し、１に等しい二番目の係数を除き全てゼロで
ある係数を二番目のレジスタの組（λ）に記憶し、カウ
ンタ（ｄＲ）に一番目の数を記憶すること、 １に等しい最後の係数を除き全てゼロである係数を三番
目のレジスタの組（Ｑ）に記憶し、全てゼロである係数
を四番目のレジスタの組（μ）に記憶し、一番目の数を
１だけ越える数を表示レジスタ（ｄＱ）に記憶するこ
と、 （ａ）カウンタ（ｄＲ）の内容が表示レジスタ（ｄＱ）
の内容以上であれば、または一番目の組の最後のレジス
タ（Ｒ２ｔ−１）の内容がゼロであれば、一番目と二番
目の組の前のレジスタの内容と三番目の組の最後のレジ
スタ（Ｑ２ｔ− １）の内容との乗算結果と、三番目と四
番目の組（Ｑ，μ）の当該レジスタの内容と一番目の組
の最後のレジスタ（Ｒ２ｔ−１）の乗算結果との和を一
番目と二番目の組（Ｒ，λ）の各レジスタに記憶し、カ
ウンタ（ｄＲ）を減少すること、 （ｂ）一番目と二番目のレジスタの組（Ｒ，λ）の内容
とカウンタ（ｄＲ）の内容を三番目と四番目のレジスタ
の組（Ｑ，μ）と表示レジスタ（ｄＱ）に転送するこ
と、 の各ステップを含み、 カウンタ（ｄＲ）の内容がｔだけ減少するまで（ａ）ま
たは（ｂ）のステップを繰り返し、一番目と二番目のレ
ジスタの組の中で誤り訂正多項式（Ｒ）の係数と誤り位
置検出多項式（λ）の係数を読み出し、 一番目と三番目の組（Ｒ，Ｑ）が２ｔ−１個のレジスタ
を含み、二番目と四番目の組（λ，μ）がｔ＋１個のレ
ジスタを含み、二番目の組の一番目のレジスタ（λｏ）
が前記二番目の組の最後のレジスタ（λｔ）の内容から
得られた和を受ける、ことを特徴とするリードソロモン
符号として伝送されたデータ内のｔ個の誤りを訂正する
ために必要な係数の決定方法。 - 【請求項５】 ステップ（ｂ）において、カウンタ（ｄ
Ｒ）の内容と表示レジスタ（ｄＱ）の内容が入れ替えら
れ、カウンタが減少する請求項４に記載の方法。 - 【請求項６】 カウンタ（ｄＲ）に最初記憶される数が
ｔである請求項４に記載の方法。 - 【請求項７】 乗算結果の和がそれぞれ、 一番目の組の最後のレジスタ（Ｒ２ｔ−１）のビットと
三番目および四番目の組のレジスタ（Ｑｉ，μｉ）の内
容を連続して一番目の部分的な乗算を行なうこと、 三番目の組の最後のレジスタ（Ｒ２ｔ−１）のビットと
一番目および二番目の組のレジスタ（Ｒｉ，λｉ）の内
容を連続して二番目の部分的な乗算を行なうこと、 一番目と二番目の部分的な乗算結果を連続的に加算し、
これらの加算結果を加算毎に左にシフトされるレジスタ
（Ｐ）の内容に加えること、 の各ステップに基づき得られる請求項４に記載の方法。
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| US7206993B2 (en) * | 2003-03-12 | 2007-04-17 | Matsushita Electric Industrial Co., Ltd. | Method and device for decoding Reed-Solomon code or extended Reed-Solomon code |
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| US4868828A (en) * | 1987-10-05 | 1989-09-19 | California Institute Of Technology | Architecture for time or transform domain decoding of reed-solomon codes |
| US5170399A (en) * | 1989-08-30 | 1992-12-08 | Idaho Research Foundation, Inc. | Reed-Solomon Euclid algorithm decoder having a process configurable Euclid stack |
| EP0431629A3 (en) * | 1989-12-08 | 1993-07-21 | Sony Corporation | Mutual division circuit |
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| ＩＥＥ ＰＲＯＣ．Ｅ，ＶＯＬ．１３８，ＮＯ．５，ＰＰ．２９５−８ |
| ＩＥＥＥ ＴＲＡＮＳ．ＯＮ ＣＯＭＰ．，ＶＯＬ．３７，ＮＯ．１０，ＰＰ．１２７３−８０ |
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