JP2703633B2 - 誤り訂正復号器 - Google Patents
誤り訂正復号器Info
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- JP2703633B2 JP2703633B2 JP25678289A JP25678289A JP2703633B2 JP 2703633 B2 JP2703633 B2 JP 2703633B2 JP 25678289 A JP25678289 A JP 25678289A JP 25678289 A JP25678289 A JP 25678289A JP 2703633 B2 JP2703633 B2 JP 2703633B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル情報の誤り訂正を行なう復号
器に関し、特に２元BCH符号（Bose−Chaudhuri−Hocque
nghem code）の誤り訂正復号器に関するものである。
器に関し、特に２元BCH符号（Bose−Chaudhuri−Hocque
nghem code）の誤り訂正復号器に関するものである。
第５図は、例えば「光ディスク用誤り・消失訂正復号
法の一検討」（第10回情報論理とその応用学会予稿集P
P.61−64）に示された従来の復号器を示すブロック図で
あり、図において20は制御回路、21は制御回路20が出す
命令を記憶するプログラムROM、22は受信語からシンド
ロームを計算するとともに誤り位置多項式からチェンサ
ーチを行い誤り位置を求めるシンドローム・チェン処理
回路、23は上記シンドローム・チェン処理回路22で生成
されたシンドロームから誤り位置多項式を計算するガロ
ア体演算回路、24は受信語を記憶しておくバッファメモ
リ、25はバッファメモリ24に記憶されている受信語と誤
り訂正装置とのインタフェースを行っているインタフェ
ース回路、26は誤り訂正復号器の入力端子、27は誤り訂
正復号器の出力端子である。
法の一検討」（第10回情報論理とその応用学会予稿集P
P.61−64）に示された従来の復号器を示すブロック図で
あり、図において20は制御回路、21は制御回路20が出す
命令を記憶するプログラムROM、22は受信語からシンド
ロームを計算するとともに誤り位置多項式からチェンサ
ーチを行い誤り位置を求めるシンドローム・チェン処理
回路、23は上記シンドローム・チェン処理回路22で生成
されたシンドロームから誤り位置多項式を計算するガロ
ア体演算回路、24は受信語を記憶しておくバッファメモ
リ、25はバッファメモリ24に記憶されている受信語と誤
り訂正装置とのインタフェースを行っているインタフェ
ース回路、26は誤り訂正復号器の入力端子、27は誤り訂
正復号器の出力端子である。
次に動作について説明する。
まず、受信語が入力端子26からバッファメモリ24に記
憶される。この受信語は制御回路20からインタフェース
回路25に送り出された制御信号により、バッファメモリ
24からシンドローム・チェン処理回路22に読みだされ
る。そして、シンドローム・チェン処理回路22で受信語
に対応するシンドロームが計算される。制御回路20から
の信号によりシンドローム・チェン処理回路22からガロ
ア体演算回路23にシンドロームが読み出され、ガロア体
演算回路23で誤り位置多項式が計算される。ここで、誤
り位置多項式が計算される過程について、例えば第６図
は「情報と符号の理論」（岩波書店 宮川，原島，今井
著 P169）示された流れ図であるが、その流れ図に従っ
て計算される。
憶される。この受信語は制御回路20からインタフェース
回路25に送り出された制御信号により、バッファメモリ
24からシンドローム・チェン処理回路22に読みだされ
る。そして、シンドローム・チェン処理回路22で受信語
に対応するシンドロームが計算される。制御回路20から
の信号によりシンドローム・チェン処理回路22からガロ
ア体演算回路23にシンドロームが読み出され、ガロア体
演算回路23で誤り位置多項式が計算される。ここで、誤
り位置多項式が計算される過程について、例えば第６図
は「情報と符号の理論」（岩波書店 宮川，原島，今井
著 P169）示された流れ図であるが、その流れ図に従っ
て計算される。
次に、制御信号20からの信号によりガロア体演算回路
23からシンドローム・チェン処理回路22に誤り位置多項
式が読みだされ、シンドローム・チェン処理回路22にお
いて、チェンサーチが行われ誤り位置が計算される。制
御回路20からの信号によりシンドローム・チェン処理回
路22から誤り位置が読みだされ、インタフェース回路25
を通して、バッファメモリ24に記憶させていた受信語を
訂正し、出力端子27に出力させて、誤り訂正操作を終え
る。
23からシンドローム・チェン処理回路22に誤り位置多項
式が読みだされ、シンドローム・チェン処理回路22にお
いて、チェンサーチが行われ誤り位置が計算される。制
御回路20からの信号によりシンドローム・チェン処理回
路22から誤り位置が読みだされ、インタフェース回路25
を通して、バッファメモリ24に記憶させていた受信語を
訂正し、出力端子27に出力させて、誤り訂正操作を終え
る。
従来の誤り訂正復号器は以上のように構成されている
ので、誤りパターンを得るための操作は数多くの段階を
経なければならず、誤り訂正復号に費やされる時間が大
きくなり、また、制御回路による制御も複雑になるなど
の問題点があった。
ので、誤りパターンを得るための操作は数多くの段階を
経なければならず、誤り訂正復号に費やされる時間が大
きくなり、また、制御回路による制御も複雑になるなど
の問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、高速に誤り訂正ができる誤り訂正復号装置
を得ることを目的とする。
れたもので、高速に誤り訂正ができる誤り訂正復号装置
を得ることを目的とする。
この発明に係る誤り訂正復号器は、２元BCH符号の誤
り訂正復号器において、入力されたｎビットの受信語を
記憶するバッファメモリと、該受信語に基づいてそのシ
ンドロームを生成するシンドローム生成回路と、該生成
されたシンドロームに基づいて該受信語における、誤り
が発生しているビットの個数を実誤り個数として算出す
る実誤り個数計算回路と、Ｎ（１≦Ｎ≦ｎ）個に並列配
置され、上記受信語の対応するビットに擬似的に仮想誤
りを発生させた擬似受信後に基づいてそのシンドローム
を修正シンドロームとして生成する修正シンドローム生
成回路と、上記各修正シンドローム修正回路に対応して
設けられ、対応する修正回路からの修正シンドロームに
基づいて上記擬似受信語における、誤りが発生している
ビットの個数を修正用誤り個数として算出するＮ個の修
正誤り個数計算回路と、上記実誤り個数と各修正用誤り
個数を比較する比較回路と、該比較結果に基づいて、上
記入力された受信語における誤りの発生しているビット
を訂正する訂正手段とを備え、該訂正手段を、上記バッ
ファメモリのｎビットの受信語を上記修正シンドローム
生成回路数Ｎに対応して、Ｎビット単位のブロック毎に
分割し、その上該受信語のＮビットをブロック毎に順次
並列出力するシリアル・パラレル変換器と、該並列出力
された受信語のＮビットに対して、上記比較結果に応じ
誤り訂正処理を施す訂正回路と、該訂正回路により訂正
された受信語のＮビットを順次直列接続して出力するパ
ラレル・シリアル変換回路とから構成したものである。
り訂正復号器において、入力されたｎビットの受信語を
記憶するバッファメモリと、該受信語に基づいてそのシ
ンドロームを生成するシンドローム生成回路と、該生成
されたシンドロームに基づいて該受信語における、誤り
が発生しているビットの個数を実誤り個数として算出す
る実誤り個数計算回路と、Ｎ（１≦Ｎ≦ｎ）個に並列配
置され、上記受信語の対応するビットに擬似的に仮想誤
りを発生させた擬似受信後に基づいてそのシンドローム
を修正シンドロームとして生成する修正シンドローム生
成回路と、上記各修正シンドローム修正回路に対応して
設けられ、対応する修正回路からの修正シンドロームに
基づいて上記擬似受信語における、誤りが発生している
ビットの個数を修正用誤り個数として算出するＮ個の修
正誤り個数計算回路と、上記実誤り個数と各修正用誤り
個数を比較する比較回路と、該比較結果に基づいて、上
記入力された受信語における誤りの発生しているビット
を訂正する訂正手段とを備え、該訂正手段を、上記バッ
ファメモリのｎビットの受信語を上記修正シンドローム
生成回路数Ｎに対応して、Ｎビット単位のブロック毎に
分割し、その上該受信語のＮビットをブロック毎に順次
並列出力するシリアル・パラレル変換器と、該並列出力
された受信語のＮビットに対して、上記比較結果に応じ
誤り訂正処理を施す訂正回路と、該訂正回路により訂正
された受信語のＮビットを順次直列接続して出力するパ
ラレル・シリアル変換回路とから構成したものである。
この発明においては、ｎビットの受信語に基づいて算
出したシンドロームより受信語の誤り個数を算出し、か
つ受信語のあるビットに擬似的に仮想誤りを発生させた
場合の受信語に対応する修正シンドロームを求める処理
を、受信語のすべてのビットについて行い、このように
して求められたそれぞれの修正シンドロームについて修
正誤り個数を求め、上記誤り個数と各修正誤り個数との
比較により、受信語の誤りビット位置を求めるようにし
たので、従来の復号操作で行っていたチェンサーチを行
わずに、受信語の誤りビット位置を求めることができ
る。
出したシンドロームより受信語の誤り個数を算出し、か
つ受信語のあるビットに擬似的に仮想誤りを発生させた
場合の受信語に対応する修正シンドロームを求める処理
を、受信語のすべてのビットについて行い、このように
して求められたそれぞれの修正シンドロームについて修
正誤り個数を求め、上記誤り個数と各修正誤り個数との
比較により、受信語の誤りビット位置を求めるようにし
たので、従来の復号操作で行っていたチェンサーチを行
わずに、受信語の誤りビット位置を求めることができ
る。
また、本発明では、上記バッファメモリのｎビットの
受信語を上記修正シンドローム生成回路数Ｎに対応し
て、Ｎビット単位のブロック毎に分割し、その上該受信
語のＮビットをブロック毎に順次並列出力する回路構成
として、シリアル・パラレル変換器を備えているので、
受信語のＮビット単位での並列訂正処理を行う回路構成
を、シリアル・パラレル変換器及びパラレル・シリアル
変換回路とＮ個の訂正回路のみで構成することができ、
回路構成の大規模化を抑えることができる。
受信語を上記修正シンドローム生成回路数Ｎに対応し
て、Ｎビット単位のブロック毎に分割し、その上該受信
語のＮビットをブロック毎に順次並列出力する回路構成
として、シリアル・パラレル変換器を備えているので、
受信語のＮビット単位での並列訂正処理を行う回路構成
を、シリアル・パラレル変換器及びパラレル・シリアル
変換回路とＮ個の訂正回路のみで構成することができ、
回路構成の大規模化を抑えることができる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例により誤り訂正復号装置の
構成を示す図であり、第２図は本発明の一実施例による
誤り訂正復号装置の構成部分の一部の詳細な構成を示す
図である。
構成を示す図であり、第２図は本発明の一実施例による
誤り訂正復号装置の構成部分の一部の詳細な構成を示す
図である。
第１図において、１はｎビットの受信語を記憶するバ
ッファメモリ、２は受信語のシンドロームを計算するシ
ンドローム生成回路、３はシンドローム生成回路２で計
算されたシンドロームから受信語の誤り個数を計算する
誤り個数計算回路、４は誤り個数計算回路３で計算され
た誤り個数「ｅ」を記憶するメモリ、５はバッファメモ
リ１に記憶されたｎビットの受信語に対し、仮想の１ビ
ット誤りを疑似的に付加した場合における受信語の修正
シンドロームを生成する修正シンドローム生成回路であ
り、該回路は第２図に示すように、シンドローム生成回
路２より算出されたシンドロームを記憶するレジスタ5a
と、シンドロームから修正用シンドロームを算出するシ
ンドローム発生回路5bと、その修正用シンドロームを記
憶する修正用レジスタ5cとからなる。第１図において、
６は修正シンドローム生成回路５で計算された修正用シ
ンドロームから修正用誤り個数を計算する修正誤り個数
計算回路、７は修正誤り個数計算回路６で計算された修
正用誤り個数を記憶するメモリである。８はメモリ４の
内容とメモリ７の内容を比較する比較回路である。これ
ら修正シンドローム生成回路5,修正誤り個数計算回路6,
メモリ７及び比較回路８は順番に直列接続されており、
この構成を並列にＮ（１≦Ｎ≦ｎ）個配置している。９
はバッファメモリ１のｎビットの受信語を上記Ｎ個に配
列配置された修正シンドローム生成回路数に対応したＮ
ビット単位のブロック毎に分割し、その上Ｎ個に並列分
割するシリアル・パラレル変換器、10は比較回路８の出
力に応じて、シリアル・パラレル変換器９からの受信語
を訂正する訂正回路、11は誤り訂正回路全体を制御する
制御回路、12は訂正回路10で訂正され、並列変換受信語
を直列変換するパラレル・シリアル変換器、13は誤り訂
正復号器の入力端子、14は誤り訂正復号器の出力端子で
ある。
ッファメモリ、２は受信語のシンドロームを計算するシ
ンドローム生成回路、３はシンドローム生成回路２で計
算されたシンドロームから受信語の誤り個数を計算する
誤り個数計算回路、４は誤り個数計算回路３で計算され
た誤り個数「ｅ」を記憶するメモリ、５はバッファメモ
リ１に記憶されたｎビットの受信語に対し、仮想の１ビ
ット誤りを疑似的に付加した場合における受信語の修正
シンドロームを生成する修正シンドローム生成回路であ
り、該回路は第２図に示すように、シンドローム生成回
路２より算出されたシンドロームを記憶するレジスタ5a
と、シンドロームから修正用シンドロームを算出するシ
ンドローム発生回路5bと、その修正用シンドロームを記
憶する修正用レジスタ5cとからなる。第１図において、
６は修正シンドローム生成回路５で計算された修正用シ
ンドロームから修正用誤り個数を計算する修正誤り個数
計算回路、７は修正誤り個数計算回路６で計算された修
正用誤り個数を記憶するメモリである。８はメモリ４の
内容とメモリ７の内容を比較する比較回路である。これ
ら修正シンドローム生成回路5,修正誤り個数計算回路6,
メモリ７及び比較回路８は順番に直列接続されており、
この構成を並列にＮ（１≦Ｎ≦ｎ）個配置している。９
はバッファメモリ１のｎビットの受信語を上記Ｎ個に配
列配置された修正シンドローム生成回路数に対応したＮ
ビット単位のブロック毎に分割し、その上Ｎ個に並列分
割するシリアル・パラレル変換器、10は比較回路８の出
力に応じて、シリアル・パラレル変換器９からの受信語
を訂正する訂正回路、11は誤り訂正回路全体を制御する
制御回路、12は訂正回路10で訂正され、並列変換受信語
を直列変換するパラレル・シリアル変換器、13は誤り訂
正復号器の入力端子、14は誤り訂正復号器の出力端子で
ある。
次に動作について説明する。
ｎビットの受信語が入力端子13からバッファメモリ１
に記憶され、この受信語はシンドローム生成回路２に入
力され受信語に対応するシンドローム「S1,S2,…,S
2t（ｔは最大誤り訂正可能数）」を算出する。制御回路
11からの信号によりシンドローム生成回路２からシンド
ロームが誤り個数計算回路３に読み出され、誤り個数
「ｅ」が計算される。ここで、誤り個数「ｅ」を計算す
る過程は第３図の流れ図に従って計算され、メモリ４に
受信語の誤り個数「ｅ」が記憶される。
に記憶され、この受信語はシンドローム生成回路２に入
力され受信語に対応するシンドローム「S1,S2,…,S
2t（ｔは最大誤り訂正可能数）」を算出する。制御回路
11からの信号によりシンドローム生成回路２からシンド
ロームが誤り個数計算回路３に読み出され、誤り個数
「ｅ」が計算される。ここで、誤り個数「ｅ」を計算す
る過程は第３図の流れ図に従って計算され、メモリ４に
受信語の誤り個数「ｅ」が記憶される。
次に、制御回路11からの信号によりシンドローム生成
回路２からＮ個並列に配置された修正シンドローム生成
回路５のそれぞれにシンドローム「S1,S2,…,S2t」を読
み込ませて、シンドローム記憶レジスタ5aに記憶させ
る。そして、ジンドローム発生回路5bにより、受信語の
第ｉビット（１≦ｉ≦Ｎ）目に疑似的に仮想誤りを発生
させた場合の受信語に対応する修正シンドロームを生成
し、その修正シンドローム記憶レジスタ5cに記憶させ
る。ここで、修正シンドローム生成回路５は第３図に示
すように、αi,α2i,…，α2ti（ｉ＝1,2,…,N）をそれ
ぞれに対応するシンドロームS1,S2,…,S2tに加えて、修
正シンドロームＳ′ｊ＝Sj＋αji（ｊ＝1,2,…,2t、α
は原始多項式の根）を算出する。
回路２からＮ個並列に配置された修正シンドローム生成
回路５のそれぞれにシンドローム「S1,S2,…,S2t」を読
み込ませて、シンドローム記憶レジスタ5aに記憶させ
る。そして、ジンドローム発生回路5bにより、受信語の
第ｉビット（１≦ｉ≦Ｎ）目に疑似的に仮想誤りを発生
させた場合の受信語に対応する修正シンドロームを生成
し、その修正シンドローム記憶レジスタ5cに記憶させ
る。ここで、修正シンドローム生成回路５は第３図に示
すように、αi,α2i,…，α2ti（ｉ＝1,2,…,N）をそれ
ぞれに対応するシンドロームS1,S2,…,S2tに加えて、修
正シンドロームＳ′ｊ＝Sj＋αji（ｊ＝1,2,…,2t、α
は原始多項式の根）を算出する。
次に、修正シンドローム生成回路５で生成されたＮ組
の修正シンドロームに対し誤り算出回路６により、Ｎ組
の誤り個数「ｅ′1,e′2,…,e′Ｎ」が計算される。こ
の誤り個数を計算する過程は第３図において、Ｓ（Ｚ）
＝S1＋S2Z＋…＋S2tZ2t-1をＳ（Ｚ）＝Ｓ′１＋Ｓ′2Z
＋…＋Ｓ′2tZ2t-1に変更した流れ図に従って計算され
る。そして、メモリ７に修正誤り個数計算回路６で計算
された誤り個数「ｅ′1,e′2,…,e′Ｎ」が記憶され
る。
の修正シンドロームに対し誤り算出回路６により、Ｎ組
の誤り個数「ｅ′1,e′2,…,e′Ｎ」が計算される。こ
の誤り個数を計算する過程は第３図において、Ｓ（Ｚ）
＝S1＋S2Z＋…＋S2tZ2t-1をＳ（Ｚ）＝Ｓ′１＋Ｓ′2Z
＋…＋Ｓ′2tZ2t-1に変更した流れ図に従って計算され
る。そして、メモリ７に修正誤り個数計算回路６で計算
された誤り個数「ｅ′1,e′2,…,e′Ｎ」が記憶され
る。
次に、バッファメモリ１からのｎビットの受信語はシ
リアル・パラレル変換回路に読み出され、第４図に示す
ように、Ｎビット単位のブロック毎に分割されて、その
上そのＮビットの受信語を、Ｎ個並列配置された修正シ
ンドローム生成回路に応じそれぞれに１ビットの対応関
係となるようにＮ個に分割並列処理される。
リアル・パラレル変換回路に読み出され、第４図に示す
ように、Ｎビット単位のブロック毎に分割されて、その
上そのＮビットの受信語を、Ｎ個並列配置された修正シ
ンドローム生成回路に応じそれぞれに１ビットの対応関
係となるようにＮ個に分割並列処理される。
また、比較回路８においては、メモリ４の内容「ｅ」
とメモリ７の内容「ｅ′ｉ（ｉ＝1,2,…,N）」を比較す
る。そして、ｅ′ｉ＝ｅ−１（１≦ｅ≦ｔ）のときに、
そのＮ個並列に配置された回路に対応した位置のビット
の受信語が訂正回路10により誤り訂正される。その後、
訂正され、Ｎ個に並列分割された受信語をパラレル・シ
リアル変換回路12により直列接続に変換し出力端子14に
出力させる。そして訂正されるべき誤り個数ｅ個みつか
るまで、別のＮビット単位ブロックの受信語に対し訂正
操作を続ける。
とメモリ７の内容「ｅ′ｉ（ｉ＝1,2,…,N）」を比較す
る。そして、ｅ′ｉ＝ｅ−１（１≦ｅ≦ｔ）のときに、
そのＮ個並列に配置された回路に対応した位置のビット
の受信語が訂正回路10により誤り訂正される。その後、
訂正され、Ｎ個に並列分割された受信語をパラレル・シ
リアル変換回路12により直列接続に変換し出力端子14に
出力させる。そして訂正されるべき誤り個数ｅ個みつか
るまで、別のＮビット単位ブロックの受信語に対し訂正
操作を続ける。
なお、上記実施例では、まず受信語のシンドロームを
求めた語に受信語の誤り個数を計算し、その後に１回目
のＮビット単位に対する修正シンドロームを求めていた
が、同時に行ってもよい。
求めた語に受信語の誤り個数を計算し、その後に１回目
のＮビット単位に対する修正シンドロームを求めていた
が、同時に行ってもよい。
以上のようにこの発明によれば、ｎビットの受信語に
基づいて算出したシンドロームより受信語の誤り個数を
算出するとともに、受信語のあるビットに擬似的に仮想
誤りを発生させた場合の受信語に対応する修正シンドロ
ームを求める処理を、受信語のすべてのビットについて
行い、このようにして求められたそれぞれの修正シンド
ロームについて修正誤り個数を求め、上記誤り個数と各
修正誤り個数との比較により、受信語の誤りビット位置
を求めるようにしたので、従来の復号操作で行っていた
チェンサーチを行わずに、受信語の誤りビット位置を求
めることができる効果がある。
基づいて算出したシンドロームより受信語の誤り個数を
算出するとともに、受信語のあるビットに擬似的に仮想
誤りを発生させた場合の受信語に対応する修正シンドロ
ームを求める処理を、受信語のすべてのビットについて
行い、このようにして求められたそれぞれの修正シンド
ロームについて修正誤り個数を求め、上記誤り個数と各
修正誤り個数との比較により、受信語の誤りビット位置
を求めるようにしたので、従来の復号操作で行っていた
チェンサーチを行わずに、受信語の誤りビット位置を求
めることができる効果がある。
また、上記バッファメモリのｎビットの受信語を上記
修正シンドローム生成回路数Ｎに対応して、Ｎビット単
位のブロック毎に分割し、その上該受信語のＮビットを
ブロック毎に順次並列出力する回路構成として、シリア
ル・パラレル変換器を備えたので、受信語の並列訂正処
理を行う構成を非常に簡単なものとでき、回路構成の大
規模化を抑えることができる効果がある。
修正シンドローム生成回路数Ｎに対応して、Ｎビット単
位のブロック毎に分割し、その上該受信語のＮビットを
ブロック毎に順次並列出力する回路構成として、シリア
ル・パラレル変換器を備えたので、受信語の並列訂正処
理を行う構成を非常に簡単なものとでき、回路構成の大
規模化を抑えることができる効果がある。
第１図はこの発明の一実施例による誤り修正復号装置を
示すブロック図、第２図は修正シンドローム生成回路の
構成を示した図、第３図は誤り個数算出回路における操
作手順を示す流れ図、第４図は受信語のシリアル・パラ
レル変換回路の処理を説明する図、第５図は従来の誤り
訂正復号装置を示すブロック図、第６図は従来の誤り位
置多項式を求める操作手順を示す流れ図である。 １はバッファメモリ、２はシンドローム生成回路、３は
受信語の誤り個数算出回路、４は記憶装置、５は修正シ
ンドローム生成回路、６は誤り個数算出回路、７は記憶
装置、８は比較回路、９はシリアル・パラレル変換器、
10は訂正回路、11は制御回路、12はパラレル・シリアル
変換回路、13は入力端子、14は出力端子、20は従来例に
おける制御回路、21はプログラムROM、22はシンドロー
ム・チェン処理回路、23はガロア体演算回路、24はバッ
ファメモリ、25はインタフェース回路、26は入力端子、
27は出力端子である。 なお図中同一符号は同一又は相当部分を示す。
示すブロック図、第２図は修正シンドローム生成回路の
構成を示した図、第３図は誤り個数算出回路における操
作手順を示す流れ図、第４図は受信語のシリアル・パラ
レル変換回路の処理を説明する図、第５図は従来の誤り
訂正復号装置を示すブロック図、第６図は従来の誤り位
置多項式を求める操作手順を示す流れ図である。 １はバッファメモリ、２はシンドローム生成回路、３は
受信語の誤り個数算出回路、４は記憶装置、５は修正シ
ンドローム生成回路、６は誤り個数算出回路、７は記憶
装置、８は比較回路、９はシリアル・パラレル変換器、
10は訂正回路、11は制御回路、12はパラレル・シリアル
変換回路、13は入力端子、14は出力端子、20は従来例に
おける制御回路、21はプログラムROM、22はシンドロー
ム・チェン処理回路、23はガロア体演算回路、24はバッ
ファメモリ、25はインタフェース回路、26は入力端子、
27は出力端子である。 なお図中同一符号は同一又は相当部分を示す。
フロントページの続き (56)参考文献 特開 昭63−203016（ＪＰ，Ａ) 特開 昭64−19831（ＪＰ，Ａ) 特開 平２−113341（ＪＰ，Ａ) 特開 平３−174821（ＪＰ，Ａ) 電子情報通信学会技術研究報告，Ｖｏ ｌ．89，Ｎｏ．134，ＣＳ89−54 （1989年７月21日） 酒井高征、若杉耕 一郎、笠原正雄 「代数的誤り訂正符号 の並列復号法」 ＰＰ．７−11
Claims (1)
- 【請求項１】２元BCH符号の誤り訂正復号器において、 入力されたｎビットの受信語を記憶するバッファメモリ
と、 該受信語に基づいてそのシンドロームを生成するシンド
ローム生成回路と、 該生成されたシンドロームに基づいて該受信語におけ
る、誤りが発生しているビットの個数を実誤り個数とし
て算出する実誤り個数計算回路と、 Ｎ（１≦Ｎ≦ｎ）個に並列配置され、上記受信語の対応
するビットに擬似的に仮想誤りを発生させた擬似受信語
に基づいてそのシンドロームを修正シンドロームとして
生成する修正シンドローム生成回路と、 上記各修正シンドローム修正回路に対応して設けられ、
対応する修正回路からの修正シンドロームに基づいて上
記擬似受信語における、誤りが発生しているビットの個
数を修正用誤り個数として算出するＮ個の修正誤り個数
計算回路と、 上記実誤り個数と各修正用誤り個数を比較する比較回路
と、 該比較結果に基づいて、上記入力された受信語における
誤りの発生しているビットを訂正する訂正手段とを備
え、 該訂正手段は、 上記バッファメモリのｎビットの受信語を上記修正シン
ドローム生成回路数Ｎに対応して、Ｎビット単位のブロ
ック毎に分割し、その上該受信語のＮビットをブロック
毎に順次並列出力するシリアル・パラレル変換器と、 該並列出力された受信語のＮビットに対して、上記比較
結果に応じ誤り訂正処理を施す訂正回路と、 該訂正回路により訂正された受信語のＮビットを順次直
列接続して出力するパラレル・シリアル変換回路とを備
えたことを特徴とする誤り訂正復号器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25678289A JP2703633B2 (ja) | 1989-09-29 | 1989-09-29 | 誤り訂正復号器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25678289A JP2703633B2 (ja) | 1989-09-29 | 1989-09-29 | 誤り訂正復号器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03117923A JPH03117923A (ja) | 1991-05-20 |
| JP2703633B2 true JP2703633B2 (ja) | 1998-01-26 |
Family
ID=17297374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25678289A Expired - Fee Related JP2703633B2 (ja) | 1989-09-29 | 1989-09-29 | 誤り訂正復号器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2703633B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06104771A (ja) * | 1992-07-23 | 1994-04-15 | Natl Sci Council | ビット誤り補正方法及びその為の復号器 |
| JP4672743B2 (ja) * | 2008-03-01 | 2011-04-20 | 株式会社東芝 | 誤り訂正装置および誤り訂正方法 |
-
1989
- 1989-09-29 JP JP25678289A patent/JP2703633B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 電子情報通信学会技術研究報告，Ｖｏｌ．８９，Ｎｏ．１３４，ＣＳ８９−５４ （１９８９年７月２１日） 酒井高征、若杉耕一郎、笠原正雄 「代数的誤り訂正符号の並列復号法」 ＰＰ．７−１１ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03117923A (ja) | 1991-05-20 |
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