JP2692395B2 - 高速読み出しの半導体記憶装置 - Google Patents
高速読み出しの半導体記憶装置Info
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- JP2692395B2 JP2692395B2 JP2807191A JP2807191A JP2692395B2 JP 2692395 B2 JP2692395 B2 JP 2692395B2 JP 2807191 A JP2807191 A JP 2807191A JP 2807191 A JP2807191 A JP 2807191A JP 2692395 B2 JP2692395 B2 JP 2692395B2
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- Japan
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- voltage
- data
- type transistor
- memory cell
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Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に読み出し動作の補助回路を設けデータ読み出しの高
速化を図った半導体記憶装置に関する。
特に読み出し動作の補助回路を設けデータ読み出しの高
速化を図った半導体記憶装置に関する。
【0002】
【従来の技術】従来の記憶装置の構成は図7に示すよう
にPRE信号の電圧レベルでオン/オフするP型トラン
ジスタ4によってデータ線2,3を高電位VDDにプリチ
ャージし、N型トランジスタ5は1対のデータ線2,3
にメモリセル1のデータ出力を選択時に出力する。デー
タ保持回路22はデータ線に出力されたデータをデータ
バスへ出力する。
にPRE信号の電圧レベルでオン/オフするP型トラン
ジスタ4によってデータ線2,3を高電位VDDにプリチ
ャージし、N型トランジスタ5は1対のデータ線2,3
にメモリセル1のデータ出力を選択時に出力する。デー
タ保持回路22はデータ線に出力されたデータをデータ
バスへ出力する。
【0003】以下、詳述する。図7中の読み出し動作を
制御するPRE信号とMRWn信号の変化タイミングを
図2に示す。読み出し動作は図2の期間10,11,1
2から成る一連のサイクルで行われる。期間10でPR
E信号はP型トランジスタ4をオンし、データ線2,3
はP型トランジスタ4のソース側の電位VDDにチャージ
アップされる。
制御するPRE信号とMRWn信号の変化タイミングを
図2に示す。読み出し動作は図2の期間10,11,1
2から成る一連のサイクルで行われる。期間10でPR
E信号はP型トランジスタ4をオンし、データ線2,3
はP型トランジスタ4のソース側の電位VDDにチャージ
アップされる。
【0004】期間11でPRE信号は反転して高電位と
なり前記P型トランジスタ4はオフし、データ線は残留
電荷により高電位を保持する。
なり前記P型トランジスタ4はオフし、データ線は残留
電荷により高電位を保持する。
【0005】期間12でMRWn信号は反転し高電位レ
ベルになり、メモリセル1内のN型トランジスタ5はオ
ンする。メモリセル1内のインバータ6は一方が高電位
を出力すると、その出力を受けて他方は低電位を出力
し、N型トランジスタ5がオンしたときにデータ線2,
3の一方を低電位にディスチャージする。
ベルになり、メモリセル1内のN型トランジスタ5はオ
ンする。メモリセル1内のインバータ6は一方が高電位
を出力すると、その出力を受けて他方は低電位を出力
し、N型トランジスタ5がオンしたときにデータ線2,
3の一方を低電位にディスチャージする。
【0006】ディスチャージされた低電位のデータ線と
電荷保持による高電位のデータ線からデータ保持回路2
2はメモリセル1の出力データを判断し、出力データを
データバスへ出力する。
電荷保持による高電位のデータ線からデータ保持回路2
2はメモリセル1の出力データを判断し、出力データを
データバスへ出力する。
【0007】
【発明が解決しようとする課題】このような従来の半導
体記憶装置では、メモリセル数が増加するとデータ線が
延長され、データ線に結合した負荷容量が増加する。そ
の結果、読み出し動作時にチャージアップされたデータ
線を高速でディスチャージすることが困難であった。
体記憶装置では、メモリセル数が増加するとデータ線が
延長され、データ線に結合した負荷容量が増加する。そ
の結果、読み出し動作時にチャージアップされたデータ
線を高速でディスチャージすることが困難であった。
【0008】
【課題を解決するための手段】本願発明の要旨は、記憶
ノードにデータビットを電圧で保持するメモリセルと、
該メモリセルの記憶ノードに接続された時にデータビッ
トの論理レベルにしたがい電圧差を発生する1対のデー
タ線と、上記メモリセルを選択し該メモリセルの上記記
憶ノードと上記1対のデータ線とを電気的に接続させる
選択線とを備えた半導体記憶装置において、上記1対の
データ線にそれぞれ接続され電源電圧と接地電圧との中
間電位より電源電圧または接地電圧に近い電圧で反転す
る1対のインバータと、上記1対のインバータと上記選
択線とで制御され上記1対のデータ線の電圧変化を加速
するために1対のデータ線と電源電圧または接地電圧と
の間に設けられた1対の補助電流経路とを有することで
ある。
ノードにデータビットを電圧で保持するメモリセルと、
該メモリセルの記憶ノードに接続された時にデータビッ
トの論理レベルにしたがい電圧差を発生する1対のデー
タ線と、上記メモリセルを選択し該メモリセルの上記記
憶ノードと上記1対のデータ線とを電気的に接続させる
選択線とを備えた半導体記憶装置において、上記1対の
データ線にそれぞれ接続され電源電圧と接地電圧との中
間電位より電源電圧または接地電圧に近い電圧で反転す
る1対のインバータと、上記1対のインバータと上記選
択線とで制御され上記1対のデータ線の電圧変化を加速
するために1対のデータ線と電源電圧または接地電圧と
の間に設けられた1対の補助電流経路とを有することで
ある。
【0009】
【発明の作用】メモリセルに保持されているデータビッ
トにしたがい1対のデータ線に電圧差が発生し始める
と、1対のインバータの一方が1対の補助電流経路の一
方を機能させて電圧差拡大の高速化を図る。
トにしたがい1対のデータ線に電圧差が発生し始める
と、1対のインバータの一方が1対の補助電流経路の一
方を機能させて電圧差拡大の高速化を図る。
【0010】
【実施例】次に本発明の実施例を図面を参照して説明す
る。
る。
【0011】図1は本発明の第1実施例を示している。
図1の信号PRE,MRWnは図2のタイミングで変化
する。
図1の信号PRE,MRWnは図2のタイミングで変化
する。
【0012】メモリセル1のデータをデータ線2,3に
出力するには、まずPRE信号が低電位の期間10にP
型トランジスタ4がオンし、データ線1,2を高電位に
プリチャージする。PRE信号が高電位に反転しP型ト
ランジスタ4がオフした後も、データ線1,2の電荷は
保持され、データ線1,2は高電位を保持する。
出力するには、まずPRE信号が低電位の期間10にP
型トランジスタ4がオンし、データ線1,2を高電位に
プリチャージする。PRE信号が高電位に反転しP型ト
ランジスタ4がオフした後も、データ線1,2の電荷は
保持され、データ線1,2は高電位を保持する。
【0013】次にMRWn信号が高電位の期間12にメ
モリセル1のN型トランジスタ5がオンし、インバータ
6の低電位を出力する側のデータ線をディスチャージす
る。
モリセル1のN型トランジスタ5がオンし、インバータ
6の低電位を出力する側のデータ線をディスチャージす
る。
【0014】ここで、インバータのしきい値Vthを高く
設定されているインバータ7は、ディスチャージが開始
され、データ線の電圧が図3で示す高めのしきい値Vth
まで下がると、出力を反転し、高電位を出力する。前記
インバータの出力反転により、N型トランジスタ8がオ
ンする。
設定されているインバータ7は、ディスチャージが開始
され、データ線の電圧が図3で示す高めのしきい値Vth
まで下がると、出力を反転し、高電位を出力する。前記
インバータの出力反転により、N型トランジスタ8がオ
ンする。
【0015】前記N型トランジスタ8のソース側にシリ
アル接続されたN型トランジスタ9は、MRWn信号を
ゲートに入力されているので、前記データ線2,3のデ
ィスチャージ期間12にオンしている。したがって、イ
ンバータ7が出力を反転し始める図3のA点からデータ
線2,3のディスチャージは加速され、データ線の電位
は従来特性を示す実線から本実施例の特性を示す破線へ
と変化速度を速める。
アル接続されたN型トランジスタ9は、MRWn信号を
ゲートに入力されているので、前記データ線2,3のデ
ィスチャージ期間12にオンしている。したがって、イ
ンバータ7が出力を反転し始める図3のA点からデータ
線2,3のディスチャージは加速され、データ線の電位
は従来特性を示す実線から本実施例の特性を示す破線へ
と変化速度を速める。
【0016】また前記N型トランジスタ9は、データ線
がチャージアップされる図2の期間10ではオフしてい
るため、N型トランジスタ8がデータ線のチャージアッ
プ後インバータ7のしきい値Vthに達するまでオンして
いても、データ線のチャージアップ用の電荷がリークし
ない。
がチャージアップされる図2の期間10ではオフしてい
るため、N型トランジスタ8がデータ線のチャージアッ
プ後インバータ7のしきい値Vthに達するまでオンして
いても、データ線のチャージアップ用の電荷がリークし
ない。
【0017】なお、N型トランジスタ9のゲート信号
は、PRE信号で代替することができる。
は、PRE信号で代替することができる。
【0018】図4は本発明の第2実施例を示している。
図4の信号PDC,MRWnは図5のタイミングで変化
する。
図4の信号PDC,MRWnは図5のタイミングで変化
する。
【0019】メモリセル1のデータをデータ線2,3に
出力するには、まずPDC信号が高電位の期間18にN
型トランジスタ13がオンし、データ線2,3を低電位
にディスチャージする。PDC信号が低電位に反転しN
型トランジスタ13がオフした後も、データ線2,3の
低電位は保持される。
出力するには、まずPDC信号が高電位の期間18にN
型トランジスタ13がオンし、データ線2,3を低電位
にディスチャージする。PDC信号が低電位に反転しN
型トランジスタ13がオフした後も、データ線2,3の
低電位は保持される。
【0020】次にMRWn信号が低電位の期間20にメ
モリセル1のP型トランジスタ14がオンし、メモリセ
ル1のインバータ15が高電位を出力する側のデータ線
をチャージアップする。
モリセル1のP型トランジスタ14がオンし、メモリセ
ル1のインバータ15が高電位を出力する側のデータ線
をチャージアップする。
【0021】ここでしきい値を低く設定したインバータ
16はデータ線2,3の電圧が図6中の低めのしきい値
Vthまで達すると、出力を反転し、低電位を出力する。
この時、P型トランジスタ17のソース側にシリアル接
続されたP型トランジスタ18はMRWn信号が低電位
の期間20でオンしているため、前記インバータ16の
出力をゲート入力するP型トランジスタ17がオンする
ことによって図4で示すB点からデータ線のチャージア
ップが加速される。
16はデータ線2,3の電圧が図6中の低めのしきい値
Vthまで達すると、出力を反転し、低電位を出力する。
この時、P型トランジスタ17のソース側にシリアル接
続されたP型トランジスタ18はMRWn信号が低電位
の期間20でオンしているため、前記インバータ16の
出力をゲート入力するP型トランジスタ17がオンする
ことによって図4で示すB点からデータ線のチャージア
ップが加速される。
【0022】したがって、データ線の電位は図3の従来
特性を示す実線から本実施例の特性を示す破線へと変化
速度を速める。
特性を示す実線から本実施例の特性を示す破線へと変化
速度を速める。
【0023】またデータ線18がディスチャージされる
図5の期間18において、前記P型トランジスタ18は
オフしているため、P型トランジスタ17がディスチャ
ージによってデータ線の電位がインバータ16のしきい
値に達するまでオンしていても、データ線のチャージア
ップ用の電荷がリークすることはない。
図5の期間18において、前記P型トランジスタ18は
オフしているため、P型トランジスタ17がディスチャ
ージによってデータ線の電位がインバータ16のしきい
値に達するまでオンしていても、データ線のチャージア
ップ用の電荷がリークすることはない。
【0024】ここでP型トランジスタ18のゲート信号
はPDC信号で代替することができる。
はPDC信号で代替することができる。
【0025】
【発明の効果】以上説明したように、本発明はメモリセ
ルのデータ出力によるデータ線の電位変化の速度を向上
させたので、半導体記憶装置の読み出し速度が高速にな
るという効果を得られる。
ルのデータ出力によるデータ線の電位変化の速度を向上
させたので、半導体記憶装置の読み出し速度が高速にな
るという効果を得られる。
【図1】本発明の第1実施例を示す回路図である。
【図2】図1で用いられる信号のタイムチャートであ
る。
る。
【図3】図1のデータ線の電圧波形図である。
【図4】本発明の第2実施例を示す回路図である。
【図5】第2実施例で用いる信号のタイムチャートであ
る。
る。
【図6】第2実施例のデータ線の電圧波形図である。
【図7】従来例の回路図である。
1 メモリセル 2 データ線 3 データ線 4 P型トランジスタ 5 N型トランジスタ 6 インバータ 7 インバータ 8 N型トランジスタ 9 N型トランジスタ 10 データ線プリチャージ期間 11 データ線保持期間 12 データ線ディスチャージ期間 13 P型トランジスタ 14 P型トランジスタ 15 インバータ 16 インバータ 17 P型トランジスタ 18 P型トランジスタ 19 データ線プリディスチャージ期間 20 データ線保持期間 21 データ線チャージアップ期間 22 データ保持回路
Claims (1)
- 【請求項1】 記憶ノードにデータビットを電圧で保持
するメモリセルと、該メモリセルの記憶ノードに接続さ
れた時にデータビットの論理レベルにしたがい電圧差を
発生する1対のデータ線と、上記メモリセルを選択し該
メモリセルの上記記憶ノードと上記1対のデータ線とを
電気的に接続させる選択線とを備えた半導体記憶装置に
おいて、上記1対のデータ線にそれぞれ接続され電源電
圧と接地電圧との中間電位より電源電圧または接地電圧
に近い電圧で反転する1対のインバータと、上記1対の
インバータと上記選択線とで制御され上記1対のデータ
線の電圧変化を加速するために1対のデータ線と電源電
圧または接地電圧との間に設けられた1対の補助電流経
路とを有することを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2807191A JP2692395B2 (ja) | 1991-01-29 | 1991-01-29 | 高速読み出しの半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2807191A JP2692395B2 (ja) | 1991-01-29 | 1991-01-29 | 高速読み出しの半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04252496A JPH04252496A (ja) | 1992-09-08 |
JP2692395B2 true JP2692395B2 (ja) | 1997-12-17 |
Family
ID=12238540
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2807191A Expired - Fee Related JP2692395B2 (ja) | 1991-01-29 | 1991-01-29 | 高速読み出しの半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2692395B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000132970A (ja) * | 1998-10-22 | 2000-05-12 | Mitsubishi Electric Corp | データ転送回路 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH029098A (ja) * | 1988-06-27 | 1990-01-12 | Nec Corp | 読出専用半導体記憶装置 |
JPH04195994A (ja) * | 1990-11-28 | 1992-07-15 | Seiko Epson Corp | 半導体記憶装置 |
-
1991
- 1991-01-29 JP JP2807191A patent/JP2692395B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH04252496A (ja) | 1992-09-08 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |