JP2692395B2 - 高速読み出しの半導体記憶装置 - Google Patents
高速読み出しの半導体記憶装置Info
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- JP2692395B2 JP2692395B2 JP2807191A JP2807191A JP2692395B2 JP 2692395 B2 JP2692395 B2 JP 2692395B2 JP 2807191 A JP2807191 A JP 2807191A JP 2807191 A JP2807191 A JP 2807191A JP 2692395 B2 JP2692395 B2 JP 2692395B2
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- Japan
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- voltage
- data
- type transistor
- memory cell
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に読み出し動作の補助回路を設けデータ読み出しの高
速化を図った半導体記憶装置に関する。
特に読み出し動作の補助回路を設けデータ読み出しの高
速化を図った半導体記憶装置に関する。
【０００２】
【従来の技術】従来の記憶装置の構成は図７に示すよう
にＰＲＥ信号の電圧レベルでオン／オフするＰ型トラン
ジスタ４によってデータ線２，３を高電位ＶDDにプリチ
ャージし、Ｎ型トランジスタ５は１対のデータ線２，３
にメモリセル１のデータ出力を選択時に出力する。デー
タ保持回路２２はデータ線に出力されたデータをデータ
バスへ出力する。
にＰＲＥ信号の電圧レベルでオン／オフするＰ型トラン
ジスタ４によってデータ線２，３を高電位ＶDDにプリチ
ャージし、Ｎ型トランジスタ５は１対のデータ線２，３
にメモリセル１のデータ出力を選択時に出力する。デー
タ保持回路２２はデータ線に出力されたデータをデータ
バスへ出力する。
【０００３】以下、詳述する。図７中の読み出し動作を
制御するＰＲＥ信号とＭＲＷn信号の変化タイミングを
図２に示す。読み出し動作は図２の期間１０，１１，１
２から成る一連のサイクルで行われる。期間１０でＰＲ
Ｅ信号はＰ型トランジスタ４をオンし、データ線２，３
はＰ型トランジスタ４のソース側の電位ＶDDにチャージ
アップされる。
制御するＰＲＥ信号とＭＲＷn信号の変化タイミングを
図２に示す。読み出し動作は図２の期間１０，１１，１
２から成る一連のサイクルで行われる。期間１０でＰＲ
Ｅ信号はＰ型トランジスタ４をオンし、データ線２，３
はＰ型トランジスタ４のソース側の電位ＶDDにチャージ
アップされる。
【０００４】期間１１でＰＲＥ信号は反転して高電位と
なり前記Ｐ型トランジスタ４はオフし、データ線は残留
電荷により高電位を保持する。
なり前記Ｐ型トランジスタ４はオフし、データ線は残留
電荷により高電位を保持する。
【０００５】期間１２でＭＲＷn信号は反転し高電位レ
ベルになり、メモリセル１内のＮ型トランジスタ５はオ
ンする。メモリセル１内のインバータ６は一方が高電位
を出力すると、その出力を受けて他方は低電位を出力
し、Ｎ型トランジスタ５がオンしたときにデータ線２，
３の一方を低電位にディスチャージする。
ベルになり、メモリセル１内のＮ型トランジスタ５はオ
ンする。メモリセル１内のインバータ６は一方が高電位
を出力すると、その出力を受けて他方は低電位を出力
し、Ｎ型トランジスタ５がオンしたときにデータ線２，
３の一方を低電位にディスチャージする。
【０００６】ディスチャージされた低電位のデータ線と
電荷保持による高電位のデータ線からデータ保持回路２
２はメモリセル１の出力データを判断し、出力データを
データバスへ出力する。
電荷保持による高電位のデータ線からデータ保持回路２
２はメモリセル１の出力データを判断し、出力データを
データバスへ出力する。
【０００７】
【発明が解決しようとする課題】このような従来の半導
体記憶装置では、メモリセル数が増加するとデータ線が
延長され、データ線に結合した負荷容量が増加する。そ
の結果、読み出し動作時にチャージアップされたデータ
線を高速でディスチャージすることが困難であった。
体記憶装置では、メモリセル数が増加するとデータ線が
延長され、データ線に結合した負荷容量が増加する。そ
の結果、読み出し動作時にチャージアップされたデータ
線を高速でディスチャージすることが困難であった。
【０００８】
【課題を解決するための手段】本願発明の要旨は、記憶
ノードにデータビットを電圧で保持するメモリセルと、
該メモリセルの記憶ノードに接続された時にデータビッ
トの論理レベルにしたがい電圧差を発生する１対のデー
タ線と、上記メモリセルを選択し該メモリセルの上記記
憶ノードと上記１対のデータ線とを電気的に接続させる
選択線とを備えた半導体記憶装置において、上記１対の
データ線にそれぞれ接続され電源電圧と接地電圧との中
間電位より電源電圧または接地電圧に近い電圧で反転す
る１対のインバータと、上記１対のインバータと上記選
択線とで制御され上記１対のデータ線の電圧変化を加速
するために１対のデータ線と電源電圧または接地電圧と
の間に設けられた１対の補助電流経路とを有することで
ある。
ノードにデータビットを電圧で保持するメモリセルと、
該メモリセルの記憶ノードに接続された時にデータビッ
トの論理レベルにしたがい電圧差を発生する１対のデー
タ線と、上記メモリセルを選択し該メモリセルの上記記
憶ノードと上記１対のデータ線とを電気的に接続させる
選択線とを備えた半導体記憶装置において、上記１対の
データ線にそれぞれ接続され電源電圧と接地電圧との中
間電位より電源電圧または接地電圧に近い電圧で反転す
る１対のインバータと、上記１対のインバータと上記選
択線とで制御され上記１対のデータ線の電圧変化を加速
するために１対のデータ線と電源電圧または接地電圧と
の間に設けられた１対の補助電流経路とを有することで
ある。
【０００９】
【発明の作用】メモリセルに保持されているデータビッ
トにしたがい１対のデータ線に電圧差が発生し始める
と、１対のインバータの一方が１対の補助電流経路の一
方を機能させて電圧差拡大の高速化を図る。
トにしたがい１対のデータ線に電圧差が発生し始める
と、１対のインバータの一方が１対の補助電流経路の一
方を機能させて電圧差拡大の高速化を図る。
【００１０】
【実施例】次に本発明の実施例を図面を参照して説明す
る。
る。
【００１１】図１は本発明の第１実施例を示している。
図１の信号ＰＲＥ，ＭＲＷnは図２のタイミングで変化
する。
図１の信号ＰＲＥ，ＭＲＷnは図２のタイミングで変化
する。
【００１２】メモリセル１のデータをデータ線２，３に
出力するには、まずＰＲＥ信号が低電位の期間１０にＰ
型トランジスタ４がオンし、データ線１，２を高電位に
プリチャージする。ＰＲＥ信号が高電位に反転しＰ型ト
ランジスタ４がオフした後も、データ線１，２の電荷は
保持され、データ線１，２は高電位を保持する。
出力するには、まずＰＲＥ信号が低電位の期間１０にＰ
型トランジスタ４がオンし、データ線１，２を高電位に
プリチャージする。ＰＲＥ信号が高電位に反転しＰ型ト
ランジスタ４がオフした後も、データ線１，２の電荷は
保持され、データ線１，２は高電位を保持する。
【００１３】次にＭＲＷn信号が高電位の期間１２にメ
モリセル１のＮ型トランジスタ５がオンし、インバータ
６の低電位を出力する側のデータ線をディスチャージす
る。
モリセル１のＮ型トランジスタ５がオンし、インバータ
６の低電位を出力する側のデータ線をディスチャージす
る。
【００１４】ここで、インバータのしきい値Ｖthを高く
設定されているインバータ７は、ディスチャージが開始
され、データ線の電圧が図３で示す高めのしきい値Ｖth
まで下がると、出力を反転し、高電位を出力する。前記
インバータの出力反転により、Ｎ型トランジスタ８がオ
ンする。
設定されているインバータ７は、ディスチャージが開始
され、データ線の電圧が図３で示す高めのしきい値Ｖth
まで下がると、出力を反転し、高電位を出力する。前記
インバータの出力反転により、Ｎ型トランジスタ８がオ
ンする。
【００１５】前記Ｎ型トランジスタ８のソース側にシリ
アル接続されたＮ型トランジスタ９は、ＭＲＷn信号を
ゲートに入力されているので、前記データ線２，３のデ
ィスチャージ期間１２にオンしている。したがって、イ
ンバータ７が出力を反転し始める図３のＡ点からデータ
線２，３のディスチャージは加速され、データ線の電位
は従来特性を示す実線から本実施例の特性を示す破線へ
と変化速度を速める。
アル接続されたＮ型トランジスタ９は、ＭＲＷn信号を
ゲートに入力されているので、前記データ線２，３のデ
ィスチャージ期間１２にオンしている。したがって、イ
ンバータ７が出力を反転し始める図３のＡ点からデータ
線２，３のディスチャージは加速され、データ線の電位
は従来特性を示す実線から本実施例の特性を示す破線へ
と変化速度を速める。
【００１６】また前記Ｎ型トランジスタ９は、データ線
がチャージアップされる図２の期間１０ではオフしてい
るため、Ｎ型トランジスタ８がデータ線のチャージアッ
プ後インバータ７のしきい値Ｖthに達するまでオンして
いても、データ線のチャージアップ用の電荷がリークし
ない。
がチャージアップされる図２の期間１０ではオフしてい
るため、Ｎ型トランジスタ８がデータ線のチャージアッ
プ後インバータ７のしきい値Ｖthに達するまでオンして
いても、データ線のチャージアップ用の電荷がリークし
ない。
【００１７】なお、Ｎ型トランジスタ９のゲート信号
は、ＰＲＥ信号で代替することができる。
は、ＰＲＥ信号で代替することができる。
【００１８】図４は本発明の第２実施例を示している。
図４の信号ＰＤＣ，ＭＲＷnは図５のタイミングで変化
する。
図４の信号ＰＤＣ，ＭＲＷnは図５のタイミングで変化
する。
【００１９】メモリセル１のデータをデータ線２，３に
出力するには、まずＰＤＣ信号が高電位の期間１８にＮ
型トランジスタ１３がオンし、データ線２，３を低電位
にディスチャージする。ＰＤＣ信号が低電位に反転しＮ
型トランジスタ１３がオフした後も、データ線２，３の
低電位は保持される。
出力するには、まずＰＤＣ信号が高電位の期間１８にＮ
型トランジスタ１３がオンし、データ線２，３を低電位
にディスチャージする。ＰＤＣ信号が低電位に反転しＮ
型トランジスタ１３がオフした後も、データ線２，３の
低電位は保持される。
【００２０】次にＭＲＷn信号が低電位の期間２０にメ
モリセル１のＰ型トランジスタ１４がオンし、メモリセ
ル１のインバータ１５が高電位を出力する側のデータ線
をチャージアップする。
モリセル１のＰ型トランジスタ１４がオンし、メモリセ
ル１のインバータ１５が高電位を出力する側のデータ線
をチャージアップする。
【００２１】ここでしきい値を低く設定したインバータ
１６はデータ線２，３の電圧が図６中の低めのしきい値
Ｖthまで達すると、出力を反転し、低電位を出力する。
この時、Ｐ型トランジスタ１７のソース側にシリアル接
続されたＰ型トランジスタ１８はＭＲＷn信号が低電位
の期間２０でオンしているため、前記インバータ１６の
出力をゲート入力するＰ型トランジスタ１７がオンする
ことによって図４で示すＢ点からデータ線のチャージア
ップが加速される。
１６はデータ線２，３の電圧が図６中の低めのしきい値
Ｖthまで達すると、出力を反転し、低電位を出力する。
この時、Ｐ型トランジスタ１７のソース側にシリアル接
続されたＰ型トランジスタ１８はＭＲＷn信号が低電位
の期間２０でオンしているため、前記インバータ１６の
出力をゲート入力するＰ型トランジスタ１７がオンする
ことによって図４で示すＢ点からデータ線のチャージア
ップが加速される。
【００２２】したがって、データ線の電位は図３の従来
特性を示す実線から本実施例の特性を示す破線へと変化
速度を速める。
特性を示す実線から本実施例の特性を示す破線へと変化
速度を速める。
【００２３】またデータ線１８がディスチャージされる
図５の期間１８において、前記Ｐ型トランジスタ１８は
オフしているため、Ｐ型トランジスタ１７がディスチャ
ージによってデータ線の電位がインバータ１６のしきい
値に達するまでオンしていても、データ線のチャージア
ップ用の電荷がリークすることはない。
図５の期間１８において、前記Ｐ型トランジスタ１８は
オフしているため、Ｐ型トランジスタ１７がディスチャ
ージによってデータ線の電位がインバータ１６のしきい
値に達するまでオンしていても、データ線のチャージア
ップ用の電荷がリークすることはない。
【００２４】ここでＰ型トランジスタ１８のゲート信号
はＰＤＣ信号で代替することができる。
はＰＤＣ信号で代替することができる。
【００２５】
【発明の効果】以上説明したように、本発明はメモリセ
ルのデータ出力によるデータ線の電位変化の速度を向上
させたので、半導体記憶装置の読み出し速度が高速にな
るという効果を得られる。
ルのデータ出力によるデータ線の電位変化の速度を向上
させたので、半導体記憶装置の読み出し速度が高速にな
るという効果を得られる。
【図１】本発明の第１実施例を示す回路図である。
【図２】図１で用いられる信号のタイムチャートであ
る。
る。
【図３】図１のデータ線の電圧波形図である。
【図４】本発明の第２実施例を示す回路図である。
【図５】第２実施例で用いる信号のタイムチャートであ
る。
る。
【図６】第２実施例のデータ線の電圧波形図である。
【図７】従来例の回路図である。
１ メモリセル ２ データ線 ３ データ線 ４ Ｐ型トランジスタ ５ Ｎ型トランジスタ ６ インバータ ７ インバータ ８ Ｎ型トランジスタ ９ Ｎ型トランジスタ １０ データ線プリチャージ期間 １１ データ線保持期間 １２ データ線ディスチャージ期間 １３ Ｐ型トランジスタ １４ Ｐ型トランジスタ １５ インバータ １６ インバータ １７ Ｐ型トランジスタ １８ Ｐ型トランジスタ １９ データ線プリディスチャージ期間 ２０ データ線保持期間 ２１ データ線チャージアップ期間 ２２ データ保持回路
Claims (1)
- 【請求項１】 記憶ノードにデータビットを電圧で保持
するメモリセルと、該メモリセルの記憶ノードに接続さ
れた時にデータビットの論理レベルにしたがい電圧差を
発生する１対のデータ線と、上記メモリセルを選択し該
メモリセルの上記記憶ノードと上記１対のデータ線とを
電気的に接続させる選択線とを備えた半導体記憶装置に
おいて、上記１対のデータ線にそれぞれ接続され電源電
圧と接地電圧との中間電位より電源電圧または接地電圧
に近い電圧で反転する１対のインバータと、上記１対の
インバータと上記選択線とで制御され上記１対のデータ
線の電圧変化を加速するために１対のデータ線と電源電
圧または接地電圧との間に設けられた１対の補助電流経
路とを有することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2807191A JP2692395B2 (ja) | 1991-01-29 | 1991-01-29 | 高速読み出しの半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2807191A JP2692395B2 (ja) | 1991-01-29 | 1991-01-29 | 高速読み出しの半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04252496A JPH04252496A (ja) | 1992-09-08 |
| JP2692395B2 true JP2692395B2 (ja) | 1997-12-17 |
Family
ID=12238540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2807191A Expired - Fee Related JP2692395B2 (ja) | 1991-01-29 | 1991-01-29 | 高速読み出しの半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2692395B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000132970A (ja) * | 1998-10-22 | 2000-05-12 | Mitsubishi Electric Corp | データ転送回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH029098A (ja) * | 1988-06-27 | 1990-01-12 | Nec Corp | 読出専用半導体記憶装置 |
| JPH04195994A (ja) * | 1990-11-28 | 1992-07-15 | Seiko Epson Corp | 半導体記憶装置 |
-
1991
- 1991-01-29 JP JP2807191A patent/JP2692395B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04252496A (ja) | 1992-09-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |