JP2668881B2 - 画像信号の高能率符号化装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、テレビジョン信号等の画像信号の高能率
符号化装置、特に、サブサンプリングを用いるもののバ
ッファリング処理に関する。 〔発明の概要〕 この発明では、時間的又は空間的な配列を有する複数
の画素中で規則的に位置する第１の画素以外の第２の画
素に関して、第２の画素の夫々の周辺の複数の第１又は
第２の画素を使用して補間の予測を行う手段と、補間に
より、得られたデータと第２の画素の原データとの間の
予測誤差を検出し、予測誤差の大きさに応じて制御コー
ドを発生する手段と、第１の画素のデータを伝送すると
共に、制御コードに応じて上記第２の画素の原データの
伝送／間引きを行い、伝送データを形成する手段とを備
えた高能率符号化装置において、 予め処理単位の全画素に関して、予測誤差の形成を行
う手段と、処理単位毎に、形成された予測誤差の絶対値
の度数の集計を行う手段と、度数の集計表を用いて、出
力データが要求されるレート以下になるように、制御コ
ードを発生するためのしきい値を決定する手段とが設け
られている。この発明に依れば、画像の微細な部分の特
徴に応じてサブサンプリングの密度が変化され、復元画
質を良好とでき、また、高い圧縮率が得られる。また、
この発明は、実時間処理が可能であって、静止画像のみ
ならず動画像を処理することができる。更に、可変密度
サブサンプリングのためにレートが変化する出力データ
を要求されるレート以下の一定レートに変換することが
できる。 〔従来の技術〕 ディジタルビデオ信号を伝送する場合に、伝送するデ
ータ量を元のデータ量に比して圧縮する方法として、サ
ブサンプリングによって画素を間引き、サンプリング周
波数を低くするものが知られている。サブサンプリング
の一つとして、画像のデータが1/2に間引かれ、サブサ
ンプリング点と、補間の時に使用するサブサンプリング
点の位置を示す２ビットのフラグとを伝送するものが提
案されている。ディジタルビデオ信号の１画素データが
８ビットの場合、フラグの２ビットを加えると、１画素
当りが５ビットとなり、圧縮率が（5/8）となる。 この従来のサブサンプリングは、サブサンプリングの
パターンが常に同じであるので、画像中で物体の輪郭の
ような部分では、復元画質の劣化が目立つ問題があっ
た。特に、サブサンプリングのレートを1/2より高する
と、画質の劣化が著しい欠点があった。 本願出願人は、上述の問題点を解決するために、特願
昭61−110098号明細書に記載されているように、１枚の
画像を多数の２次元ブロックに分割し、このブロック内
の複数の画素データの最大値と最小値との差（ダイナミ
ックレンジ）を求め、ブロックのダイナミックレンジに
応じてサブサンプリングの周期を可変する符号化方法を
提案している。即ち、ダイナミックレンジが小さいブロ
ックに関しては、平面的な画像と判断して、サブサンプ
リングの周期を例えば（1/8）のように長くし、また、
ダイナミックレンジが比較的大きいブロックに関して
は、変化がある画像と判断して、サブサンプリングの周
期が（1/2）とされ、更に、ダイナミックレンジが極め
て大きいブロックに関しては、変化が激しい画像と判断
して、サブサンプリングがなされない。 上述のように、ダイナミックレンジに応じてサブサン
プリングの周期を選択的に切り替える高能率符号化装置
は、ブロックの単位でサブサンプリングの周期が設定さ
れるので、ブロックの単位で復元画像の画質の良否が発
生し、ブロックの歪が目立つ欠点があった。また、サブ
サンプリングの周期として選択できる種類は、限界があ
り、画像の特徴に対する適応性が不充分であった。 これらの問題点を解決するものとして、本出願人は、
特願昭62−85210号明細書に示されるように、規則的に
位置する基本画素は、必ず伝送し、基本画素の周囲の画
素に関して、その周囲の画素を使用して、補間の予測を
行い、補間の予測誤差の大きさに応じて伝送／間引きを
制御する高能率符号化装置を提案している。この高能率
符号化装置に依れば、ブロック単位の劣化が生ぜず、ま
た、画像の特徴に適応した任意のサブサンプリングのパ
ターンを形成でき、良好な復元画像が得られる。 〔発明が解決しようとする問題点〕 上述の本願出願人の提案に係る高能率符号化装置は、
可変密度サブサンプリングを行うために、画像の内容に
応じて出力データのレートが変動する。ディジタルVTR
では、編集の容易さ等の理由により、１トラックに記録
されるデータの量が一定であることが必要である。 従来のバッファリングの処理の典型は、大容量のバッ
ファメモリを設け、このバッファメモリから一定レート
の出力データを得るものであった。しかし、バッファメ
モリを使用する場合には、ハードウエァの規模が大きく
なる問題があり、メモリの容量を大きくしないと、オー
バーフロー或いはアンダーフローが生じる問題があっ
た。 従って、この発明の目的は、可変密度サブサンプリン
グにおいて、バッファメモリを使用せずに、出力データ
として、一定レートのものを得ることができる画像信号
の高能率符号化装置を提供することにある。 〔問題点を解決するための手段〕 この発明では、時間的又は空間的な配列を有する複数
の画素中で規則的に位置する第１の画素以外の第２の画
素に関して、第２の画素の夫々の周辺の複数の第１又は
第２の画素を使用して補間の予測を行う回路と、補間に
より、得られたデータと第２の画素の原データとの間の
予測誤差を検出し、予測誤差の大きさに応じて制御コー
ドを発生する回路と、第１の画素のデータを伝送すると
共に、制御コードに応じて第２の画素の原データの伝送
／間引きを行い、伝送データを形成するようにした高能
率符号化装置において、 予め処理単位の全画素に関して、予測誤差の形成を行
う回路と、処理単位毎に、形成された予測誤差の絶対値
の度数の集計を行う回路と、度数の集計表を用いて、出
力データが要求されるレート以下になるように、制御コ
ードを発生するためのしきい値を決定する回路とが備え
られている。 〔作用〕 一例として、ディジタルビデオ信号の（４×４）画素
毎に位置する第１の画素は、間引かれずに必ず伝送され
る。この第１の画素以外の第２の画素は、サブサンプリ
ングによって間引かれるか又はそのまま伝送される。こ
の判断は、受信側で間引かれた画素を周辺画素により補
間した場合に、予測される誤差の大小に応じてなされ
る。予測誤差は、しきい値と比較され、その大小が判断
される。即ち、予測誤差がしきい値より大きい時には、
間引きができないために、原データが伝送され、予測誤
差がしきい値より小さい時には、間引きが可能なため
に、原データが伝送されない。このようにして伝送／間
引きが制御された第２の画素のデータと第１の画素のデ
ータとが伝送される。第２の画素のデータの各サンプル
に対しては、伝送／間引きを制御するための１ビットの
制御データが付加される。受信側では、制御データを見
て補間が必要かどうかが判断される。 上述のしきい値を大きくすれば、間引かれる画素が多
くなり、出力データのレートが下がる。一方、しきい値
を小さくすれば、間引かれる画素が少なくなり、出力デ
ータのレートが上がる。従って、しきい値の大きさの制
御により、バッファリング処理が可能となる。 具体的には、適切なしきい値を決定するために、予
め、１フィールド、１フレーム、複数フレーム等の処理
単位に関して、発生情報量を求める。この発生情報量
は、処理単位での補間の予測誤差の度数分布表から知る
ことができる。度数分布表に対して、しきい値を予測誤
差が０の位置から順に適用することにより、間引かれる
画素数が分る。目標する伝送レートと対応する要求間引
き画素数が設定され、上述の間引き画素数が要求間引き
画素数を超える時の値がしきい値とされる。このしきい
値により、可変密度サブサンプリングの符号化がなされ
る。 この発明では、先の出願の発明と同様に、予測誤差に
基づく、伝送／間引きの判断は、原データを用いてなさ
れるので、実時間処理が可能であり、動画像に対して適
用してこの発明は、好適であり、また、この発明は、ブ
ロック構造を有しないので、ブロック毎に復元画質の良
否が目立つ問題が発生せず、更に、１画素毎に、間引き
についての判断を行うので、画像の特徴に対する適応性
が頗る良好とできる。特に、この発明では、高能率符号
化された出力データのレートを目標とする値以下に抑え
ることができる。 〔実施例〕 以下、この発明の一実施例について図面を参照して説
明する。この説明は、下記の順序に従ってなされる。 a.一実施例の全体の構成 b.サブサンプリングエンコーダ c.サブサンプリングデコーダ d.しきい値決定回路 e.変形例 a.一実施例の全体の構成 第１図は、この発明の一実施例の全体の構成を示し、
101で示す入力端子には、例えばディジタルビデオ信号
が供給される。このディジタルビデオ信号は、例えば1
3.5〔MHz〕のサンプリング周波数で、１画素の量子化ビ
ット数が８ビットのものである。 入力ディジタルビデオ信号は、サブサンプリングエン
コーダ102及びフィールド遅延回路103に供給される。こ
の実施例は、バッファリングの処理単位が１フィールド
とされている。サブサンプリングエンコーダ102は、補
間の予測誤差εをを発生するためのもので、この予測誤
差εがしきい値決定回路104に供給される。しきい値決
定回路104は、間引かれる画素数が要求される間引き画
素数を超え、従って、目標とするレートを出力データが
超えないようなしきい値THを発生する。 フィールド遅延回路103を介されたディジタルビデオ
信号がサブサンプリングエンコーダ105に供給され、可
変密度サブサンプリングの処理を受ける。このサブサン
プリングエンコーダ105の出力端子28に出力データが得
られると共に、出力端子28に制御データが得られる。 b.サブサンプリングエンコーダ 第２図を参照して、上述のサブサンプリングエンコー
ダ105について説明する。第２図において、１で示す入
力端子にディジタルビデオ信号がフィールド遅延回路10
3から供給される。入力端子１には、LDで示されるライ
ン遅延回路２、３、４、５の縦続接続が接続される。ま
た、入力端子１に対してSDで示されるサンプル遅延回路
６及び７が直列に接続され、ライン遅延回路２の出力側
にサンプル遅延回路８及び９が直列に接続され、ライン
遅延回路３の出力側にサンプル遅延回路10、11、12及び
13が直列に接続され、ライン遅延回路４の出力側にサン
プル遅延回路14及び15が直列に接続され、ライン遅延回
路５の出力側にサンプル遅延回路16及び17が直列に接続
される。これらのライン遅延回路２、３、４、５は、１
水平期間の遅延量を夫々持ち、サンプル遅延回路６、
７、８、・・・・・、17は、１サンプリング期間の遅延
量を夫々有する。ライン遅延回路２〜５及びサンプル遅
延回路６〜17により、テレビジョン画像の所定の２次元
領域に含まれる複数画素のデータが同時に取り出され
る。 第３図を参照してこの実施例によるサブサンプリング
について説明する。第３図は、入力ディジタルビデオ信
号の１フィールドの一部の領域を示し、水平方向の画素
の間隔がサンプリング周期と対応し、垂直方向の画素の
間隔がライン間隔と対応している。第３図中の各画素に
付された記号（△、●、□、×、○）の夫々は、補間の
処理の違いを表している。まず、○で示されるのは、４
ライン毎及び４画素毎に位置する基本画素を表す。この
16個の画素毎に１個の割合の基本画素は、間引かれずに
必ず伝送される。基本画素以外の画素は、以下に述べる
ように、２個の画素の平均値と比較され、原画素データ
と平均値との差（予測誤差）εがしきい値TH以下の時に
は、間引かれる。逆に、予測誤差εがしきい値THを超え
る場合には、伝送される。 △で表される画素：上下のラインに夫々位置する画素
データの平均値と比較される。 例えば、画素a2は、平均値〔1/2（a1＋a3）〕と比較
される。 ●で表される画素：上下の２ライン離れたラインに夫
々位置する画素の平均値と比較される。 例えば、画素a3は、平均値〔1/2（a1＋a5）〕と比較
される。 □で表される画素：左右の２画素離れて位置する画素
の平均値と比較される。 例えば、画素c3は、平均値〔1/2（a3＋e3）〕と比較
される。 ×で表される画素：左右に隣接する画素の平均値と比
較される。 例えば画素b2は、平均値〔1/2（a2＋c2）〕と比較さ
れる。 第２図におけるサンプル遅延回路11の出力側が注目画
素であって、このサンプル遅延回路11の出力データがセ
レクタ18及び19の第５の入力端子と減算回路23とゲート
回路27とに供給される。セレクタ18及び19は、第１〜第
５の５個の入力端子を持ち、サンプリングクロックと同
期する端子20からの選択信号によって、これらの５個の
入力端子に夫々供給されている入力データを出力端子に
選択的に出力する。 セレクタ18の第１の入力端子には、サンプル遅延回路
７の出力データが供給され、セレクタ19の第１の入力端
子には、サンプル遅延回路17の出力データが供給され
る。従って、注目画素が△で表される画素の場合に、セ
レクタ18及び19の夫々の第１の入力端子に供給される入
力データが選択される。セレクタ18及び19の第２の入力
端子には、サンプル遅延回路９及び15の出力データが夫
々供給される。従って、注目画素が●で表される画素の
場合に、セレクタ18及び19の夫々の第２の入力端子に供
給される入力データが選択される。セレクタ18及び19の
第３の入力端子には、ライン遅延回路３及びサンプル遅
延回路13の出力データが夫々供給される。従って、注目
画素が□で表される画素の場合に、セレクタ18及び19の
夫々の第３の入力端子に供給される入力データが選択さ
れる。セレクタ18及び19の第４の入力端子には、サンプ
ル遅延回路10及び12の出力データが夫々供給される。従
って、注目画素が×で表される画素の場合に、セレクタ
18及び19の夫々の第４の入力端子に供給される入力デー
タが選択される。セレクタ18及び19の第５の入力端子に
は、サンプル遅延回路11の出力データ（注目画素）が供
給され、従って、注目画素が○で表される基本画素の場
合に、セレクタ18及び19の両者が基本画素を選択する。 セレクタ18及び19の出力データが加算回路21に供給さ
れ、加算回路21の出力信号が1/2倍回路22に供給され
る。従って、1/2倍回路21からは、セレクタ18及び19に
よって夫々選択された２個の画素データの平均値データ
が発生する。この平均値データとサンプル遅延回路11か
らの注目画素のデータとが減算回路23に供給され、減算
回路23からの差データが絶対値化回路24において絶対値
に変換される。この絶対値化回路24の出力データが比較
回路25に供給され、端子26からのしきい値と比較され
る。 絶対値化回路24の出力データは、前述のように、２画
素の画素の平均値で補間を行った時に発生する予測誤差
εを表している。この予測誤差εがしきい値TH以下の場
合には、その画素を間引いても良いことを意味するの
で、比較回路25からの制御データ（１ビット）が“1"と
される。一方、予測誤差εがしきい値THを超える場合に
は、受信側で補間が良好にできないことを意味するの
で、比較回路25からの制御データが“0"とされる。この
制御データによって、ゲート回路27のオン／オフが制御
される。制御データが“0"の時には、ゲート回路27がオ
ンして原画素データが出力端子28に取り出され、制御デ
ータが“1"の時には、ゲート回路27がオフして原画素デ
ータが出力端子28に取り出されない。また、制御データ
は、出力端子29に取り出され、サブサンプリングされた
ビデオデータと共に伝送される。即ち、サブサンプリン
グエンコーダの出力端子28、29には、フレーム化回路
（図示せず）が接続され、このフレーム化回路におい
て、画素データ及び制御データが合成され、伝送される
画素データの場合では、１画素当りで９ビットのデータ
が伝送され、間引かれる画素データの場合では、１画素
当りで１ビットの制御データのみが伝送される。 上述のように、サブサンプリングは、１画素毎に予測
誤差εが大きいか否かに応じてなされる。即ち、ブロッ
ク単位ではなく、最小単位である画素毎に適応的に伝送
／間引きが制御される。また、予測誤差εを求めて間引
きを行うかどうかを判定する時に、補間データを用いず
に、実データを用いているので、繰り返し処理が避けら
れ、実時間処理が可能である。 サブサンプリングエンコーダ105は、第２図に示す構
成と同一の構成とされている。一方、サブサンプリング
エンコーダ102は、第２図における絶対値化回路24から
の予測誤差εを得るために設けられているので、比較回
路25及びゲート回路27を必要としない。 c.サブサンプリングデコーダ、 第４図は、受信側（VTR等の場合には、再生側）に設
けられるサブサンプリングデコーダを示す。第４図にお
いて、31で示す入力端子に受信されたディジタルビデオ
信号が供給され、32で示す入力端子に受信データと同期
しているサンプリングクロックが供給される。 入力端子31には、ライン遅延回路33、34、35、36が直
列に接続される。入力端子31及びライン遅延回路33〜36
の夫々の出力側には、直列→並列変換回路41、42、43、
44、45が夫々接続される。これらの直列→並列変換回路
41〜45には、サンプリングクロックによって、異なるラ
インの夫々の受信データが順次取り込まれ1/4分周回路3
7の出力信号によって、４個の画素データがラッチさ
れ、また、次の画素データが入力された時点で５個の画
素データが並列的に発生する。従って、あるタイミング
においては、第３図に示される画素が直列→並列変換回
路41〜45の夫々から出力される。例えば、ライン遅延回
路36から（a1、b1、c1、d1）の４個の画素データが直列
→並列変換回路45にラッチされ、次の画素データe1と合
わせた５個の画素データが同時に並列→並列変換回路45
から発生する。 直列→並列変換回路41〜45の出力信号の中で、a5〜e5
とe1〜e4とは、補間のために用いられる周辺の画素デー
タであって、これらの画素を除く（４×４＝16）個の画
素が補間の対象とされる。51、52、53・・・・・68、69
は、夫々補間回路を示し、互いに同一の構成を有してい
る。第５図は、補間回路51の構成を具体的に示す。 補間回路51は、入力端子91、92及び93と出力端子94と
を有し、入力端子91に対して、補間の対象とされる画素
データc5（１ビットの制御データ含む）が供給され、入
力端子92及び93には、補間に必要な周辺の画素データe5
及びa5が供給される。入力端子92及び93からの画素デー
タが加算回路95に供給され、加算回路95の出力信号が1/
2倍回路96に供給される。この1/2倍回路96の出力信号が
平均値補間における補間値である。入力端子91からの画
素データ及び1/2倍回路96の出力信号がセレクタ97に供
給される。 セレクタ97は、入力端子92からの画素データに含まれ
ている１ビットの制御データにより制御され、制御デー
タが“1"（間引き）の場合には、セレクタ97が1/2倍回
路96の出力信号を選択し、制御データが“0"（伝送）の
場合には、セレクタ97が入力端子91からの画素データを
選択する。セレクタ97の出力信号が出力端子94に得られ
る。 原画素データが間引き画素の時に、補間回路51〜69の
夫々から得られる補間値は、下記に示されるものであ
る。 補間回路51:c5→1/2（a5＋e5） 補間回路52:e4→1/2（e3＋e5） 補間回路53:c4→1/2（c3＋c5） 補間回路54:a4→1/2（a3＋a5） 補間回路55:d4→1/2（c4＋e4） 補間回路56:b4→1/2（a4＋c4） 補間回路57:e3→1/2（e1＋e5） 補間回路58:a3→1/2（a1＋a5） 補間回路59:c3→1/2（a3＋e3） 補間回路60:d3→1/2（c3＋e3） 補間回路61:b3→1/2（a3＋c3） 補間回路62:e2→1/2（e1＋e3） 補間回路63:c2→1/2（c1＋c3） 補間回路64:a2→1/2（a1＋a3） 補間回路65:d2→1/2（c2＋e2） 補間回路66:b2→1/2（a2＋c2） 補間回路67:c1→1/2（a1＋e1） 補間回路68:d1→1/2（c1＋e1） 補間回路69:b1→1/2（a1＋c1） 上述の補間回路51〜69からの出力信号の中で、（４×
４）の範囲に含まれる16個の画素データが 同一ライン
内の４画素毎に並列→直列変換回路71、72、73、74に夫
々供給される。これらの並列→直列変換回路71〜74に
は、1/4分周回路37の出力信号によって、補間後の４個
の画素データが夫々ラッチされる。また、並列→直列変
換回路71〜74からは、端子32からのサンプリングクロッ
クに同期して直列の復元データが出力される。なお、第
４図中で記入された画素データは、1/4分周回路37から
の次のクロックが発生する時点では、勿論、異なったも
のとなる。即ち、直列→並列変換回路41〜45の夫々の画
素データa1、a2、a3、a4、a5は、画素データe1、e2、e
3、e4、e5によって置き代えられる。 並列→直列変換回路71からの復元データがライン遅延
回路75に供給され、ライン遅延回路75の出力データと並
列→直列変換回路72からの復元データがセレクタ76に供
給される。セレクタ76の出力データがライン遅延回路77
に供給され、ライン遅延回路77の出力データと並列→直
列変換回路73からの復元データがセレクタ78に供給され
る。セレクタ78の出力データがライン遅延回路79に供給
され、ライン遅延回路79の出力データと並列→直列変換
回路74からの復元データがセレクタ80に供給される。こ
れらのライン遅延回路75、77、79とセレクタ76、78、80
は、復元データの順序をテレビジョン走査と同様の順序
に変換するために設けられており、セレクタ80の出力端
子81には、テレビジョン走査の順序の復元データが得ら
れる。 d.しきい値決定回路 第６図は、しきい値決定回路104の一例の構成を示
す。第６図において、110で示す入力端子に、サブサン
プリングエンコーダ102からの予測誤差εが供給され
る。予測誤差εは、８ビットの場合には、（０〜255）
までの値をとりうる。 この予測誤差εが選択回路111を介して度数メモリ112
にアドレス信号として供給される。また、入力端子113
からのサンプリングクロックが選択回路114を介して度
数メモリ112に対して、書き込み／読み出し（R/W）信号
として供給される。度数メモリ112は、このR/W信号によ
り、リードモディファイドライト動作（同一アドレスに
関して、読み出し動作の直後に書き込み動作を行う動
作）を行う。 度数メモリ112には、選択回路116を介されたデータが
入力される。選択回路116には、加算回路117の出力信号
とゼロのデータとが供給される。加算回路117には、＋
１発生回路118の出力信号と度数メモリ112の読み出し信
号とが供給されている。 度数メモリ112は、その内容が全てゼロの初期状態と
されており、予測誤差εがアドレスとして供給される
と、そのアドレスのデータ（初期状態では、ゼロ）が読
み出されて、加算回路117に供給され、加算回路117の出
力信号（＋１）が度数メモリ112に書き込まれる。１フ
ィールドの期間にわたって、予測誤差εが供給される
と、度数メモリの各アドレスには、（０〜255）の中に
含まれる予測誤差εの各々の値の発生度数に対応するデ
ータが格納される。 この度数メモリ112に格納されている度数集計表を使
用して、しきい値THが決定される。このしきい値決定動
作は、例えば垂直ブランキング期間内に実行される。し
きい値決定動作時には、選択回路111により、カウンタ1
19の出力信号が選択される。カウンタ119は、入力端子1
15からのクロック信号により、０から255にインクリメ
ントするアドレスを発生する。 また、選択回路114により、端子115からのクロック信
号が選択される。これらのアドレス及びクロック信号に
より、度数メモリ112に格納されている予測誤差εの各
々の度数が読み出されて、この度数が積算回路120に供
給される。これと共に、選択回路116がゼロのデータを
選択し、度数メモリ112には、ゼロデータの書き込みが
なされ、次のフィールドの処理のための初期化がなされ
る。 積算回路120は、予測誤差εが０のものから255に向か
って度数を積算する。この積算回路120の出力信号は、
間引き数を示している。積算回路120の出力信号が比較
回路121に供給される。比較回路121には、目標とするレ
ートと対応する要求間引き数が供給されており、積算回
路120の出力信号とこの要求間引き数が比較される。積
算回路120の出力信号が要求間引き数以上となると、比
較回路121からラッチバルスが発生する。 カウンタ119の０から255に向かってインクリメントす
る出力信号がラッチ122に供給され、比較回路121からの
ラッチパルスによりラッチされる。このラッチ122から
のしきい値THが出力端子123に取り出される。 尚、予測誤差０の度数には、基本画素も含まれている
ので、この文を考慮して、要求間引き数の値が設定され
る。 e.変形例 この発明は、他の高能率符号と組み合わせて使用する
場合にも適用できる。本願出願人は、画面を多数のブロ
ックに分割し、ブロック毎にダイナミックレンジを求
め、このダイナミックレンジを固定又は可変のビット数
で定まる個数の領域に分割し、最小値除去後の画素デー
タが属する領域と対応するコード信号を伝送するダイナ
ミックレンジに適応した符号（ADRCと称される）を先に
提案している。このADRCとこの発明を組み合わせても良
い。 また、この発明における制御データをランレングス符
号化によって符号化しても良い。 〔発明の効果〕 この発明に依れば、処理単位で発生情報量を一定にす
ることができ、例えばディジタルVTRにこの発明を適用
して効果的である。また、この発明では、大容量のバッ
ファメモリを必要としないので、回路規模を小さくでき
る。 更に、この発明では、可変密度サブサンプリングの持
つ下記のような利点を有する。可変密度サブサンプリン
グは、ブロック単位でサブサンプリングのパターンを切
替える方式と異なり、ブロック単位で復元画素の劣化が
目立つことを防止できる。また、画像の特徴に対して適
応性が非常に良好なサブサンプリングがされ、復元画質
を良好とできる。更に、実時間処理が可能で、動画像の
処理に好適なものである。より更に、エラーが発生して
も、このエラーが伝播することが少い。

【図面の簡単な説明】 第１図はこの発明の一実施例の全体の構成を示すブロッ
ク図、第２図はサブサンプリングエンコーダの構成を示
すブロック図、第３図はこの発明の一実施例のサンプリ
ングパターンの説明に用いる略線図、第４図はサブサン
プリングデコーダのブロック図、第５図はサブサンプリ
ングデコーダに設けられる補間回路の具体的構成の一例
を示すブロック図、第６図はしきい値決定回路の一例の
ブロック図である。 図面における主要な符号の説明 101:入力端子、２〜5:ライン遅延回路、６〜17:サンプ
ル遅延回路、18、19:セレクタ、23:減算回路、25:比較
回路、27:ゲート回路、28、29:出力端子、102,105:サブ
サンプリングエンコーダ、112:度数メモリ。

Claims (1)

1. (57)【特許請求の範囲】 １．時間的又は空間的な配列を有する複数の画素中で規
   則的に位置する第１の画素以外の第２の画素に関して、
   上記第２の画素の夫々の周辺の複数の上記第１又は第２
   の画素を使用して補間の予測を行う手段と、 上記補間により、得られたデータと上記第２の画素の原
   データとの間の予測誤差を検出し、上記予測誤差の大き
   さに応じて制御コードを発生する手段と、 上記第１の画素のデータを伝送すると共に、上記制御コ
   ードに応じて上記第２の画素の原データの伝送／間引き
   を行い、伝送データを形成する手段と、 を備えた高能率符号化装置において、 予め処理単位の全画素に関して、上記予測誤差の形成を
   行う手段と、 上記処理単位毎に、形成された上記予測誤差の絶対値の
   度数の集計を行う手段と、 上記度数の集計表を用いて、出力データが要求されるレ
   ート以下になるように、上記制御コードを発生するため
   のしきい値を決定する手段と を備えたことを特徴とする画像信号の高能率符号化装
   置。