JP2655496B2 - フェイスダウン接続用集積回路素子 - Google Patents
フェイスダウン接続用集積回路素子Info
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Description
積回路回路素子を実装基板上に精度良くフェイスダウン
接続するフェイスダウン接続用集積回路素子に係わり、
特に集積回路素子の実装構造に関するものである。
は、フェイスダウン接続用集積回路素子の実装構造の作
製方法を説明する各工程における断面図を示し、図7
(a),(b),(c)は、集積回路素子のフェイスダ
ウン接続方法を説明する各工程における断面図である。
図6において、まず、図6(a)に示すように集積回路
素子(以下、LSIチップという)1の表面には、例え
ばAu/Cr/Al(それぞれの膜厚は1.0μm,
0.05μm,0.5μm)またはAu/TiN/Al
(それぞれの膜厚は0.8μm,0.08μm,0.2
μm)により構成された電極パッド2が形成され、これ
らの電極パッド2上には、金属バンプ3が一体的に形成
されている。一方、このLSIチップ1を搭載する基板
6上には、電極パッド2に対応して電極端子7が形成さ
れている。
1上に光/熱硬化性を有する樹脂をスピンナー法により
均一に塗布し乾燥させて光/熱硬化性樹脂層4を形成す
る。次に図6(c)に示すようにフォトグラフィー法に
よりフォトマスク8を通して紫外線9により露光を行
う。このとき、電極パッド2上の光/熱硬化性樹脂層4
を遮光して露光を行う。
て現像を行い、電極パッド2上の光/熱硬化性樹脂層を
除去してパターンを作製する。このとき、完成されたL
SIチップ1の実装構造は、金属バンプ3が光/熱硬化
性樹脂層4よりも突出した形状となって形成される。
バンプ3と電極端子7とを向き合わせてLSIチップ1
を基板6上に精度良く搭載し、金属バンプ3と電極端子
7とを良好に密着させる。
1に加熱および荷重を加えて圧着することによって金属
バンプ3を弾性変形または溶融させ、電極端子7と導通
させる。さらに光/熱硬化性接着樹脂層4を熱または光
硬化させることにより、LSIチップ1と基板6とを接
着し、デバイス素子を完成する。なお、この種の集積回
路素子の微細接続方法については、例えば特開平5−0
36761号公報などに開示されている。
チップ1の実装構造は、金属バンプ3が光/熱硬化性樹
脂層4よりも突出した形状となっていた。この実装構造
のLSIチップ1を用いて図7に示したようにフェイス
ダウンプロセスにて高精細化接続を実施する際、LSI
チップ1を基板6に最初にアライメントすると、従来の
実装構造では、金属バンプ3と電極端子7との金属同士
が接触するのみであり、何等仮固定がされていないこと
から、次のプロセスである圧着時にLSIチップ1の位
置ずれが発生し、この状態で熱圧着を継続すると、各々
の電極端子間の接続抵抗値に差異が生じ、その結果とし
て接続が不安定になる。また、極端な場合には、電気的
に短絡または開放になる箇所が発生する。これらの現象
は、デバイスの動作不良を引き起こす重大な問題となっ
ていた。
を解決するためになされたものであり、その目的は、高
精細化接続において、再現性良く、かつ安定で、しかも
精度の高いフェイスダウン接続を可能にするフェイスダ
ウン接続用集積回路素子を提供することにある。
るために本発明によるフェイスダウン接続用集積回路素
子は、電極上に金属バンプが形成され、この集積回路素
子の金属バンプが形成されていない部分上に光/熱硬化
性接着樹脂層が形成され、この光/熱硬化性接着樹脂層
上に金属バンプよりも高さの高い接着樹脂突出部を設け
たものである。
性接着樹脂層上に接着樹脂突出部を設けたことにより、
この接着樹脂突出部にて仮固定されるので、位置ずれが
発生し難くなり、位置ずれのない高精度なフェイスダウ
ン接続が可能となる。
説明する。 (実施例1)図1は、本発明によるフェイスダウン接続
用集積回路素子の一実施例による構成を説明する背面側
から見た底面図を示し、図2は図1のA−A′線の断面
図を示したものであり、前述した図と同一部分には同一
符号を付してある。これらの図において、光/熱硬化性
樹脂層4の表面には、その中央部および両端部に金属バ
ンプ3よりも高さの高い円柱状の接着樹脂突出部5が複
数個形成されている。
ントし、熱圧着する際、一旦、LSIチップ1を接着樹
脂突出部5にて仮固定できるので、位置ずれが発生しな
くなり、さらに熱圧着にて接着樹脂突出部5を溶融また
は溶融硬化させると同時に金属バンプ3を弾性変形また
は溶融させ、電極端子7と導通させることにより、精度
の良いフェイスダウン接続が可能となる。
料としては、熱可塑性樹脂,熱硬化性樹脂または光/熱
硬化性樹脂などが用いられる。熱可塑性樹脂としては、
メタクリル樹脂,ABS樹脂,ポリスチレン樹脂,EV
OH樹脂またはエラストマー樹脂などが用いられる。熱
硬化性樹脂としては、エポキシ樹脂,フェノール樹脂,
ポリウレタン樹脂またはメラミン樹脂などが用いられ
る。
ールノボラック型エポキシ樹脂,クレゾールノボラック
型エポキシ樹脂,グリシジルアミン型エポキシ樹脂,ビ
フェニル型エポキシ樹脂およびこれらの臭化物にアクリ
ル酸,クロトン酸,マレイン酸モノメチル,マレイン酸
モノプロピル,マレイン酸モノブチル,ソルビン酸など
の不飽和塩基酸を上述したエポキシ基と反応させ、エス
テル化したものにさらにフタル酸,無水フタル酸,マレ
イン酸,無水マレイン酸,シュウ酸,アジピン酸,クエ
ン酸などの多塩基酸を反応させる。光開始剤としてベン
ゾフェノン類を配合したものが好適である。
接続用集積回路素子の実装構造の形成方法について詳細
に説明する。まず、LSIチップ1の背面上にスパッタ
リング法により例えばAu/Cr/Al(それぞれの膜
厚は1.0μm,0.05μm,0.5μm)からなる
電極パッド2を形成し、さらにこれらの電極パッド2上
にはインジウムバンプ3を形成する。
フェノールノボラック型エポキシアクリレート樹脂9.
0g,テトラヒドロ無水フタル酸を付加したクレゾール
ノボラック型エポキシアクリレート樹脂14.0g,ク
レゾールノボラック型エポキシ樹脂12.9g,ウレタ
ンオリゴマー6.5g,2−メチル−[−4(メチルチ
オ)フェニル]−2−モルフォリノ−1−プロパン6.
4g,ジエチルチオキサントン3.2gおよびプロピレ
ングリコールモノメチルエーテルアセテート34.0g
を混合溶解して調整した光/熱硬化性樹脂溶液をLSI
チップ1の背面上にスピンナー法により均一に塗布した
後、乾燥し、フォトリソグラフィー技術および現像によ
り光/熱硬化性樹脂層4のパターンを形成する。
SIチップ1の背面上の光/熱硬化性樹脂層4上にディ
スペンサにより塗布し、乾燥して図1および図2に示す
ような接着樹脂突出部5が形成されたLSIチップを得
る。
スダウン接続用集積回路素子の他の実施例による構成を
説明する背面側から見た底面図を示し、図4は図3のA
−A′線の断面図を示したものであり、前述した図と同
一部分には同一符号を付してある。これらの図におい
て、光/熱硬化性樹脂層4の表面には、LSIチップ1
の長さ方向に沿って中央部および両端部に金属バンプ3
よりも高さの高い帯状の接着樹脂突出部5a,5b,5
cが形成されている。
接続用集積回路素子の形成方法について詳細に説明す
る。まず、LSIチップ1の背面にスパッタリングによ
り例えばAu/TiN/Al(それぞれの膜厚は0.8
μm,0.08μm,0.2μm)からなる電極パッド
2を形し、さらにこれらの電極パッド2上に金バンプ3
を形成する。
フェノールノボラック型エポキシアクリレート樹脂9.
0g,テトラヒドロ無水フタル酸を付加したクレゾール
ノボラック型エポキシアクリレート樹脂14.0g,ク
レゾールノボラック型エポキシ樹脂12.9g,ウレタ
ンオリゴマー6.5g,2−メチル−[−4(メチルチ
オ)フェニル]−2−モルフォリノ−1−プロパン6.
4g,ジエチルチオキサントン3.2gおよび3−メト
キシブチルアセテート34.0gを混合溶解して調整し
た光/熱硬化性樹脂溶液をLSIチップ1の背面側にス
ピンナー法などにより均一に塗布した後、乾燥し、フォ
トリソグラフィー技術および現像により光/熱硬化性樹
脂層4のパターンを形成する。
脂突出パターン部のみ紫外線が透過するようにフォトマ
スクを形成し、紫外線露光を行う。次に現像液にて現像
を行い、接着樹脂突出部パターン以外の樹脂層を除去
し、図3および図4に示すような接着樹脂突出部5が形
成されたLSIチップを得る。
により得られた接着樹脂突出部5a,5b,5cを有す
るLSIチップ1のフェイスダウン接続を説明する各工
程の断面図である。まず、図5(a)に示すように金属
バンプ3と電極端子7とを向き合わせてLSIチップ1
を基板6上に精度良く搭載し、金属バンプ3と電極端子
7とを良好にアライメントさせると同時に加熱すること
により、接着樹脂突出部5a,5b,5cを基板6上に
仮固定する。
荷重を加えてLSIチップ1を加圧し、これらによって
接着樹脂突出部5a,5b,5cを溶融フローさせ、L
SIチップ1と基板6とを熱硬化にて接着固定すると同
時に金バンプ3を弾性変形または溶融させ、電極端子7
と導通させる。このようにしてデバイス素子を完成させ
る。
りも高さの高い接着樹脂突出部5a,5b,5cを設け
ることにより、一旦、仮止めされたLSIチップ1は、
位置ずれすることなく、精度良く、フェイスダウン接続
を行うことができる。
光/熱硬化性接着樹脂層上に金属バンプよりも高さの高
い接着樹脂突出部を設けたことにより、基板へのフェイ
スダウン接続時に従来のようなマウント時に位置ずれが
発生しないので、高精細化接続が確実かつ容易に信頼性
良く実施できるという極めて優れた効果が得られる。
樹脂突出部により保護される構造となるので、集積回路
素子の取り扱い時および搬送時などに発生し易い金属バ
ンプの損傷および破損などの問題が解決できるという極
めて優れた効果が得られる。
素子の実装構造の一実施例による構成を示す底面図であ
る。
素子の実装構造の他の実施例による構成を示す底面図で
ある。
素子の微細接続方法を説明する各工程の断面図である。
作製方法を説明する各工程の断面図である。
接続方法を説明する各工程の断面図である。
4…光/熱硬化性樹脂層、5,5a,5b,5c…接着
樹脂突出部、6…基板、7…電極端子、8…フォトマス
ク、9…紫外線、10…現像液。
Claims (3)
- 【請求項1】 集積回路素子に設けられた電極上に金属
バンプが形成され、前記集積回路素子の金属バンプが形
成されていない部分上に光/熱硬化性接着樹脂層が設け
られた集積回路素子において、 前記光/熱硬化性接着樹脂層上に前記金属バンプよりも
高さの高い接着樹脂突出部を設けたことを特徴とするフ
ェイスダウン接続用集積回路素子。 - 【請求項2】 請求項1において、前記接着樹脂突出部
の材料を熱硬化性樹脂としたことを特徴とするフェイス
ダウン接続用集積回路素子。 - 【請求項3】 請求項1において、前記接着樹脂突出部
の材料を光/熱硬化性樹脂としたことを特徴とするフェ
イスダウン接続用集積回路素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28636594A JP2655496B2 (ja) | 1994-11-21 | 1994-11-21 | フェイスダウン接続用集積回路素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28636594A JP2655496B2 (ja) | 1994-11-21 | 1994-11-21 | フェイスダウン接続用集積回路素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08148494A JPH08148494A (ja) | 1996-06-07 |
JP2655496B2 true JP2655496B2 (ja) | 1997-09-17 |
Family
ID=17703444
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28636594A Expired - Lifetime JP2655496B2 (ja) | 1994-11-21 | 1994-11-21 | フェイスダウン接続用集積回路素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2655496B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW432650B (en) | 1999-04-16 | 2001-05-01 | Cts Comp Technology System Cor | Semiconductor chip device and the manufacturing method thereof |
JP2004087850A (ja) * | 2002-08-27 | 2004-03-18 | Asahi Kasei Electronics Co Ltd | 半導体デバイス |
JP5175003B2 (ja) * | 2005-09-07 | 2013-04-03 | 光正 小柳 | 三次元積層構造を持つ集積回路装置の製造方法 |
JP5149206B2 (ja) * | 2009-01-09 | 2013-02-20 | スタンレー電気株式会社 | 回路装置、回路装置の製造方法および回路装置の評価方法 |
JP6094871B2 (ja) * | 2013-01-31 | 2017-03-15 | パナソニックIpマネジメント株式会社 | 電子部品実装方法 |
-
1994
- 1994-11-21 JP JP28636594A patent/JP2655496B2/ja not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
JPH08148494A (ja) | 1996-06-07 |
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