JP2609728B2 - Ｍｉｓ界面評価法及び装置 - Google Patents
Ｍｉｓ界面評価法及び装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体と絶縁膜の界面、中でも、シリコン
とシリコン酸化膜の界面の評価方法、及び、評価装置に
関する。
とシリコン酸化膜の界面の評価方法、及び、評価装置に
関する。
シリコン−シリコン酸化膜界面の評価法として、従来
から、MOS容量を用いたＣ−Ｖ（（Capacitance−Voltag
e））法があり、ソリッド・ステート・エレクトロニク
ス13（1970）第837頁から第885頁（Solid State Electr
on.13（1970）pp873〜885）において論じられている。
また、半導体中の不純物や欠陥の準位や密度を求める方
法としてDLTS（（Deep Level Transient Spectroscop
y））法があり、この方法をMOS構造の界面状態の解析に
適用した例として、アプライド フィジックス，18（19
79）第169頁から第175頁（App1.Phys.18（1979）pp169
−175）に記載されている。
から、MOS容量を用いたＣ−Ｖ（（Capacitance−Voltag
e））法があり、ソリッド・ステート・エレクトロニク
ス13（1970）第837頁から第885頁（Solid State Electr
on.13（1970）pp873〜885）において論じられている。
また、半導体中の不純物や欠陥の準位や密度を求める方
法としてDLTS（（Deep Level Transient Spectroscop
y））法があり、この方法をMOS構造の界面状態の解析に
適用した例として、アプライド フィジックス，18（19
79）第169頁から第175頁（App1.Phys.18（1979）pp169
−175）に記載されている。
上記、Ｃ−Ｖ法では、MOS容量を用いて、バイアス電
圧を変化させたときの半導体接合部の空乏層容量の変化
から、シリコン−シリコン酸化膜の界面準位密度を求め
る方法であり、DLTS法、及び光励起DLTS法では、MOS容
量に、パルス電圧を印加、又は、パルス光を照射した時
の、界面準位にトラップされたキャリアの熱解離過程で
生じる接合部の過度容量変化の時定数を、広い温度範囲
で測定することにより、界面準位、及び界面準位密度を
求める方法で、いずれも、微小容量の変化を測定するた
め、数10PF以上の容量が必要で、大面積のMOS素子が必
要であり、精度も低い等の欠点があった。
圧を変化させたときの半導体接合部の空乏層容量の変化
から、シリコン−シリコン酸化膜の界面準位密度を求め
る方法であり、DLTS法、及び光励起DLTS法では、MOS容
量に、パルス電圧を印加、又は、パルス光を照射した時
の、界面準位にトラップされたキャリアの熱解離過程で
生じる接合部の過度容量変化の時定数を、広い温度範囲
で測定することにより、界面準位、及び界面準位密度を
求める方法で、いずれも、微小容量の変化を測定するた
め、数10PF以上の容量が必要で、大面積のMOS素子が必
要であり、精度も低い等の欠点があった。
本発明の目的は、実際のLSIを構成する基本素子であ
るMOSFETと同じ程度の面積で、シリコンとシリコン酸化
膜の界面、さらに半導体と絶縁膜との界面に形成された
トラップ準位、及びトラップ準位密度を、正確に、簡単
に求める方法及び、装置を提供するにある。
るMOSFETと同じ程度の面積で、シリコンとシリコン酸化
膜の界面、さらに半導体と絶縁膜との界面に形成された
トラップ準位、及びトラップ準位密度を、正確に、簡単
に求める方法及び、装置を提供するにある。
上記目的を達成するために、LSIの構成単位素子であ
るMOS・FETと同じ面積で、ゲート電極と、ソース及びド
レイン電極をもつ半導体基板との間のゲート絶縁膜中
に、周囲から絶縁された半導体材料からなる浮遊電極を
有する構造のFETセルを用いる。この浮遊電極と絶縁膜
との界面に形成されたトラップにキャリアを捕獲させ
る。このトラップにキャリアが捕獲される前後のゲート
電極からみたFETセルのしきい電圧をVG0,及びVG1とする
と、この両者の差VG1−VG0は、トラップに捕獲されたキ
ャリアの電荷量に比例する。浮遊電極と絶縁膜界面近傍
に、可視光〜紫外光領域の単色光を照射して、トラップ
に捕獲されたキャリアを励起させ、FETセルのしきい電
圧VG（ｔ）を測定し、その減衰特性の時定数τを求め
る。次に、単色光の波長（光子エネルギーＥ）を変え
て、同様にして、時定数τ（Ｅ）を求める。この時定数
τ（Ｅ）の逆数は、単色光の入射光子数に対し、励起さ
れるキャリア数との比、即ち、量子効率に対応してい
る。この時定数の逆数1/τ（Ｅ）を入射光子エネルギー
Ｅの関数として求めることにより、浮遊電極と絶縁膜の
界面に形成された界面準位密度、及び、その分布関数が
求められる。
るMOS・FETと同じ面積で、ゲート電極と、ソース及びド
レイン電極をもつ半導体基板との間のゲート絶縁膜中
に、周囲から絶縁された半導体材料からなる浮遊電極を
有する構造のFETセルを用いる。この浮遊電極と絶縁膜
との界面に形成されたトラップにキャリアを捕獲させ
る。このトラップにキャリアが捕獲される前後のゲート
電極からみたFETセルのしきい電圧をVG0,及びVG1とする
と、この両者の差VG1−VG0は、トラップに捕獲されたキ
ャリアの電荷量に比例する。浮遊電極と絶縁膜界面近傍
に、可視光〜紫外光領域の単色光を照射して、トラップ
に捕獲されたキャリアを励起させ、FETセルのしきい電
圧VG（ｔ）を測定し、その減衰特性の時定数τを求め
る。次に、単色光の波長（光子エネルギーＥ）を変え
て、同様にして、時定数τ（Ｅ）を求める。この時定数
τ（Ｅ）の逆数は、単色光の入射光子数に対し、励起さ
れるキャリア数との比、即ち、量子効率に対応してい
る。この時定数の逆数1/τ（Ｅ）を入射光子エネルギー
Ｅの関数として求めることにより、浮遊電極と絶縁膜の
界面に形成された界面準位密度、及び、その分布関数が
求められる。
上記方法を具現化するには、上記供試試料であるFET
セルのしきい電圧を測定し、キャリアを注入する手段、
光量一定の波長可変の光源を有し試料に単色光を一定時
間照射する手段、上記照射時間と測定したしきい電圧か
ら、しきい電圧減衰の時定数を算出し、この時定数を単
色光の光子エネルギーＥの関数として求め、これより界
面準位のエネルギー分布、及び界面準位密度を算出する
手段を具備した装置を用いる。又この界面を評価するた
めの測定用FETセルを、ウエハ内の複数箇所に設定して
おけば、ウエハ内の半導体と絶縁膜の界面状態の分布が
モニタできプロセス評価、ウエハのロット間評価、さら
には新しい半導体、及び絶縁膜材料の良否、及び、その
組合せの評価が可能となる。
セルのしきい電圧を測定し、キャリアを注入する手段、
光量一定の波長可変の光源を有し試料に単色光を一定時
間照射する手段、上記照射時間と測定したしきい電圧か
ら、しきい電圧減衰の時定数を算出し、この時定数を単
色光の光子エネルギーＥの関数として求め、これより界
面準位のエネルギー分布、及び界面準位密度を算出する
手段を具備した装置を用いる。又この界面を評価するた
めの測定用FETセルを、ウエハ内の複数箇所に設定して
おけば、ウエハ内の半導体と絶縁膜の界面状態の分布が
モニタできプロセス評価、ウエハのロット間評価、さら
には新しい半導体、及び絶縁膜材料の良否、及び、その
組合せの評価が可能となる。
以下、本発明に係わる半導体と絶縁膜との界面準位密
度の測定法の原理について説明する。
度の測定法の原理について説明する。
半導体と絶縁膜の界面に存在するトラップに、キャリ
アが捕獲されていない状態と、キャリアが捕獲されてい
る状態での、ゲート電極からみたFETセルのしきい電圧
を、それぞれVG0,VG1とする。尚、トラップにキャリア
を注入するには、半導体基板のソースとドレイン間に飽
和電流を流し、ドレイン近傍の高電界部分で発生するホ
ットキャリアを、ゲート電極に印加した電圧で発生する
絶縁膜中の電界で引き込む方法や、ゲート電極と基板間
の絶縁膜中に存在する電界により、トンネル電流、ある
いは、ファウラーノルドハイム（Fowler Nordheim）ト
ンネル電流として注入する方法がある。浮遊電極とゲー
ト電極の間の容量をC2とすると、トラップに捕獲された
キャリアの数No,電荷Qoは、 である。次に、波長λ（光子エネルギーＥ）、光量Ｐの
単色光を、浮遊電極と絶縁体界面近傍に、時間ｔだけ照
射し、トラップに捕獲されているキャリアを励起し、消
失させる。こと時、ゲート電極からみたFETセルのしき
い電圧をVG（ｔ）とすると、トラップに残存するキャリ
アの数Ｎ（ｔ）、電荷Ｑ（ｔ）は、次式で表わせる。
アが捕獲されていない状態と、キャリアが捕獲されてい
る状態での、ゲート電極からみたFETセルのしきい電圧
を、それぞれVG0,VG1とする。尚、トラップにキャリア
を注入するには、半導体基板のソースとドレイン間に飽
和電流を流し、ドレイン近傍の高電界部分で発生するホ
ットキャリアを、ゲート電極に印加した電圧で発生する
絶縁膜中の電界で引き込む方法や、ゲート電極と基板間
の絶縁膜中に存在する電界により、トンネル電流、ある
いは、ファウラーノルドハイム（Fowler Nordheim）ト
ンネル電流として注入する方法がある。浮遊電極とゲー
ト電極の間の容量をC2とすると、トラップに捕獲された
キャリアの数No,電荷Qoは、 である。次に、波長λ（光子エネルギーＥ）、光量Ｐの
単色光を、浮遊電極と絶縁体界面近傍に、時間ｔだけ照
射し、トラップに捕獲されているキャリアを励起し、消
失させる。こと時、ゲート電極からみたFETセルのしき
い電圧をVG（ｔ）とすると、トラップに残存するキャリ
アの数Ｎ（ｔ）、電荷Ｑ（ｔ）は、次式で表わせる。
光照射時にトラップから励起されて流れる光電流Ｉ
（ｔ）は、トラップに残存する電荷Ｑ（ｔ）により生じ
る絶縁膜中の電界FOXと、光量Ｐに比例するので、次の
微分方程式が成立する。
（ｔ）は、トラップに残存する電荷Ｑ（ｔ）により生じ
る絶縁膜中の電界FOXと、光量Ｐに比例するので、次の
微分方程式が成立する。
但し、εＩは絶縁膜の誘電率、ｂは定数である。上
記、微分方程式をＱ（ｔ）について解くと、次式が成立
する。
記、微分方程式をＱ（ｔ）について解くと、次式が成立
する。
従って、 となり、（VG（ｔ）−VG0）／（VG1−VG0）は、時間ｔ
と、光量Ｐの指数関係で表わせ、 は、その減衰の時定数である。ここでFETセルに光量Ｐ
の単色光を照射したときの毎秒当りの入射光子数nPはEi
nsteinの関係式で表わせ、 である。但し、ｈはプランクの定数、Ｃは光速である。
と、光量Ｐの指数関係で表わせ、 は、その減衰の時定数である。ここでFETセルに光量Ｐ
の単色光を照射したときの毎秒当りの入射光子数nPはEi
nsteinの関係式で表わせ、 である。但し、ｈはプランクの定数、Ｃは光速である。
Ｎ（ｔ）/Noが1/e≒0.37（ｅは自然対数の底）に減衰
する迄の時間τの間に入射した累積光子数nP・τと、ト
ラップに捕獲されていたキャリアが励起され消失したキ
ャリア数No−Ｎ（τ）との比が、光子のキャリア励起確
率ηであり、ηは次式で表わせる。
する迄の時間τの間に入射した累積光子数nP・τと、ト
ラップに捕獲されていたキャリアが励起され消失したキ
ャリア数No−Ｎ（τ）との比が、光子のキャリア励起確
率ηであり、ηは次式で表わせる。
従って、時定数τの逆数は、光子のキャリア励起確率
に比例する。半導体と絶縁膜界面の不純物や欠陥に起因
する界面トラップのエネルギー準位図において、光子エ
ネルギーＥより低い準位に捕獲されているキャリアは励
起されるが、Ｅより高い準位に捕獲されているキャリア
は励起されない。仮りに励起されたとしても、準位の低
い所に捕獲されていたキャリアが励起され、その準位が
空になってから励起されるので、Ｅ以上に捕獲されてい
るキャリアの励起確率は極めて小さいと考えられる。そ
こで、この界面に存在するトラップ密度のエネルギー分
布関数をnIT（Ｅ）として、光子エネルギーＥの単色光
を照射した時、トラップに捕獲されたままのキャリアの
密度は であり である。一方、トラップに残存するキャリアの数は、前
式から であるから、この式をエネルギーＥで微分し、ｔ＝τの
時の値を求めると、 となる。従って、ηを光子エネルギーＥの関数として、
数値解析することにより、トラップ密度のエネルギー分
布関数が求められる。更に、絶縁膜とそれより狭いエネ
ルギーバンドギャップを有する半導体との界面に存在す
るトラップ密度N1Tは、半導体の価電子帯、及び導電帯
を、それぞれEV,ECとすると で求められる。
に比例する。半導体と絶縁膜界面の不純物や欠陥に起因
する界面トラップのエネルギー準位図において、光子エ
ネルギーＥより低い準位に捕獲されているキャリアは励
起されるが、Ｅより高い準位に捕獲されているキャリア
は励起されない。仮りに励起されたとしても、準位の低
い所に捕獲されていたキャリアが励起され、その準位が
空になってから励起されるので、Ｅ以上に捕獲されてい
るキャリアの励起確率は極めて小さいと考えられる。そ
こで、この界面に存在するトラップ密度のエネルギー分
布関数をnIT（Ｅ）として、光子エネルギーＥの単色光
を照射した時、トラップに捕獲されたままのキャリアの
密度は であり である。一方、トラップに残存するキャリアの数は、前
式から であるから、この式をエネルギーＥで微分し、ｔ＝τの
時の値を求めると、 となる。従って、ηを光子エネルギーＥの関数として、
数値解析することにより、トラップ密度のエネルギー分
布関数が求められる。更に、絶縁膜とそれより狭いエネ
ルギーバンドギャップを有する半導体との界面に存在す
るトラップ密度N1Tは、半導体の価電子帯、及び導電帯
を、それぞれEV,ECとすると で求められる。
以下、本発明の一実施例について、第１図から第11図
を用いて説明する。第１図から第３図は、評価用のFET
セルの断面構造を示す。第１図は半導体基板１、及び、
基板とは異なる極性の不純物を深くドープした埋込み層
２に、それぞれ異なる極性の不純物をドープして形成し
た、ソース３、及びドレインチを設け、ソース及びドレ
イン間のチャネル部５上に、評価対象とする絶縁膜６、
及び、多結晶シリコンから成る浮遊電極７を形成し、更
に、この上に、絶縁膜８、及び金属あるいは、多結晶シ
リコン等からなるゲート電極９を設けた構造のFETセル
を示し、通常の紫外線消去形不揮発性メモリEPROM（Ele
ctrically and Programmable Read Only Memory）製造
プロセスで作成できる。
を用いて説明する。第１図から第３図は、評価用のFET
セルの断面構造を示す。第１図は半導体基板１、及び、
基板とは異なる極性の不純物を深くドープした埋込み層
２に、それぞれ異なる極性の不純物をドープして形成し
た、ソース３、及びドレインチを設け、ソース及びドレ
イン間のチャネル部５上に、評価対象とする絶縁膜６、
及び、多結晶シリコンから成る浮遊電極７を形成し、更
に、この上に、絶縁膜８、及び金属あるいは、多結晶シ
リコン等からなるゲート電極９を設けた構造のFETセル
を示し、通常の紫外線消去形不揮発性メモリEPROM（Ele
ctrically and Programmable Read Only Memory）製造
プロセスで作成できる。
第２図は、絶縁膜10上に非晶質シリコン11を堆積さ
せ、これを選択的に単結晶化し、この部分に所望の不順
物をドープして、ソース３、ドレイン４、及び、チャネ
ル領域５を形成し、チャネル領域５上に評価対象とする
絶縁膜６、及び半導体薄膜からなる浮遊電極７を形成
し、この上に絶縁膜８、及び、金属あるいは、多結晶シ
リコン等から成るゲート電極９を設けた構造のFETセル
を示し、SOI（Silicon On Insulator）プロセスを用い
て作製できる。
せ、これを選択的に単結晶化し、この部分に所望の不順
物をドープして、ソース３、ドレイン４、及び、チャネ
ル領域５を形成し、チャネル領域５上に評価対象とする
絶縁膜６、及び半導体薄膜からなる浮遊電極７を形成
し、この上に絶縁膜８、及び、金属あるいは、多結晶シ
リコン等から成るゲート電極９を設けた構造のFETセル
を示し、SOI（Silicon On Insulator）プロセスを用い
て作製できる。
第３図は、半導体基板１、及び基板とは異なる極性の
不純物を深くドープした埋込み層２に、それぞれ異なる
極性の不純物をドープして形成したソース３、及びドレ
イン４を設け、ソース及びドレイン間のチャネル部５上
に、評価対象とする異種絶縁材からなる薄膜6a,6bを形
成し、この薄膜の界面近傍及び界面を浮遊電極７とし、
この上に絶縁膜８、及び、金属８あるいは多結晶シリコ
ン等から成るゲート電極９を設けた構造のFETセルを示
し、半導体基板１にシリコン、絶縁膜60,61にそれぞれ
二酸化シリコン、窒化シリコンを用いたものは、通常の
MNOS（Metal Nitride Oxide Semiconductor）型不揮発
性メモリの製造プロセスで作製できる。
不純物を深くドープした埋込み層２に、それぞれ異なる
極性の不純物をドープして形成したソース３、及びドレ
イン４を設け、ソース及びドレイン間のチャネル部５上
に、評価対象とする異種絶縁材からなる薄膜6a,6bを形
成し、この薄膜の界面近傍及び界面を浮遊電極７とし、
この上に絶縁膜８、及び、金属８あるいは多結晶シリコ
ン等から成るゲート電極９を設けた構造のFETセルを示
し、半導体基板１にシリコン、絶縁膜60,61にそれぞれ
二酸化シリコン、窒化シリコンを用いたものは、通常の
MNOS（Metal Nitride Oxide Semiconductor）型不揮発
性メモリの製造プロセスで作製できる。
以下の評価用FETセルは、電気特性測定用の探針と電
気的導通を得るために、基板又は埋込層２、電極１、ソ
ース３、ドレイン４、ゲート電極９から金属薄膜で配線
され、その先端に電極パッドが設けられている。
気的導通を得るために、基板又は埋込層２、電極１、ソ
ース３、ドレイン４、ゲート電極９から金属薄膜で配線
され、その先端に電極パッドが設けられている。
第４図は、評価用FETセルのしきい電圧の測定、及
び、浮遊電極あるいは絶縁膜界面、及びその近傍に、キ
ャリアを注入するための電気回路手段を示したブロック
ダイヤ図である。FETセル20の基板、又は埋込層の電極
パッド21、ソース電極パッド22、ドレイン電極パッド2
3、ゲート電極パッド24に、探針を接触させ、これらの
電極に所定の波形の電圧を印加するための可変電極31,3
2、及び矩形波発生器33と、FETセルのしきい電圧を測定
するための段階波あるいは三角波発生器34、比較器35、
基準電圧発生器36、しきい電圧測定と浮遊電極にキャリ
ア注入のための切替えスイッチ37、これらを制御するマ
イクロコンピュータ38、及び、遮光箱40から構成されて
いる。しきい電圧の測定は、切換スイッチ37をＲ側に接
続し、FETセルの基板、及びドレイン電極に所定の電圧
を加え、FETセルのソース電流が規定の電流値に流れる
までゲート電極に、段階波あるいは三角波を加える。ソ
ース電流が規定値に達した時、比較器35からの出力によ
り、ゲート電圧VGを測定し、各電極への印加電圧を０ボ
ルトとする。これらの制御は、マイクロコンピュータ38
を介して行う。キャリア浮遊電極への注入は、切替えス
イッチ37をＷ側に接続し、FETセルの基板、ソース、ド
レイン、及びゲートに所定の電圧波形を印加して行う。
これらの所定の電圧波形の設定、及び、印加は、マイク
ロコンピュータ38を介して行う。
び、浮遊電極あるいは絶縁膜界面、及びその近傍に、キ
ャリアを注入するための電気回路手段を示したブロック
ダイヤ図である。FETセル20の基板、又は埋込層の電極
パッド21、ソース電極パッド22、ドレイン電極パッド2
3、ゲート電極パッド24に、探針を接触させ、これらの
電極に所定の波形の電圧を印加するための可変電極31,3
2、及び矩形波発生器33と、FETセルのしきい電圧を測定
するための段階波あるいは三角波発生器34、比較器35、
基準電圧発生器36、しきい電圧測定と浮遊電極にキャリ
ア注入のための切替えスイッチ37、これらを制御するマ
イクロコンピュータ38、及び、遮光箱40から構成されて
いる。しきい電圧の測定は、切換スイッチ37をＲ側に接
続し、FETセルの基板、及びドレイン電極に所定の電圧
を加え、FETセルのソース電流が規定の電流値に流れる
までゲート電極に、段階波あるいは三角波を加える。ソ
ース電流が規定値に達した時、比較器35からの出力によ
り、ゲート電圧VGを測定し、各電極への印加電圧を０ボ
ルトとする。これらの制御は、マイクロコンピュータ38
を介して行う。キャリア浮遊電極への注入は、切替えス
イッチ37をＷ側に接続し、FETセルの基板、ソース、ド
レイン、及びゲートに所定の電圧波形を印加して行う。
これらの所定の電圧波形の設定、及び、印加は、マイク
ロコンピュータ38を介して行う。
第５図は、ウエハ30上の評価用FETセル20を、X,Y,Z、
３軸可動台41に取付け、光源42からのブロードな波長の
光を、分光器43により単色光に変え、この単色光を試料
表面に照射する。ウエハ上のセル20の位置決めに必要な
光学顕微鏡44と、単色光を一定時間照射するためのシャ
ッター45と、分光器からの高次波を減衰させるフィルタ
ー46、及び、試料への照射光量を一定にするためのモニ
タ用フォトセンサー47、光源の電源48へのフォトセンサ
ー出力の帰還増幅器49から構成されている。
３軸可動台41に取付け、光源42からのブロードな波長の
光を、分光器43により単色光に変え、この単色光を試料
表面に照射する。ウエハ上のセル20の位置決めに必要な
光学顕微鏡44と、単色光を一定時間照射するためのシャ
ッター45と、分光器からの高次波を減衰させるフィルタ
ー46、及び、試料への照射光量を一定にするためのモニ
タ用フォトセンサー47、光源の電源48へのフォトセンサ
ー出力の帰還増幅器49から構成されている。
本発明の実施例として、試料に多結晶シリコンとシリ
コン酸化膜で形成された、第１図に示す構造のｎチャネ
ル型FETセルを用いて行った実験結果を、第６図〜第９
図に示す。
コン酸化膜で形成された、第１図に示す構造のｎチャネ
ル型FETセルを用いて行った実験結果を、第６図〜第９
図に示す。
第６図は、FETセルの浮遊電極にキャリアが注入され
ていない場合のゲート電極からみた、しきい電圧VGとソ
ース電流ISの関係を示す。キャリアの注入は、基板及び
ソース電極を接地し、ゲート及びドレイン電極にFETを
飽和動作させる所定の電圧波形を加える。この時、ドレ
イン近傍の空乏層中の高電界で加速され、シリコンとシ
リコン酸化膜の障壁エネルギー以上のエネルギーを得た
ホットキャリアが、酸化膜中に存在する電界で、シリコ
ン酸化膜中に注入された多結晶シリコンとシリコン酸化
膜界面及び近傍に形成されたトラップに捕獲される。こ
の時のゲート電極からみた、FETセルのしきい電圧V
Gと、ソース電流の関係を図中の破線で示す。この場
合、捕獲されたキャリアは電子である。界面トラップに
電子が捕獲されていない時と、捕獲された時のFETセル
のしきい電圧をVG0,VG1とする。捕獲された状態で、セ
ルの浮遊電極近傍に単色光をｔ時間照射した時のしきい
電圧をVG（ｔ）とする。
ていない場合のゲート電極からみた、しきい電圧VGとソ
ース電流ISの関係を示す。キャリアの注入は、基板及び
ソース電極を接地し、ゲート及びドレイン電極にFETを
飽和動作させる所定の電圧波形を加える。この時、ドレ
イン近傍の空乏層中の高電界で加速され、シリコンとシ
リコン酸化膜の障壁エネルギー以上のエネルギーを得た
ホットキャリアが、酸化膜中に存在する電界で、シリコ
ン酸化膜中に注入された多結晶シリコンとシリコン酸化
膜界面及び近傍に形成されたトラップに捕獲される。こ
の時のゲート電極からみた、FETセルのしきい電圧V
Gと、ソース電流の関係を図中の破線で示す。この場
合、捕獲されたキャリアは電子である。界面トラップに
電子が捕獲されていない時と、捕獲された時のFETセル
のしきい電圧をVG0,VG1とする。捕獲された状態で、セ
ルの浮遊電極近傍に単色光をｔ時間照射した時のしきい
電圧をVG（ｔ）とする。
第７図はFETセルのしきい電圧変化の初期値（VG1−V
G0）との比、即ち（VG（ｔ）−VG0）／（VG1−VG0）を
単色光照射時間ｔとの関係を示す。（VG（ｔ）−VG0）
／（VG1−VG0）は、ｔの指数関数で減衰している。この
関係より、（VG（ｔ）−VG0）／（VG1−VG0）が1/e≒0.
37（ｅは自然対数の底）に減衰する迄の時定数τを求
め、光子のキャリア励起確率ηを求める。次に単色光の
波長即ち、光子エネルギーＥを変えて、しきい電圧の減
衰時定数τ（Ｅ）を測定し、光子のキャリア励起確率η
（Ｅ）を求める。
G0）との比、即ち（VG（ｔ）−VG0）／（VG1−VG0）を
単色光照射時間ｔとの関係を示す。（VG（ｔ）−VG0）
／（VG1−VG0）は、ｔの指数関数で減衰している。この
関係より、（VG（ｔ）−VG0）／（VG1−VG0）が1/e≒0.
37（ｅは自然対数の底）に減衰する迄の時定数τを求
め、光子のキャリア励起確率ηを求める。次に単色光の
波長即ち、光子エネルギーＥを変えて、しきい電圧の減
衰時定数τ（Ｅ）を測定し、光子のキャリア励起確率η
（Ｅ）を求める。
第８図は光子のキャリア励起確率η（Ｅ）の光子エネ
ルギーＥ依存性を示す。このときシリコン酸化膜の伝導
帯を基準として光子エネルギーＥを考える。η（Ｅ）の
関数として近似式を求め、 より、トラップ密度nIT（Ｅ）のエネルギー分布が求め
られる。
ルギーＥ依存性を示す。このときシリコン酸化膜の伝導
帯を基準として光子エネルギーＥを考える。η（Ｅ）の
関数として近似式を求め、 より、トラップ密度nIT（Ｅ）のエネルギー分布が求め
られる。
第９図に多結晶シリコンとシリコン酸化膜の界面に形
成された電子トラップ準位密度の分布を示す。図中の破
線は、同一試料に高温放置試験をして、劣化させた時の
電子トラップ準位密度の分布を示す。熱ストレスにより
シリコンのバンドギャップ中でトラップ準位密度は伝導
帯側で若干、減少し、中央から価電子帯にかけて増加し
ていることが分かる。又、この時のトラップ密度も1011
/cm2オーダーであり、シリコン基板とシリコン酸化膜の
界面準位密度の数値に近い。尚、ＰチャネルFETセルを
用い、ホールを多結晶シリコンとシリコン酸化膜界面に
形成されたトラップに捕獲させることにより、ホールト
ラップ準位密度が求められることは言うまでもない。
成された電子トラップ準位密度の分布を示す。図中の破
線は、同一試料に高温放置試験をして、劣化させた時の
電子トラップ準位密度の分布を示す。熱ストレスにより
シリコンのバンドギャップ中でトラップ準位密度は伝導
帯側で若干、減少し、中央から価電子帯にかけて増加し
ていることが分かる。又、この時のトラップ密度も1011
/cm2オーダーであり、シリコン基板とシリコン酸化膜の
界面準位密度の数値に近い。尚、ＰチャネルFETセルを
用い、ホールを多結晶シリコンとシリコン酸化膜界面に
形成されたトラップに捕獲させることにより、ホールト
ラップ準位密度が求められることは言うまでもない。
上記、第１図から第３図に示した構造を有する評価用
FETセルを、ウエハ上あるいはチップ上に設置した例を
第10図、及び第11図に示す。
FETセルを、ウエハ上あるいはチップ上に設置した例を
第10図、及び第11図に示す。
第10図は、評価用FETセル20を、ウエハ30のスクライ
ブエリア51、あるいはウエハ周辺上のチップ未収得部分
52に設置した例を示す。
ブエリア51、あるいはウエハ周辺上のチップ未収得部分
52に設置した例を示す。
第11図は、集積回路チップ50上で、マスク合わせ用タ
ーゲット部分53や、集積回路を構成する素子、電極、配
線のない空白部に評価用FETセル20を設置した例を示
す。DRAM、及び、SRAM等のMOSメモリをはじめとしたLSI
に於て、上記した評価用FETセルをLSIウエハ、あるいは
チップ上に設置し、本発明の評価方法を用いることによ
り、半導体と絶縁膜の界面、及び、異なる絶縁材からな
る絶縁膜界面を評価できる。
ーゲット部分53や、集積回路を構成する素子、電極、配
線のない空白部に評価用FETセル20を設置した例を示
す。DRAM、及び、SRAM等のMOSメモリをはじめとしたLSI
に於て、上記した評価用FETセルをLSIウエハ、あるいは
チップ上に設置し、本発明の評価方法を用いることによ
り、半導体と絶縁膜の界面、及び、異なる絶縁材からな
る絶縁膜界面を評価できる。
本発明によれば、極めて微小面積で、微小容量の浮遊
電極を有するFETセルを用いて、実際の半導体製造プロ
セスを経て製作された試料の、半導体絶縁膜界面の評価
が正確にできる。現在のMOSメモリをはじめLSI製品の多
結晶シリコンとシリコン酸化膜、異なる二種の絶縁膜界
面の評価ができ、シリコン酸化膜、及び、多結晶シリコ
ン薄膜、絶縁膜形成のプロセス条件の最適化、素子の高
性能化ができる。更に、将来のSOI技術、新半導体材
料、絶縁材料の選択、製造プロセス条件のための評価法
として活用できる。更に、本構造のFETセルをウエハ上
に分散配置しておくことにより、プロセスの評価、ウエ
ハ内のばらつき評価、さらには、ロット間のばらつきが
モニタでき、品質向上に寄与する。
電極を有するFETセルを用いて、実際の半導体製造プロ
セスを経て製作された試料の、半導体絶縁膜界面の評価
が正確にできる。現在のMOSメモリをはじめLSI製品の多
結晶シリコンとシリコン酸化膜、異なる二種の絶縁膜界
面の評価ができ、シリコン酸化膜、及び、多結晶シリコ
ン薄膜、絶縁膜形成のプロセス条件の最適化、素子の高
性能化ができる。更に、将来のSOI技術、新半導体材
料、絶縁材料の選択、製造プロセス条件のための評価法
として活用できる。更に、本構造のFETセルをウエハ上
に分散配置しておくことにより、プロセスの評価、ウエ
ハ内のばらつき評価、さらには、ロット間のばらつきが
モニタでき、品質向上に寄与する。
第１図乃至第３図は本発明の一実施例の浮遊電極を有す
るFETセルの縦断面図、第４図はFETセルのしきい電圧測
定と浮遊電極へキャリア注入するための電気回路を示す
ブロックダイヤ図、第５図はセルの浮遊電極近傍へ一定
光量で単色光を一定時間照射するための光学系ブロック
ダイヤ図、第６図は浮遊電極のキャリアの有無によるFE
Tのソース電流とゲート電圧の変化を示す図、第７図はF
ETセルのしきい電圧の単色光照射時の減衰特性を示す
図、第８図は光子のキャリア励起確率ηの光子エネルギ
ーＥ依存性を示す図、第９図は電子トラップ準位密度の
エネルギー分布を示す図、第10図は評価用FETセルのウ
エハ上への設置例を示す図、第11図は評価用FETセルの
チップ上への設置例を示す図である。 １……シリコン基板、２……埋込み層、３……ソース、
４……ドレイン、５……チャンネル領域、６……絶縁
層、７……浮遊電極、８……絶縁膜、９……ゲート電
極。
るFETセルの縦断面図、第４図はFETセルのしきい電圧測
定と浮遊電極へキャリア注入するための電気回路を示す
ブロックダイヤ図、第５図はセルの浮遊電極近傍へ一定
光量で単色光を一定時間照射するための光学系ブロック
ダイヤ図、第６図は浮遊電極のキャリアの有無によるFE
Tのソース電流とゲート電圧の変化を示す図、第７図はF
ETセルのしきい電圧の単色光照射時の減衰特性を示す
図、第８図は光子のキャリア励起確率ηの光子エネルギ
ーＥ依存性を示す図、第９図は電子トラップ準位密度の
エネルギー分布を示す図、第10図は評価用FETセルのウ
エハ上への設置例を示す図、第11図は評価用FETセルの
チップ上への設置例を示す図である。 １……シリコン基板、２……埋込み層、３……ソース、
４……ドレイン、５……チャンネル領域、６……絶縁
層、７……浮遊電極、８……絶縁膜、９……ゲート電
極。
Claims (3)
- 【請求項１】半導体基板のソース，ドレインを有し、あ
るいは、絶縁膜上に堆積させた非品質シリコンを結晶化
させた薄膜中にソース，ドレインを有すると共に、ソー
ス，ドレイン間の基板、あるいは薄膜上に、評価対象と
する絶縁膜と半導体からなる界面を有し、あるいは異な
る二層の絶縁膜界面を有し、この上を絶縁膜で被覆し、
この上にゲート電極を設けた製造のMISFET（Metal Insu
lator Semiconductor Field Effect Tranistor）におい
て、上記評価対象とする絶縁膜と半導体、あるいは、異
なる二層の絶縁膜からなる界面、及び、その近傍に形成
されたトラップに、キャリア注入前後のゲート電極から
みたFETのしきい電圧VG0,及びVG1とするとき、トラップ
にキャリア捕獲後に、この界面及び近傍に光子エネルギ
ーＥの単色光を時間ｔだけ照射謝させ、キャリアを励
起、消失させたときの該FETのしきい電圧VG（ｔ）の変
化より（VG（ｔ）−VG0）／（VG1−VG0）の減衰時定数
を求め、この時定数より単色光の光子のキャリア励起確
率ηを求め、ηをＥの関数として近似式を求め、これよ
り、トラップ順位密度のエネルギー分布、及びトラップ
準位密度を求めることを特徴とするMIS界面評価法。 - 【請求項２】評価用試料であるMISFETのしきい電圧の測
定手段、評価対象とする半導体と絶縁膜界面及び近傍、
あるいは異なる絶縁膜界面及び近傍に形成されたトラッ
プにキャリアを注入する手段、光量一定の単色光を試料
表面に一定時間照射する手段と、上記FETのしきい電圧
減衰の時定数から光子のキャリア励起確率ηを算出し、
上記界面及び近傍に形成されたトラップ準位密度と、そ
のエネルギー分布を求めるための演算手段とから構成さ
れたことを特徴とするMIS界面評価装置。 - 【請求項３】特許請求の範囲第１項において記述された
構造の評価用MISFETをウエハ上のチップ歩留りを低下さ
せない領域、例えば、ウエハの円周部、あるいは、スク
ライブエリア等の領域に分散配置させ、半導体と絶縁
膜、あるいは、異なる絶縁膜の界面及び近傍に形成され
たトラップ密度に関する情報を得ることを特徴とする半
導体製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26890089A JP2609728B2 (ja) | 1989-10-18 | 1989-10-18 | Ｍｉｓ界面評価法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26890089A JP2609728B2 (ja) | 1989-10-18 | 1989-10-18 | Ｍｉｓ界面評価法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03132052A JPH03132052A (ja) | 1991-06-05 |
| JP2609728B2 true JP2609728B2 (ja) | 1997-05-14 |
Family
ID=17464832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26890089A Expired - Lifetime JP2609728B2 (ja) | 1989-10-18 | 1989-10-18 | Ｍｉｓ界面評価法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2609728B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10284563A (ja) * | 1997-04-09 | 1998-10-23 | Nec Corp | 半導体装置および半導体表面・界面の評価方法 |
| JP2009239201A (ja) * | 2008-03-28 | 2009-10-15 | Sanyo Electric Co Ltd | ゲート絶縁膜の評価方法 |
| JP5988958B2 (ja) * | 2013-12-24 | 2016-09-07 | 三菱電機株式会社 | 評価方法、評価装置、および半導体装置の製造方法 |
| JP6867627B2 (ja) * | 2017-11-08 | 2021-04-28 | グローバルウェーハズ・ジャパン株式会社 | 界面準位密度測定装置 |
| CN111855704B (zh) * | 2020-07-28 | 2024-01-12 | 哈尔滨工业大学 | 双极晶体管电离损伤敏感部位的检测方法 |
-
1989
- 1989-10-18 JP JP26890089A patent/JP2609728B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03132052A (ja) | 1991-06-05 |
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