JP2602785Y2 - Address decoder / encoder circuit - Google Patents
Address decoder / encoder circuitInfo
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- JP2602785Y2 JP2602785Y2 JP1992043450U JP4345092U JP2602785Y2 JP 2602785 Y2 JP2602785 Y2 JP 2602785Y2 JP 1992043450 U JP1992043450 U JP 1992043450U JP 4345092 U JP4345092 U JP 4345092U JP 2602785 Y2 JP2602785 Y2 JP 2602785Y2
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Description
【0001】[0001]
【産業上の利用分野】本考案は、複数モードのアドレス
をデコードし、エンコードするアドレスデコーダ・エン
コーダ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an address decoder / encoder circuit for decoding and encoding addresses in a plurality of modes.
【0002】[0002]
【従来の技術】図3は従来のこの種のアドレスデコーダ
・エンコーダ回路の一例の構成を示す。図において1は
コントロール回路、2はアドレスカウンタ回路、3はア
ドレスデコーダ回路、4は複数のモード1、モード2、
・・・モードNが入力するモードセレクタ回路、51、
52、・・・5nはエンコーダ回路である。アドレスデ
コーダ回路にはモードセレクタ回路4を介して上記複数
のモード数と同じ個数のエンコーダ回路51、52、・
・・5nが接続されている。2. Description of the Related Art FIG. 3 shows an example of the configuration of a conventional address decoder / encoder circuit of this type. In the figure, 1 is a control circuit, 2 is an address counter circuit, 3 is an address decoder circuit, 4 is a plurality of mode 1, mode 2,
.. A mode selector circuit for inputting the mode N , 51,
.., 5n are encoder circuits. The same number of encoder circuits 51, 52,... As the plurality of modes are provided to the address decoder circuit via the mode selector circuit 4.
..5n is connected.
【0003】コントロール回路1からのアップダウンの
信号によって、アドレスカウンタ回路2のアドレスがカ
ウントアップ・ダウンする。このアドレスカウンタ回路
2の出力がアドレスデコーダ回路3の入力となり、アド
レスデコーダ回路3のアドレスが選択される。選択され
たアドレスはモードセレクター回路4によりそのモード
のエンコーダ回路に入力されてエンコードされる。The address of the address counter circuit 2 counts up / down in response to an up / down signal from the control circuit 1. The output of the address counter circuit 2 becomes the input of the address decoder circuit 3, and the address of the address decoder circuit 3 is selected. The selected address is input to the encoder circuit of the mode by the mode selector circuit 4 and encoded.
【0004】[0004]
【考案が解決しようとする課題】従来のこの種のアドレ
スデコーダ・エンコーダ回路は、上記のように、各モー
ド毎に個々のエンコーダ回路を備えており、チップ面積
が大きくなり、チップコストが高くなっていた。本考案
は上記の問題を解決するためになされたもので、1個の
エンコーダ回路で複数モードのアドレスに対応できる回
路を得ることを目的とする。As described above, this type of conventional address decoder / encoder circuit is provided with an individual encoder circuit for each mode, so that the chip area increases and the chip cost increases. I was The present invention has been made to solve the above-described problem, and has as its object to obtain a circuit that can handle a plurality of mode addresses with one encoder circuit.
【0005】[0005]
【課題を解決するための手段】本考案のアドレスデコー
ダ・エンコーダ回路は、上記目的を達成するために、ア
ップダウン信号が入力されるコントロール回路と、該コ
ントロール回路からのアップ/ダウン信号が入力される
アドレスカウンタ回路と、該アドレスカウンタ回路から
出力されるアドレス信号が入力されるアドレスデコーダ
回路並びに固有アドレスデコーダ回路と、上記アドレス
デコーダ回路の出力信号が入力されるエンコーダ回路
と、複数のモードが入力されるモードセレクタ回路と、
該モードセレクタ回路の出力信号が上記固有アドレスデ
コーダ回路に入力されるアドレスデコーダ・エンコーダ
回路であって、上記アドレスカウンタ回路の上記アドレ
ス信号が上記複数のモードの内の指定されたモードのア
ドレスと異なる時、上記固有アドレスデコーダ回路は、
上記コントロール回路にスキップ信号を送り、上記コン
トロール回路は、上記アドレスカウンタ回路から出力さ
れる上記アドレス信号をスキップ(カウントアップ/ダ
ウン)させる構成としたものである。Address decoder encoder circuit of the present invention Means for Solving the Problems] In order to achieve the above object, A
A control circuit to which a pull-down signal is input;
Up / down signal from control circuit is input
An address counter circuit, and
Address decoder to which the output address signal is input
Circuit and unique address decoder circuit, and said address
Encoder circuit to which the output signal of the decoder circuit is input
And a mode selector circuit to which a plurality of modes are input,
The output signal of the mode selector circuit is
Address decoder / encoder input to the coder circuit
A circuit, wherein the address of the address counter circuit is
Signal of the specified mode among the above-mentioned modes.
When the address is different from the address,
Sends a skip signal to the control circuit,
The troll circuit is output from the address counter circuit.
Skip the above address signal (count up /
) .
【0006】[0006]
【実施例】図1は本考案の一実施例の構成を示す。図に
おいて1、2、3、4は図3の同一符号と同一又は相当
するものを示す。コントロール回路1からのアップ/ダ
ウンの信号によって、アドレスカウンタ回路2のアドレ
スがカウントアップ/ダウンし、このアドレスカウンタ
回路2の出力がアドレスデコーダ回路3の入力となり、
アドレスデコーダ回路3のアドレスが選択される。4は
複数のモード1、モード2、・・・モードNが入力され
るモードセレクタ回路を示す。5はアドレスデコーダ回
路3の出力をエンコードするエンコーダ回路、6はモー
ドセレクタ回路4によって指定されたモードにセットさ
れ、アドレスカウンタ回路2の出力をデコードし、デコ
ードしたアドレスが上記指定されたモードのアドレスで
ない場合に、コントロール回路1にアドレススキップ信
号を送り、アドレス信号をスキップさせる固有アドレス
デコーダ回路である。FIG. 1 shows the configuration of an embodiment of the present invention. 1, 2, 3, 4 shows the one that the same or corresponding the same reference numerals of FIG. 3 in FIG. Up / down from control circuit 1
The address of the address counter circuit 2 is
Address count up / down, this address counter
The output of the circuit 2 becomes the input of the address decoder circuit 3,
The address of the address decoder circuit 3 is selected. 4 is
A plurality of mode 1, mode 2, ... mode N are input
FIG. 5 is an encoder circuit for encoding the output of the address decoder circuit 3, 6 is set to a mode designated by the mode selector circuit 4, decodes the output of the address counter circuit 2, and the decoded address is the address of the designated mode. If not, the address skip signal is sent to the control circuit 1 to skip the address signal.
【0007】図2は図1の回路の動作の一例を示すタイ
ミングチャート図である。モードセレクタ回路4には、
指定されたモードとして、モード1が入力するとする。
コントロール回路1のUP/DOWN信号として、図2
のAの信号を入力する。このUP/DOWN信号が中間
レベルとするとアドレスは保持されたままである。次
に、UP/DOWN信号がHレベルになると図2のBの
ようにコントロール回路1の出力の一つであるUPXか
らLレベルの信号が出力され、アドレスカウンタ回路2
でアドレスがカウントアップされ、アドレス001(モ
ード1)からアドレス010(モード1)になる。さら
に上記UP/DOWN信号としてHレベルが入力される
と、アドレスカウンタ回路2がカウントアッップされア
ドレス011になる。アドレス011はモード1では架
空のアドレス(モード2で使用のため)であり、この
時、固有アドレス回路6から図2のDに示すアドレスス
キップ信号が出力されてコントロール回路1に送られ、
さらにアドレスカウンタ回路2に、アドレスカウンタ回
路2がカウントアップする信号が入力されてアドレス1
00(モード1)になる。FIG. 2 is a timing chart showing an example of the operation of the circuit of FIG. The mode selector circuit 4 includes:
It is assumed that mode 1 is input as the designated mode.
As an UP / DOWN signal of the control circuit 1 , FIG.
To input a signal of the A. If the UP / DOWN signal is at an intermediate level, the address is kept held. Next, UPX or UP / DOWN signal is one of an output of the control circuit 1 as shown in B of FIG. 2 becomes H level
From the address counter circuit 2
In the address is counted up, an address 001 (mode 1) to the address 010 (mode 1). Further , when an H level is input as the UP / DOWN signal , the address counter circuit 2 counts up and becomes the address 011. The address 011 is a fictitious address in mode 1 (for use in mode 2). At this time, an address skip signal shown in FIG. 2D is output from the unique address circuit 6 and sent to the control circuit 1.
Further, a signal for counting up by the address counter circuit 2 is input to the address counter circuit 2 so that the address 1
00 (mode 1).
【0008】同様に、アドレス100(モード1)の状
態から、図2のAに示すように、上記UP/DOWN信
号としてLレベルの信号が入力されると、図2のCに示
すように、コントロール回路1の出力の一つであるDO
WNからLレベルの信号がアドレスカウンタ回路2に入
力され、アドレス011(モード2)になり、固有アド
レスデコーダ回路6からの図2のDに示すようなアドレ
ススキップ信号により、アドレスがスキップ(カウント
ダウン)され、アドレス010(モード1)になる。さ
らに上記UP/DOWN信号としてLレベルの信号が入
力されるとアドレス001(モード1)になる。以上の
ように、指定されたモード(モード1)で使用しておら
ず、他のモード(モード2)で使用しているアドレスに
なった場合、このアドレスをスキップ(カウントアップ
/ダウン)させ、アドレスデコーダ回路3の出力を一つ
のエンコーダ回路5でエンコードする構成とした。 [0008] Similarly Zhou of the address 100 (mode 1)
From state, as shown in A of FIG. 2, when the L level signal as the UP / DOWN signal is inputted, in C of FIG. 2 shows
As to a one output of the control circuit 1 DO
An L-level signal from WN enters the address counter circuit 2.
As a result, the address becomes 011 (mode 2), and the address as shown in FIG.
By skipping signal, the address is skipped (counted down), the address 010 (mode 1). Further, when an L-level signal is input as the UP / DOWN signal, the address becomes 001 (mode 1). As described above, not using any in the specified mode (mode 1), when it becomes to have an address used by another mode (mode 2), the address is skipped (count-up / down), The output of the address decoder circuit 3 is encoded by one encoder circuit 5 .
【0009】[0009]
【考案の効果】以上説明したように、本考案によれば、
1つのエンコーダ回路で複数モードのアドレスに対応す
ることができることになり、チップ面積を小さくするこ
とができるようになり、コストを削減できるという利点
がある。[Effects of the Invention] As described above, according to the present invention,
One encoder circuit can handle addresses in a plurality of modes, so that the chip area can be reduced and the cost can be reduced.
【図1】本考案の一実施例を示す説明図である。FIG. 1 is an explanatory view showing an embodiment of the present invention.
【図2】図1の回路の動作の一例を示すタイミングチャ
ート図である。FIG. 2 is a timing chart illustrating an example of the operation of the circuit in FIG. 1;
【図3】従来この種のデコーダ・エンコーダ回路の一例
の構成を示すブロック図である。FIG. 3 is a block diagram showing a configuration of an example of a conventional decoder / encoder circuit of this type.
1 コントロール回路 2 アドレスカウンタ回路 3 アドレスデコーダ回路 4 モードセレクター回路 5 エンコーダ回路 6 固有アドレスデコーダ回路 DESCRIPTION OF SYMBOLS 1 Control circuit 2 Address counter circuit 3 Address decoder circuit 4 Mode selector circuit 5 Encoder circuit 6 Unique address decoder circuit
Claims (1)
ル回路と、該コントロール回路からのアップ/ダウン信
号が入力されるアドレスカウンタ回路と、該アドレスカ
ウンタ回路から出力されるアドレス信号が入力されるア
ドレスデコーダ回路並びに固有アドレスデコーダ回路
と、上記アドレスデコーダ回路の出力信号が入力される
エンコーダ回路と、複数のモードが入力されるモードセ
レクタ回路と、該モードセレクタ回路の出力信号が上記
固有アドレスデコーダ回路に入力されるアドレスデコー
ダ・エンコーダ回路であって、 上記アドレスカウンタ回路から出力されるアドレス信号
が 上記複数のモードの内の指定されたモードのアドレス
と異なる時、上記固有アドレスデコーダ回路は、上記コ
ントロール回路にスキップ信号を送り、上記コントロー
ル回路は、上記アドレスカウンタ回路から出力される上
記アドレス信号をスキップさせる構成としたことを特徴
とするアドレスデコーダ・エンコーダ回路。 A control to which an up / down signal is input
And an address counter circuit to which an up / down signal from the control circuit is input.
An address to which an address signal output from the
Dress decoder circuit and unique address decoder circuit
And the output signal of the address decoder circuit is input
An encoder circuit and a mode
And the output signal of the mode selector circuit is
Address decoding input to the unique address decoder circuit
A da encoder circuit, the address signal outputted from the address counter circuit
There when different from the address of the specified mode of the plurality of modes, the unique address decoder circuit sends a skip signal to said control circuit, said control circuit, on the output from the address counter circuit <br An address decoder / encoder circuit characterized in that the address signal is skipped.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1992043450U JP2602785Y2 (en) | 1992-05-29 | 1992-05-29 | Address decoder / encoder circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1992043450U JP2602785Y2 (en) | 1992-05-29 | 1992-05-29 | Address decoder / encoder circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH077226U JPH077226U (en) | 1995-01-31 |
JP2602785Y2 true JP2602785Y2 (en) | 2000-01-24 |
Family
ID=12664044
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1992043450U Expired - Lifetime JP2602785Y2 (en) | 1992-05-29 | 1992-05-29 | Address decoder / encoder circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2602785Y2 (en) |
-
1992
- 1992-05-29 JP JP1992043450U patent/JP2602785Y2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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JPH077226U (en) | 1995-01-31 |
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