JP2549085B2 - Semiconductor test equipment - Google Patents
Semiconductor test equipmentInfo
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は、半導体装置の試験技術に係るもので、ゲ
ートアレー等の少量多品種製造において、１枚のウェハ
に形成した異品種の半導体素子を試験するため、あるい
は同一品種でもウェハ上の該当アドレスの半導体素子に
対して該当する試験を行なうための半導体試験装置に関
する。Description: TECHNICAL FIELD OF THE INVENTION The present invention relates to a semiconductor device testing technique, and in manufacturing a small amount of a large number of products such as a gate array, semiconductor devices of different products formed on one wafer are described. The present invention relates to a semiconductor test device for testing or for performing a corresponding test on a semiconductor element of a corresponding address on a wafer even if it is of the same type.
従来、１枚のウェハに異品種の半導体素子（チップ）
を形成する場合、このウェハの完成後の試験をしやすく
するために、一列毎に同一品種のものを並べ、各列毎に
異なるテストプログラムで試験している。Conventionally, different types of semiconductor elements (chips) are mounted on one wafer
In order to facilitate the test after the completion of this wafer when forming, the same type of product is arranged in each row, and the test is performed by a different test program for each row.
しかし、このような試験装置では、同一品種のチップ
を縦あるいは横一列にウェハ上に並べて形成する必要が
あり、多くの品種のチップを形成することは困難であ
る。また、不要なチップも製造し、その評価を行なうた
めコストパフォーマンスも低く、この点の改良が望まれ
ている。更に同一品種でもウェハ上の該当アドレスのチ
ップにおいて特別なテストを行なう際、そのチップに対
してウェハ測定を再度行なう必要があり、製造、評価上
効率が悪かった。However, in such a test device, it is necessary to form chips of the same type in a row or in a row on a wafer, and it is difficult to form chips of many types. Further, since unnecessary chips are manufactured and evaluated, cost performance is low, and improvement in this respect is desired. Further, even if the same kind of product is used, when a special test is performed on the chip of the corresponding address on the wafer, it is necessary to perform the wafer measurement again on the chip, which is inefficient in manufacturing and evaluation.
この発明は上記のような事情に鑑みてなされたもの
で、その目的とするところは、ウェハ上のチップの測定
条件に対応したテストプログラムで機能試験を行なえる
すぐれた半導体試験装置を提供することである。The present invention has been made in view of the above circumstances, and an object thereof is to provide an excellent semiconductor test apparatus capable of performing a functional test with a test program corresponding to the measurement conditions of chips on a wafer. Is.
すなわち、この発明においては、上記の目的を達成す
るために、ウェハ番号情報、ロット番号情報、ウェハ上
のアドレスに対応したテストプログラムの区分情報を含
むウェハ情報が記憶された記憶媒体と、この記憶媒体に
記憶されたウェハ情報を読み出すとともに試験後の情報
を書き込むウェハ情報入出力装置と、テストプログラム
を格納するテストプログラム格納メモリと、このテスト
プログラム格納メモリに格納されたテストプログラムの
ロードアドレスを格納するテストプログラムロードアド
レス格納テーブルと、ウェハプローバの出力情報に基づ
いて上記テストプログラムロードアドレス格納テーブル
のロードアドレスを割り出すアドレスデコーダと、この
アドレスデコーダによって割り出されたロードアドレス
のテストプログラムを上記テストプログラム格納メモリ
から読み出しCPUにロードする読み出し回路とを設けて
半導体試験装置を構成したもので、これによって、ウェ
ハ上に任意に形成された異品種のチップの試験を自動的
に行なえるようにしている。That is, in the present invention, in order to achieve the above object, a storage medium in which wafer information including wafer number information, lot number information, and division information of a test program corresponding to an address on a wafer is stored, and this storage medium are stored. Wafer information input / output device for reading the wafer information stored in the medium and writing information after the test, a test program storage memory for storing the test program, and a load address of the test program stored in the test program storage memory Test program load address storage table, an address decoder for determining the load address of the test program load address storage table based on the output information of the wafer prober, and a test program for the load address determined by this address decoder A semiconductor test device is configured by providing a read circuit for reading from the test program storage memory and loading it to the CPU, so that different types of chips arbitrarily formed on the wafer can be automatically tested. I have to.
以下、この発明の一実施例について図面を参照して説
明する。第１図は概略構成を示すブロック図である。図
において、11はウェハ情報が記憶された記憶媒体で、例
えば磁気ディスク，磁気テープおよび磁気カード等から
成る。上記ウェハ情報としては、ウェハ番号、ロット番
号、ウェハ上のアドレスに対応した品種の区分情報、定
形素子の個数、およびテストプログラム等が予め記憶さ
れており、試験終了後パス・フェイル情報等が記憶され
る。12は指定された上記記憶媒体11のウェハ情報を読み
取り、試験後そのチップのパス・フェイル情報等を上記
記憶媒体11に書き込むためのウェハ情報入出力装置、13
はウェハプローバ14を制御してチップの機能試験を行な
うためのテスタ、15は上記ウェハプローバ14から得られ
たＸ方向、Ｙ方向のスキャン信号からプロービングされ
ているチップに対応するテストプログラムがロードされ
ているテストプログラムロードアドレス格納テーブル16
のテーブルアドレスを割り出すためのアドレスデコーダ
で、上記テーブル16にはウェハ情報から得られたウェハ
上の各チップのテストプログラムのロードアドレスが格
納されている。17は、上記テーブル16から、上記アドレ
スデコーダ15で指定された番地にストアされているアド
レスを読み出し、CPU18にそのアドレスに格納されてい
るテストプログラムをロードさせるための読み出し回
路、19は、テストプログラムを格納するテストプログラ
ム格納メモリ、20は、キーボードおよびプリンタ等の入
出力装置である。An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a schematic configuration. In the figure, reference numeral 11 is a storage medium in which wafer information is stored, and is composed of, for example, a magnetic disk, a magnetic tape, a magnetic card and the like. As the wafer information, the wafer number, the lot number, the classification information of the product type corresponding to the address on the wafer, the number of fixed elements, the test program, etc. are stored in advance, and the pass / fail information etc. is stored after the test. To be done. Reference numeral 12 denotes a wafer information input / output device for reading wafer information of the designated storage medium 11 and writing pass / fail information of the chip after the test into the storage medium 11, 13
Is a tester for controlling the wafer prober 14 to perform a functional test of the chip, and 15 is loaded with a test program corresponding to the chip being probed from the scan signals in the X and Y directions obtained from the wafer prober 14. Test program load address storage table 16
The table 16 stores the load address of the test program of each chip on the wafer obtained from the wafer information. Reference numeral 17 is a read circuit for reading the address stored in the address designated by the address decoder 15 from the table 16 and causing the CPU 18 to load the test program stored in the address, and 19 is a test program A test program storage memory for storing the, and 20 are input / output devices such as a keyboard and a printer.
次に、上記のような構成において第２図のフローチャ
ートを参照しつつ動作を説明する。まず、記憶媒体11に
記憶されているウェハ情報をウェハ情報入出力装置12に
よって読み取り、CPU18にセットする（ST1）。次に、上
記記憶媒体11に記憶されているテストプログラムをウェ
ハ情報入出力装置12によって読み取り、テストプログラ
ム格納メモリ19にロードする（ST2）。次に、上記CPU18
の制御により、記憶媒体11からウェハ情報入出力装置12
を介してテストプログラムロードアドレス格納テーブル
16へウェハのX,Yアドレスに対応した各プログラムのロ
ードアドレスを格納する（ST3）。そして、ウェハプロ
ーバ14から出力されるチップ位置を表わすX,Y信号に基
づいて、アドレスデコーダ15によって上記テーブル16に
格納されたテストプログラムロードアドレスの格納アド
レスを割り出す（ST4）。次に、読み出し回路17によっ
て上記テーブル16の格納アドレスを読み取り、このアド
レスに応じて上記テストプログラム格納メモリ19からテ
ストプログラムを読み出し（ST5）、このテストプログ
ラムをCPU18を介してテスタ13に送り、試験を実行する
（ST6）。その後、上記テスタ13から得た試験結果（パ
ス・フェイル情報）をウェハ情報入出力装置12によって
記憶媒体11に書き込む（ST7）。次に、CPU18によって１
枚のウェハを全て試験したか否か判断し（ST8）、終了
していない場合はテスタ13のスキャン位置X,Yを移動（S
T9）して、前記ステップST3に戻りウェハ全面のチップ
の試験が終了するまでスキャン位置X,Yを移動しつつ同
様な試験を行なう。そして、ウェハ全面のチップの試験
が終了後、次の工程へ進む。Next, the operation of the above configuration will be described with reference to the flowchart of FIG. First, the wafer information stored in the storage medium 11 is read by the wafer information input / output device 12 and set in the CPU 18 (ST1). Next, the test program stored in the storage medium 11 is read by the wafer information input / output device 12 and loaded into the test program storage memory 19 (ST2). Next, the CPU18
Of the wafer information input / output device 12 from the storage medium 11 by the control of
Test program load address storage table via
The load address of each program corresponding to the wafer X and Y addresses is stored in 16 (ST3). Then, the address decoder 15 determines the storage address of the test program load address stored in the table 16 based on the X and Y signals representing the chip position output from the wafer prober 14 (ST4). Next, the read circuit 17 reads the storage address of the table 16, reads the test program from the test program storage memory 19 according to this address (ST5), sends the test program to the tester 13 via the CPU 18, and performs the test. Execute (ST6). After that, the test result (pass / fail information) obtained from the tester 13 is written in the storage medium 11 by the wafer information input / output device 12 (ST7). Next, 1 by CPU18
It is judged whether all the wafers have been tested (ST8), and if not completed, the scan positions X and Y of the tester 13 are moved (S
Then, the process returns to step ST3 and the same test is performed while moving the scan positions X and Y until the test of the chips on the entire surface of the wafer is completed. Then, after the chips on the entire surface of the wafer are tested, the process proceeds to the next step.
このような構成によれば、ウェハ上に任意に配設され
た異品種のチップに対して移動的に順次試験ができるの
で、従来のように１枚のウェハ全面あるいは列毎に同一
品種のチップを形成する必要はない。従って、一枚のウ
ェハに多品種のチップを形成できるとともに、不要なチ
ップを形成してこれを評価する必要もないので、コスト
パフォーマンスも高い。しかも、試験後に試験したチッ
プのパス・フェイル情報をウェハ情報が記憶されている
記憶媒体に記憶するようにしたので、ウェハ個々の情報
の管理および分析が容易であり、前工程へのフィードバ
ックを迅速にでき、また後工程における仕分け作業にも
この情報を有効に活用できる。With such a configuration, different types of chips arbitrarily arranged on the wafer can be sequentially tested in a moving manner. Need not be formed. Therefore, various types of chips can be formed on one wafer, and it is not necessary to form unnecessary chips and evaluate them, so that cost performance is high. Moreover, the pass / fail information of the chips tested after the test is stored in the storage medium in which the wafer information is stored, so it is easy to manage and analyze the information of each individual wafer, and the feedback to the previous process can be promptly provided. In addition, this information can be effectively used for sorting work in the subsequent process.
なお、上記実施例では、テストプログラムを記憶媒体
11に記憶するようにしたが第３図に示すようにテストプ
ログラム専用の外部記憶媒体（例えば磁気ディスク等）
21、およびこの外部記憶媒体21に書き込まれたテストプ
ログラムを読み出すための読み取り装置22を設けても良
い。図において、前記第１図と同一構成部には同じ符号
を付してその説明は省略する。上記のような構成におい
て、基本的な動作は上述した実施例と同様であるのでそ
の詳細な説明は省略する。このような構成によれば、テ
ストプログラムとウェハ情報とをそれぞれ別々の記憶媒
体に記憶するようにしたので、試験するウェハに対応し
たテストプログラムを自由に選択でき、半導体試験装置
の操作性の向上を図れる。In the above embodiment, the test program is stored in the storage medium.
Although the data is stored in 11, the external storage medium dedicated to the test program (eg, magnetic disk, etc.) as shown in FIG.
21 and a reading device 22 for reading the test program written in the external storage medium 21 may be provided. In the figure, the same components as those in FIG. 1 are designated by the same reference numerals, and the description thereof will be omitted. In the above-mentioned structure, the basic operation is the same as that of the above-mentioned embodiment, and therefore its detailed description is omitted. With such a configuration, the test program and the wafer information are stored in separate storage media, so that the test program corresponding to the wafer to be tested can be freely selected, and the operability of the semiconductor test apparatus is improved. Can be achieved.
以上説明したようにこの発明によれば、ウェハ上の任
意のチップに対してそのチップの測定条件に対応したテ
ストプログラムで機能試験が行なえるすぐれた半導体試
験装置が得られる。As described above, according to the present invention, it is possible to obtain an excellent semiconductor test apparatus capable of performing a functional test on an arbitrary chip on a wafer with a test program corresponding to the measurement condition of the chip.
第１図はこの発明の一実施例に係る半導体試験装置の構
成を示すブロック図、第２図は上記第１図の装置の動作
を説明するためのフローチャート、第３図はこの発明の
他の実施例を説明するためのブロック図である。 11……記憶媒体、12……ウェハ情報入出力装置、13……
テスタ、14……ウェハプローバ、15……アドレスデコー
ダ、16……テストプログラムロードアドレス格納テーブ
ル、17……読み出し回路、18……CPU、19……テストプ
ログラム格納メモリ。FIG. 1 is a block diagram showing the configuration of a semiconductor test apparatus according to an embodiment of the present invention, FIG. 2 is a flow chart for explaining the operation of the apparatus shown in FIG. 1, and FIG. 3 is another example of the present invention. It is a block diagram for explaining an example. 11 ... Storage medium, 12 ... Wafer information input / output device, 13 ...
Tester, 14 ... Wafer prober, 15 ... Address decoder, 16 ... Test program load address storage table, 17 ... Read circuit, 18 ... CPU, 19 ... Test program storage memory.
Claims (1)
上のアドレスに対応したテストプログラムの区分情報を
含むウェハ情報が記憶された記憶媒体と、この記憶媒体
に記憶されたウェハ情報を読み出すとともに試験後の情
報を書き込むウェハ情報入出力装置と、テストプログラ
ムを格納するテストプログラム格納メモリと、このテス
トプログラム格納メモリに格納されたテストプログラム
のロードアドレスを格納するテストプログラムロードア
ドレス格納テーブルと、ウェハプローバの出力情報に基
づいて上記テストプログラムロードアドレス格納テーブ
ルのロードアドレスを割り出すアドレスデコーダと、こ
のアドレスデコーダによって割り出されたロードアドレ
スのテストプログラムを上記テストプログラム格納メモ
リから読み出してCPUにロードする読み出し回路とを具
備し、上記CPUにロードしたテストプログラムに沿って
試験を実行し、試験結果の情報を上記ウェハ情報入出力
装置によって上記ウェハ情報が記憶された記憶媒体に書
き込むことを特徴とする半導体試験装置。1. A storage medium in which wafer information including wafer number information, lot number information, and division information of a test program corresponding to an address on a wafer is stored, and the wafer information stored in the storage medium is read out and tested. Wafer information input / output device for writing subsequent information, test program storage memory for storing test program, test program load address storage table for storing load address of test program stored in this test program storage memory, and wafer prober An address decoder that determines the load address of the test program load address storage table based on the output information of the test program and the test program of the load address that is determined by this address decoder are read from the test program storage memory and C A reading circuit for loading the PU, executing a test according to the test program loaded in the CPU, and writing the test result information in the storage medium in which the wafer information is stored by the wafer information input / output device. Semiconductor test equipment characterized by.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004026A JP2549085B2 (en) | 1984-01-12 | 1984-01-12 | Semiconductor test equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004026A JP2549085B2 (en) | 1984-01-12 | 1984-01-12 | Semiconductor test equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60148136A JPS60148136A (en) | 1985-08-05 |
| JP2549085B2 true JP2549085B2 (en) | 1996-10-30 |
Family
ID=11573445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59004026A Expired - Lifetime JP2549085B2 (en) | 1984-01-12 | 1984-01-12 | Semiconductor test equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2549085B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116482521B (en) * | 2023-06-25 | 2023-10-20 | 江西兆驰半导体有限公司 | Chip testing method and system |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5595881A (en) * | 1979-01-16 | 1980-07-21 | Toshiba Corp | Test device |
| JPS5690269A (en) * | 1979-12-25 | 1981-07-22 | Toshiba Corp | Measuring method for semiconductor integrated circuit |
| JPS56101753A (en) * | 1980-01-17 | 1981-08-14 | Citizen Watch Co Ltd | External inspecting machine for silicon wafer |
| JPS56158442A (en) * | 1980-05-09 | 1981-12-07 | Mitsubishi Electric Corp | Wafer test device |
| JPS58135972A (en) * | 1982-02-09 | 1983-08-12 | Nec Corp | Testing device for integrated circuit |
| JPS58172562A (en) * | 1982-04-05 | 1983-10-11 | Automob Antipollut & Saf Res Center | Printed circuit board inspector |
-
1984
- 1984-01-12 JP JP59004026A patent/JP2549085B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60148136A (en) | 1985-08-05 |
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